JP3425100B2 - フィールドプログラマブルゲートアレイおよびその製造方法 - Google Patents
フィールドプログラマブルゲートアレイおよびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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Description
【０００１】
【発明の属する技術分野】本発明は、フィールドプログ
ラマブルゲートアレイ(Field Programmable GateArra
y：以下、ＦＰＧＡと称する。) に関し、特に、それぞ
れが論路回路を有する第１の基本セル及び第２の基本セ
ルと、外部から入力されるプログラムに基づいて、第１
の基本セルと第２の基本セルとの接続をオン又はオフす
ると共に第１の基本セルと第２の基本セルとの接続のオ
ン状態又はオフ状態を保持するプログラム素子とを備え
たフィールドプログラマブルゲートアレイ及びその製造
方法に関する。
ラマブルゲートアレイ(Field Programmable GateArra
y：以下、ＦＰＧＡと称する。) に関し、特に、それぞ
れが論路回路を有する第１の基本セル及び第２の基本セ
ルと、外部から入力されるプログラムに基づいて、第１
の基本セルと第２の基本セルとの接続をオン又はオフす
ると共に第１の基本セルと第２の基本セルとの接続のオ
ン状態又はオフ状態を保持するプログラム素子とを備え
たフィールドプログラマブルゲートアレイ及びその製造
方法に関する。
【０００２】
【従来の技術】ＦＰＧＡは、それぞれが複数の論理回路
を有する多数の基本セルが規則正しく配置されたゲート
アレイと、該ゲートアレイを構成する基本セル同士を接
続する配線が配置された配線領域とを持っており、一対
の基本セル同士を接続する配線の接続状態又は非接続状
態は、プログラムにより制御されるプログラム素子によ
って決められる。
を有する多数の基本セルが規則正しく配置されたゲート
アレイと、該ゲートアレイを構成する基本セル同士を接
続する配線が配置された配線領域とを持っており、一対
の基本セル同士を接続する配線の接続状態又は非接続状
態は、プログラムにより制御されるプログラム素子によ
って決められる。
【０００３】プログラム素子としては、アンチヒュー
ズ、ＥＥＰＲＯＭ又はＥＰＲＯＭなどからなり、データ
の書き換えができないか（アンチヒューズの場合）又は
データの書き換え回数に制限がある（ＥＥＰＲＯＭ又は
ＥＰＲＯＭの場合）タイプと、特開平１０−４３４５号
公報に示されるように、ＳＲＡＭと論理合成用のデータ
を格納する不揮発性のＲＯＭとからなり、書き換え回数
に制限がないタイプとが知られている。
ズ、ＥＥＰＲＯＭ又はＥＰＲＯＭなどからなり、データ
の書き換えができないか（アンチヒューズの場合）又は
データの書き換え回数に制限がある（ＥＥＰＲＯＭ又は
ＥＰＲＯＭの場合）タイプと、特開平１０−４３４５号
公報に示されるように、ＳＲＡＭと論理合成用のデータ
を格納する不揮発性のＲＯＭとからなり、書き換え回数
に制限がないタイプとが知られている。
【０００４】
【発明が解決しようとする課題】ところで、データの書
き換えができないか又はデータの書き換え回数に制限が
あるタイプのプログラム素子は、電源をオフしても論理
作成用のデータが消失しないという長所を有している
が、データの書き換え回数が大きく制限されるという問
題、データを書き込む場合に高電圧が必要になるという
問題、及びデータを書き込む速度が遅いという問題を有
している。例えば、ＥＥＰＲＯＭ又はＥＰＲＯＭの場合
では、データの書き込み速度はｍｓｅｃのオーダーであ
る。
き換えができないか又はデータの書き換え回数に制限が
あるタイプのプログラム素子は、電源をオフしても論理
作成用のデータが消失しないという長所を有している
が、データの書き換え回数が大きく制限されるという問
題、データを書き込む場合に高電圧が必要になるという
問題、及びデータを書き込む速度が遅いという問題を有
している。例えば、ＥＥＰＲＯＭ又はＥＰＲＯＭの場合
では、データの書き込み速度はｍｓｅｃのオーダーであ
る。
【０００５】一方、特開平１０−４３４５号公報に示さ
れるタイプのプログラム素子は、ＲＯＭのデータをＳＲ
ＡＭに書き込むため、データの書き換え回数に制限がな
いと共にデータの書き込み速度が速いという長所を有し
ているが、ＳＲＡＭを用いているため、電源をオンする
度毎にＲＯＭからデータを読み込まねばならないという
問題、及びＲＯＭに書き込まれている論理作成用データ
とは異なる論理作成用データをＳＲＡＭに書き込むこと
はできないという問題がある。
れるタイプのプログラム素子は、ＲＯＭのデータをＳＲ
ＡＭに書き込むため、データの書き換え回数に制限がな
いと共にデータの書き込み速度が速いという長所を有し
ているが、ＳＲＡＭを用いているため、電源をオンする
度毎にＲＯＭからデータを読み込まねばならないという
問題、及びＲＯＭに書き込まれている論理作成用データ
とは異なる論理作成用データをＳＲＡＭに書き込むこと
はできないという問題がある。
【０００６】前記に鑑み、本発明は、プログラム素子と
して、電源をオフしても論理作成用のデータが消失しな
い不揮発性記憶素子を用いるにも拘わらず、低電圧でデ
ータの書き換えができると共にデータの書き換えを高速
に行なえるフィールドプログラマブルゲートアレイ及び
その製造方法を提供することを目的とする。
して、電源をオフしても論理作成用のデータが消失しな
い不揮発性記憶素子を用いるにも拘わらず、低電圧でデ
ータの書き換えができると共にデータの書き換えを高速
に行なえるフィールドプログラマブルゲートアレイ及び
その製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１のフィールドプログラマブルゲー
トアレイは、半導体基板上に形成され、それぞれが論路
回路を有する第１の基本セル及び第２の基本セルと、外
部から入力されるプログラムに基づいて、第１の基本セ
ルと第２の基本セルとの接続をオン又はオフすると共に
第１の基本セルと第２の基本セルとの接続のオン状態又
はオフ状態を保持するプログラム素子とを備えたフィー
ルドプログラマブルゲートアレイを対象とし、プログラ
ム素子は、半導体基板上に形成され第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有し、第１の基
本セル、第２の基本セル及びスイッチング素子の上には
層間絶縁膜が形成され、層間絶縁膜の上には、層間絶縁
膜と強誘電体薄膜との間の格子整合をとるバッファ層が
形成され、不揮発性記憶素子はバッファ層の上に形成さ
れている。
め、本発明に係る第１のフィールドプログラマブルゲー
トアレイは、半導体基板上に形成され、それぞれが論路
回路を有する第１の基本セル及び第２の基本セルと、外
部から入力されるプログラムに基づいて、第１の基本セ
ルと第２の基本セルとの接続をオン又はオフすると共に
第１の基本セルと第２の基本セルとの接続のオン状態又
はオフ状態を保持するプログラム素子とを備えたフィー
ルドプログラマブルゲートアレイを対象とし、プログラ
ム素子は、半導体基板上に形成され第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有し、第１の基
本セル、第２の基本セル及びスイッチング素子の上には
層間絶縁膜が形成され、層間絶縁膜の上には、層間絶縁
膜と強誘電体薄膜との間の格子整合をとるバッファ層が
形成され、不揮発性記憶素子はバッファ層の上に形成さ
れている。
【０００８】第１のフィールドプログラマブルゲートア
レイによると、プログラム素子が、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有しているた
め、第１の基本セルと第２の基本セルとの接続状態を不
揮発に保持することができると共に、書き換えに要する
消費電力を大きく低減でき且つ書き換え時間を数１００
ｎｓｅｃ程度に短縮することができる。
レイによると、プログラム素子が、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有しているた
め、第１の基本セルと第２の基本セルとの接続状態を不
揮発に保持することができると共に、書き換えに要する
消費電力を大きく低減でき且つ書き換え時間を数１００
ｎｓｅｃ程度に短縮することができる。
【０００９】また、層間絶縁膜と不揮発性記憶素子との
間には、層間絶縁膜と強誘電体薄膜との間の格子整合を
とるバッファ層が形成されているため、強誘電体薄膜の
結晶性が向上するので、強誘電体薄膜からなる容量絶縁
膜の膜質ひいては不揮発性記憶素子の性能が向上する。
間には、層間絶縁膜と強誘電体薄膜との間の格子整合を
とるバッファ層が形成されているため、強誘電体薄膜の
結晶性が向上するので、強誘電体薄膜からなる容量絶縁
膜の膜質ひいては不揮発性記憶素子の性能が向上する。
【００１０】前記の目的を達成するため、本発明に係る
第２のフィールドプログラマブルゲートアレイは、半導
体基板上に形成され、それぞれが論路回路を有する第１
の基本セル及び第２の基本セルと、外部から入力される
プログラムに基づいて、第１の基本セルと第２の基本セ
ルとの接続をオン又はオフすると共に第１の基本セルと
第２の基本セルとの接続のオン状態又はオフ状態を保持
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイを対象とし、プログラム素子は、半導体
基板上に形成され第１の基本セルと第２の基本セルとの
接続をオン又はオフするスイッチング素子と、下部電
極、強誘電体薄膜からなる容量絶縁膜及び上部電極から
なりスイッチング素子のオン状態又はオフ状態を保持す
る不揮発性記憶素子とを有し、第１の基本セル、第２の
基本セル及びスイッチング素子の上には層間絶縁膜が形
成され、層間絶縁膜の上には、強誘電体薄膜を構成する
金属原子の層間絶縁膜への拡散を防止する拡散防止層が
形成され、不揮発性記憶素子は拡散防止層の上に形成さ
れている。
第２のフィールドプログラマブルゲートアレイは、半導
体基板上に形成され、それぞれが論路回路を有する第１
の基本セル及び第２の基本セルと、外部から入力される
プログラムに基づいて、第１の基本セルと第２の基本セ
ルとの接続をオン又はオフすると共に第１の基本セルと
第２の基本セルとの接続のオン状態又はオフ状態を保持
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイを対象とし、プログラム素子は、半導体
基板上に形成され第１の基本セルと第２の基本セルとの
接続をオン又はオフするスイッチング素子と、下部電
極、強誘電体薄膜からなる容量絶縁膜及び上部電極から
なりスイッチング素子のオン状態又はオフ状態を保持す
る不揮発性記憶素子とを有し、第１の基本セル、第２の
基本セル及びスイッチング素子の上には層間絶縁膜が形
成され、層間絶縁膜の上には、強誘電体薄膜を構成する
金属原子の層間絶縁膜への拡散を防止する拡散防止層が
形成され、不揮発性記憶素子は拡散防止層の上に形成さ
れている。
【００１１】第２のフィールドプログラマブルゲートア
レイによると、プログラム素子が、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有しているた
め、第１の基本セルと第２の基本セルとの接続状態を不
揮発に保持することができると共に、書き換えに要する
消費電力を大きく低減でき且つ書き換え時間を数１００
ｎｓｅｃ程度に短縮することができる。
レイによると、プログラム素子が、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなりスイッチング素子のオン状態又はオ
フ状態を保持する不揮発性記憶素子とを有しているた
め、第１の基本セルと第２の基本セルとの接続状態を不
揮発に保持することができると共に、書き換えに要する
消費電力を大きく低減でき且つ書き換え時間を数１００
ｎｓｅｃ程度に短縮することができる。
【００１２】また、層間絶縁膜と不揮発性記憶素子との
間には、強誘電体薄膜を構成する金属原子の層間絶縁膜
への拡散を防止する拡散防止層が形成されているため、
強誘電体薄膜を高温で成膜して強誘電体薄膜からなる容
量絶縁膜の膜質を向上させても、強誘電体薄膜を構成す
る金属原子が層間絶縁膜に拡散しないので、第１の基本
セル、第２の基本セル又はスイッチング素子を構成する
トランジスタの電気特性が劣化しない。従って、第１の
基本セル、第２の基本セル又はスイッチング素子を構成
するトランジスタの電気特性の劣化を招くことなく、強
誘電体薄膜からなる容量絶縁膜の膜質を向上させること
ができる。
間には、強誘電体薄膜を構成する金属原子の層間絶縁膜
への拡散を防止する拡散防止層が形成されているため、
強誘電体薄膜を高温で成膜して強誘電体薄膜からなる容
量絶縁膜の膜質を向上させても、強誘電体薄膜を構成す
る金属原子が層間絶縁膜に拡散しないので、第１の基本
セル、第２の基本セル又はスイッチング素子を構成する
トランジスタの電気特性が劣化しない。従って、第１の
基本セル、第２の基本セル又はスイッチング素子を構成
するトランジスタの電気特性の劣化を招くことなく、強
誘電体薄膜からなる容量絶縁膜の膜質を向上させること
ができる。
【００１３】第１又は第２のフィールドプログラマブル
ゲートアレイにおいて、強誘電体薄膜は、ジルコン酸チ
タン酸鉛、チタン酸バリウム又はタンタル酸ストロンチ
ウム・ビスマスからなり、下部電極は、白金、ルテニウ
ム、レニウム、オスミウム、イリジウム及びこれらの金
属酸化物のうちの少なくとも１つからなることが好まし
い。このようにすると、スイッチング素子のオン状態又
はオフ状態を保持する不揮発性記憶素子の性能を確実に
向上させることができる。
ゲートアレイにおいて、強誘電体薄膜は、ジルコン酸チ
タン酸鉛、チタン酸バリウム又はタンタル酸ストロンチ
ウム・ビスマスからなり、下部電極は、白金、ルテニウ
ム、レニウム、オスミウム、イリジウム及びこれらの金
属酸化物のうちの少なくとも１つからなることが好まし
い。このようにすると、スイッチング素子のオン状態又
はオフ状態を保持する不揮発性記憶素子の性能を確実に
向上させることができる。
【００１４】第１のフィールドプログラマブルゲートア
レイにおいて、バッファ層は、チタン、窒化チタン、窒
化タングステン又は酸化マグネシウムからなることが好
ましい。このようにすると、強誘電体薄膜の結晶性を確
実に向上させることができる。
レイにおいて、バッファ層は、チタン、窒化チタン、窒
化タングステン又は酸化マグネシウムからなることが好
ましい。このようにすると、強誘電体薄膜の結晶性を確
実に向上させることができる。
【００１５】第１のフィールドプログラマブルゲートア
レイにおいて、バッファ層は、下側から順に形成された
第１のバッファ層及び第２のバッファ層からなり、第１
のバッファ層は、チタン、窒化チタン、窒化タングステ
ン又は酸化マグネシウムからなり、第２のバッファ層
は、チタン酸鉛ランタン又は酸化ビスマスからなり、第
２のバッファ層の膜厚は２０ｎｍ以下であることが好ま
しい。このようにすると、強誘電体薄膜の結晶性をより
確実に向上させることができる。
レイにおいて、バッファ層は、下側から順に形成された
第１のバッファ層及び第２のバッファ層からなり、第１
のバッファ層は、チタン、窒化チタン、窒化タングステ
ン又は酸化マグネシウムからなり、第２のバッファ層
は、チタン酸鉛ランタン又は酸化ビスマスからなり、第
２のバッファ層の膜厚は２０ｎｍ以下であることが好ま
しい。このようにすると、強誘電体薄膜の結晶性をより
確実に向上させることができる。
【００１６】第２のフィールドプログラマブルゲートア
レイにおいて、拡散防止層は、窒化シリコン、酸化アル
ミニウム又は酸窒化シリコンからなることが好ましい。
このようにすると、強誘電体薄膜を構成する金属原子の
層間絶縁膜への拡散を確実に防止することができる。
レイにおいて、拡散防止層は、窒化シリコン、酸化アル
ミニウム又は酸窒化シリコンからなることが好ましい。
このようにすると、強誘電体薄膜を構成する金属原子の
層間絶縁膜への拡散を確実に防止することができる。
【００１７】本発明に係る第１のフィールドプログラマ
ブルゲートアレイの製造方法は、それぞれが論路回路を
有する第１の基本セル及び第２の基本セルと、外部から
入力されるプログラムに基づいて、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなり、外部から入力されるプログラムに
基づいて、スイッチング素子のオン状態又はオフ状態を
保持する不揮発性記憶素子とを有するプログラム素子と
を備えたフィールドプログラマブルゲートアレイの製造
方法を対象とし、半導体基板上に、第１の基本セル、第
２の基本セル及びスイッチング素子を形成する工程と、
第１の基本セル、第２の基本セル及びスイッチング素子
の上に層間絶縁膜を形成する工程と、層間絶縁膜の上
に、層間絶縁膜と強誘電体薄膜との間の格子整合をとる
バッファ層を形成する工程と、バッファ層の上に不揮発
性記憶素子を形成する工程とを備えている。
ブルゲートアレイの製造方法は、それぞれが論路回路を
有する第１の基本セル及び第２の基本セルと、外部から
入力されるプログラムに基づいて、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなり、外部から入力されるプログラムに
基づいて、スイッチング素子のオン状態又はオフ状態を
保持する不揮発性記憶素子とを有するプログラム素子と
を備えたフィールドプログラマブルゲートアレイの製造
方法を対象とし、半導体基板上に、第１の基本セル、第
２の基本セル及びスイッチング素子を形成する工程と、
第１の基本セル、第２の基本セル及びスイッチング素子
の上に層間絶縁膜を形成する工程と、層間絶縁膜の上
に、層間絶縁膜と強誘電体薄膜との間の格子整合をとる
バッファ層を形成する工程と、バッファ層の上に不揮発
性記憶素子を形成する工程とを備えている。
【００１８】第１のフィールドプログラマブルゲートア
レイの製造方法によると、第１の基本セル、第２の基本
セル及びスイッチング素子の上に形成された層間絶縁膜
の上に、バッファ層を介して不揮発性記憶素子を形成す
るため、バッファ層により層間絶縁膜と強誘電体薄膜と
の格子整合がとられるので、強誘電体薄膜の結晶性が向
上し、これによって、強誘電体薄膜からなる容量絶縁膜
の膜質ひいては不揮発性記憶素子の性能が向上する。
レイの製造方法によると、第１の基本セル、第２の基本
セル及びスイッチング素子の上に形成された層間絶縁膜
の上に、バッファ層を介して不揮発性記憶素子を形成す
るため、バッファ層により層間絶縁膜と強誘電体薄膜と
の格子整合がとられるので、強誘電体薄膜の結晶性が向
上し、これによって、強誘電体薄膜からなる容量絶縁膜
の膜質ひいては不揮発性記憶素子の性能が向上する。
【００１９】本発明に係る第２のフィールドプログラマ
ブルゲートアレイの製造方法は、それぞれが論路回路を
有する第１の基本セル及び第２の基本セルと、外部から
入力されるプログラムに基づいて、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなり、外部から入力されるプログラムに
基づいて、スイッチング素子のオン状態又はオフ状態を
保持する不揮発性記憶素子とを有するプログラム素子と
を備えたフィールドプログラマブルゲートアレイの製造
方法を対象とし、半導体基板上に、第１の基本セル、第
２の基本セル及びスイッチング素子を形成する工程と、
第１の基本セル、第２の基本セル及びスイッチング素子
の上に層間絶縁膜を形成する工程と、層間絶縁膜の上
に、強誘電体薄膜を構成する金属原子の層間絶縁膜への
拡散を防止する拡散防止層を形成する工程と、拡散防止
層の上に不揮発性記憶素子を形成する工程とを備えてい
る。
ブルゲートアレイの製造方法は、それぞれが論路回路を
有する第１の基本セル及び第２の基本セルと、外部から
入力されるプログラムに基づいて、第１の基本セルと第
２の基本セルとの接続をオン又はオフするスイッチング
素子と、下部電極、強誘電体薄膜からなる容量絶縁膜及
び上部電極からなり、外部から入力されるプログラムに
基づいて、スイッチング素子のオン状態又はオフ状態を
保持する不揮発性記憶素子とを有するプログラム素子と
を備えたフィールドプログラマブルゲートアレイの製造
方法を対象とし、半導体基板上に、第１の基本セル、第
２の基本セル及びスイッチング素子を形成する工程と、
第１の基本セル、第２の基本セル及びスイッチング素子
の上に層間絶縁膜を形成する工程と、層間絶縁膜の上
に、強誘電体薄膜を構成する金属原子の層間絶縁膜への
拡散を防止する拡散防止層を形成する工程と、拡散防止
層の上に不揮発性記憶素子を形成する工程とを備えてい
る。
【００２０】第２のフィールドプログラマブルゲートア
レイの製造方法によると、第１の基本セル、第２の基本
セル及びスイッチング素子の上に形成された層間絶縁膜
の上に、拡散防止層を介して不揮発性記憶素子を形成す
るため、強誘電体薄膜を高温で成膜して強誘電体薄膜か
らなる容量絶縁膜の膜質を向上させても、強誘電体薄膜
を構成する金属原子が層間絶縁膜に拡散しないので、第
１の基本セル、第２の基本セル又はスイッチング素子を
構成するトランジスタの電気特性が劣化しない。従っ
て、第１の基本セル、第２の基本セル又はスイッチング
素子を構成するトランジスタの電気特性の劣化を招くこ
となく、強誘電体薄膜からなる容量絶縁膜の膜質を向上
させることができる。
レイの製造方法によると、第１の基本セル、第２の基本
セル及びスイッチング素子の上に形成された層間絶縁膜
の上に、拡散防止層を介して不揮発性記憶素子を形成す
るため、強誘電体薄膜を高温で成膜して強誘電体薄膜か
らなる容量絶縁膜の膜質を向上させても、強誘電体薄膜
を構成する金属原子が層間絶縁膜に拡散しないので、第
１の基本セル、第２の基本セル又はスイッチング素子を
構成するトランジスタの電気特性が劣化しない。従っ
て、第１の基本セル、第２の基本セル又はスイッチング
素子を構成するトランジスタの電気特性の劣化を招くこ
となく、強誘電体薄膜からなる容量絶縁膜の膜質を向上
させることができる。
【００２１】
【発明の実施の形態】以下、本発明の各実施形態に係る
ＦＰＧＡについて説明するが、その前提として各実施形
態に係るＦＰＧＡの全体構成について図１及び図２を参
照しながら説明する。尚、図１はＦＰＧＡの全体構成を
示し、図２は図１における一点鎖線の部分の詳細を示し
ている。
ＦＰＧＡについて説明するが、その前提として各実施形
態に係るＦＰＧＡの全体構成について図１及び図２を参
照しながら説明する。尚、図１はＦＰＧＡの全体構成を
示し、図２は図１における一点鎖線の部分の詳細を示し
ている。
【００２２】尚、本発明の各実施形態に係るＦＰＧＡ
は、ＣＣＤなどの撮像素子又はテレビジョンなどの受像
素子に組み込まれることが好ましい。
は、ＣＣＤなどの撮像素子又はテレビジョンなどの受像
素子に組み込まれることが好ましい。
【００２３】また、本発明の各実施形態に係るＦＰＧＡ
は、コア論理素子として演算装置例えばＣＰＵに組み込
まれることが好ましいと共に、本発明の各実施形態に係
るＦＰＧＡが組み込まれたＣＰＵは、コンピュータの演
算装置として適している。
は、コア論理素子として演算装置例えばＣＰＵに組み込
まれることが好ましいと共に、本発明の各実施形態に係
るＦＰＧＡが組み込まれたＣＰＵは、コンピュータの演
算装置として適している。
【００２４】さらに、本発明の各実施形態に係るＦＰＧ
Ａは、論理合成を容易に変更できるので、制御操作を行
なうコントロール素子例えば制御用マイコンに組み込ま
れることが好ましいと共に、各実施形態に係るＦＰＧＡ
が組み込まれたマイコンは、家電製品、産業機器又は照
明機器の各制御装置に適している。
Ａは、論理合成を容易に変更できるので、制御操作を行
なうコントロール素子例えば制御用マイコンに組み込ま
れることが好ましいと共に、各実施形態に係るＦＰＧＡ
が組み込まれたマイコンは、家電製品、産業機器又は照
明機器の各制御装置に適している。
【００２５】図１に示すように、ＦＰＧＡは、それぞれ
が論路回路を有する複数の基本セル１、１、……が規則
正しく配置されたゲートアレイを有しており、該ゲート
アレイを構成する基本セル１同士は、基本セル１同士の
接続をオン又はオフするスイッチング素子と、該スイッ
チング素子のオン状態又はオフ状態を保持する不揮発性
記憶素子とからなるプログラム素子２を介して接続され
ている。
が論路回路を有する複数の基本セル１、１、……が規則
正しく配置されたゲートアレイを有しており、該ゲート
アレイを構成する基本セル１同士は、基本セル１同士の
接続をオン又はオフするスイッチング素子と、該スイッ
チング素子のオン状態又はオフ状態を保持する不揮発性
記憶素子とからなるプログラム素子２を介して接続され
ている。
【００２６】図１及び図２に示すように、スイッチング
素子は例えばスイッチングＭＯＳトランジスタ（SWITCH
MOS）からなり、不揮発性記憶素子は強誘電体メモリ
（FERROELELCTRIC MEMORY ）からなり、これらＭＯＳト
ランジスタ及び強誘電体メモリから構成されるプログラ
ム素子２は、ライン（LINE）信号１、２、３、……と列
（ROW ）信号１、２、３、……とによって制御される。
出力側の第１の基本セル１Ａの出力端に設けられたＭＯ
Ｓトランジスタ（CELL OUTPUT MOS ）の出力端子と、入
力側の第２の基本セル１Ｂの入力端に設けられたＭＯＳ
トランジスタ（CELL INPUT MOS）の入力端子との間には
スイッチングＭＯＳトランジスタが接続されており、該
スイッチングＭＯＳトランジスタの入力端子と列信号と
の間には強誘電体メモリが接続されている。尚、スイッ
チング素子としては、ＭＯＳトランジスタに限られず、
ＣＭＯＳ回路などを用いることができる。
素子は例えばスイッチングＭＯＳトランジスタ（SWITCH
MOS）からなり、不揮発性記憶素子は強誘電体メモリ
（FERROELELCTRIC MEMORY ）からなり、これらＭＯＳト
ランジスタ及び強誘電体メモリから構成されるプログラ
ム素子２は、ライン（LINE）信号１、２、３、……と列
（ROW ）信号１、２、３、……とによって制御される。
出力側の第１の基本セル１Ａの出力端に設けられたＭＯ
Ｓトランジスタ（CELL OUTPUT MOS ）の出力端子と、入
力側の第２の基本セル１Ｂの入力端に設けられたＭＯＳ
トランジスタ（CELL INPUT MOS）の入力端子との間には
スイッチングＭＯＳトランジスタが接続されており、該
スイッチングＭＯＳトランジスタの入力端子と列信号と
の間には強誘電体メモリが接続されている。尚、スイッ
チング素子としては、ＭＯＳトランジスタに限られず、
ＣＭＯＳ回路などを用いることができる。
【００２７】以下、ＦＰＧＡの駆動方法について、図３
のブロック図を参照しながら説明する。
のブロック図を参照しながら説明する。
【００２８】まず、外部から配線アドレスエンコーダ３
によりプログラム素子２を選択して、選択されたプログ
ラム素子２を書き込み可能状態にした後、該プログラム
素子２に対して、書き込み用入力ピン４を用いて外部か
らデータの入力を行なう。プログラム素子２に対するデ
ータの入力は、書き込みパルスの有無により決定され
る。その後、データが入力されたプログラム素子２のデ
ータが書き換えられないように、配線アドレスエンコー
ダ３のアドレスを変化させる。これによって、プログラ
ム素子２は書き込み不可能状態になり、プログラム素子
２に対するプログラミングは終了する。
によりプログラム素子２を選択して、選択されたプログ
ラム素子２を書き込み可能状態にした後、該プログラム
素子２に対して、書き込み用入力ピン４を用いて外部か
らデータの入力を行なう。プログラム素子２に対するデ
ータの入力は、書き込みパルスの有無により決定され
る。その後、データが入力されたプログラム素子２のデ
ータが書き換えられないように、配線アドレスエンコー
ダ３のアドレスを変化させる。これによって、プログラ
ム素子２は書き込み不可能状態になり、プログラム素子
２に対するプログラミングは終了する。
【００２９】次に、通常動作時において、外部からセル
アドレスエンコーダ５により第１の基本セル１Ａ及び第
２の基本セル１Ｂを選択して、第１及び第２の基本セル
１Ａ、１Ｂを書き込み可能状態にする。次に、外部から
入力データを第１の基本セル１Ａに書き込んだ後、プロ
グラム素子２により、第１の基本セル１Ａのデータを第
２の基本セル１Ｂに転送する。第２の基本セル１Ｂに転
送されたデータは、第２の基本セル１Ｂにおいて論理処
理された後、出力データとして外部に出力される。
アドレスエンコーダ５により第１の基本セル１Ａ及び第
２の基本セル１Ｂを選択して、第１及び第２の基本セル
１Ａ、１Ｂを書き込み可能状態にする。次に、外部から
入力データを第１の基本セル１Ａに書き込んだ後、プロ
グラム素子２により、第１の基本セル１Ａのデータを第
２の基本セル１Ｂに転送する。第２の基本セル１Ｂに転
送されたデータは、第２の基本セル１Ｂにおいて論理処
理された後、出力データとして外部に出力される。
【００３０】この場合、プログラム素子２は、第１の基
本セル１Ａと第２の基本セル１Ｂとの間に配置されてい
ると共にスイッチング素子を有しているため、外部から
のプログラムにより、第１の基本セル１Ａと第２の基本
セル１Ｂとの接続をオン状態又はオフ状態にすることが
できる。また、プログラム素子２は、不揮発性記憶素子
である強誘電体メモリを有しているため、電源がオフ状
態になっても、スイッチング素子のオン状態又はオフ状
態、ひいては第１の基本セル１Ａと第２の基本セル１Ｂ
との接続状態又は非接続状態を保持することができる。
本セル１Ａと第２の基本セル１Ｂとの間に配置されてい
ると共にスイッチング素子を有しているため、外部から
のプログラムにより、第１の基本セル１Ａと第２の基本
セル１Ｂとの接続をオン状態又はオフ状態にすることが
できる。また、プログラム素子２は、不揮発性記憶素子
である強誘電体メモリを有しているため、電源がオフ状
態になっても、スイッチング素子のオン状態又はオフ状
態、ひいては第１の基本セル１Ａと第２の基本セル１Ｂ
との接続状態又は非接続状態を保持することができる。
【００３１】従って、第１及び第２の基本セル１Ａ、１
Ｂと、両者の間に設けられたプログラム素子２を用いる
ことによって、第２の基本セル１Ｂの書き換え、つまり
第２の基本セル１Ｂの機能変更が可能になると共に、書
き換えられた第２の基本セル１Ｂの機能を不揮発に保持
することができるのである。 （第１の実施形態）図４は、スイッチング素子としてＣ
ＭＯＳ回路が用いられ、不揮発性記憶素子として強誘電
体メモリが用いられた第１の実施形態に係るＦＰＧＡの
要部の断面構造を示している。
Ｂと、両者の間に設けられたプログラム素子２を用いる
ことによって、第２の基本セル１Ｂの書き換え、つまり
第２の基本セル１Ｂの機能変更が可能になると共に、書
き換えられた第２の基本セル１Ｂの機能を不揮発に保持
することができるのである。 （第１の実施形態）図４は、スイッチング素子としてＣ
ＭＯＳ回路が用いられ、不揮発性記憶素子として強誘電
体メモリが用いられた第１の実施形態に係るＦＰＧＡの
要部の断面構造を示している。
【００３２】図４に示すように、ｐ型のシリコン基板１
００の上には、素子分離領域となるＬＯＣＯＳ領域１０
３、ｐチャネルＭＯＳトランジスタのゲート電極１１２
Ａ及びｎチャネルＭＯＳトランジスタのゲート電極１１
２Ｂが形成されており、ゲート電極１１２Ａ、１１２Ｂ
はシリコン酸化膜からなる保護絶縁膜１１３により覆わ
れている。シリコン基板１００におけるｐチャネルＭＯ
Ｓトランジスタのゲート電極１１２Ａの両側には、ソー
ス領域又はドレイン領域となるＬＤＤ構造を有するｐ型
不純物拡散層１１４が形成され、ｐ型不純物拡散層１１
４の両側にはｎ型ウェル領域１０８が形成され、ｐ型不
純物拡散層１１４の下側にはｎ型ストップ領域１０９が
形成されている。また、シリコン基板１００におけるｎ
チャネルＭＯＳトランジスタのゲート電極１１２Ｂの両
側には、ソース領域又はドレイン領域となるＬＤＤ構造
を有するｎ型不純物拡散層１１５が形成され、ｎ型不純
物拡散層１１５の両側にはｐ型ウェル領域１１０が形成
され、ｎ型不純物拡散層１１５の下側にはｐ型ストップ
領域１１１が形成されている。
００の上には、素子分離領域となるＬＯＣＯＳ領域１０
３、ｐチャネルＭＯＳトランジスタのゲート電極１１２
Ａ及びｎチャネルＭＯＳトランジスタのゲート電極１１
２Ｂが形成されており、ゲート電極１１２Ａ、１１２Ｂ
はシリコン酸化膜からなる保護絶縁膜１１３により覆わ
れている。シリコン基板１００におけるｐチャネルＭＯ
Ｓトランジスタのゲート電極１１２Ａの両側には、ソー
ス領域又はドレイン領域となるＬＤＤ構造を有するｐ型
不純物拡散層１１４が形成され、ｐ型不純物拡散層１１
４の両側にはｎ型ウェル領域１０８が形成され、ｐ型不
純物拡散層１１４の下側にはｎ型ストップ領域１０９が
形成されている。また、シリコン基板１００におけるｎ
チャネルＭＯＳトランジスタのゲート電極１１２Ｂの両
側には、ソース領域又はドレイン領域となるＬＤＤ構造
を有するｎ型不純物拡散層１１５が形成され、ｎ型不純
物拡散層１１５の両側にはｐ型ウェル領域１１０が形成
され、ｎ型不純物拡散層１１５の下側にはｐ型ストップ
領域１１１が形成されている。
【００３３】ゲート電極１１２Ａ及び両側のｐ型不純物
拡散層１１４によってｐチャネルＭＯＳトランジスタが
構成され、ゲート電極１１２Ｂ及び両側のｎ型不純物拡
散層１１５によってｎチャネルＭＯＳトランジスタが構
成され、これらｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタからなるＣＭＯＳ回路によっ
て、プログラム素子のスイッチング素子が構成されてい
る。
拡散層１１４によってｐチャネルＭＯＳトランジスタが
構成され、ゲート電極１１２Ｂ及び両側のｎ型不純物拡
散層１１５によってｎチャネルＭＯＳトランジスタが構
成され、これらｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタからなるＣＭＯＳ回路によっ
て、プログラム素子のスイッチング素子が構成されてい
る。
【００３４】尚、第１の基本セル１Ａを構成するＣＭＯ
Ｓ回路及び第２の基本セルを構成するＣＭＯＳ回路は、
図示を省略しているが、スイッチング素子となるＣＭＯ
Ｓ回路と同様に、シリコン基板１００上に形成されてい
る。
Ｓ回路及び第２の基本セルを構成するＣＭＯＳ回路は、
図示を省略しているが、スイッチング素子となるＣＭＯ
Ｓ回路と同様に、シリコン基板１００上に形成されてい
る。
【００３５】第１の基本セル１Ａ、第２の基本セル１Ｂ
及びスイッチング素子を構成する各ＣＭＯＳ回路の上に
はＴＥＯＳ膜からなる第１の層間絶縁膜１１６が形成さ
れ、該第１の層間絶縁膜１１６の上には、酸化マグネシ
ウム膜とチタン膜との層状複合膜からなるバッファ層１
１７が形成されている。
及びスイッチング素子を構成する各ＣＭＯＳ回路の上に
はＴＥＯＳ膜からなる第１の層間絶縁膜１１６が形成さ
れ、該第１の層間絶縁膜１１６の上には、酸化マグネシ
ウム膜とチタン膜との層状複合膜からなるバッファ層１
１７が形成されている。
【００３６】バッファ層１１７の上には、第１の白金膜
からなる下部電極１１８Ａ、強誘電体薄膜からなる容量
絶縁膜１１９Ａ、及び第２の白金膜からなる上部電極１
２０Ａが順次形成されており、これら下部電極１１８
Ａ、容量絶縁膜１１９Ａ及び上部電極１２０Ａによっ
て、プログラム素子の不揮発性記憶素子が構成されてい
る。
からなる下部電極１１８Ａ、強誘電体薄膜からなる容量
絶縁膜１１９Ａ、及び第２の白金膜からなる上部電極１
２０Ａが順次形成されており、これら下部電極１１８
Ａ、容量絶縁膜１１９Ａ及び上部電極１２０Ａによっ
て、プログラム素子の不揮発性記憶素子が構成されてい
る。
【００３７】不揮発性記憶素子の上を含む第１の層間絶
縁膜１１６の上には第２の層間絶縁膜１２２が形成され
ており、第１及び第２の層間絶縁膜１１６、１２２に、
ｐチャネルＭＯＳトランジスタのドレイン領域と接続す
る第１のヴィア１２３、ｎチャネルＭＯＳトランジスタ
のドレイン領域と接続する第２のヴィア１２４、ｐチャ
ネルＭＯＳトランジスタのソース領域と接続する第３の
ヴィア１２５、及びｎチャネルＭＯＳトランジスタのソ
ース領域と接続する第４のヴィア１２６が形成されてい
ると共に、第２の層間絶縁膜１２２に、不揮発性記憶素
子の下部電極１１８Ａと接続する第５のヴィア１２７が
形成されている。また、第２の層間絶縁膜１２２の上に
は、第１のヴィア１２３及び第２のヴィア１２４と接続
されＣＭＯＳ回路の信号出力線（第２の基本セル１Ｂの
入力端と接続される）となる第１の金属配線１２８、第
３のヴィア１２５と信号入力線（第１の基本セル１Ａの
出力端と接続される）とを接続する第２の金属配線１２
９、第４のヴィア１２６と接地配線とを接続する第３の
金属配線１３０、及び第５のヴィア１２７と列信号線と
を接続する第４の金属配線１３１が形成されている。
縁膜１１６の上には第２の層間絶縁膜１２２が形成され
ており、第１及び第２の層間絶縁膜１１６、１２２に、
ｐチャネルＭＯＳトランジスタのドレイン領域と接続す
る第１のヴィア１２３、ｎチャネルＭＯＳトランジスタ
のドレイン領域と接続する第２のヴィア１２４、ｐチャ
ネルＭＯＳトランジスタのソース領域と接続する第３の
ヴィア１２５、及びｎチャネルＭＯＳトランジスタのソ
ース領域と接続する第４のヴィア１２６が形成されてい
ると共に、第２の層間絶縁膜１２２に、不揮発性記憶素
子の下部電極１１８Ａと接続する第５のヴィア１２７が
形成されている。また、第２の層間絶縁膜１２２の上に
は、第１のヴィア１２３及び第２のヴィア１２４と接続
されＣＭＯＳ回路の信号出力線（第２の基本セル１Ｂの
入力端と接続される）となる第１の金属配線１２８、第
３のヴィア１２５と信号入力線（第１の基本セル１Ａの
出力端と接続される）とを接続する第２の金属配線１２
９、第４のヴィア１２６と接地配線とを接続する第３の
金属配線１３０、及び第５のヴィア１２７と列信号線と
を接続する第４の金属配線１３１が形成されている。
【００３８】第２の層間絶縁膜１２２の上には第３の層
間絶縁膜１３２が形成されており、第１、第２及び第３
の層間絶縁膜１１６、１２２、１３２に、ｐチャネルＭ
ＯＳトランジスタのゲート電極１１２Ａと接続する第６
のヴィア１３３、及びｎチャネルＭＯＳトランジスタの
ゲート電極１１２Ｂと接続する第７のヴィア１３４が形
成されていると共に、第２及び第３の層間絶縁膜１２
２、１３２に、不揮発性記憶素子の上部電極１２０Ａと
接続する第８のヴィア１３５が形成されている。また、
第３の層間絶縁膜１３２の上に、第６のヴィア１３３、
第７のヴィア１３４及び第８のヴィア１３５を接続する
第５の金属配線１３６が形成されている。
間絶縁膜１３２が形成されており、第１、第２及び第３
の層間絶縁膜１１６、１２２、１３２に、ｐチャネルＭ
ＯＳトランジスタのゲート電極１１２Ａと接続する第６
のヴィア１３３、及びｎチャネルＭＯＳトランジスタの
ゲート電極１１２Ｂと接続する第７のヴィア１３４が形
成されていると共に、第２及び第３の層間絶縁膜１２
２、１３２に、不揮発性記憶素子の上部電極１２０Ａと
接続する第８のヴィア１３５が形成されている。また、
第３の層間絶縁膜１３２の上に、第６のヴィア１３３、
第７のヴィア１３４及び第８のヴィア１３５を接続する
第５の金属配線１３６が形成されている。
【００３９】第１の実施形態によると、不揮発性記憶素
子は強誘電体薄膜からなる容量絶縁膜１１９Ａを有して
いるため、該容量絶縁膜１１９Ａに閾値以上の電圧が印
加されると、印加される電圧が零になっても残留分極が
存在するので、不揮発性記憶素子は、電圧が印加された
状態を保持する。
子は強誘電体薄膜からなる容量絶縁膜１１９Ａを有して
いるため、該容量絶縁膜１１９Ａに閾値以上の電圧が印
加されると、印加される電圧が零になっても残留分極が
存在するので、不揮発性記憶素子は、電圧が印加された
状態を保持する。
【００４０】また、第１の実施形態によると、不揮発性
記憶素子の上部電極１２０Ａがスイッチング素子となる
ＣＭＯＳ回路のゲート電極１１２Ａ、１１２Ｂに接続さ
れ、ＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジ
スタのソース領域が第１の基本セル１Ａの出力端に接続
され、ＣＭＯＳ回路を構成するｐチャネルＭＯＳトラン
ジスタ及びｎチャネルＭＯＳトランジスタのドレイン領
域が第２の基本セル１Ｂの入力端に接続されているた
め、ゲート電極１１２Ａ、１１２Ｂに印加する電圧によ
って第１の基本セル１Ａと第２の基本セル１Ｂとの接続
状態又は非接続状態を選択できると共に、不揮発性記憶
素子によって選択した接続状態又は非接続状態を保持す
ることができる。
記憶素子の上部電極１２０Ａがスイッチング素子となる
ＣＭＯＳ回路のゲート電極１１２Ａ、１１２Ｂに接続さ
れ、ＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジ
スタのソース領域が第１の基本セル１Ａの出力端に接続
され、ＣＭＯＳ回路を構成するｐチャネルＭＯＳトラン
ジスタ及びｎチャネルＭＯＳトランジスタのドレイン領
域が第２の基本セル１Ｂの入力端に接続されているた
め、ゲート電極１１２Ａ、１１２Ｂに印加する電圧によ
って第１の基本セル１Ａと第２の基本セル１Ｂとの接続
状態又は非接続状態を選択できると共に、不揮発性記憶
素子によって選択した接続状態又は非接続状態を保持す
ることができる。
【００４１】また、第１の実施形態によると、ゲート電
極１１２Ａ、１１２Ｂに印加する電圧を逆の電圧に切り
替えることにより、第１の基本セル１Ａと第２の基本セ
ル１Ｂとの接続状態又は非接続状態を切り替えることが
できると共に、不揮発性記憶素子により、切り替わった
状態を保持することができる。
極１１２Ａ、１１２Ｂに印加する電圧を逆の電圧に切り
替えることにより、第１の基本セル１Ａと第２の基本セ
ル１Ｂとの接続状態又は非接続状態を切り替えることが
できると共に、不揮発性記憶素子により、切り替わった
状態を保持することができる。
【００４２】また、第１の実施形態によると、各ＣＭＯ
Ｓ回路の上に形成されたＴＥＯＳ膜からなる第１の層間
絶縁膜１１６と、不揮発性記憶素子を構成する下部電極
１１８Ａとの間に、第１の層間絶縁膜１１６（ＴＥＯＳ
膜）と容量絶縁膜１１９Ａ（強誘電体薄膜１１９）との
格子整合をとるバッファ層１１７が設けられているた
め、強誘電体薄膜１１９からなる容量絶縁膜１１９Ａの
膜質の向上ひいては不揮発性記憶素子の性能の向上を図
ることができる。その理由は次の通りである。すなわ
ち、第１の層間絶縁膜１１６を構成するＴＥＯＳ膜はア
モルファス状態であるから、ＴＥＯＳ膜の上に第１の白
金膜１１８を介して強誘電体薄膜１１９を成長させる
と、強誘電体薄膜１１９の膜質は低下する。ところが、
ＴＥＯＳ膜と第１の白金膜１１８との間に、格子定数が
強誘電体薄膜１１９と近いバッファ層１１７を形成する
ことにより、第１の白金膜１１８ひいては強誘電体薄膜
１１９の結晶性が向上するので、強誘電体薄膜１１９か
らなる容量絶縁膜１１９Ａの膜質を向上させることがで
きる。尚、第１の白金膜１１８は、その下地膜（ＴＥＯ
Ｓ膜）の非結晶性をそのまま上側の膜（強誘電体薄膜１
１９）に伝える性質を有している。
Ｓ回路の上に形成されたＴＥＯＳ膜からなる第１の層間
絶縁膜１１６と、不揮発性記憶素子を構成する下部電極
１１８Ａとの間に、第１の層間絶縁膜１１６（ＴＥＯＳ
膜）と容量絶縁膜１１９Ａ（強誘電体薄膜１１９）との
格子整合をとるバッファ層１１７が設けられているた
め、強誘電体薄膜１１９からなる容量絶縁膜１１９Ａの
膜質の向上ひいては不揮発性記憶素子の性能の向上を図
ることができる。その理由は次の通りである。すなわ
ち、第１の層間絶縁膜１１６を構成するＴＥＯＳ膜はア
モルファス状態であるから、ＴＥＯＳ膜の上に第１の白
金膜１１８を介して強誘電体薄膜１１９を成長させる
と、強誘電体薄膜１１９の膜質は低下する。ところが、
ＴＥＯＳ膜と第１の白金膜１１８との間に、格子定数が
強誘電体薄膜１１９と近いバッファ層１１７を形成する
ことにより、第１の白金膜１１８ひいては強誘電体薄膜
１１９の結晶性が向上するので、強誘電体薄膜１１９か
らなる容量絶縁膜１１９Ａの膜質を向上させることがで
きる。尚、第１の白金膜１１８は、その下地膜（ＴＥＯ
Ｓ膜）の非結晶性をそのまま上側の膜（強誘電体薄膜１
１９）に伝える性質を有している。
【００４３】例えば、強誘電体薄膜１１９としてジルコ
ン酸チタン酸鉛をスパッタ法により形成する場合におい
て、シリコン酸化膜（ＴＥＯＳ膜）の上に形成されたジ
ルコン酸チタン酸鉛薄膜と、シリコン酸化膜（ＴＥＯＳ
膜）の上に酸化マグネシウム膜（バッファ層）を介して
形成されたジルコン酸チタン酸鉛薄膜とをＸ線回折法に
より比較すると、前者の場合には（１００）面以外に
（１１０）などの他の面の回折強度のピークも観察され
たが、後者の場合には（１００）面の回折強度の強いピ
ークが観測された。
ン酸チタン酸鉛をスパッタ法により形成する場合におい
て、シリコン酸化膜（ＴＥＯＳ膜）の上に形成されたジ
ルコン酸チタン酸鉛薄膜と、シリコン酸化膜（ＴＥＯＳ
膜）の上に酸化マグネシウム膜（バッファ層）を介して
形成されたジルコン酸チタン酸鉛薄膜とをＸ線回折法に
より比較すると、前者の場合には（１００）面以外に
（１１０）などの他の面の回折強度のピークも観察され
たが、後者の場合には（１００）面の回折強度の強いピ
ークが観測された。
【００４４】以下、第１の実施形態に係るＦＰＧＡの製
造方法について、図５（ａ）〜（ｃ）、図６（ａ）〜
（ｃ）、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）を
参照しながら説明する。
造方法について、図５（ａ）〜（ｃ）、図６（ａ）〜
（ｃ）、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）を
参照しながら説明する。
【００４５】まず、図５（ａ）に示すように、ｐ型のシ
リコン基板１００の上にシリコン酸化膜１０１及びシリ
コン窒化膜１０２を順次形成する。
リコン基板１００の上にシリコン酸化膜１０１及びシリ
コン窒化膜１０２を順次形成する。
【００４６】次に、図５（ｂ）に示すように、シリコン
窒化膜１０２におけるＭＯＳトランジスタ形成領域を残
した後、熱処理を行なって、シリコン酸化膜１０１を成
長させることにより、素子分離領域となるＬＯＣＯＳ領
域１０３を形成する。その後、シリコン窒化膜１０２及
びシリコン酸化膜１０１を除去した後、ＬＯＣＯＳ領域
１０３同士の間に再びシリコン酸化膜１０１を形成す
る。
窒化膜１０２におけるＭＯＳトランジスタ形成領域を残
した後、熱処理を行なって、シリコン酸化膜１０１を成
長させることにより、素子分離領域となるＬＯＣＯＳ領
域１０３を形成する。その後、シリコン窒化膜１０２及
びシリコン酸化膜１０１を除去した後、ＬＯＣＯＳ領域
１０３同士の間に再びシリコン酸化膜１０１を形成す
る。
【００４７】次に、図５（ｃ）に示すように、ｐチャネ
ルＭＯＳトランジスタ形成領域に開口部を有する第１の
レジストパターン１０４をマスクとしてシリコン基板１
００にリンをイオン注入して、ｎ型不純物領域１０５を
形成する。
ルＭＯＳトランジスタ形成領域に開口部を有する第１の
レジストパターン１０４をマスクとしてシリコン基板１
００にリンをイオン注入して、ｎ型不純物領域１０５を
形成する。
【００４８】次に、図６（ａ）に示すように、ｎチャネ
ルＭＯＳトランジスタ形成領域に開口部を有する第２の
レジストパターン１０６をマスクとしてシリコン基板１
００にボロンをイオン注入して、ｐ型不純物領域１０７
を形成する。
ルＭＯＳトランジスタ形成領域に開口部を有する第２の
レジストパターン１０６をマスクとしてシリコン基板１
００にボロンをイオン注入して、ｐ型不純物領域１０７
を形成する。
【００４９】次に、シリコン基板１００に対して熱処理
を行なって、図６（ｂ）に示すように、ｎ型ウェル領域
１０８、ｎ型ストップ領域１０９、ｐ型ウェル領域１１
０及びｐ型ストップ領域１１１を形成する。その後、シ
リコン酸化膜１０１を除去した後、ＬＯＣＯＳ領域１０
３同士の間にゲート絶縁膜となるシリコン酸化膜１０１
を再び形成する。
を行なって、図６（ｂ）に示すように、ｎ型ウェル領域
１０８、ｎ型ストップ領域１０９、ｐ型ウェル領域１１
０及びｐ型ストップ領域１１１を形成する。その後、シ
リコン酸化膜１０１を除去した後、ＬＯＣＯＳ領域１０
３同士の間にゲート絶縁膜となるシリコン酸化膜１０１
を再び形成する。
【００５０】次に、シリコン基板１００の上に全面に亘
ってポリシリコン膜を堆積した後、該ポリシリコン膜を
パターニングすることにより、図６（ｃ）に示すよう
に、ｐチャネルＭＯＳトランジスタのゲート電極１１２
Ａ及びｎチャネルＭＯＳトランジスタのゲート電極１１
２Ｂを形成する。
ってポリシリコン膜を堆積した後、該ポリシリコン膜を
パターニングすることにより、図６（ｃ）に示すよう
に、ｐチャネルＭＯＳトランジスタのゲート電極１１２
Ａ及びｎチャネルＭＯＳトランジスタのゲート電極１１
２Ｂを形成する。
【００５１】次に、図７（ａ）に示すように、ゲート電
極１１２Ａをマスクとしてボロンをイオン注入した後、
ゲート電極１１２Ａ及びシリコン酸化膜からなる保護絶
縁膜１１３をマスクとしてボロンをイオン注入すること
により、ｐチャネルＭＯＳトランジスタ形成領域に、Ｌ
ＤＤ構造を有するｐ型不純物拡散層１１４を形成する。
また、ゲート電極１１２Ｂをマスクとしてリンをイオン
注入した後、ゲート電極１１２Ｂ及び保護絶縁膜１１３
をマスクとしてリンをイオン注入することにより、ｎチ
ャネルＭＯＳトランジスタ形成領域に、ＬＤＤ構造を有
するｎ型不純物拡散層１１５を形成する。これによっ
て、プログラム素子のスイッチング素子となるＣＭＯＳ
回路を構成するｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタが形成される。
極１１２Ａをマスクとしてボロンをイオン注入した後、
ゲート電極１１２Ａ及びシリコン酸化膜からなる保護絶
縁膜１１３をマスクとしてボロンをイオン注入すること
により、ｐチャネルＭＯＳトランジスタ形成領域に、Ｌ
ＤＤ構造を有するｐ型不純物拡散層１１４を形成する。
また、ゲート電極１１２Ｂをマスクとしてリンをイオン
注入した後、ゲート電極１１２Ｂ及び保護絶縁膜１１３
をマスクとしてリンをイオン注入することにより、ｎチ
ャネルＭＯＳトランジスタ形成領域に、ＬＤＤ構造を有
するｎ型不純物拡散層１１５を形成する。これによっ
て、プログラム素子のスイッチング素子となるＣＭＯＳ
回路を構成するｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタが形成される。
【００５２】尚、図示は省略したが、第１の基本セル１
Ａ及び第２の基本セルを構成するＣＭＯＳ回路は、スイ
ッチング素子となるＣＭＯＳ回路と同じ工程により形成
される。
Ａ及び第２の基本セルを構成するＣＭＯＳ回路は、スイ
ッチング素子となるＣＭＯＳ回路と同じ工程により形成
される。
【００５３】次に、シリコン基板１００の上に全面に亘
って１μｍの膜厚を有するＴＥＯＳ膜からなる第１の層
間絶縁膜１１６を堆積した後、該第１の層間絶縁膜１１
６を平坦化する。
って１μｍの膜厚を有するＴＥＯＳ膜からなる第１の層
間絶縁膜１１６を堆積した後、該第１の層間絶縁膜１１
６を平坦化する。
【００５４】次に、図７（ｂ）に示すように、スパッタ
法により、ＴＥＯＳ膜１１６の上に、２００ｎｍの膜厚
を有する酸化マグネシウム膜と１００ｎｍの膜厚を有す
るチタン膜との層状複合膜バッファ層１１７を形成す
る。
法により、ＴＥＯＳ膜１１６の上に、２００ｎｍの膜厚
を有する酸化マグネシウム膜と１００ｎｍの膜厚を有す
るチタン膜との層状複合膜バッファ層１１７を形成す
る。
【００５５】次に、バッファ層１１７の上に、２００ｎ
ｍの膜厚を有する第１の白金膜１１８を形成した後、高
周波スパッタ法により、第１の白金膜１１８の上に、タ
ンタル酸ストロンチウム・ビスマス（ＳｒＢｉ2Ｔａ2Ｏ
9 ）からなり６００ｎｍの膜厚を有する強誘電体薄膜１
１９を形成する。強誘電体薄膜１１９を形成する際の基
板温度（成膜温度）は７００℃とする。次に、スパッタ
法により、強誘電体薄膜１１９の上に、２００ｎｍの膜
厚を有する第２の白金膜１２０を形成する。
ｍの膜厚を有する第１の白金膜１１８を形成した後、高
周波スパッタ法により、第１の白金膜１１８の上に、タ
ンタル酸ストロンチウム・ビスマス（ＳｒＢｉ2Ｔａ2Ｏ
9 ）からなり６００ｎｍの膜厚を有する強誘電体薄膜１
１９を形成する。強誘電体薄膜１１９を形成する際の基
板温度（成膜温度）は７００℃とする。次に、スパッタ
法により、強誘電体薄膜１１９の上に、２００ｎｍの膜
厚を有する第２の白金膜１２０を形成する。
【００５６】次に、図８（ａ）に示すように、図示しな
いレジストパターンをマスクとして第１の白金膜１１８
に対してドライエッチングを行なうことにより、第１の
白金膜１１８からなる下部電極１１８Ａを形成した後、
第３のレジストパターン１２１をマスクとして、第２の
白金膜１２０及び強誘電体薄膜１１９に対してドライエ
ッチングを行なうことにより、第２の白金膜１２０から
なる上部電極１２０Ａ、及び強誘電体薄膜１１９からな
る容量絶縁膜１１９Ａを形成すると、下部電極１１８
Ａ、容量絶縁膜１１９Ａ及び上部電極１２０Ａから構成
される、プログラム素子の不揮発性記憶素子が形成され
る。尚、強誘電体薄膜１１９に対するエッチング条件の
一例を挙げると、エッチングガスとしてアルゴンガスを
用い、チャンバーの圧力は０．２Ｐａに設定し、対向電
極に１ｋＷを印加することが好ましい。
いレジストパターンをマスクとして第１の白金膜１１８
に対してドライエッチングを行なうことにより、第１の
白金膜１１８からなる下部電極１１８Ａを形成した後、
第３のレジストパターン１２１をマスクとして、第２の
白金膜１２０及び強誘電体薄膜１１９に対してドライエ
ッチングを行なうことにより、第２の白金膜１２０から
なる上部電極１２０Ａ、及び強誘電体薄膜１１９からな
る容量絶縁膜１１９Ａを形成すると、下部電極１１８
Ａ、容量絶縁膜１１９Ａ及び上部電極１２０Ａから構成
される、プログラム素子の不揮発性記憶素子が形成され
る。尚、強誘電体薄膜１１９に対するエッチング条件の
一例を挙げると、エッチングガスとしてアルゴンガスを
用い、チャンバーの圧力は０．２Ｐａに設定し、対向電
極に１ｋＷを印加することが好ましい。
【００５７】次に、不揮発性記憶素子の上を含む第１の
層間絶縁膜１１６の上に、第２の層間絶縁膜１２２を形
成した後、第１及び第２の層間絶縁膜１１６、１２２
に、ｐチャネルＭＯＳトランジスタのドレイン領域と接
続する第１のヴィア１２３、ｎチャネルＭＯＳトランジ
スタのドレイン領域と接続する第２のヴィア１２４、ｐ
チャネルＭＯＳトランジスタのソース領域と接続する第
３のヴィア１２５、及びｎチャネルＭＯＳトランジスタ
のソース領域と接続する第４のヴィア１２６を形成する
と共に、第２の層間絶縁膜１２２に、不揮発性記憶素子
の下部電極１１８Ａと接続する第５のヴィア１２７を形
成する。次に、第２の層間絶縁膜１２２の上に、第１の
ヴィア１２３及び第２のヴィア１２４と接続されＣＭＯ
Ｓ回路の信号出力線となる第１の金属配線１２８、第３
のヴィア１２５と信号入力線とを接続する第２の金属配
線１２９、第４のヴィア１２６と接地配線とを接続する
第３の金属配線１３０、及び第５のヴィア１２７と列信
号線とを接続する第４の金属配線１３１を形成する。
層間絶縁膜１１６の上に、第２の層間絶縁膜１２２を形
成した後、第１及び第２の層間絶縁膜１１６、１２２
に、ｐチャネルＭＯＳトランジスタのドレイン領域と接
続する第１のヴィア１２３、ｎチャネルＭＯＳトランジ
スタのドレイン領域と接続する第２のヴィア１２４、ｐ
チャネルＭＯＳトランジスタのソース領域と接続する第
３のヴィア１２５、及びｎチャネルＭＯＳトランジスタ
のソース領域と接続する第４のヴィア１２６を形成する
と共に、第２の層間絶縁膜１２２に、不揮発性記憶素子
の下部電極１１８Ａと接続する第５のヴィア１２７を形
成する。次に、第２の層間絶縁膜１２２の上に、第１の
ヴィア１２３及び第２のヴィア１２４と接続されＣＭＯ
Ｓ回路の信号出力線となる第１の金属配線１２８、第３
のヴィア１２５と信号入力線とを接続する第２の金属配
線１２９、第４のヴィア１２６と接地配線とを接続する
第３の金属配線１３０、及び第５のヴィア１２７と列信
号線とを接続する第４の金属配線１３１を形成する。
【００５８】次に、第２の層間絶縁膜１２２の上に第３
の層間絶縁膜１３２を形成した後、第１、第２及び第３
の層間絶縁膜１１６、１２２、１３２に、ｐチャネルＭ
ＯＳトランジスタのゲート電極１１２Ａと接続する第６
のヴィア１３３、及びｎチャネルＭＯＳトランジスタの
ゲート電極１１２Ｂと接続する第７のヴィア１３４を形
成すると共に、第２及び第３の層間絶縁膜１２２、１３
２に、不揮発性記憶素子の上部電極１２０Ａと接続する
第８のヴィア１３５を形成する。次に、第３の層間絶縁
膜１３２の上に、第６のヴィア１３３、第７のヴィア１
３４及び第８のヴィア１３５を接続する第５の金属配線
１３６を形成すると、図４に示した第１の実施形態に係
るＦＰＧＡが得られる。
の層間絶縁膜１３２を形成した後、第１、第２及び第３
の層間絶縁膜１１６、１２２、１３２に、ｐチャネルＭ
ＯＳトランジスタのゲート電極１１２Ａと接続する第６
のヴィア１３３、及びｎチャネルＭＯＳトランジスタの
ゲート電極１１２Ｂと接続する第７のヴィア１３４を形
成すると共に、第２及び第３の層間絶縁膜１２２、１３
２に、不揮発性記憶素子の上部電極１２０Ａと接続する
第８のヴィア１３５を形成する。次に、第３の層間絶縁
膜１３２の上に、第６のヴィア１３３、第７のヴィア１
３４及び第８のヴィア１３５を接続する第５の金属配線
１３６を形成すると、図４に示した第１の実施形態に係
るＦＰＧＡが得られる。
【００５９】以上の製造方法により、各ＣＭＯＳ回路上
に形成された第１の層間絶縁膜１１６の上に良質な膜質
を有する強誘電体薄膜１１９を形成することができる。
に形成された第１の層間絶縁膜１１６の上に良質な膜質
を有する強誘電体薄膜１１９を形成することができる。
【００６０】また、金属配線を形成する前に強誘電体薄
膜１１９を形成しているため、金属配線を形成した後に
強誘電体薄膜１１９を形成する場合に比べて、強誘電体
薄膜１１９成膜温度を高くすることができるので、強誘
電体薄膜１１９の膜質を向上させることができる。
膜１１９を形成しているため、金属配線を形成した後に
強誘電体薄膜１１９を形成する場合に比べて、強誘電体
薄膜１１９成膜温度を高くすることができるので、強誘
電体薄膜１１９の膜質を向上させることができる。
【００６１】尚、第１の実施形態においては、バッファ
層１１７として、酸化マグネシウム膜及びチタン膜から
なる積層膜を用いたが、これに代えて、チタン、窒化チ
タン、窒化タングステン又は酸化マグネシウムからなる
単層膜若しくは積層膜、又はこれらのうちの２つ以上か
らなる混合膜を用いてもよい。
層１１７として、酸化マグネシウム膜及びチタン膜から
なる積層膜を用いたが、これに代えて、チタン、窒化チ
タン、窒化タングステン又は酸化マグネシウムからなる
単層膜若しくは積層膜、又はこれらのうちの２つ以上か
らなる混合膜を用いてもよい。
【００６２】また、強誘電体薄膜１１９としては、タン
タル酸ストロンチウム・ビスマスを用いたが、これに代
えて、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ1-xＴｉx）Ｏ
3 ：但し、０＜ｘ＜１）又はチタン酸バリウム（ＢａＴ
ｉＯ3 ）を用いてもよい。
タル酸ストロンチウム・ビスマスを用いたが、これに代
えて、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ1-xＴｉx）Ｏ
3 ：但し、０＜ｘ＜１）又はチタン酸バリウム（ＢａＴ
ｉＯ3 ）を用いてもよい。
【００６３】また、強誘電体薄膜１１９の形成方法とし
ては、スパッタ法を用いたが、タンタル酸ストロンチウ
ム・ビスマスを構成する各金属のアルコキシドを、その
組成比に対応して気化させて下部電極１１８Ａとなる第
１の白金膜１１８の上に供給して、ＣＶＤ法により成膜
してもよい。
ては、スパッタ法を用いたが、タンタル酸ストロンチウ
ム・ビスマスを構成する各金属のアルコキシドを、その
組成比に対応して気化させて下部電極１１８Ａとなる第
１の白金膜１１８の上に供給して、ＣＶＤ法により成膜
してもよい。
【００６４】また、下部電極１１８Ａとなる第１の白金
膜１１８に代えて、ルテニウム（Ｒｕ）、レニウム（Ｒ
ｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）若しく
はこれらの金属酸化物からなる単層膜、積層膜、又はこ
れらのうちの２つ以上からなる混合膜を用いてもよい。
膜１１８に代えて、ルテニウム（Ｒｕ）、レニウム（Ｒ
ｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）若しく
はこれらの金属酸化物からなる単層膜、積層膜、又はこ
れらのうちの２つ以上からなる混合膜を用いてもよい。
【００６５】また、上部電極１２０Ａとなる第２の白金
膜１２０に代えて、ルテニウム、レニウム、オスミウ
ム、イリジウム、チタン若しくはこれらの金属酸化物か
らなる単層膜、積層膜、又はこれらのうちの２つ以上か
らなる混合膜を用いてもよい。 （第２の実施形態）図９は、スイッチング素子としてＣ
ＭＯＳ回路が用いられ、不揮発性記憶素子として強誘電
体メモリが用いられた第２の実施形態に係るＦＰＧＡの
要部の断面構造を示している。
膜１２０に代えて、ルテニウム、レニウム、オスミウ
ム、イリジウム、チタン若しくはこれらの金属酸化物か
らなる単層膜、積層膜、又はこれらのうちの２つ以上か
らなる混合膜を用いてもよい。 （第２の実施形態）図９は、スイッチング素子としてＣ
ＭＯＳ回路が用いられ、不揮発性記憶素子として強誘電
体メモリが用いられた第２の実施形態に係るＦＰＧＡの
要部の断面構造を示している。
【００６６】第２の実施形態においては、図４に示した
第１の実施形態と同一の部材には、同一の符号を付すこ
とにより説明を省略する。
第１の実施形態と同一の部材には、同一の符号を付すこ
とにより説明を省略する。
【００６７】第２の実施形態の特徴として、ＴＥＯＳ膜
からなる第１の層間絶縁膜１１６と、不揮発性記憶素子
の下部電極１１８Ａとの間に、格子定数が強誘電体薄膜
１１９に順に近くなる第１のバッファ層１５１及び第２
のバッファ層１５２が形成されている。
からなる第１の層間絶縁膜１１６と、不揮発性記憶素子
の下部電極１１８Ａとの間に、格子定数が強誘電体薄膜
１１９に順に近くなる第１のバッファ層１５１及び第２
のバッファ層１５２が形成されている。
【００６８】第１のバッファ層１５１としては、チタ
ン、窒化チタン、窒化タングステン又は酸化マグネシウ
ムからなることが好ましい。
ン、窒化チタン、窒化タングステン又は酸化マグネシウ
ムからなることが好ましい。
【００６９】第２のバッファ層１５２としては、強誘電
体薄膜１１９の材料によって異なり、強誘電体薄膜１１
９がジルコン酸チタン酸鉛又はチタン酸バリウムからな
る場合には、チタン酸鉛ランタンが好ましく、強誘電体
薄膜１１９がタンタル酸ストロンチウム・ビスマスから
なる場合には、酸化ビスマスが好ましい。
体薄膜１１９の材料によって異なり、強誘電体薄膜１１
９がジルコン酸チタン酸鉛又はチタン酸バリウムからな
る場合には、チタン酸鉛ランタンが好ましく、強誘電体
薄膜１１９がタンタル酸ストロンチウム・ビスマスから
なる場合には、酸化ビスマスが好ましい。
【００７０】第２の実施形態においては、格子定数が強
誘電体薄膜１１９に順に近くなる第１のバッファ層１５
１及び第２のバッファ層１５２からなる２つのバッファ
層が形成されているため、強誘電体薄膜１１９からなる
容量絶縁膜１１９Ａの膜質を一層向上させることができ
る。すなわち、第１の層間絶縁膜１１６を構成するＴＥ
ＯＳ膜はアモルファス状態であるから、ＴＥＯＳ膜の上
に第１の白金膜１１８を介して強誘電体薄膜１１９を成
長させると、強誘電体薄膜１１９の膜質は低下する。と
ころが、ＴＥＯＳ膜と第１の白金膜１１８との間に、格
子定数が強誘電体薄膜１１９に順に近くなる第１のバッ
ファ層１５１及び第２のバッファ層１５２を形成するこ
とにより、第１の白金膜１１８ひいては強誘電体薄膜１
１９の結晶性が一層向上するので、強誘電体薄膜１１９
からなる容量絶縁膜１１９Ａの膜質を一層向上させるこ
とができる。特に、第２のバッファ層１５２の膜厚が２
０ｎｍ以下の場合には、容量絶縁膜１１９Ａの膜質を確
実に向上させることができる。
誘電体薄膜１１９に順に近くなる第１のバッファ層１５
１及び第２のバッファ層１５２からなる２つのバッファ
層が形成されているため、強誘電体薄膜１１９からなる
容量絶縁膜１１９Ａの膜質を一層向上させることができ
る。すなわち、第１の層間絶縁膜１１６を構成するＴＥ
ＯＳ膜はアモルファス状態であるから、ＴＥＯＳ膜の上
に第１の白金膜１１８を介して強誘電体薄膜１１９を成
長させると、強誘電体薄膜１１９の膜質は低下する。と
ころが、ＴＥＯＳ膜と第１の白金膜１１８との間に、格
子定数が強誘電体薄膜１１９に順に近くなる第１のバッ
ファ層１５１及び第２のバッファ層１５２を形成するこ
とにより、第１の白金膜１１８ひいては強誘電体薄膜１
１９の結晶性が一層向上するので、強誘電体薄膜１１９
からなる容量絶縁膜１１９Ａの膜質を一層向上させるこ
とができる。特に、第２のバッファ層１５２の膜厚が２
０ｎｍ以下の場合には、容量絶縁膜１１９Ａの膜質を確
実に向上させることができる。
【００７１】例えば、強誘電体薄膜１１９としてタンタ
ル酸ストロンチウム・ビスマスをスパッタ法により形成
する場合において、シリコン酸化膜（ＴＥＯＳ膜）の上
に形成されたタンタル酸ストロンチウム・ビスマスと、
シリコン酸化膜（ＴＥＯＳ膜）の上に、酸化マグネシウ
ムからなる第１のバッファ層１５１及び酸化ビスマスか
らなる第２のバッファ層１５２を介して形成されたタン
タル酸ストロンチウム・ビスマスとをＸ線回折法により
比較すると、前者の場合には（１００）面以外に（１１
０）などの他の面の回折強度のピークも観察されたが、
後者の場合には（１００）面の回折強度の強いピークが
観測された。これは、格子定数が強誘電体薄膜１１９に
順に近づく第１及び第２のバッファ層１５１、１５２を
形成したため、強誘電体薄膜１１９の格子定数と第２の
バッファ層１５２の格子定数とが一層近くなるためであ
る。この場合、第２のバッファ層１５２の膜厚を２０ｎ
ｍ以下にするのは、第２のバッファ層１５２の膜厚が２
０ｎｍを超えると、第２のバッファ層１５２が固有の格
子定数を持つようになってしまうためである。
ル酸ストロンチウム・ビスマスをスパッタ法により形成
する場合において、シリコン酸化膜（ＴＥＯＳ膜）の上
に形成されたタンタル酸ストロンチウム・ビスマスと、
シリコン酸化膜（ＴＥＯＳ膜）の上に、酸化マグネシウ
ムからなる第１のバッファ層１５１及び酸化ビスマスか
らなる第２のバッファ層１５２を介して形成されたタン
タル酸ストロンチウム・ビスマスとをＸ線回折法により
比較すると、前者の場合には（１００）面以外に（１１
０）などの他の面の回折強度のピークも観察されたが、
後者の場合には（１００）面の回折強度の強いピークが
観測された。これは、格子定数が強誘電体薄膜１１９に
順に近づく第１及び第２のバッファ層１５１、１５２を
形成したため、強誘電体薄膜１１９の格子定数と第２の
バッファ層１５２の格子定数とが一層近くなるためであ
る。この場合、第２のバッファ層１５２の膜厚を２０ｎ
ｍ以下にするのは、第２のバッファ層１５２の膜厚が２
０ｎｍを超えると、第２のバッファ層１５２が固有の格
子定数を持つようになってしまうためである。
【００７２】また、強誘電体薄膜１１９としてジルコン
酸チタン酸鉛を形成する場合に、第２のバッファ層１５
２としてチタン酸鉛ランタンを用いても、強誘電体薄膜
１１９からなる容量絶縁膜１１９Ａの膜質を一層向上さ
せることができる。 （第３の実施形態）図１０は、スイッチング素子として
ＣＭＯＳ回路が用いられ、不揮発性記憶素子として強誘
電体メモリが用いられた第３の実施形態に係るＦＰＧＡ
の要部の断面構造を示している。
酸チタン酸鉛を形成する場合に、第２のバッファ層１５
２としてチタン酸鉛ランタンを用いても、強誘電体薄膜
１１９からなる容量絶縁膜１１９Ａの膜質を一層向上さ
せることができる。 （第３の実施形態）図１０は、スイッチング素子として
ＣＭＯＳ回路が用いられ、不揮発性記憶素子として強誘
電体メモリが用いられた第３の実施形態に係るＦＰＧＡ
の要部の断面構造を示している。
【００７３】第３の実施形態においては、図４に示した
第１の実施形態と同一の部材には、同一の符号を付すこ
とにより説明を省略する。
第１の実施形態と同一の部材には、同一の符号を付すこ
とにより説明を省略する。
【００７４】第３の実施形態の特徴として、ＴＥＯＳ膜
からなる第１の層間絶縁膜１１６と、不揮発性記憶素子
の下部電極１１８Ａとの間に、容量絶縁膜１１９Ａ（強
誘電体薄膜１１９）を構成する金属原子が下部電極１１
８Ａを通過して第１の層間絶縁膜１１６に拡散する事態
を防止する拡散防止層１５３が形成されている。拡散防
止層１５３としては、シリコン窒化膜、酸化アルミニウ
ム膜又はシリコン酸窒化膜などを用いることが好まし
い。
からなる第１の層間絶縁膜１１６と、不揮発性記憶素子
の下部電極１１８Ａとの間に、容量絶縁膜１１９Ａ（強
誘電体薄膜１１９）を構成する金属原子が下部電極１１
８Ａを通過して第１の層間絶縁膜１１６に拡散する事態
を防止する拡散防止層１５３が形成されている。拡散防
止層１５３としては、シリコン窒化膜、酸化アルミニウ
ム膜又はシリコン酸窒化膜などを用いることが好まし
い。
【００７５】ところで、強誘電体薄膜１１９の成膜温度
が高くなると、強誘電体薄膜１１９の膜質は向上する
が、強誘電体薄膜１１９を構成する金属原子が第１の層
間絶縁膜１１６に拡散して該第１の層間絶縁膜１１６の
絶縁性が損なわれて、論理回路であるＣＭＯＳ回路の電
気特性が悪影響を受ける。
が高くなると、強誘電体薄膜１１９の膜質は向上する
が、強誘電体薄膜１１９を構成する金属原子が第１の層
間絶縁膜１１６に拡散して該第１の層間絶縁膜１１６の
絶縁性が損なわれて、論理回路であるＣＭＯＳ回路の電
気特性が悪影響を受ける。
【００７６】第３の実施形態によると、第１の層間絶縁
膜１１６と下部電極１１８Ａとの間に拡散防止層１５３
が形成されているため、第１の層間絶縁膜１１６の絶縁
性を損なうことなく、強誘電体薄膜１１９の成膜温度を
高くできるので、強誘電体薄膜１１９の膜質は向上す
る。
膜１１６と下部電極１１８Ａとの間に拡散防止層１５３
が形成されているため、第１の層間絶縁膜１１６の絶縁
性を損なうことなく、強誘電体薄膜１１９の成膜温度を
高くできるので、強誘電体薄膜１１９の膜質は向上す
る。
【００７７】例えば、強誘電体薄膜１１９としてのジル
コン酸チタン酸鉛をシリコン酸化膜（ＴＥＯＳ膜）の上
に形成した場合と、強誘電体薄膜１１９としてのジルコ
ン酸チタン酸鉛をシリコン酸化膜（ＴＥＯＳ膜）の上
に、拡散防止層１５３としてのシリコン窒化膜を介して
形成した場合とにおいて、ＣＭＯＳ回路の電気特性を測
定したところ、前者の場合にはゲート電圧の閾値が変動
したが、後者の場合には電気特性の変動はなかった。
コン酸チタン酸鉛をシリコン酸化膜（ＴＥＯＳ膜）の上
に形成した場合と、強誘電体薄膜１１９としてのジルコ
ン酸チタン酸鉛をシリコン酸化膜（ＴＥＯＳ膜）の上
に、拡散防止層１５３としてのシリコン窒化膜を介して
形成した場合とにおいて、ＣＭＯＳ回路の電気特性を測
定したところ、前者の場合にはゲート電圧の閾値が変動
したが、後者の場合には電気特性の変動はなかった。
【００７８】また、拡散防止層１５３として、酸化アル
ミニウム膜又はシリコン酸窒化膜を用いる場合でも同様
の効果が得られる。
ミニウム膜又はシリコン酸窒化膜を用いる場合でも同様
の効果が得られる。
【００７９】
【発明の効果】第１又は第２のフィールドプログラマブ
ルゲートアレイによると、プログラム素子として、電源
をオフしても論理作成用のデータが消失しない不揮発性
記憶素子を用いるにも拘わらず、低電圧でデータの書き
換えができると共にデータの書き換えを高速に行なえる
フィールドプログラマブルゲートアレイを実現すること
ができる。
ルゲートアレイによると、プログラム素子として、電源
をオフしても論理作成用のデータが消失しない不揮発性
記憶素子を用いるにも拘わらず、低電圧でデータの書き
換えができると共にデータの書き換えを高速に行なえる
フィールドプログラマブルゲートアレイを実現すること
ができる。
【００８０】従って、本発明に係るフィールドプログラ
マブルゲートアレイを、ＣＣＤなどの撮像素子、テレビ
ジョンなどの受像素子又はＣＰＵなどの演算装置に組み
込むと、撮像素子、受像素子又はＣＰＵの性能を、低消
費電力で高速にしかも不揮発に書き換えることが可能に
なる。
マブルゲートアレイを、ＣＣＤなどの撮像素子、テレビ
ジョンなどの受像素子又はＣＰＵなどの演算装置に組み
込むと、撮像素子、受像素子又はＣＰＵの性能を、低消
費電力で高速にしかも不揮発に書き換えることが可能に
なる。
【図１】本発明の各実施形態に係るＦＰＧＡの全体構成
を示す図である。
を示す図である。
【図２】図１における一点鎖線の部分の拡大図である。
【図３】本発明の各実施形態に共通するＦＰＧＡの駆動
方法を説明するブロック図である。
方法を説明するブロック図である。
【図４】第１の実施形態に係るＦＰＧＡの要部の断面図
である。
である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係るＦＰ
ＧＡの製造方法の各工程を示す断面図である。
ＧＡの製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係るＦＰ
ＧＡの製造方法の各工程を示す断面図である。
ＧＡの製造方法の各工程を示す断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係るＦ
ＰＧＡの製造方法の各工程を示す断面図である。
ＰＧＡの製造方法の各工程を示す断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係るＦ
ＰＧＡの製造方法の各工程を示す断面図である。
ＰＧＡの製造方法の各工程を示す断面図である。
【図９】第２の実施形態に係るＦＰＧＡの要部の断面図
である。
である。
【図１０】第３の実施形態に係るＦＰＧＡの要部の断面
図である。
図である。
１ 基本セル
１Ａ 第１の基本セル
１Ｂ 第２の基本セル
２ プログラム素子
３ 配線アドレスエンコーダ
４ 書き込みピン
５ セルアドレスエンコーダ
１００ シリコン基板
１０１ シリコン酸化膜
１０２ シリコン窒化膜
１０３ ＬＯＣＯＳ領域
１０４ 第１のレジストパターン
１０５ ｎ型不純物領域
１０６ 第２のレジストパターン
１０７ ｐ型不純物領域
１０８ ｎ型ウェル領域
１０９ ｎ型ストップ領域
１１０ ｐ型ウェル領域
１１１ ｐ型ストップ領域
１１２Ａ ｐチャネルＭＯＳトランジスタのゲート電極
１１２Ｂ ｎチャネルＭＯＳトランジスタのゲート電極
１１３ 保護絶縁膜
１１４ ｐ型不純物拡散層
１１５ ｎ型不純物拡散層
１１６ 第１の層間絶縁膜
１１７ バッファ層
１１８ 第１の白金膜
１１８Ａ 下部電極
１１９ 強誘電体薄膜
１１９Ａ 容量絶縁膜
１２０ 第２の白金膜
１２０Ａ 上部電極
１２１ 第３のレジストパターン
１２２ 第２の層間絶縁膜
１２３ 第１のヴィア
１２４ 第２のヴィア
１２５ 第３のヴィア
１２６ 第４のヴィア
１２７ 第５のヴィア
１２８ 第１の金属配線
１２９ 第２の金属配線
１３０ 第３の金属配線
１３１ 第４の金属配線
１３２ 第３の層間絶縁膜
１３３ 第６のヴィア
１３４ 第７のヴィア
１３５ 第８のヴィア
１３６ 第５の金属配線
１５１ 第１のバッファ層
１５２ 第２のバッファ層
１５３ 拡散防止層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−4345（ＪＰ，Ａ)
特開 平５−145077（ＪＰ，Ａ)
特開 平６−188386（ＪＰ，Ａ)
特開 平10−84136（ＪＰ，Ａ)
特表 平８−511895（ＪＰ，Ａ)
特表 平８−502946（ＪＰ，Ａ)
米国特許5198706（ＵＳ，Ａ)
米国特許5469003（ＵＳ，Ａ)
米国特許5670897（ＵＳ，Ａ)
米国特許6140672（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/177
H01L 21/82
Claims (9)
- 【請求項１】 半導体基板上に形成され、それぞれが論
路回路を有する第１の基本セル及び第２の基本セルと、
外部から入力されるプログラムに基づいて、前記第１の
基本セルと前記第２の基本セルとの接続をオン又はオフ
すると共に前記第１の基本セルと前記第２の基本セルと
の接続のオン状態又はオフ状態を保持するプログラム素
子とを備えたフィールドプログラマブルゲートアレイで
あって、 前記プログラム素子は、前記半導体基板上に形成され前
記第１の基本セルと前記第２の基本セルとの接続をオン
又はオフするスイッチング素子と、下部電極、強誘電体
薄膜からなる容量絶縁膜及び上部電極からなり前記スイ
ッチング素子のオン状態又はオフ状態を保持する不揮発
性記憶素子とを有し、 前記第１の基本セル、前記第２の基本セル及び前記スイ
ッチング素子の上には層間絶縁膜が形成され、 前記層間絶縁膜の上には、前記層間絶縁膜と前記強誘電
体薄膜との間の格子整合をとるバッファ層が形成され、 前記不揮発性記憶素子は前記バッファ層の上に形成され
ていることを特徴とするフィールドプログラマブルゲー
トアレイ。 - 【請求項２】 前記強誘電体薄膜は、ジルコン酸チタン
酸鉛、チタン酸バリウム又はタンタル酸ストロンチウム
・ビスマスからなり、 前記下部電極は、白金、ルテニウム、レニウム、オスミ
ウム、イリジウム及びこれらの金属酸化物のうちの少な
くとも１つからなることを特徴とする請求項１に記載の
フィールドプログラマブルゲートアレイ。 - 【請求項３】 前記バッファ層は、チタン、窒化チタ
ン、窒化タングステン又は酸化マグネシウムからなるこ
とを特徴とする請求項１に記載のフィールドプログラマ
ブルゲートアレイ。 - 【請求項４】 前記バッファ層は、下側から順に形成さ
れた第１のバッファ層及び第２のバッファ層からなり、 前記第１のバッファ層は、チタン、窒化チタン、窒化タ
ングステン又は酸化マグネシウムからなり、 前記第２のバッファ層は、チタン酸鉛ランタン又は酸化
ビスマスからなり、 前記第２のバッファ層の膜厚は２０ｎｍ以下であること
を特徴とする請求項１に記載のフィールドプログラマブ
ルゲートアレイ。 - 【請求項５】 半導体基板上に形成され、それぞれが論
路回路を有する第１の基本セル及び第２の基本セルと、
外部から入力されるプログラムに基づいて、前記第１の
基本セルと前記第２の基本セルとの接続をオン又はオフ
すると共に前記第１の基本セルと前記第２の基本セルと
の接続のオン状態又はオフ状態を保持するプログラム素
子とを備えたフィールドプログラマブルゲートアレイで
あって、 前記プログラム素子は、前記半導体基板上に形成され前
記第１の基本セルと前記第２の基本セルとの接続をオン
又はオフするスイッチング素子と、下部電極、強誘電体
薄膜からなる容量絶縁膜及び上部電極からなり前記スイ
ッチング素子のオン状態又はオフ状態を保持する不揮発
性記憶素子とを有し、 前記第１の基本セル、前記第２の基本セル及び前記スイ
ッチング素子の上には層間絶縁膜が形成され、 前記層間絶縁膜の上には、前記強誘電体薄膜を構成する
金属原子の前記層間絶縁膜への拡散を防止する拡散防止
層が形成され、 前記不揮発性記憶素子は前記拡散防止層の上に形成され
ていることを特徴とするフィールドプログラマブルゲー
トアレイ。 - 【請求項６】 前記強誘電体薄膜は、ジルコン酸チタン
酸鉛、チタン酸バリウム又はタンタル酸ストロンチウム
・ビスマスからなり、 前記下部電極は、白金、ルテニウム、レニウム、オスミ
ウム、イリジウム及びこれらの金属酸化物のうちの少な
くとも１つからなることを特徴とする請求項５に記載の
フィールドプログラマブルゲートアレイ。 - 【請求項７】 前記拡散防止層は、窒化シリコン、酸化
アルミニウム又は酸窒化シリコンからなることを特徴と
する請求項５に記載のフィールドプログラマブルゲート
アレイ。 - 【請求項８】 それぞれが論路回路を有する第１の基本
セル及び第２の基本セルと、 外部から入力されるプログラムに基づいて、前記第１の
基本セルと前記第２の基本セルとの接続をオン又はオフ
するスイッチング素子と、下部電極、強誘電体薄膜から
なる容量絶縁膜及び上部電極からなり、外部から入力さ
れるプログラムに基づいて、前記スイッチング素子のオ
ン状態又はオフ状態を保持する不揮発性記憶素子とを有
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイの製造方法であって、 半導体基板上に、前記第１の基本セル、前記第２の基本
セル及び前記スイッチング素子を形成する工程と、 前記第１の基本セル、前記第２の基本セル及び前記スイ
ッチング素子の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に、前記層間絶縁膜と前記強誘電体
薄膜との間の格子整合をとるバッファ層を形成する工程
と、 前記バッファ層の上に前記不揮発性記憶素子を形成する
工程とを備えていることを特徴とするフィールドプログ
ラマブルゲートアレイの製造方法。 - 【請求項９】 それぞれが論路回路を有する第１の基本
セル及び第２の基本セルと、 外部から入力されるプログラムに基づいて、前記第１の
基本セルと前記第２の基本セルとの接続をオン又はオフ
するスイッチング素子と、下部電極、強誘電体薄膜から
なる容量絶縁膜及び上部電極からなり、外部から入力さ
れるプログラムに基づいて、前記スイッチング素子のオ
ン状態又はオフ状態を保持する不揮発性記憶素子とを有
するプログラム素子とを備えたフィールドプログラマブ
ルゲートアレイの製造方法であって、 半導体基板上に、前記第１の基本セル、前記第２の基本
セル及び前記スイッチング素子を形成する工程と、 前記第１の基本セル、前記第２の基本セル及び前記スイ
ッチング素子の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に、前記強誘電体薄膜を構成する金
属原子の前記層間絶縁膜への拡散を防止する拡散防止層
を形成する工程と、 前記拡散防止層の上に前記不揮発性記憶素子を形成する
工程とを備えていることを特徴とするフィールドプログ
ラマブルゲートアレイの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16772299A JP3425100B2 (ja) | 1999-03-08 | 1999-06-15 | フィールドプログラマブルゲートアレイおよびその製造方法 |
| US09/520,145 US6326651B1 (en) | 1999-03-08 | 2000-03-07 | Field-programmable gate array with ferroelectric thin film |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5976999 | 1999-03-08 | ||
| JP11-59769 | 1999-03-08 | ||
| JP16772299A JP3425100B2 (ja) | 1999-03-08 | 1999-06-15 | フィールドプログラマブルゲートアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323980A JP2000323980A (ja) | 2000-11-24 |
| JP3425100B2 true JP3425100B2 (ja) | 2003-07-07 |
Family
ID=26400837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16772299A Expired - Fee Related JP3425100B2 (ja) | 1999-03-08 | 1999-06-15 | フィールドプログラマブルゲートアレイおよびその製造方法 |
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|---|---|
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