JPH104345A - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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- JPH104345A JPH104345A JP8156558A JP15655896A JPH104345A JP H104345 A JPH104345 A JP H104345A JP 8156558 A JP8156558 A JP 8156558A JP 15655896 A JP15655896 A JP 15655896A JP H104345 A JPH104345 A JP H104345A
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Abstract
(57)【要約】
【課題】不揮発性メモリをプログラム素子として持つフ
ィールドプログラマブルゲートアレイ（ＦＰＧＡ）に対
し通常動作時に機能変更し、また高速で機能変更できる
ＦＰＧＡを実現することにある。 【解決手段】論理を決定するプログラム素子は例えばＥ
ＥＰＲＯＭのごとき不揮発性メモリ１３であるが、論理
回路１６につながるプログラム素子を揮発性メモリのＳ
ＲＡＭ１７ａ、１７ｂとして、通常使用時にＳＲＡＭデ
ータを書き換えすることで、回路動作中にＳＲＡＭプロ
グラム素子１７ａ、１７ｂのデータによりＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲ論理に機能変更する事が可能とな
る。また、ＳＲＡＭ１７ａ、１７ｂへのアドレスを制御
することで、任意の基本セル３ａの機能を変更すること
ができる。これにより、通常動作時に機能変更が要求さ
れるシステムにおいて、不揮発性メモリをプログラム素
子として持つＦＰＧＡをＳＲＡＭを用いて機能変更可能
にできる。
ィールドプログラマブルゲートアレイ（ＦＰＧＡ）に対
し通常動作時に機能変更し、また高速で機能変更できる
ＦＰＧＡを実現することにある。 【解決手段】論理を決定するプログラム素子は例えばＥ
ＥＰＲＯＭのごとき不揮発性メモリ１３であるが、論理
回路１６につながるプログラム素子を揮発性メモリのＳ
ＲＡＭ１７ａ、１７ｂとして、通常使用時にＳＲＡＭデ
ータを書き換えすることで、回路動作中にＳＲＡＭプロ
グラム素子１７ａ、１７ｂのデータによりＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲ論理に機能変更する事が可能とな
る。また、ＳＲＡＭ１７ａ、１７ｂへのアドレスを制御
することで、任意の基本セル３ａの機能を変更すること
ができる。これにより、通常動作時に機能変更が要求さ
れるシステムにおいて、不揮発性メモリをプログラム素
子として持つＦＰＧＡをＳＲＡＭを用いて機能変更可能
にできる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフィールドプログラ
マブルゲートアレイに係り、特に回路動作中に高速で論
理機能を変更可能とするフィールドプログラマブルゲー
トアレイ（以下、ＦＰＧＡと略称）に関する。
マブルゲートアレイに係り、特に回路動作中に高速で論
理機能を変更可能とするフィールドプログラマブルゲー
トアレイ（以下、ＦＰＧＡと略称）に関する。
【０００２】
【従来の技術】ＦＰＧＡについては、例えば「ＡＳＩＣ
技術の基礎と応用」今井正治編著、電子情報通信学会発
行（１９９４年２月２０日）１９０〜２１１ページ等に
記載されたものが知られている。
技術の基礎と応用」今井正治編著、電子情報通信学会発
行（１９９４年２月２０日）１９０〜２１１ページ等に
記載されたものが知られている。
【０００３】従来のＦＰＧＡは、規則正しく配列された
ハードワイヤード論理の基本セルとそれを接続するため
の配線領域をもつ。配線は予め用意されており配線接続
と基本セル内の論理回路の選択はアンチヒューズ、ＥＥ
ＰＲＯＭ、ＥＰＲＯＭ、ＳＲＡＭのいずれかのプログラ
ム素子を用いて決定されるというものである。
ハードワイヤード論理の基本セルとそれを接続するため
の配線領域をもつ。配線は予め用意されており配線接続
と基本セル内の論理回路の選択はアンチヒューズ、ＥＥ
ＰＲＯＭ、ＥＰＲＯＭ、ＳＲＡＭのいずれかのプログラ
ム素子を用いて決定されるというものである。
【０００４】ＥＥＰＲＯＭ、ＥＰＲＯＭをプログラム素
子として持つＦＰＧＡは、ＰＬＤ型の構造を採用してお
り、ＡＮＤ−ＯＲ論理のプログラミングやセレクタの切
り換えにプログラム素子が使用され論理が決定される。
そのため高速動作に適している。ＥＥＰＲＯＭ、ＥＰＲ
ＯＭは高電圧によりフローティングゲートに電荷を蓄積
する事でプログラミングを行うので外部書き込みが必要
となる。
子として持つＦＰＧＡは、ＰＬＤ型の構造を採用してお
り、ＡＮＤ−ＯＲ論理のプログラミングやセレクタの切
り換えにプログラム素子が使用され論理が決定される。
そのため高速動作に適している。ＥＥＰＲＯＭ、ＥＰＲ
ＯＭは高電圧によりフローティングゲートに電荷を蓄積
する事でプログラミングを行うので外部書き込みが必要
となる。
【０００５】アンチヒューズをプログラム素子として持
つＦＰＧＡでは、基本セル列と配線領域が交互に並んだ
構造となっており、基本セルと配線がアンチヒューズで
接続される。アンチヒューズは抵抗、容量、面積に関し
他のプログラム素子より有利なため、多くのプログラミ
ングポイントが作成できる。このため基本セルのゲート
サイズを他のプログラム素子を用いた場合より小さくで
きる。また、アンチヒューズは絶縁層を高電圧で破壊す
る事でプログラミングを行うためプログラムは１度しか
できない。
つＦＰＧＡでは、基本セル列と配線領域が交互に並んだ
構造となっており、基本セルと配線がアンチヒューズで
接続される。アンチヒューズは抵抗、容量、面積に関し
他のプログラム素子より有利なため、多くのプログラミ
ングポイントが作成できる。このため基本セルのゲート
サイズを他のプログラム素子を用いた場合より小さくで
きる。また、アンチヒューズは絶縁層を高電圧で破壊す
る事でプログラミングを行うためプログラムは１度しか
できない。
【０００６】
【発明が解決しようとする課題】前述したＥＥＰＲＯ
Ｍ、アンチヒューズ、ＥＰＲＯＭをプログラム素子とし
て持つＦＰＧＡは、通常使用時は不揮発性であり回路動
作中にプログラミングを行う事はできない。ＳＲＡＭを
プログラム素子として持つものは回路動作中に機能を変
更できるが、それにはＳＲＡＭを順次書き換えていくた
めのコンフィギュレーションシーケンスが数ｍｓかか
り、頻繁に回路変更をしながら使用すると回路の高速動
作ができなくなる。また、外部にコンフィギュレーショ
ンデータを格納するＲＯＭが必要となり、面積、配線を
増加させるという問題点がある。
Ｍ、アンチヒューズ、ＥＰＲＯＭをプログラム素子とし
て持つＦＰＧＡは、通常使用時は不揮発性であり回路動
作中にプログラミングを行う事はできない。ＳＲＡＭを
プログラム素子として持つものは回路動作中に機能を変
更できるが、それにはＳＲＡＭを順次書き換えていくた
めのコンフィギュレーションシーケンスが数ｍｓかか
り、頻繁に回路変更をしながら使用すると回路の高速動
作ができなくなる。また、外部にコンフィギュレーショ
ンデータを格納するＲＯＭが必要となり、面積、配線を
増加させるという問題点がある。
【０００７】したがって、本発明の目的は、上記従来の
問題点を解消することにあり、具体的には不揮発性のプ
ログラム素子を持つＦＰＧＡにＳＲＡＭのプログラム素
子を混在させて、回路動作中に機能を変更できるように
し、通常１種類の機能しか実現できないものを、複数の
機能を実現可能とするＦＰＧＡを提供することにある。
また、回路動作中に頻繁に機能変更が求められる場合に
高速で機能変更を可能とするＦＰＧＡを提供することに
ある。
問題点を解消することにあり、具体的には不揮発性のプ
ログラム素子を持つＦＰＧＡにＳＲＡＭのプログラム素
子を混在させて、回路動作中に機能を変更できるように
し、通常１種類の機能しか実現できないものを、複数の
機能を実現可能とするＦＰＧＡを提供することにある。
また、回路動作中に頻繁に機能変更が求められる場合に
高速で機能変更を可能とするＦＰＧＡを提供することに
ある。
【０００８】
【課題を解決するための手段】本発明によれば上記目的
は、例えばＥＥＰＲＯＭ、ＥＰＲＯＭおよびアンチヒュ
ーズの少なくとも１種の不揮発性メモリをプログラム素
子として論理回路、配線が決定されるフィールドプログ
ラマブルゲートアレイ（ＦＰＧＡ）において、揮発性メ
モリであり通常使用時の電源電圧でデータ書き換えがで
きるＳＲＡＭを、上記プログラム素子の少なくとも一部
と置き換え、ＳＲＡＭデータでも論理回路、配線を決定
する様にして、回路動作中に内部に用意したデータまた
は外部からのデータをＳＲＡＭへロードすることで達成
される。
は、例えばＥＥＰＲＯＭ、ＥＰＲＯＭおよびアンチヒュ
ーズの少なくとも１種の不揮発性メモリをプログラム素
子として論理回路、配線が決定されるフィールドプログ
ラマブルゲートアレイ（ＦＰＧＡ）において、揮発性メ
モリであり通常使用時の電源電圧でデータ書き換えがで
きるＳＲＡＭを、上記プログラム素子の少なくとも一部
と置き換え、ＳＲＡＭデータでも論理回路、配線を決定
する様にして、回路動作中に内部に用意したデータまた
は外部からのデータをＳＲＡＭへロードすることで達成
される。
【０００９】すなわち、本発明に係るフィールドプログ
ラマブルゲートアレイ（ＦＰＧＡ）は、論理回路にプロ
グラム素子として不揮発性のメモリを持つフィールドプ
ログラマブルゲートアレイ（ＦＰＧＡ）であって、前記
論理回路のプログラミングポイントの少なくとも一部を
揮発性メモリであるＳＲＡＭに置き換え、前記プログラ
ム素子への不揮発なプログラミング後、回路動作中に内
部もしくは外部からのデータによる前記ＳＲＡＭの書き
換えにより機能変更し得るように構成して成ることを特
徴としている。
ラマブルゲートアレイ（ＦＰＧＡ）は、論理回路にプロ
グラム素子として不揮発性のメモリを持つフィールドプ
ログラマブルゲートアレイ（ＦＰＧＡ）であって、前記
論理回路のプログラミングポイントの少なくとも一部を
揮発性メモリであるＳＲＡＭに置き換え、前記プログラ
ム素子への不揮発なプログラミング後、回路動作中に内
部もしくは外部からのデータによる前記ＳＲＡＭの書き
換えにより機能変更し得るように構成して成ることを特
徴としている。
【００１０】また、上記手段において、ＳＲＡＭへのデ
ータロードを内蔵マイクロコンピュータにより、コント
ロールして行うということでも達成される。
ータロードを内蔵マイクロコンピュータにより、コント
ロールして行うということでも達成される。
【００１１】また、回路動作中に高速で機能変更すると
いう目的は、ＳＲＡＭへのデータを保有するメモリ領域
を内蔵し、メモリの出力からＳＲＡＭへの配線を予め用
意しておき、回路動作中にメモリ領域の該当データを選
択することで全てのＳＲＡＭプログラミングポイントへ
同時にロードすることにより達成される。
いう目的は、ＳＲＡＭへのデータを保有するメモリ領域
を内蔵し、メモリの出力からＳＲＡＭへの配線を予め用
意しておき、回路動作中にメモリ領域の該当データを選
択することで全てのＳＲＡＭプログラミングポイントへ
同時にロードすることにより達成される。
【００１２】
【発明の実施の形態】以下、本発明による代表的なＦＰ
ＧＡの実施の形態を図面にしたがって詳細に説明する。
ＧＡの実施の形態を図面にしたがって詳細に説明する。
【００１３】〈第１の構成例〉図１〜図４を用いて本発
明の第１のＦＰＧＡの構成例を説明する。図１はＦＰＧ
Ａの構成を示すブロック図、図２は図１に示す基本セル
３の構成を示す回路図、図３は図２に示すＳＲＡＭ１７
a,１７bにより選択される回路１６の機能表、図４は図
２に示す回路のＳＲＡＭ１７a,１７bにデータを与える
方法を示すブロック図である。
明の第１のＦＰＧＡの構成例を説明する。図１はＦＰＧ
Ａの構成を示すブロック図、図２は図１に示す基本セル
３の構成を示す回路図、図３は図２に示すＳＲＡＭ１７
a,１７bにより選択される回路１６の機能表、図４は図
２に示す回路のＳＲＡＭ１７a,１７bにデータを与える
方法を示すブロック図である。
【００１４】図１において１は入力専用ピン、２は配線
領域、３は基本セル、４は入出力ピン、５は出力バッフ
ァ、６はアドレスデコーダ、７はオールセレクト、８は
アドレス入力、９はフィードバックループ、１９はリー
ド・ライト入力を示している。
領域、３は基本セル、４は入出力ピン、５は出力バッフ
ァ、６はアドレスデコーダ、７はオールセレクト、８は
アドレス入力、９はフィードバックループ、１９はリー
ド・ライト入力を示している。
【００１５】また、図２において１０は積項線、１１,
１３はＥＥＰＲＯＭによるプログラム素子、１２は論理
積、１４は論理積のセレクトマトリクス、１５は論理
和、１６は論理回路、１７a,１７bはＳＲＡＭプログラ
ム素子、１８,２２はセレクタ、１９はリード・ライト
入力、２０はデータ入力、２１はＥＸＯＲゲート、２３
はフリップフロップ、Ｓ１、Ｓ２はそれぞれＳＲＡＭ１
７a,１７bの出力を示している。
１３はＥＥＰＲＯＭによるプログラム素子、１２は論理
積、１４は論理積のセレクトマトリクス、１５は論理
和、１６は論理回路、１７a,１７bはＳＲＡＭプログラ
ム素子、１８,２２はセレクタ、１９はリード・ライト
入力、２０はデータ入力、２１はＥＸＯＲゲート、２３
はフリップフロップ、Ｓ１、Ｓ２はそれぞれＳＲＡＭ１
７a,１７bの出力を示している。
【００１６】図４において６はアドレスデコーダ、１
１,１３,２４はＥＥＰＲＯＭプログラム素子、１７はＳ
ＲＡＭプログラム素子、２５はインバータ、２６は基本
セル中のＥＥＰＲＯＭとＳＲＡＭ以外の部分を集めた論
理回路部分を示している。
１,１３,２４はＥＥＰＲＯＭプログラム素子、１７はＳ
ＲＡＭプログラム素子、２５はインバータ、２６は基本
セル中のＥＥＰＲＯＭとＳＲＡＭ以外の部分を集めた論
理回路部分を示している。
【００１７】このように第１の構成例は、図１に示すよ
うに基本セル３を並べて配置しており、それら基本セル
３同士を接続するための配線領域２、出力バッファ５、
入力専用ピン１、アドレスデコーダ６、及び出力バッフ
ァ５からつながる入出力ピン４からなる。このうち基本
セル３及び配線領域２の詳細な回路図を図２に示す。
うに基本セル３を並べて配置しており、それら基本セル
３同士を接続するための配線領域２、出力バッファ５、
入力専用ピン１、アドレスデコーダ６、及び出力バッフ
ァ５からつながる入出力ピン４からなる。このうち基本
セル３及び配線領域２の詳細な回路図を図２に示す。
【００１８】図２に示す基本セル３aは、配線領域２か
ら、積項線１０に入力される信号が、論理積１２、論理
積のセレクトマトリクス１４、論理和１５によるＡＮＤ
−ＯＲ回路を経由し、ＳＲＡＭ１７a,１７bにより機能
が決定される論理回路１６、またはＥＸＯＲゲート２
１、またはＡＮＤ−ＯＲ回路出力そのもの、のいずれか
を選択するセレクタ２２を経由し、さらにフリップフロ
ップ２３をバイパスするかどうかを選択するセレクタ１
８を経由し、配線領域２、または出力バッファ５へ出力
される。
ら、積項線１０に入力される信号が、論理積１２、論理
積のセレクトマトリクス１４、論理和１５によるＡＮＤ
−ＯＲ回路を経由し、ＳＲＡＭ１７a,１７bにより機能
が決定される論理回路１６、またはＥＸＯＲゲート２
１、またはＡＮＤ−ＯＲ回路出力そのもの、のいずれか
を選択するセレクタ２２を経由し、さらにフリップフロ
ップ２３をバイパスするかどうかを選択するセレクタ１
８を経由し、配線領域２、または出力バッファ５へ出力
される。
【００１９】積項線１０と配線領域２中の配線との交点
にはＥＥＰＲＯＭプログラム素子１１があり、ＥＥＰＲ
ＯＭのデータをプログラミングすると、積項線１０上に
ＡＮＤが形成される。論理積のセレクトマトリクス１４
では論理積１２の出力を論理和１５の入力につなぐ前に
選択している。
にはＥＥＰＲＯＭプログラム素子１１があり、ＥＥＰＲ
ＯＭのデータをプログラミングすると、積項線１０上に
ＡＮＤが形成される。論理積のセレクトマトリクス１４
では論理積１２の出力を論理和１５の入力につなぐ前に
選択している。
【００２０】ＳＲＡＭ１７a,１７bの出力Ｓ１,Ｓ２によ
り決定される論理回路１６の機能は図３に示すように、
出力Ｓ１＝０,Ｓ２＝０の場合はＮＯＲ、Ｓ１＝１,Ｓ２
＝０の場合はＯＲ、Ｓ１＝０,Ｓ２＝１の場合はＡＮ
Ｄ、Ｓ１＝１,Ｓ２＝１の場合はＮＡＮＤとなる。
り決定される論理回路１６の機能は図３に示すように、
出力Ｓ１＝０,Ｓ２＝０の場合はＮＯＲ、Ｓ１＝１,Ｓ２
＝０の場合はＯＲ、Ｓ１＝０,Ｓ２＝１の場合はＡＮ
Ｄ、Ｓ１＝１,Ｓ２＝１の場合はＮＡＮＤとなる。
【００２１】次にこの第１の構成例においてＳＲＡＭ１
７a,１７bにデータを与える方法について図４により説
明する。図４は基本セル３b及び配線領域２、アドレス
デコーダ６、ＳＲＡＭ１７のデータ入力に正転、反転し
て接続されるデータ入力線２０、ＳＲＡＭ１７のリード
・ライト入力１９、アドレスデコーダ６への入力７，８
からなる。
７a,１７bにデータを与える方法について図４により説
明する。図４は基本セル３b及び配線領域２、アドレス
デコーダ６、ＳＲＡＭ１７のデータ入力に正転、反転し
て接続されるデータ入力線２０、ＳＲＡＭ１７のリード
・ライト入力１９、アドレスデコーダ６への入力７，８
からなる。
【００２２】基本セル３bは、図２に示す基本セル３aの
簡略図であり、ＥＥＰＲＯＭプログラム素子１３、ＳＲ
ＡＭプログラム素子１７を１つで代表している。アドレ
ス入力８により所望の基本セル３bのＳＲＡＭ１７のリ
ード・ライト入力１９を選択できる。また、オールセレ
クト入力７はリード・ライト入力１９を全てのＳＲＡＭ
１７を書き込み可能状態とすることができ、一度に全て
のＳＲＡＭ１７の書き換えを行うことができるものであ
る。
簡略図であり、ＥＥＰＲＯＭプログラム素子１３、ＳＲ
ＡＭプログラム素子１７を１つで代表している。アドレ
ス入力８により所望の基本セル３bのＳＲＡＭ１７のリ
ード・ライト入力１９を選択できる。また、オールセレ
クト入力７はリード・ライト入力１９を全てのＳＲＡＭ
１７を書き込み可能状態とすることができ、一度に全て
のＳＲＡＭ１７の書き換えを行うことができるものであ
る。
【００２３】次に前述のような構成を持つＦＰＧＡの利
用方法を図４を参照して説明する。利用手順は以下の通
りである。 （１）ＥＥＰＲＯＭプログラム素子１１,１３,２４を高
電圧により書き込みを行う。
用方法を図４を参照して説明する。利用手順は以下の通
りである。 （１）ＥＥＰＲＯＭプログラム素子１１,１３,２４を高
電圧により書き込みを行う。
【００２４】（２）通常使用時にデータ入力線２０を外
部よりハイレベルまたはローレベルにし、オールセレク
ト信号７を外部より入力して全てのＳＲＡＭ１７を書き
込み可能状態とする。ＳＲＡＭ１７へのデータ入力はデ
ータ入力線２０とインバータ２５の有無により決定さ
れ、その後ＳＲＡＭ１７のデータが書き換わらないよう
オールセレクト信号７を変化させ書き込み不可とする。
部よりハイレベルまたはローレベルにし、オールセレク
ト信号７を外部より入力して全てのＳＲＡＭ１７を書き
込み可能状態とする。ＳＲＡＭ１７へのデータ入力はデ
ータ入力線２０とインバータ２５の有無により決定さ
れ、その後ＳＲＡＭ１７のデータが書き換わらないよう
オールセレクト信号７を変化させ書き込み不可とする。
【００２５】（３）通常動作時にアドレス入力８を外部
より入力して所望のＳＲＡＭ１７のリード・ライト入力
１９を書き込み可能状態とし、データ入力線２０からの
データにより書き込みを行う。複数のＳＲＡＭ１７を書
き換えるには、アドレス入力８に入力するアドレスを順
次変更して書き込みを行う。
より入力して所望のＳＲＡＭ１７のリード・ライト入力
１９を書き込み可能状態とし、データ入力線２０からの
データにより書き込みを行う。複数のＳＲＡＭ１７を書
き換えるには、アドレス入力８に入力するアドレスを順
次変更して書き込みを行う。
【００２６】上記手順により、（２）において１つの機
能が実現され、（３）において通常動作時に複数の機能
に変化させることができる。
能が実現され、（３）において通常動作時に複数の機能
に変化させることができる。
【００２７】このように第１の構成例では、通常使用時
に本来書き換え不可能なＥＥＰＲＯＭをプログラム素子
に持つＦＰＧＡにおいて、図２の基本セル３aのように
ＳＲＡＭプログラム素子１７a,１７bを持った構成とす
ることで、通常動作時の電源電圧において機能変更がで
きるようにするものである。
に本来書き換え不可能なＥＥＰＲＯＭをプログラム素子
に持つＦＰＧＡにおいて、図２の基本セル３aのように
ＳＲＡＭプログラム素子１７a,１７bを持った構成とす
ることで、通常動作時の電源電圧において機能変更がで
きるようにするものである。
【００２８】〈第２の構成例〉図５〜図７を用いて本発
明の第２のＦＰＧＡの構成例を説明する。図５はＦＰＧ
Ａの構成を示すブロック図、図６は図５における基本セ
ル３３の構成を示す回路図、図７はＳＲＡＭにデータを
与える方法を示すブロック図である。
明の第２のＦＰＧＡの構成例を説明する。図５はＦＰＧ
Ａの構成を示すブロック図、図６は図５における基本セ
ル３３の構成を示す回路図、図７はＳＲＡＭにデータを
与える方法を示すブロック図である。
【００２９】図５において６はアドレスデコーダ、１７
はＳＲＡＭ、２７は入出力ブロック、２９は配線領域、
３３は基本セル、３４はアンチヒューズを表し、図６に
おいて３０a,３０b,３０cはセレクタ、３１はフリップ
フロップ、３２はＯＲゲートを表す。
はＳＲＡＭ、２７は入出力ブロック、２９は配線領域、
３３は基本セル、３４はアンチヒューズを表し、図６に
おいて３０a,３０b,３０cはセレクタ、３１はフリップ
フロップ、３２はＯＲゲートを表す。
【００３０】この構成例では、図５に示すように入出力
ブロック２７が４辺にあり、内部に基本セル３３を横１
列に並べた領域と配線領域２９とが交互に複数行並び、
プログラム素子であるＳＲＡＭ１７とアンチヒューズ３
４が混在している構成となっている。
ブロック２７が４辺にあり、内部に基本セル３３を横１
列に並べた領域と配線領域２９とが交互に複数行並び、
プログラム素子であるＳＲＡＭ１７とアンチヒューズ３
４が混在している構成となっている。
【００３１】基本セル３３は図６に示すようにセレクタ
３０a,３０b,３０c、ＯＲゲート３２、フリップフロッ
プ３１を持つ。フリップフロップ３１が存在しない基本
セルも存在する。基本セル３３はハードワイヤード論理
であり、入出力は配線領域２９へ伸びている。入力端子
をＧＮＤまたは電源電圧に固定するといくつかの違った
論理を実現可能となる。
３０a,３０b,３０c、ＯＲゲート３２、フリップフロッ
プ３１を持つ。フリップフロップ３１が存在しない基本
セルも存在する。基本セル３３はハードワイヤード論理
であり、入出力は配線領域２９へ伸びている。入力端子
をＧＮＤまたは電源電圧に固定するといくつかの違った
論理を実現可能となる。
【００３２】図７は図５における配線領域２９、基本セ
ル３３、ＳＲＡＭ１７、アドレスデコーダ６の間の接続
を詳細に表したものである。基本セル３３と配線領域２
９はアンチヒューズ３４により接続される。配線領域２
９内にはＧＮＤ、電源電圧に固定された配線もあり、こ
れと基本セル３３への信号をアンチヒューズ３４にて接
続することで図６に示す回路が所望の機能となる。
ル３３、ＳＲＡＭ１７、アドレスデコーダ６の間の接続
を詳細に表したものである。基本セル３３と配線領域２
９はアンチヒューズ３４により接続される。配線領域２
９内にはＧＮＤ、電源電圧に固定された配線もあり、こ
れと基本セル３３への信号をアンチヒューズ３４にて接
続することで図６に示す回路が所望の機能となる。
【００３３】さらに基本セル３３同士の接続にもアンチ
ヒューズ３４は使われる。また、配線領域２９内には、
ＳＲＡＭ出力２８と接続された配線もあり、これと基本
セル３３への信号をアンチヒューズ３４にて接続するこ
ともできる。ＳＲＡＭ１７はアドレスデコーダ６により
選択されるリード・ライト入力１９により書き込み可能
となりデータ入力線２０の電圧によりデータ入力され
る。アドレス入力８はアドレスデコーダ６により任意の
リード・ライト入力を選択し、オールセレクト入力７は
リード・ライト入力１９を全てのＳＲＡＭ１７を書き込
み可能状態とすることができ、一度に全てのＳＲＡＭ１
７の書き換えを行うことができるものである。
ヒューズ３４は使われる。また、配線領域２９内には、
ＳＲＡＭ出力２８と接続された配線もあり、これと基本
セル３３への信号をアンチヒューズ３４にて接続するこ
ともできる。ＳＲＡＭ１７はアドレスデコーダ６により
選択されるリード・ライト入力１９により書き込み可能
となりデータ入力線２０の電圧によりデータ入力され
る。アドレス入力８はアドレスデコーダ６により任意の
リード・ライト入力を選択し、オールセレクト入力７は
リード・ライト入力１９を全てのＳＲＡＭ１７を書き込
み可能状態とすることができ、一度に全てのＳＲＡＭ１
７の書き換えを行うことができるものである。
【００３４】次に前述のような構成を持つＦＰＧＡの利
用手段を図７を参照して説明する。利用手順は以下の通
りである。 （１）アンチヒューズ３４を絶縁破壊して導通させ、配
線領域２９の配線と基本セル３３の入出力を接続する。
用手段を図７を参照して説明する。利用手順は以下の通
りである。 （１）アンチヒューズ３４を絶縁破壊して導通させ、配
線領域２９の配線と基本セル３３の入出力を接続する。
【００３５】（２）通常使用時にデータ入力線２０を外
部よりハイレベルまたはローレベルにし、オールセレク
ト信号７を外部より入力して全てのＳＲＡＭ１７を書き
込み可能状態とする。ＳＲＡＭ１７への入力データをデ
ータ入力線２０より与え、その後オールセレクト信号１
７によりＳＲＡＭ１７を書き込み不可の状態に戻す。
部よりハイレベルまたはローレベルにし、オールセレク
ト信号７を外部より入力して全てのＳＲＡＭ１７を書き
込み可能状態とする。ＳＲＡＭ１７への入力データをデ
ータ入力線２０より与え、その後オールセレクト信号１
７によりＳＲＡＭ１７を書き込み不可の状態に戻す。
【００３６】（３）通常動作時にアドレス入力８を外部
より入力してリード・ライト入力１９により所望のＳＲ
ＡＭ１７を書き込み可能とし、データ入力線２０からの
データにより書き込みを行う。複数のＳＲＡＭ１７を書
き換えるには、アドレス入力８に入力するアドレスを順
次変更して書き込みを行う。
より入力してリード・ライト入力１９により所望のＳＲ
ＡＭ１７を書き込み可能とし、データ入力線２０からの
データにより書き込みを行う。複数のＳＲＡＭ１７を書
き換えるには、アドレス入力８に入力するアドレスを順
次変更して書き込みを行う。
【００３７】上記手順により、（２）において１つの機
能が実現され、（３）において通常動作時に複数の機能
に変化させる事ができる。
能が実現され、（３）において通常動作時に複数の機能
に変化させる事ができる。
【００３８】このように第２の構成例では、通常使用時
に本来書き換え不可能なアンチヒューズ３４をプログラ
ム素子に持つＦＰＧＡにおいて、図７のように配線に接
続されているＳＲＡＭ１７を加え、その出力２８を基本
セル３３にアンチヒューズ３４により接続することで、
通常動作時の電源電圧において機能変更ができるように
するものである。
に本来書き換え不可能なアンチヒューズ３４をプログラ
ム素子に持つＦＰＧＡにおいて、図７のように配線に接
続されているＳＲＡＭ１７を加え、その出力２８を基本
セル３３にアンチヒューズ３４により接続することで、
通常動作時の電源電圧において機能変更ができるように
するものである。
【００３９】〈第３の構成例〉本発明の第３のＦＰＧＡ
の構成例は、図１〜図４における本発明の第１の構成例
におけるＥＥＰＲＯＭプログラム素子１３をＥＰＲＯＭ
プログラム素子に置き換えたもので、図２の基本セル３
aのようにＳＲＡＭプログラム素子１７a,１７bを持った
構成とすることで、通常動作時の電源電圧において機能
変更ができる様にするものである。
の構成例は、図１〜図４における本発明の第１の構成例
におけるＥＥＰＲＯＭプログラム素子１３をＥＰＲＯＭ
プログラム素子に置き換えたもので、図２の基本セル３
aのようにＳＲＡＭプログラム素子１７a,１７bを持った
構成とすることで、通常動作時の電源電圧において機能
変更ができる様にするものである。
【００４０】〈第４の構成例〉図８を用いて本発明の第
４のＦＰＧＡの構成例を説明する。同図はＦＰＧＡの構
成を示すブロック図である。図において３９は図１〜図
４で説明した本発明の第１の構成例を表したもの、３は
図２で説明した基本セル、３６はデコーダ、３７はワン
タイムプログラミングのＲＯＭ、３８はワンタイムプロ
グラミングのＲＯＭから基本セル３内のＳＲＡＭ１７
ａ、１７ｂのデータ入力に接続される配線である。
４のＦＰＧＡの構成例を説明する。同図はＦＰＧＡの構
成を示すブロック図である。図において３９は図１〜図
４で説明した本発明の第１の構成例を表したもの、３は
図２で説明した基本セル、３６はデコーダ、３７はワン
タイムプログラミングのＲＯＭ、３８はワンタイムプロ
グラミングのＲＯＭから基本セル３内のＳＲＡＭ１７
ａ、１７ｂのデータ入力に接続される配線である。
【００４１】この構成例は、図１〜図４に示した第１の
構成例３９の基本セル３にワンタイムプログラミングの
ＲＯＭ３７からの出力が配線３８により接続されて構成
されている。配線３８は基本セル３内でＳＲＡＭのデー
タ入力と接続されている。
構成例３９の基本セル３にワンタイムプログラミングの
ＲＯＭ３７からの出力が配線３８により接続されて構成
されている。配線３８は基本セル３内でＳＲＡＭのデー
タ入力と接続されている。
【００４２】ワンタイムプログラミングのＲＯＭ３７は
全ての基本セル３内のＳＲＡＭ１７ａ、１７ｂと同数の
ビットを持つデータ１、データ２、データ３、データ４
の領域を持ち、データ選択入力３５のデータからデコー
ダ３６により選択されたデータ１、２、３、４のいずれ
かをＳＲＡＭ１７ａ、１７ｂのデータ入力にロードし、
それにより全ての基本セル３の回路を書き換え、回路全
体を変更するためのものである。
全ての基本セル３内のＳＲＡＭ１７ａ、１７ｂと同数の
ビットを持つデータ１、データ２、データ３、データ４
の領域を持ち、データ選択入力３５のデータからデコー
ダ３６により選択されたデータ１、２、３、４のいずれ
かをＳＲＡＭ１７ａ、１７ｂのデータ入力にロードし、
それにより全ての基本セル３の回路を書き換え、回路全
体を変更するためのものである。
【００４３】次に前述のような構成を持つＦＰＧＡの動
作を図８を参照して説明する。利用手順は以下の通りで
ある。 （１）ワンタイムプログラミングのＲＯＭ３７にデータ
１、２、３、４をプログラムする。
作を図８を参照して説明する。利用手順は以下の通りで
ある。 （１）ワンタイムプログラミングのＲＯＭ３７にデータ
１、２、３、４をプログラムする。
【００４４】（２）基本セル３、及び配線領域２にある
ＥＥＰＲＯＭプログラム素子１１にデータ書き込みを行
う。 （３）通常使用時にデータ選択入力３５を外部より入力
してデコーダ３６によりデータ１〜４のいずれかを基本
セル３内のＳＲＡＭ１７ａ、１７ｂにロードし、基本セ
ル３内の回路変更を行う。
ＥＥＰＲＯＭプログラム素子１１にデータ書き込みを行
う。 （３）通常使用時にデータ選択入力３５を外部より入力
してデコーダ３６によりデータ１〜４のいずれかを基本
セル３内のＳＲＡＭ１７ａ、１７ｂにロードし、基本セ
ル３内の回路変更を行う。
【００４５】上記手順により、図１〜図４に示した本発
明の第１の構成例において、図４において多数の基本セ
ル３bを書き換えるには、アドレス入力８によりＳＲＡ
Ｍ１７を指定して、データ入力線２０からのデータを入
力することを基本セル３bごとに繰り返さなくてはなら
なかったことが、図８においてデータ選択入力３５への
入力値の変更によりＳＲＡＭ１７のデータ変更を即座に
全ビット同時に行うことができるようになり、回路変更
が高速で実現可能となる。
明の第１の構成例において、図４において多数の基本セ
ル３bを書き換えるには、アドレス入力８によりＳＲＡ
Ｍ１７を指定して、データ入力線２０からのデータを入
力することを基本セル３bごとに繰り返さなくてはなら
なかったことが、図８においてデータ選択入力３５への
入力値の変更によりＳＲＡＭ１７のデータ変更を即座に
全ビット同時に行うことができるようになり、回路変更
が高速で実現可能となる。
【００４６】この第４の構成例は、図１〜図４に示す第
１の構成例に、ワンタイムプログラミングのＲＯＭ３７
を内蔵し、基本セル３内のＳＲＡＭへの回路変更用のデ
ータをいくつも格納させ、通常動作時にワンタイムプロ
グラミングのＲＯＭ３７のデータをＳＲＡＭに１対１で
ロードすることにより機能変更を高速にできるようにす
るものである。
１の構成例に、ワンタイムプログラミングのＲＯＭ３７
を内蔵し、基本セル３内のＳＲＡＭへの回路変更用のデ
ータをいくつも格納させ、通常動作時にワンタイムプロ
グラミングのＲＯＭ３７のデータをＳＲＡＭに１対１で
ロードすることにより機能変更を高速にできるようにす
るものである。
【００４７】〈第５の構成例〉図９を用いて本発明の第
５のＦＰＧＡの構成例を説明する。同図はＦＰＧＡの構
成を示すブロック図である。図において４０は図５〜図
７で説明した本発明の第２の構成例を示したもの、３３
は図６で説明した基本セル、３６はデコーダ、３７はワ
ンタイムプログラミングのＲＯＭ、３８はワンタイムプ
ログラミングのＲＯＭからＳＲＡＭ１７のデータ入力に
接続される配線である。
５のＦＰＧＡの構成例を説明する。同図はＦＰＧＡの構
成を示すブロック図である。図において４０は図５〜図
７で説明した本発明の第２の構成例を示したもの、３３
は図６で説明した基本セル、３６はデコーダ、３７はワ
ンタイムプログラミングのＲＯＭ、３８はワンタイムプ
ログラミングのＲＯＭからＳＲＡＭ１７のデータ入力に
接続される配線である。
【００４８】この構成例では、図５〜図７に示した本発
明の第２の構成例４０のＳＲＡＭ１７のデータ入力にワ
ンタイムプログラミングのＲＯＭ３７からの出力が配線
３８により接続されて構成されている。ワンタイムプロ
グラミングのＲＯＭ３７は図８で説明したものと同じも
のである。
明の第２の構成例４０のＳＲＡＭ１７のデータ入力にワ
ンタイムプログラミングのＲＯＭ３７からの出力が配線
３８により接続されて構成されている。ワンタイムプロ
グラミングのＲＯＭ３７は図８で説明したものと同じも
のである。
【００４９】この第５の構成例は、図８に示した第４の
構成例の高速の機能変更方法を図５〜図７に示した第２
の構成例に適用したもので、ワンタイムプログラミング
のＲＯＭ３７を内蔵し、デバイス内のＳＲＡＭ１７への
回路変更用のデータをいくつも格納させ、通常動作時に
ワンタイムプログラミングのＲＯＭ３７のデータをＳＲ
ＡＭに１対１でロードすることにより機能変更を高速に
できるようにするものである。
構成例の高速の機能変更方法を図５〜図７に示した第２
の構成例に適用したもので、ワンタイムプログラミング
のＲＯＭ３７を内蔵し、デバイス内のＳＲＡＭ１７への
回路変更用のデータをいくつも格納させ、通常動作時に
ワンタイムプログラミングのＲＯＭ３７のデータをＳＲ
ＡＭに１対１でロードすることにより機能変更を高速に
できるようにするものである。
【００５０】〈第６の構成例〉第６の構成例として、図
８で説明した本発明の第４の構成例において、基本セル
３内のＳＲＡＭ１７ａ、１７ｂへのデータを格納するＲ
ＯＭ３７を不揮発性の消去可能メモリに置き換えたもの
がある。この不揮発性の消去可能メモリにＳＲＡＭ１７
ａ、１７ｂへの回路変更用のデータをいくつも格納さ
せ、通常動作時にそのデータをＳＲＡＭに１対１でロー
ドすることにより機能変更を高速にできるようにするも
のである。また、消去可能メモリであるため、通常使用
の前に再プログラミングを行うことでさらに機能を変更
できる。
８で説明した本発明の第４の構成例において、基本セル
３内のＳＲＡＭ１７ａ、１７ｂへのデータを格納するＲ
ＯＭ３７を不揮発性の消去可能メモリに置き換えたもの
がある。この不揮発性の消去可能メモリにＳＲＡＭ１７
ａ、１７ｂへの回路変更用のデータをいくつも格納さ
せ、通常動作時にそのデータをＳＲＡＭに１対１でロー
ドすることにより機能変更を高速にできるようにするも
のである。また、消去可能メモリであるため、通常使用
の前に再プログラミングを行うことでさらに機能を変更
できる。
【００５１】〈第７の構成例〉図１０を用いて本発明の
第７のＦＰＧＡの構成例を説明する。同図はＦＰＧＡの
構成を示すブロック図である。図において３９aは図１
〜図４で説明した本発明の第１の構成例を示したもの、
３は図２で説明した基本セル、６は図４で説明したアド
レスデコーダ、４１は基本セル３内のＳＲＡＭ１７ａ、
１７ｂへのデータを格納したデータ部、３８は基本セル
３内のＳＲＡＭデータ入力に接続される配線、４２はマ
イクロコンピュータを表す。
第７のＦＰＧＡの構成例を説明する。同図はＦＰＧＡの
構成を示すブロック図である。図において３９aは図１
〜図４で説明した本発明の第１の構成例を示したもの、
３は図２で説明した基本セル、６は図４で説明したアド
レスデコーダ、４１は基本セル３内のＳＲＡＭ１７ａ、
１７ｂへのデータを格納したデータ部、３８は基本セル
３内のＳＲＡＭデータ入力に接続される配線、４２はマ
イクロコンピュータを表す。
【００５２】この第７の構成例は内蔵のマイクロコンピ
ュータ４２がデータ部４１、アドレスデコーダ６に接続
され、基本セル３、配線領域２または外部からマイクロ
コンピュータ４２にデータを入力した構成となってい
る。マイクロコンピュータ４２はアドレスデコーダ６、
データ部４１に指令を出して基本セル３内のＳＲＡＭデ
ータを変更するためのものである。
ュータ４２がデータ部４１、アドレスデコーダ６に接続
され、基本セル３、配線領域２または外部からマイクロ
コンピュータ４２にデータを入力した構成となってい
る。マイクロコンピュータ４２はアドレスデコーダ６、
データ部４１に指令を出して基本セル３内のＳＲＡＭデ
ータを変更するためのものである。
【００５３】次に前述のような構成を持つＦＰＧＡの動
作を図１０を参照して説明する。利用手順は以下の通り
である。 （１）データ部４１にＳＲＡＭへのロードデータをプロ
グラムする。 （２）基本セル３、及び配線領域２にあるＥＥＰＲＯＭ
プログラム素子にデータ書き込みを行う。
作を図１０を参照して説明する。利用手順は以下の通り
である。 （１）データ部４１にＳＲＡＭへのロードデータをプロ
グラムする。 （２）基本セル３、及び配線領域２にあるＥＥＰＲＯＭ
プログラム素子にデータ書き込みを行う。
【００５４】（３）通常動作時にマイクロコンピュータ
４２を内部または外部信号により制御し、マイクロコン
ピュータ４２からの指令によりアドレスデコーダ６によ
り任意の基本セル３内のＳＲＡＭ１７ａ、１７ｂを選択
し、データ部４１からのデータを入力する。
４２を内部または外部信号により制御し、マイクロコン
ピュータ４２からの指令によりアドレスデコーダ６によ
り任意の基本セル３内のＳＲＡＭ１７ａ、１７ｂを選択
し、データ部４１からのデータを入力する。
【００５５】上記手順により、通常動作時に任意の基本
セル３内の論理機能を多様に変更可能であり、マイクロ
コンピュータ４２を内蔵したことで外部からの複雑な制
御が不要となる。
セル３内の論理機能を多様に変更可能であり、マイクロ
コンピュータ４２を内蔵したことで外部からの複雑な制
御が不要となる。
【００５６】この第７の構成例は、図１〜図４で説明し
た本発明の第１の構成例に、さらにマイクロコンピュー
タ４２、メモリ４１を内蔵させ、マイクロコンピュータ
４２を用いて、通常動作中に任意の基本セル３の回路の
書き換えを行い多様な機能変更を行うことができるもの
である。
た本発明の第１の構成例に、さらにマイクロコンピュー
タ４２、メモリ４１を内蔵させ、マイクロコンピュータ
４２を用いて、通常動作中に任意の基本セル３の回路の
書き換えを行い多様な機能変更を行うことができるもの
である。
【００５７】前述した本発明の各構成例は、ＥＥＰＲＯ
Ｍ、アンチヒューズまたはＥＰＲＯＭをプログラム素子
として持つＦＰＧＡに対して、これら不揮発性メモリの
１部をＳＲＡＭに置き換えることで、通常動作時の電源
電圧においてＳＲＡＭにデータを書き込み、ＦＰＧＡの
機能変更を可能とするものである。
Ｍ、アンチヒューズまたはＥＰＲＯＭをプログラム素子
として持つＦＰＧＡに対して、これら不揮発性メモリの
１部をＳＲＡＭに置き換えることで、通常動作時の電源
電圧においてＳＲＡＭにデータを書き込み、ＦＰＧＡの
機能変更を可能とするものである。
【００５８】また、前述した本発明の構成例はＳＲＡＭ
を書き換えするためのデータを、チップに内蔵した１回
書き込み型または消去可能な不揮発性のメモリ領域に格
納し、メモリ領域の１ビットをＳＲＡＭプログラム素子
の１ビットと接続することで、ＳＲＡＭへのデータロー
ドをメモリ領域の該当データを選択するだけで行えるよ
うにしたものであり、通常動作中に高速に機能変更が可
能となる。
を書き換えするためのデータを、チップに内蔵した１回
書き込み型または消去可能な不揮発性のメモリ領域に格
納し、メモリ領域の１ビットをＳＲＡＭプログラム素子
の１ビットと接続することで、ＳＲＡＭへのデータロー
ドをメモリ領域の該当データを選択するだけで行えるよ
うにしたものであり、通常動作中に高速に機能変更が可
能となる。
【００５９】また、前述した本発明の構成例はＳＲＡＭ
へのデータ変更の際のリード・ライト信号につながるア
ドレスデコーダ、ＳＲＡＭデータを格納するメモリをマ
イクロコンピュータでコントロールし、より複雑な機能
変更を行えるようにすることであり、ＦＰＧＡの使用効
率を高めることができる。
へのデータ変更の際のリード・ライト信号につながるア
ドレスデコーダ、ＳＲＡＭデータを格納するメモリをマ
イクロコンピュータでコントロールし、より複雑な機能
変更を行えるようにすることであり、ＦＰＧＡの使用効
率を高めることができる。
【００６０】
【発明の効果】以上説明したように本発明により所期の
目的を達成することができた。すなわち、不揮発性のプ
ログラム素子を持つフィールドプログラマブルゲートア
レイにおいてＳＲＡＭプログラム素子を混在させたこと
で、通常動作時にも機能を変更することが可能となり、
本来同一チップでは１種類の機能しか実現できないもの
を同一チップで複数の機能を持つ回路として使用でき
る。
目的を達成することができた。すなわち、不揮発性のプ
ログラム素子を持つフィールドプログラマブルゲートア
レイにおいてＳＲＡＭプログラム素子を混在させたこと
で、通常動作時にも機能を変更することが可能となり、
本来同一チップでは１種類の機能しか実現できないもの
を同一チップで複数の機能を持つ回路として使用でき
る。
【００６１】また、高速に回路変更を行うことができる
ため、通常動作時に論理機能を頻繁に変更するシステム
においてもこの高速コンフィギュレーションを利用すれ
ば、複数の機能に変化でき、フィールドプログラマブル
ゲートアレイの新たな使用方法が提供され有効利用がで
きる。
ため、通常動作時に論理機能を頻繁に変更するシステム
においてもこの高速コンフィギュレーションを利用すれ
ば、複数の機能に変化でき、フィールドプログラマブル
ゲートアレイの新たな使用方法が提供され有効利用がで
きる。
【図１】本発明の第１の構成例における全体構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の第１の構成例における基本セルの構成
を示す回路図である。
を示す回路図である。
【図３】本発明の第１の構成例における基本セルを説明
するための図表である。
するための図表である。
【図４】本発明の第１の構成例における基本セルの周辺
を示すブロック図である。
を示すブロック図である。
【図５】本発明の第２の構成例における全体構成を示す
ブロック図である。
ブロック図である。
【図６】本発明の第２の構成例における基本セルの構成
を示す回路図である。
を示す回路図である。
【図７】本発明の第２の構成例における基本セルの周辺
を示すブロック図である。
を示すブロック図である。
【図８】本発明の第４の構成例における全体構成を示す
ブロック図である。
ブロック図である。
【図９】本発明の第５の構成例における全体構成を示す
ブロック図である。
ブロック図である。
【図１０】本発明の第７の構成例における全体構成を示
すブロック図である。
すブロック図である。
１…入力専用ピン、 ２…配線領域、 ３,３a,３b…基本セル、 ４…入出力ピン、 ５…出力バッファ、 ６…アドレスデコーダ、 １０…積項線、 １１,１３,２４…ＥＥＰＲＯＭによるプログラム素子、 １２…論理積、 １４…セレクトマトリクス、 １５…論理和、 １７…ＳＲＡＭ、 １７a…ＳＲＡＭ（Ｓ２）、 １７b…ＳＲＡＭ（Ｓ１）、 １８,２２…セレクタ、 ２１…ＥＸＯＲゲート、 ２３…フリップフロップ、 ２５…反転素子、 ２６…論理回路部分、 ２７…入出力ブロック、 ２９…配線領域、 ３０a,３０b,３０c…２入力セレクタ、 ３１…フリップフロップ、 ３２…ＯＲゲート、 ３３…基本セル、 ３４…アンチヒューズ、 ３６…デコーダ、 ３７…データ格納メモリ、 ３９…本発明の第１の構成例を表すブロック図、 ４０…本発明の第２の構成例を表すブロック図。
Claims (6)
- 【請求項１】論理回路にプログラム素子として不揮発性
のメモリを持つフィールドプログラマブルゲートアレイ
であって、前記論理回路のプログラミングポイントの少
なくとも一部を揮発性メモリであるＳＲＡＭに置き換
え、前記プログラム素子への不揮発なプログラミング
後、回路動作中に内部もしくは外部からのデータによる
前記ＳＲＡＭの書き換えにより機能変更し得るように構
成して成るフィールドプログラマブルゲートアレイ。 - 【請求項２】論理回路にプログラム素子として不揮発性
のメモリを持つフィールドプログラマブルゲートアレイ
であって、前記論理回路のプログラミングポイントの少
なくとも一部を揮発性メモリであるＳＲＡＭに置き換
え、そのＳＲＡＭへのデータを保有するワンタイムプロ
グラミングのメモリ領域を内蔵し、回路動作中に内部ま
たは外部からの信号によりワンタイムプログラミングメ
モリの保有データをＳＲＡＭへロードするように構成し
て成るフィールドプログラマブルゲートアレイ。 - 【請求項３】論理回路にプログラム素子として不揮発性
のメモリを持つフィールドプログラマブルゲートアレイ
であって、前記論理回路のプログラミングポイントの少
なくとも一部を揮発性メモリであるＳＲＡＭに置き換
え、そのＳＲＡＭへのデータを保有する消去可能な不揮
発性メモリ領域を内蔵し、回路動作中に内部または外部
からの信号により消去可能な不揮発性メモリ領域のデー
タをＳＲＡＭへロードするように構成して成るフィール
ドプログラマブルゲートアレイ。 - 【請求項４】論理回路にプログラム素子として不揮発性
のメモリを持つフィールドプログラマブルゲートアレイ
であって、前記論理回路のプログラミングポイントの少
なくとも一部を揮発性メモリであるＳＲＡＭに置き換
え、そのＳＲＡＭへのデータを保有するメモリ領域を内
蔵し、回路動作中に内部または外部からの信号により、
メモリ領域の保有データをＳＲＡＭへワンクロック以内
でロードするように構成して成るフィールドプログラマ
ブルゲートアレイ。 - 【請求項５】論理回路にプログラム素子として不揮発性
のメモリを持つフィールドプログラマブルゲートアレイ
であって、前記論理回路のプログラミングポイントの少
なくとも一部を揮発性メモリであるＳＲＡＭに置き換
え、そのＳＲＡＭへのデータを保有するメモリ領域を内
蔵し、さらに、内蔵したマイクロコンピュータからの信
号により、回路動作中にメモリ領域の保有データを任意
のＳＲＡＭへロードするように構成して成るフィールド
プログラマブルゲートアレイ。 - 【請求項６】上記不揮発性のメモリをＥＥＰＲＯＭ、Ｅ
ＰＲＯＭおよびアンチヒューズの少なくとも１種のプロ
グラム素子で構成して成る請求項１乃至５いずれか一つ
に記載のフィールドプログラマブルゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156558A JPH104345A (ja) | 1996-06-18 | 1996-06-18 | フィールドプログラマブルゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156558A JPH104345A (ja) | 1996-06-18 | 1996-06-18 | フィールドプログラマブルゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104345A true JPH104345A (ja) | 1998-01-06 |
Family
ID=15630427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156558A Pending JPH104345A (ja) | 1996-06-18 | 1996-06-18 | フィールドプログラマブルゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104345A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326651B1 (en) | 1999-03-08 | 2001-12-04 | Matsushita Electric Industrial Co., Ltd. | Field-programmable gate array with ferroelectric thin film |
| WO2009063596A1 (ja) * | 2007-11-12 | 2009-05-22 | Panasonic Corporation | 再構成可能回路、リセット方法、及び構成情報生成装置 |
| EP1716641B1 (en) * | 2004-02-20 | 2018-09-05 | Lattice Semiconductor Corporation | Upgradeable and reconfigurable programmable logic device |
-
1996
- 1996-06-18 JP JP8156558A patent/JPH104345A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326651B1 (en) | 1999-03-08 | 2001-12-04 | Matsushita Electric Industrial Co., Ltd. | Field-programmable gate array with ferroelectric thin film |
| EP1716641B1 (en) * | 2004-02-20 | 2018-09-05 | Lattice Semiconductor Corporation | Upgradeable and reconfigurable programmable logic device |
| WO2009063596A1 (ja) * | 2007-11-12 | 2009-05-22 | Panasonic Corporation | 再構成可能回路、リセット方法、及び構成情報生成装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050823 |