JPH0263279B2 - - Google Patents

Info

Publication number
JPH0263279B2
JPH0263279B2 JP1278182A JP1278182A JPH0263279B2 JP H0263279 B2 JPH0263279 B2 JP H0263279B2 JP 1278182 A JP1278182 A JP 1278182A JP 1278182 A JP1278182 A JP 1278182A JP H0263279 B2 JPH0263279 B2 JP H0263279B2
Authority
JP
Japan
Prior art keywords
memory
row
bit
defective
spare
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1278182A
Other languages
English (en)
Other versions
JPS58130495A (ja
Inventor
Kyobumi Ochii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP57012781A priority Critical patent/JPS58130495A/ja
Priority to EP83100649A priority patent/EP0085386B1/en
Priority to DE83100649T priority patent/DE3382728T2/de
Priority to US06/461,951 priority patent/US4566081A/en
Publication of JPS58130495A publication Critical patent/JPS58130495A/ja
Publication of JPH0263279B2 publication Critical patent/JPH0263279B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、予備の記憶セルが設けられ、本来
の記憶セルが不良の場合にこれを予備のものと交
換して使用するようにした半導体記憶装置に関す
る。 〔発明の技術的背景〕 近年、半導体メモリの記憶容量が増大するのに
判なつて、不良の記憶セルを含む半導体メモリチ
ツプを救済して、実際に使用する上で何ら不良を
含まないチツプと同等にすることを可能とする技
術が開発されつつある。この技術の基本的思想
は、予備の記憶セルを同一チツプ上に予め形成
し、不良記憶セルが選択される時にこの不良記憶
セルのアドレスを記憶している予備選択回路によ
つて、不良記憶セルの代りに予備の記憶セルを選
択するものである。そして上記予備選択回路は、
不良記憶セルのアドレスをプログラミングするた
めのフユーズ素子等の不揮発性記憶素子を備えて
いる。 ところで記憶セルが行方向および列方向にマト
リクス状に配置されている半導体メモリにおい
て、上記予備の記憶セルを配置するには、行方向
に配置する方法と列方向に配置する方法との２つ
がある。そして第１図に示す半導体メモリは予備
の記憶セル１，１，…を列方向に配列したもので
あり、２，２，…は本来の記憶セル、３は行選択
回路、４は列選択回路、５は上記予備の記憶セル
１，１…を選択するための予備列選択回路であ
る。また第２図に示す半導体メモリは予備の記憶
セル１，１…を行方向に配列したものであり、
２，２，…は本来の記憶セル、３は行選択回路、
４は列選択回路、６は上記予備の記憶セル１，
１，…を選択するための予備行選択回路である。 このように記憶セルがマトリクス状に配置され
ている半導体メモリにおいて、１回のメモリサイ
クルで１ビツト分の情報の読み出しあるいは書き
込みを行なうには、行選択回路３が１つの行を選
択しかつ列選択回路４が１つの列を選択すること
によつてこの交点に位置する１つの記憶セル２が
選択される。一方、上記選択される記憶セル２が
不良の場合、第１図の半導体メモリでは列選択回
路４の代りに予備列選択回路５が動作して予備の
記憶セル１が選択され、第２図の半導体メモリで
は行選択回路４の代りに予備行選択回路６が動作
して予備の記憶セル１が選択される。 第３図は予備の記憶セルが設けられていない、
通常の複数ビツト構成の半導体メモリのブロツク
構成図である。このメモリはB1〜Bi，Bi+1〜Bo
のｎビツト構成でなり、各ビツトＢが複数の記憶
セル１１を配列してなる複数の記憶行Ｌ，Ｌ，…
で構成され、各ビツトＢにおける複数の行Ｌは各
ビツトＢにそれぞれ設けられている各行選択回路
１２1〜１２i，１２i+1〜１２oによつて選択され、
また記憶セル１１の列方向は所定の一対のビツ
ト、たとえばビツトBiとBi+1との間に設けられて
いる列選択回路１３によつて選択される。このメ
モリでは各行選択回路１２1〜１２i，１２i+1〜１
２oがそれぞれ１つの記憶行Ｌを選択するととも
に列選択回路１３が１つの列を選択することによ
つて各ビツトＢ内でそれぞれ１つの記憶セル１１
が選択され、これによつて同時に複数のビツト
B1〜Bi，Bi+1〜Boでの情報の読み出しあるいは
書き込みが行なわれるようにしたものである。 この複数ビツト構成のメモリに対して予備の記
憶セルを設けるようにした従来のメモリのブロツ
ク構成図を第４図に示す。このメモリでは新た
に、複数の予備の記憶セル１４を配列してなる複
数の予備記憶行Lsと、この予備記憶行Lsのうちの
１つを選択する予備行選択回路１５とからなる予
備のビツトBsを設け、このビツトBsを不良の記
憶セルが含まれるビツトＢとそつくり入れ換えて
使用するようにしたものである。 〔背景技術の問題点〕 上記第４図に示す従来の半導体メモリでは、予
備のビツトBsを本来の１つのビツトＢとそつく
り入れ換えて使用するようにしているため、たと
えば8Kワード×８ビツトの64Kビツトのメモリ
を構成する場合には8K個（ただし1Kの値を1024
とする）という非常に多くの数の予備の記憶セル
１４を設けているにもかかわらず、２つのビツト
Ｂにそれぞれ１個ずつの不良の記憶セルが含まれ
ているだけでその半導体メモリチツプは救済不能
となつてしまう。 すなわち、従来では、複数ビツトにわたつて不
良の記憶セルを含む不良に対しては効果的な救済
を行なうことができないという欠点がある。 〔発明の目的〕 したがつて、この発明の目的は、最小の予備の
記憶セルを用いて複数ビツトにわたる不良を効果
的に救済することのできる複数ビツト構成の半導
体記憶装置を提供することにある。 〔発明の概要〕 この発明の半導体記憶装置は、複数ビツトに対
して少なくとも１行の予備の記憶行を設け、上記
複数ビツトにおいて不良の記憶セルを含む記憶行
を有するビツトを不良ビツト記憶回路で記憶し、
さらに予備選択回路において上記不良の記憶セル
を含む記憶行に対応するアドレスをフユーズ素子
等の不揮発性記憶素子を用いて予めプログラムし
このアドレスが供給された時に上記予備の記憶行
を選択することによつて、複数の各ビツト内の不
良の記憶セルを含む記憶行を上記予備の記憶行と
交換して使用するようにしたものである。 さらにこの発明の半導体記憶装置は、複数ビツ
トの各ビツト毎に少なくとも１行の予備の記憶行
を設け、上記ビツト内の不良の記憶セルを含む記
憶行を複数の各不良行記憶回路で記憶し、さらに
予備選択回路において上記不良の記憶セルを含む
記憶行に対応するアドレスをフユーズ素子等の不
揮発性記憶素子を用いて予めプログラムしこのア
ドレスが供給された時に上記予備の記憶行を選択
することによつて、各ビツトにおいて上記不良の
記憶セルを含む記憶行を上記予備の記憶行と交換
して使用するようにしたものである。 〔発明の実施例〕 以下、図面を参照してこの発明の実施例を説明
する。第５図はこの発明の一実施例の半導体メモ
リのブロツク構成図である。このメモリはB1〜
Bi，Bi+1〜Boのｎビツト構成でなり、各ビツトＢ
は複数の記憶セル１１を配列してなる複数の記憶
行Ｌ，Ｌ，…で構成される。そして各ビツトＢに
おける各行Ｌは、各ビツト毎に設けられている各
行選択回路１２1〜１２i，１２i+1〜１２oによつて
選択されるようになつている。また所定の一対の
ビツト、たとえばビツトBiとBi+1との間には列選
択回路１３が設けられ、各ビツトＢにおける記憶
セル１１の列方向はこの列選択回路１３によつて
選択されるようになつている。また上記列選択回
路１３とこの回路１３の左側に隣り合つているビ
ツトBiとの間には、複数の予備の記憶セル１４を
配列してなる１行の予備記憶行Ls1が設けられ、
さらに列選択回路１３とこの回路１３の右側に隣
り合つているビツトBi+1との間には、複数の予備
の記憶セル１４を配列してなるもう１行の予備記
憶行Ls2が設けられる。そしてこの２行の予備記
憶行Ls1，Ls2は予備選択回路１６，１７によつて
選択されるようになつている。 上記両予備選択回路１６，１７は、それぞれ内
部にフユーズ素子等の不揮発性記憶素子を持ち、
この不揮発性記憶素子を予めプログラムすること
によつて特定の記憶行Ｌに対応するアドレスを記
憶し、このアドレスが供給された時に上記予備記
憶行Ls1，Ls2をそれぞれ選択するとともに、ビツ
トB1〜Bi，Bi+1〜Bo内の行選択回路１２1〜１２
ｉ，１２i+1〜１２oそれぞれと情報入出力回路１８
との間に挿入される各複数のスイツチ素子からな
る複数のスイツチ回路１９1〜１９i，１９i+1〜１
９oにスイツチ制御信号を出力するようになつて
いる。 ２０，２１は不良ビツト記憶回路であり、一方
の不良ビツト記憶回路２０は前記列選択回路１３
の左側に位置するｉ個のビツトB1〜Biのうち不
良の記憶セルを含む記憶行Ｌを有する１つのビツ
トＢを不揮発性記憶素子によつて予め記憶し、こ
の不良ビツト記憶回路２０の出力は上記予備選択
回路１６に供給され、予備選択回路１６の働作は
この出力信号によつて制御される。これと同様に
他方の不良ビツト記憶回路２１は前記列選択回路
１３の右側に位置する（ｎ−ｉ）個のビツトBi+1
〜Boのうち不良の記憶セルを含む記憶行Ｌを有
する１つのビツトＢを不揮発性記憶素子によつて
予め記憶し、この不良ビツト記憶回路２１の出力
は上記予備選択回路１７に供給され、予備選択回
路１７の動作はこの出力信号によつて制御され
る。 上記構成でなる半導体メモリにおいて、列選択
回路１３の左側に位置するｉ個のビツトB1〜Bi
のうち、不良の記憶セルを含む記憶行Ｌを有する
ビツトＢがあれば、不良ビツト記憶回路２０にこ
のビツトＢを予め記憶さけるとともに、さらに予
備選択回路１６にその行Ｌに対応するアドレスを
記憶させる。これと同様に列選択回路１３の右側
に位置（ｎ−ｉ）個のビツトBi+1〜Boのうち、不
良の記憶セルを含む記憶行Ｌを有するビツトがあ
れば、不良ビツト記憶回路２１にこのビツトを予
め記憶させるとともに、さらに予備選択回路１７
にその行Ｌに対応するアドレスを記憶させる。こ
のような状態に設定すると、ビツトB1〜Biのう
ち、不良の記憶セルを含むビツトＢのその不良の
記憶セルを含む記憶行Ｌが行選択回路１２で選択
される際、予備選択回路１６によつて予備記憶行
Ls1が選択され、さらに予備選択回路１６からの
出力信号によつて上記不良の記憶セルを含む記憶
行Ｌを有するビツトＢと情報入出力回路１８との
間に設けられている１つのスイツチ回路１９のみ
が開放制御される。この結果、ビツトB1〜Biの
うち、不良の記憶セルを含むビツトＢのその不良
記憶セルを含む記憶行Ｌが予備記憶行Ls1と交換
され、この後、他のビツトＢにおいて選択された
記憶行Ｌと同時に上記予備記憶行Ls1内の予備記
憶セル１４で情報の書き込みあるいは読み出しが
行なわれる。これと同様にして、ビツトBi+1〜Bo
のうち、不良の記憶セルを含むビツトＢのその不
良の記憶セルを含む記憶行Ｌが行選択回路１２で
選択される際、予備選択回路１７によつて予備記
憶行Ls2が選択され、さらに予備選択回路１７か
らの出力信号によつて上記不良の記憶セルを含む
記憶行Ｌを有するビツトＢと情報入出力回路１８
との間に設けられている１つのスイツチ回路１９
のみが開放制御される。したがつて、ビツトBi+1
〜Boのうち、不良の記憶セルを含む記憶行Ｌが
予備記憶行Ls2と交換され、この後、他のビツト
Ｂにおいて選択された記憶行Ｌと同時に上記予備
記憶行Ls2内の予備記憶セル１４で情報の書き込
み、あるいは読み出しが行なわれる。 このように上記実施例回路ではｎビツト構成の
メモリに対して２行の予備記憶行Ls1，Ls2を設
け、不良の記憶セルを含む記憶行Ｌを有するビツ
トＢ内のその記憶行Ｌを予備記憶行Ls1，Ls2と交
換して使用するようにしたものである。したがつ
て、たとえば8Kワード×８ビツトの64Kビツト
のメモリを構成する場合、各ビツトＢにおける行
数をＭとすると、従来の8K個よりもはるかに少
ない（8K／Ｍ）×２（Ｍの値を32とするとこの値
は0.5K）個の予備記憶セル１４を設けることに
よつて、２つのビツトＢにそれぞれ１個ずつの不
良記憶セルが含まれている半導体メモリチツプを
救済することができる。 第６図は前記不良ビツト記憶回路２０，２１そ
れぞれの具体的な回路図であり、両不良ビツト記
憶回路２０，２１は同様の構成になつている。図
において３１は電源電圧VDDが投入された後に所
定期間０レベルになるパルス信号を発生するパワ
ーオンパルス発生部であり、ここで発生するパル
ス信号は前記ｉ個のビツトB1〜Biまたは（ｎ−
１）個のビツトBi+1〜Boに対応して設けられる不
良ビツト記憶部３２1〜３２i（または３２i+1〜３
２o）に並列的に供給される。上記各不良ビツト
記憶部３２1〜３２iは１つの記憶部３２1に例示す
るように、上記パワーオンパルス発生部３１から
のパルス信号が入力されるインバータ３３、この
インバータ３３に直列接続されこの不良ビツト記
憶部３２1に対応する前記ビツトB1に不良記憶セ
ルが含まれているか否に応じて溶断されるかその
まま残されるかがプログラムされるフユーズ素子
３４、上記インバータ３３の出力によつて制御さ
れる２つのインバータからなるフリツプフロツプ
３５から構成されていて、不良ビツト記憶部３２
１〜３２i内の各フリツプフロツプ３５の出力信号
が前記予備選択回路１６に供給される。 この不良ビツト記憶回路２０，２１では、電源
VDDが投入された後にパワーオンパルス発生部３
１からの出力パルス信号が０レベルとなり、これ
によつて各不良ビツト記憶部３２内のインバータ
３３の出力信号が１レベルに立上がる。この結
果、フリツプフロツプ３５の出力信号は１レベル
になる。次に所定期間が経過した後にパワーオン
パルス発生部３１からの出力パルス信号が１レベ
ルに立ち上る。この後、対応するビツトＢに不良
の記憶セルを含まずフユーズ素子３４の溶断され
ていない不良ビツト記憶部３２では、インバータ
３３の出力信号が０レベルに反転し、さらにフリ
ツプフロツプ３５の出力信号は０レベルに反転す
る。一方、パワーオンパルス発生部３１からの出
力パルス信号が１レベルに立ち上つた後、対応す
るビツトＢに不良の記憶セルが含まれ予めフユー
ズ素子３４が溶断されている不良ビツト記憶部３
２では、インバータ３３の出力信号が１レベルで
も０レベルでもない浮遊状態となるため、フリツ
プフロツプ３５の出力信号は１レベルのまま変化
しない。 第７図は前記予備選択回路１６，１７それぞれ
の一部分の具体的な回路図であり、両予備選択回
路１６，１７も同様の構成になつている。この回
路は特定の記憶行Ｌに対応するアドレスを記憶す
るための回路であり、ここではこのアドレスが
A8からA11の４ビツトであるとする。この回路
は、電源VDD印加点と出力端４１との間に負荷ト
ランジスタ４２を挿入し、さらに出力端４１と回
路点４３との間にアドレス信号A8〜A11を各入力
とする各駆動トランジスタ４４〜４７および各フ
ユーズ素子４８〜５１を交互に挿入し、かつ上記
出力端４１と上記回路点４３との間に反転アドレ
ス信号8〜11を各入力とする駆動トランジス
タ５２〜５５および各フユーズ素子５６〜５９を
交互に挿入し、上記各フユーズ素子４８〜５１と
各フユーズ素子５６〜５９の他端どおしを短絡
し、回路点４３とアースとの間にトランジスタ６
０を挿入するようにしたものである。そして上記
トランジスタ６０のゲートには、前記第６図に示
すいずれか１つの不良ビツト記憶部３２の出力信
号が電源VDD投入後から所定期間が経過したとき
に１レベルである場合に、１レベルの信号が供給
されるようになつている。また上記出力端４１の
信号は行駆動信号発生部６１に供給され、ここで
予備記憶行Ls1またはLs2を駆動するための一対の
信号Ys，sが作られるようになつている。 この回路ではフユーズ素子４８〜５１および５
６〜５９のうち任意のものを予め溶断しておくこ
とにより、不良の記憶セルを含む記憶行Ｌに対す
るアドレスを記憶し、このアドレスが供給される
とVDDからアースに至る電流経路が発生して出力
端４１の信号は０レベルとなり、さらに行駆動信
号発生部６１から予備記憶行Ls1またはLs2を駆動
するための一対の信号Ys，sが出力される。な
お、このときは、もちろんトランジスタ６０はオ
ンしている。 第８図は前記行選択回路１２、予備選択回路１
６およびスイツチ回路１９相互の接続関係を具体
的に示す回路図である。図において、トランジス
タ７１，７２は前記ビツトB1の行選択回路１２1
内の１行の記憶行Ｌに設けられるものであり、同
じ行選択回路１２1内の図示しないデコーダ部か
ら出力される行駆動信号Y1，1が各ゲートに入
力される。同じくトランジスタ７３，７４は前記
ビツトBiの行選択回路１２i内の１行の記憶行Ｌ
に設けられるものであり、同じ行選択回路１２i
内の図示しないデコーダ部から出力される行駆動
信号Yi，iが各ゲートに入力される。上記トラ
ンジスタ７１，７２それぞれと前記情報入出力回
路１８内の一対の各情報線７５，７６との間に
は、前記スイツチ回路１９1内の一対の各トラン
ジスタ７７，７８が挿入される。さらに、上記ト
ランジスタ７３，７４それぞれと上記一対の各情
報線７５，７６との間には、前記スイツチ回路１
９i内の一対の各トランジスタ７９，８０が挿入
される。 トランジスタ８１，８２は前記予備選択回路１
６内に設けられるものであり、各ゲートには上記
第７図に示す回路内の行駆動信号発生部６１から
出力される信号Ys，sが入力される。上記トラ
ンジスタ８１と前記情報線７５との間にはビツト
B1〜Biの数に等しいｉ個のトランジスタ８３，
８３，…が並列挿入され、さらに上記トランジス
タ８２と前記情報線７６との間にもｉ個のトラン
ジスタ８４，８４，…が並列挿入される。そして
上記トランジスタ７７，７８および各ｉ個のうち
の１つずつのトランジスタ８３，８４のゲートに
は、前記駆動信号発生部６１からの出力信号Ys，
Ｙsと前記不良ビツト記憶部３２の出力信号とか
ら前記予備選択回路１６内で作られる信号S1，
１〜Si，iのうち信号S1，1が入力され、トラン
ジスタ７９，８０および各ｉ個のうちの１つずつ
のトランジスタ８３，８４のゲートには信号Si，
Ｓiが入力される。 このような構成において、ビツトB1〜Biに不
良の記憶セルが含まれる場合、信号Ys，sによ
つてトランジスタ８１，８２がオンし、信号S1，
Ｓ1〜Si，iのうちの一組によつていずれか１つ
ずつのトランジスタ８３，８４がオンする。した
がつて、このときトランジスタ８１，８２に接続
されている複数の予備の記憶セル１４からなる予
備記憶行Ls1が情報線７５，７６に接続される。
一方、信号S1，1〜Si，iのうち上記と同じ組
のものによつて、不良の記憶セルを含むビツトＢ
と情報線７５，７６との間に挿入されたスイツチ
回路１９内のトランジスタ、たとえばトランジス
タ７７，７８がオフする。したがつてこのトラン
ジスタ７７，７８が接続されている記憶行Ｌは情
報線７５，７６から切り離される。この結果、不
良の記憶セルを含む記憶行Ｌが予備記憶行Ls1と
交換されることになる。 第９図はこの発明の他の実施例に係る半導体メ
モリのブロツク構成図である。前記第５図に示す
実施例回路では、複数のビツトＢ、すなわちｉ個
のビツトB1〜Bi、（ｎ−ｉ）個のビツトBi+1〜Bo
それぞれに対して１行ずつの予備記憶行Ls1，Ls2
を設け、一方のｉ個のビツトB1〜Biの中で不良
の記憶セルを含む記憶行Ｌがあればこれを一方の
予備記憶行Ls1と交換し、また他方の（ｎ−ｉ）
個のビツトBi+1〜Biの中で不良の記憶セルを含む
記憶行Ｌがあればこれを他方の予備記憶行Ls2と
交換するようにしたが、この実施例回路では、各
ビツトＢに対してそれぞれ１行ずつの各予備記憶
行Ls01〜Ls0i，Ls0i+1〜Ls0oを設け、各ビツトＢ内
で不良の記憶セルを含む記憶行Ｌが存在する場合
に、この記憶行ＬをビツトＢ毎に設けられている
各予備記憶行Ls01〜Ls0i，Ls0i+1〜Ls0oそれぞれと
交換して使用するようにしたものである。 図において９１1〜９１i，９１i+1〜９１oは対応
するビツトＢに不良の記憶セルを含む記憶行Ｌを
有するか否かを記憶するビツト不良記憶回路であ
り、その各構成は前記第６図に示すパワーオンパ
ルス発生部３１と１つの不良ビツト記憶部３２と
からなつている。そしてこれら各ビツト不良記憶
回路９１1〜９１i，９１i+1〜９１oの出力は対応す
るビツトＢに設けられている各予備選択回路９２
１〜９２i，９２i+1〜９２oに供給される。 上記各予備選択回路９２1〜９２i，９２i+1〜９
２oは前記第７図に示す回路と同様に構成されて
おり、各フユーズ素子４８〜５１，５６〜５９を
予めプログラムすることによつて、対応するビツ
トＢに不良の記憶セルを含む記憶行Ｌがあればこ
の行Ｌに対応するアドレスを記憶する。 また、９３1〜９３i，９３i+1〜９３oは、各ビツ
トＢの行選択回路１２1〜１２i，１２i+1〜１２oそ
れぞれと情報入出力回路２０との間に設けられ、
上記各予備選択回路９２1〜９２i，９２i+1〜９２o
からの出力信号によつてスイツチ制御される各複
数のトランジスタからなるスイツチ回路である。 このような構成でなる回路は、前記第５図に示
す実施例回路の、複数のビツトＢ内の１つの記憶
行Ｌを予備記憶行Lsと交換するのに対して、各ビ
ツトＢ内で不良の記憶セルを含む記憶行Ｌを各ビ
ツトＢ毎に設けられている予備記憶行Lsと交換す
ることが異なるのみであり、その基本的な動作は
第５図の実施例回路と同様であるので、その説明
は省略する。そしてこの実施例回路で、たとえば
前記と同様に、8Kワード×８ビツトの64Kビツ
トのメモリを構成する場合、各ビツトＢにおける
行数をＭとすると、従来の8K個よりもはるかに
少ない（8K／Ｍ）×８（前記と同様にＭの値を32
とするとこの値は2K）個の予備記憶セル１４を
設けることによつて、すべてのビツトB1〜Bi〜
Bi+1〜Bo（ｎ＝８）にそれぞれ１個ずつの不良記
憶セルが含まれている半導体メモリチツプを救済
することができる。 なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第５図の実施例回路に設けら
れる２つの不良ビツト記憶回路２０，２１内にそ
れぞれ独立してパワーオンパルス発生部３１を設
ける場合について説明したが、これはどちらか一
方のみを設けこの出力信号を共通に使用するよう
にしてもよく、またこれは第９図の実施例回路に
設けられる各ビツト不良記憶回路９１についても
同様である。さらに上記第５図の実施例回路で
は、ｉ個のビツトB1〜Bi，（ｎ−ｉ）個のビツト
Bi+1〜Boに対してそれぞれ１行ずつの予備記憶行
Lsを設ける場合について説明したが、これは必要
に応じてより少ない数のビツトＢの集まりそれぞ
れに対して１行ずつの予備記憶行Lsを設けるよう
にしてもよい。また上記第９図の実施例回路で
は、各ビツト毎に１行の予備記憶行Ls0を設ける
場合について説明したが、これは各ビツトＢに対
して２行以上の予備記憶行Ls0を設けるようにし
てもよく、２行以上設けた場合には１つのビツト
Ｂの中で不良の記憶セルを含む記憶行Ｌが２つ以
上あつてもそのメモリチツプを救済することが可
能となる。 〔発明の効果〕 以上、説明したようにこの発明によれば、最小
の予備の記憶セルを用いて複数ビツトにわたる不
良を効果的に救済することのできる複数ビツト構
成の半導体記憶装置を提供することができる。
【図面の簡単な説明】
第１図および第２図はそれぞれ予備の記憶セル
が設けられ、１ビツト分の情報の読み出し、書き
込みを行なう半導体メモリの回路図、第３図は予
備の記憶セルが設けられていない通常の複数ビツ
ト構成の半導体メモリのブロツク構成図、第４図
は予備の記憶セルが設けられた複数ビツト構成の
従来の半導体メモリのブロツク構成図、第５図は
この発明の一実施例の半導体メモリのブロツク構
成図、第６図ないし第８図はそれぞれ上記実施例
に係るメモリの各一部分を具体的に示す回路図、
第９図はこの発明の他の実施例に係る半導体メモ
リのブロツク構成図である。 １１…記憶セル、１２…行選択回路、１３…列
選択回路、１４…予備の記憶セル、１６，１７，
９２…予備選択回路、１８…情報入出力回路、１
９，９３…スイツチ回路、２０，２１…不良ビツ
ト記憶回路、３１…パワーオンパルス発生部、３
２…不良ビツト記憶部、３３…インバータ、３
４，４８〜５１，５６〜５９…フユーズ素子、３
５…フリツプフロツプ、４２…負荷トランジス
タ、４４〜４７，５２〜５５…駆動トランジス
タ、６０，７１〜７４，７７〜８４…トランジス
タ、６１…行駆動信号発生部、７５，７６…情報
線、Ｂ…ビツト、Ｌ…記憶行、Ls，Ls0…予備記
憶行。

Claims (1)

  1. 【特許請求の範囲】 １ 複数ビツト構成でなり各ビツトがそれぞれ複
    数の記憶セルを配列した複数の記憶行からなり、
    各ビツトで各１つの記憶行内の記憶セルを選択し
    て同時に複数ビツトでの情報の並列読み出し、書
    き込みを情報入出力手段を介して行うようにした
    半導体記憶装置において、 上記複数ビツトに対して少なくとも１行設けら
    れる予備の記憶行と、 上記複数ビツトにおいて不良の記憶セルを含む
    不良記憶行を有するビツトを示す情報を記憶する
    不良ビツト記憶手段と、 上記不良記憶行に対応するアドレスが予めプロ
    グラムされこのアドレスが供給されると上記予備
    の記憶行を選択する予備記憶行選択手段と、 上記不良記憶行に対応するアドレスが供給され
    ると、上記不良ビツト記憶手段で記憶されたビツ
    ト内のこのアドレスに対応した不良記憶行の代わ
    りに上記予備記憶行選択手段で選択された予備の
    記憶行を上記情報入出力手段に接続する記憶行交
    換手段と を具備したことを特徴とする半導体記憶装置。
JP57012781A 1982-01-29 1982-01-29 半導体記憶装置 Granted JPS58130495A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57012781A JPS58130495A (ja) 1982-01-29 1982-01-29 半導体記憶装置
EP83100649A EP0085386B1 (en) 1982-01-29 1983-01-25 Semiconductor device with spare memory cells
DE83100649T DE3382728T2 (de) 1982-01-29 1983-01-25 Halbleiteranordnung mit Ersatzspeicherzellen.
US06/461,951 US4566081A (en) 1982-01-29 1983-01-28 Semiconductor device with spare memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57012781A JPS58130495A (ja) 1982-01-29 1982-01-29 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS58130495A JPS58130495A (ja) 1983-08-03
JPH0263279B2 true JPH0263279B2 (ja) 1990-12-27

Family

ID=11814937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57012781A Granted JPS58130495A (ja) 1982-01-29 1982-01-29 半導体記憶装置

Country Status (4)

Country Link
US (1) US4566081A (ja)
EP (1) EP0085386B1 (ja)
JP (1) JPS58130495A (ja)
DE (1) DE3382728T2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546455A (en) * 1981-12-17 1985-10-08 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
JPS59152597A (ja) * 1983-02-18 1984-08-31 Nec Corp メモリ回路
US4601019B1 (en) * 1983-08-31 1997-09-30 Texas Instruments Inc Memory with redundancy
US4639915A (en) * 1983-10-06 1987-01-27 Eaton Corporation High speed redundancy processor
JPH0666120B2 (ja) * 1983-11-09 1994-08-24 株式会社東芝 半導体記憶装置の冗長部
GB2154032B (en) * 1984-02-08 1988-04-20 Inmos Ltd A repairable memory array
US4590388A (en) * 1984-04-23 1986-05-20 At&T Bell Laboratories CMOS spare decoder circuit
NL8401569A (nl) * 1984-05-16 1985-12-16 Philips Nv Serie-parallel-serie-digitaal werkend systeem.
JPS6199999A (ja) * 1984-10-19 1986-05-19 Hitachi Ltd 半導体記憶装置
FR2576132B1 (fr) * 1985-01-15 1990-06-29 Eurotechnique Sa Memoire en circuit integre
JPH0754639B2 (ja) * 1985-08-17 1995-06-07 三洋電機株式会社 半導体メモリ
EP0257987B1 (en) * 1986-08-22 1991-11-06 Fujitsu Limited Semiconductor memory device
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
JPH01224999A (ja) * 1988-03-04 1989-09-07 Mitsubishi Electric Corp 半導体記憶装置
US5022006A (en) * 1988-04-01 1991-06-04 International Business Machines Corporation Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells
US5687109A (en) * 1988-05-31 1997-11-11 Micron Technology, Inc. Integrated circuit module having on-chip surge capacitors
US5255228A (en) * 1989-01-10 1993-10-19 Matsushita Electronics Corporation Semiconductor memory device with redundancy circuits
EP0378332B1 (en) * 1989-01-10 1996-04-03 Matsushita Electronics Corporation Semiconductor memory device with redundancy circuits
KR910005601B1 (ko) * 1989-05-24 1991-07-31 삼성전자주식회사 리던던트 블럭을 가지는 반도체 메모리장치
JP2575919B2 (ja) * 1990-03-22 1997-01-29 株式会社東芝 半導体記憶装置の冗長回路
JPH043399A (ja) * 1990-04-19 1992-01-08 Sharp Corp 半導体記憶装置
EP0490680B1 (en) * 1990-12-14 1996-10-02 STMicroelectronics, Inc. A semiconductor memory with multiplexed redundancy
JP2717740B2 (ja) 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
US5424986A (en) * 1991-12-19 1995-06-13 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with power-on reset control of disabled rows
KR940008213B1 (ko) * 1991-12-31 1994-09-08 현대전자산업 주식회사 컬럼 리페어의 입출력 선택회로
US5673227A (en) * 1996-05-14 1997-09-30 Motorola, Inc. Integrated circuit memory with multiplexed redundant column data path
US5781717A (en) * 1996-09-19 1998-07-14 I-Cube, Inc. Dynamic spare column replacement memory system
DE10008578A1 (de) * 2000-02-24 2001-09-06 Infineon Technologies Ag Redundanz-Multiplexer für Halbleiterspeicheranordnung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047163A (en) * 1975-07-03 1977-09-06 Texas Instruments Incorporated Fault-tolerant cell addressable array
DE3071955D1 (en) * 1979-06-15 1987-05-27 Fujitsu Ltd Semiconductor memory device
US4346459A (en) * 1980-06-30 1982-08-24 Inmos Corporation Redundancy scheme for an MOS memory
JPS6051199B2 (ja) * 1980-11-13 1985-11-12 富士通株式会社 半導体装置
US4422161A (en) * 1981-10-08 1983-12-20 Rca Corporation Memory array with redundant elements

Also Published As

Publication number Publication date
JPS58130495A (ja) 1983-08-03
DE3382728T2 (de) 1994-04-14
EP0085386A2 (en) 1983-08-10
EP0085386B1 (en) 1993-12-22
EP0085386A3 (en) 1986-10-01
US4566081A (en) 1986-01-21
DE3382728D1 (de) 1994-02-03

Similar Documents

Publication Publication Date Title
JPH0263279B2 (ja)
KR100456380B1 (ko) 반도체기억장치
US5548225A (en) Block specific spare circuit
KR910008694B1 (ko) 마스크 rom
JP2798497B2 (ja) メモリ回路
KR0119888B1 (ko) 반도체 메모리장치의 결함구제방법 및 그 회로
JP3119810B2 (ja) 列冗長可能な不揮発性半導体メモリの消去検証回路
US4935899A (en) Semiconductor memory device with redundant memory cells
US4881200A (en) Erasable programmable read only memory device
US7355910B2 (en) Semiconductor memory device with shift redundancy circuits
EP0668563B1 (en) Method for programming redundancy registers in a row redundancy integrated circuitry for a semiconductor memory device
EP0034070A2 (en) Fault tolerant memory system
US4648075A (en) Redundancy circuit for a semiconductor memory device
US7362628B2 (en) Semiconductor memory and redundancy repair method
US5485424A (en) Semiconductor memory and redundant-address writing method
JP2001273787A (ja) 半導体記憶装置
EP0945803A2 (en) Redundancy word line replacement in semiconductor memory device
JPH048879B2 (ja)
KR100221680B1 (ko) 서브 메모리 셀 블록에 포함된 여분의 메모리 셀을 갖는 반도체 메모리 장치
EP0661636A1 (en) Integrated programming circuitry for an electrically programmable semiconductor memory device with redundancy
JP2616544B2 (ja) 半導体記憶装置
JPH088344A (ja) 冗長回路
US5506807A (en) Memory circuit with redundancy
US20080316844A1 (en) Selection method of bit line redundancy repair and apparatus performing the same
US6333876B1 (en) Semiconductor memory device