JP2003115537A

JP2003115537A - アンチヒューズ素子、半導体装置及び半導体装置のプログラミング方法

Info

Publication number: JP2003115537A
Application number: JP2001308351A
Authority: JP
Inventors: Yasunori Okayama; 康則岡山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-10-04
Filing date: 2001-10-04
Publication date: 2003-04-18

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのゲート電極を利用した
アンチヒューズ素子において、どの様な半導体製品にも
適用でき、必要なスペースが少なくて済み、良好なプロ
グラミング特性及び高信頼性を有し、且つ製造工程を簡
略化できるアンチヒューズ素子を提供する。【解決手段】半導体基板１０１に形成されたソース／
ドレイン領域１１３、これらの領域間の上に形成された
ゲート絶縁膜１０５、ゲート絶縁膜上に形成されたゲー
ト電極１０７とを備えたアンチヒューズ素子１００にお
いて、ゲート絶縁膜１０５の膜厚を０．８〜２．５ｎ
ｍ、ゲート電極１０７の面積を１０μｍ²以下にする。
アンチヒューズに要求される特性を有している。半導体
装置の製造工程を簡略化させることが可能になる。ゲー
ト絶縁膜は、Ｉｎｖｅｒｓｉｏｎ側にＶdd印加時のリー
ク電流面密度が１０Ａ／ｃｍ₂以下であることが望まし
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＲＯＭ(Program
mable Read Only Memory) やＦＰＧＡ（Field Programm
able Gate Array ）など半導体装置に用いられるアンチ
ヒューズ素子に関するものである。

【０００２】

【従来の技術】アンチヒューズ素子は、１対の導体とそ
の間に挿入された高抵抗体又は絶縁体からなり、初期状
態（非プログラム状態）においては絶縁もしくは高抵抗
性を示すが、所定の電圧印加後（プログラム状態）には
低抵抗化して導通状態となる電気的にプログラム可能な
要素（素子）である。このアンチヒューズ素子は、従来
ヒューズＲＯＭなどのＰＲＯＭに用いられ、さらに、近
年ではゲートアレイの一種であるＦＰＧＡにも使われて
いる。例えば、ゲートアレイは、基本セルを並べたチッ
プをあらかじめ作製しておき、配線接続だけを行うこと
でユーザー所望するＬＳＩを短期間に開発できる特徴を
もっている。従来、その配線はＣＡＤ（Computer Aided
Design)上で作成した配線パターンをマスクにして作製
していたため、作製する個数が少ないと１チップ当たり
のマスク作製費用が大きくなる傾向にある。そこで、近
年ユーザーがマスクを作製することなく配線を接続でき
るような前記ＦＰＧＡといわれるゲートアレイが開発さ
れた。ＦＰＧＡは、メーカーが複数の基本セルとそれら
を任意に結合できるように、通常層間絶縁膜を介して形
成された２層の配線群を格子状に配置し、その格子の交
点において配線間の層間絶縁膜に開口を設け、そこに薄
い絶縁膜が配線間に介在するように構成された構造を有
する半導体チップからなるものである。

【０００３】この薄い絶縁膜は、通常の動作電圧を印加
したときは非導通状態であるが、所定の電圧を加えると
不可逆的な絶縁破壊が起こり上下の配線が導通されるも
のである。この半導体チップには任意の格子点の絶縁膜
にその所定の電圧を印加するための装置が搭載されてい
る。メーカーは、このような半導体チップにパッケージ
ングを施して販売する。ユーザーは、この所定の電圧を
印加する装置を用いて任意の絶縁膜を導通させることで
２配線間の接続を行い、これを所望の回数繰り返すこと
で所望の配線を実現させることができる。このような半
導体装置で用いられる導電層に挟まれた絶縁膜は、通常
時には絶縁され、所望の時に導電されるという、一般の
ヒューズ素子と反対の性質を持つことからアンチヒュー
ズ素子とよばれている。例えば、ＦＰＧＡで使用される
アンチヒューズ素子は、論理回路中に組み込まれるの
で、回路の動作スピード低下を招かない特性が必要とな
る。

【０００４】したがってアンチヒューズ素子に要求され
る特性としては、（１）初期状態においては、絶縁もし
くは十分に高抵抗状態にあること、（２）所望のプログ
ラム電圧で導通すること、（３）プログラム時に選択さ
れたアンチヒューズ素子は、プログラム終了後には永続
的に十分に低抵抗であること、（４）プログラム時に非
選択であったアンチヒューズ素子は、プログラム終了後
には通常の回路動作電圧で永続的に絶縁性もしくは高抵
抗性を維持すること、（５）非導通状態のアンチヒュー
ズ素子のキャパシタンスが小さいことなどがある。この
アンチヒューズ素子の特性を良好なものにすることは、
競争力のある半導体装置を実現する上で極めて重要であ
る。これまでにアンチヒューズ素子を実現する構造とし
て高濃度半導体基板とドープドポリシリコン、ドープド
ポリシリコンとＡｌ配線、Ａｌ配線とＡｌ配線などの導
体電極間に絶縁膜或いはアンドープポリシリコン、アモ
ルファスシリコン、シリコンナイトライドなどの高抵抗
半導体膜を挟んだものが知られている。

【０００５】アンチヒューズ素子を実際に半導体装置内
に用いる場合、前述のアンチヒューズ素子に要求される
特性を、例えば、プログラム電圧、回路速度などを実際
にどの位の性能をターゲットとするか、その用途にした
がって実現するように構造及び材料を選択する必要があ
る。従来、電気溶断ヒューズ（Ｅ−Ｆｕｓｅ）として上
述したＭ１溶断型Ｅ−Ｆｕｓｅが提案されている。ま
た、ＤＲＡＭ製品ではトレンチセルのキャパＧＣ溶断型
Ｅ−Ｆｕｓｅが提案されているが、これは、ＭＯＳトラ
ンジスタをアンチヒューズ素子とするものである。

【０００６】

【発明が解決しようとする課題】このように、従来電気
溶断ヒューズ（Ｅ−Ｆｕｓｅ）としてＧＣ溶断型、Ｍ１
溶断型Ｅ−Ｆｕｓｅが提案されている。ＧＣ溶断型は、
構造は公知（特許第２９７４０２４号公報、特開２００
１−２１００９４号公報参照）であるが、信頼性が悪く
実用には至らず、また、Ｍ１溶断型は、３０ｍＡ近くの
電流発生が必要で回路の負担が大きいという欠点があっ
た。また、ＤＲＡＭ製品ではトレンチセルのキャパシタ
膜に高電圧をかけて破壊するタイプのアンチヒューズが
提案されているが、ＤＲＡＭ製品以外では適用できない
という問題があった。本発明は、このような事情により
なされたものであり、ＭＯＳトランジスタのゲート電極
を利用したアンチヒューズ素子において、どの様な半導
体製品にも適用でき、必要なスペースが少なくて済み、
良好なプログラミング特性及び高信頼性を有し、且つ製
造工程を簡略化できるアンチヒューズ素子、このアンチ
ヒューズ素子を組み込んだ半導体装置及びこの半導体装
置のプログラミング方法を提供する。

【０００７】

【課題を解決するための手段】本発明は、半導体基板に
形成されたソース領域、ソース領域とは離隔して形成さ
れたドレイン領域、ソース及びドレイン領域及びこれら
の領域間の上に形成されたゲート絶縁膜、ゲート絶縁膜
上に形成されたゲート電極とを備えたアンチヒューズ素
子において、ゲート絶縁膜の膜厚を０．８〜２．５ｎ
ｍ、ゲート電極の面積を１０μｍ²以下にすることを特
徴としている。このアンチヒューズ素子は、前述した要
求される特性（（１）〜（５））を有し、スペースが少
なくて済み、また半導体基板に形成された集積回路を構
成する半導体素子と同じ構造の素子をアンチヒューズ素
子として用いることができるので半導体装置の製造工程
を簡略化させることが可能になる。

【０００８】すなわち、本発明のアンチヒューズ素子
は、半導体基板に形成されたソース領域と、前記ソース
領域とは離隔して前記半導体基板に形成されたドレイン
領域と、前記ソース及びドレイン領域及びこれらの領域
間の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極とを備え、前記ゲート絶縁膜
の膜厚が０．８〜２．５ｎｍであり、且つ前記ゲート電
極の面積が１０μｍ²以下であることを特徴としてい
る。前記半導体基板上には第１の配線及び第２の配線が
形成されており、前記第１の配線は前記ゲート電極に電
気的接続され、前記第２の配線は前記ソース及びドレイ
ン領域に電気的接続されているようにしても良い。前記
ゲート絶縁膜は、Ｉｎｖｅｒｓｉｏｎ側印加時のリーク
電流面密度が１０Ａ／ｃｍ₂以下であることが望まし
い。本発明の半導体装置は、半導体基板と、前記半導体
基板に形成された少なくとも２つの論理回路と、前記論
理回路間を電気的に接続する、例えば、前記第２の配線
のような、複数の配線と、前記配線間に接続されたアン
チヒューズ素子群とを備え、前記アンチヒューズ素子群
を構成する上記のアンチヒューズ素子を用いることを特
徴としている。アンチヒューズ素子のゲート絶縁膜の膜
厚は、前記論理回路を構成する半導体素子のゲート絶縁
膜の膜厚と同じであるようにしても良い。

【０００９】本発明の半導体装置は、半導体基板と、前
記半導体基板に形成された半導体メモリセルアレイと、
前記半導体基板に形成され、前記半導体メモリセルアレ
イに配線を介して電気的に接続された入出力回路と、前
記半導体基板に形成され、前記半導体メモリセルアレイ
に配線を介して接続されたアンチヒューズ素子群とを備
え、前記アンチヒューズ素子群を構成する上記アンチヒ
ューズ素子を用いるようにしても良い。前記入出力回路
を構成する半導体素子のゲート絶縁膜の膜厚は、前記ア
ンチヒューズ素子群を構成するアンチヒューズ素子のゲ
ート絶縁膜の膜厚及び前記半導体メモリセルを構成する
半導体素子のゲート絶縁膜の膜厚とは異なるようにして
も良い。また、アンチヒューズ素子のゲート絶縁膜の膜
厚は、前記論理回路を構成する半導体素子のゲート絶縁
膜の膜厚と同じでも良い。

【００１０】本発明の半導体装置のプログラミング方法
は、通常動作時には前記アンチヒューズ素子のゲート電
極をフローティング状態にし前記半導体基板及び前記ア
ンチヒューズ素子のソース及びドレイン領域に第１の電
圧を印加し、プログラム時には前記ゲート電極を零電位
にし前記半導体基板及び前記ソース及びドレイン領域に
前記第１の電圧より高い第２の電圧パルスを印加して、
前記アンチヒューズ素子のゲート絶縁膜を破壊して前記
ゲート電極と前記半導体基板及び前記ソース及びドレイ
ン領域とを導通させることにより上記半導体装置をプロ
グラミングすることを特徴としている。以上、本発明の
アンチヒューズ素子は、前記ゲート絶縁膜は、シリコン
窒化膜、シリコン酸窒化膜、シリコン窒化膜とシリコン
酸化膜との積層膜のいずれかであるようにしても良い。
ゲート酸化膜を薄膜化してもゲートリークの面成分を１
０Ａ／ｃｍ^-2以下に抑えることが出来るのでゲート破壊
前後で大きな電流比を取ることが出来、結果として良好
なプログラミング特性を有するアンチヒューズ素子を実
現することが出来る。

【００１１】また、本発明のアンチヒューズ素子は、前
記ゲート電極は、正方形もしくは長方形であるようにし
ても良い。加工によるばらつきを最も減らすことが出
来、結果としてゲート破壊電圧のばらつきを少なくする
ことがでるため、良好なプログラミング特性を有するア
ンチヒューズ素子を実現することが出来る。また、本発
明のアンチヒューズ素子は、前記半導体基板にはこの半
導体基板とは異なる不純物導電型を有するウエル領域が
形成され、前記ソース及びドレイン領域は、前記ウエル
領域に形成されるようにしても良い。半導体基板を逆タ
イプのウエルで容易に分離することが出来るため回路的
に設計し易い構造にすることが出来る。

【００１２】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図６を参照して第１
の実施例を説明する。図１乃至図３は、この実施例のア
ンチヒューズ素子を形成する製造工程の断面図である。
半導体基板１０１には、例えば、ｐ型シリコンを用い
る。半導体基板１０１に、素子分離領域１０２及び素子
形成領域１０３を形成する（図１（ａ））。この実施例
では具体的に素子分離領域１０２は、浅い溝を加工し
て、その溝にシリコン酸化膜を埋め込むＳＴＩ(Shallow
Trench Isolation)技術により形成されるが、本発明に
おいてはＬＯＣＯＳ法により形成された素子分離領域を
用いてもよい。この後、図１（ｂ）に示すように、素子
形成領域１０３には犠牲酸化膜（ＳｉＯ₂）１０４を形
成する。この犠牲酸化膜１０４を通して、例えば、ｎ型
不純物のイオン注入を行い、半導体基板と異なるタイプ
（導電型）のウェル領域（この実施例ではＮウエル）及
び半導体基板と同じタイプのチャネル領域（この実施例
ではＰチャネル）を形成する。次に、犠牲酸化膜１０４
を除去した後、熱酸化法又はＣＶＤ法により、ゲート絶
縁膜１０５として０．８ｎｍ〜２．５ｎｍ程度の厚さの
シリコン酸化膜１０５を形成し、この上にポリシリコン
膜１０６を堆積する（図１（ｃ））。

【００１３】なお、本発明においてはゲート絶縁膜は、
熱酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコ
ン酸化膜とシリコン窒化膜の積層膜などのいずれでも良
く、また、良好なプログラミング特性を得るためにゲー
トリーク電流の面成分がＶｇ＝Ｖｄｄ（Ｉｎｖｅｒｓｉ
ｏｎ側）印加時に１０Ａ／ｃｍ^-2以下であることが望ま
しい。次に、リソグラフィ工程により図示しないレジス
トパターンを形成した後、ＲＩＥ(Reactive Ion Etchin
g)によりポリシリコン膜１０６をエッチングして図２
（ａ）に示すように、ゲート電極１０７を形成する。ゲ
ート長は、０．５μｍ以下である。

【００１４】ここで、半導体基板１０１とゲート電極１
０７とに挟まれたゲート絶縁膜（この部分をゲートキャ
パシタという）の面積（つまり、これはゲート電極の面
積に相当する）は、１０μｍ²以下とすることが望まし
い。これはヒューズ破壊電圧発生用の昇圧回路におい
て、破壊電圧を発生させる時に１×１０^-4Ａ／ｃｍ^-2以
上の電流がゲートキャパシタに流れてしまうと電圧降下
が発生し、ゲート絶縁膜を十分に破壊するだけの電圧を
発生できない可能性が増えるので、ゲート破壊に対する
マージンを減らしてしまうからである。次に、ゲート絶
縁膜の信頼性を向上させる目的で１ｎｍ〜６ｎｍ程度、
後酸化を行って後酸化膜１０７′を形成した後、イオン
注入及びアニールを行って、浅く且つ低濃度のソース／
ドレイン領域（エクステンション）１０８を形成する。
さらに、第１のシリコン酸化膜１０９を１０〜２０ｎｍ
程度ＣＶＤ法により堆積させ、続けて１０ｎｍ〜２０ｎ
ｍ程度の厚さでシリコン窒化膜１１０をＣＶＤ法により
堆積させた後、その上に第２のシリコン酸化膜１１１を
２０ｎｍ〜８０ｎｍ程度の厚さでＣＶＤ法により堆積さ
せる（図２（ｂ））。この後、半導体基板１０１をスト
ッパーとしてシリコン酸化膜１１１及びシリコン窒化膜
１１０、シリコン酸化膜１０９をＲＩＥによりエッチン
グしてゲート電極１０７の側部にゲート３重側壁１１２
を形成する（図２（ｃ））。なお、ゲート側壁の構造
は、前記３重構造に限らず、単層膜、多重側壁膜でも良
い。

【００１５】次に、レジストにてパターニングし、イオ
ン注入を行い、深く且つ高濃度のソース／ドレイン領域
１１３を形成した後、注入不純物の活性化のためにＲＴ
Ａ(Rapid Thermal Anneal)もしくはスパイクアニールに
よる熱処理を行った後、ゲート電極１０７上及びソース
／ドレイン領域１１３上の酸化膜をウェットエッチング
により除去し、ソース／ドレイン領域１１３の表面及び
ゲート電極１０７の表面に選択的に金属シリサイド膜１
１４を形成する（図３）。この金属シリサイド膜１１４
は、ＣｏやＴｉ等の金属膜をスパッタリングにより形成
し、熱処理を行うことによってシリコンとの反応により
形成される。未反応の金属膜はその後除去され、金属シ
リサイド１１４は選択的に貼り付けられる。この後は図
示しないが、通常の工程に従って、層間絶縁膜を堆積
し、層間絶縁膜にコンタクト孔を形成し、配線を形成す
る。以上によりＭＯＳトランジスタ構造のアンチヒュー
ズ素子１００が得られる。

【００１６】以上、ゲート酸化膜厚が０．８〜２．５ｎ
ｍの範囲にあり、且つキャパシタ面積（ゲート電極面
積）が１０μｍ^２以下であることを満たすことにより、
また、必要によりゲートリーク電流面密度をＶｇ＝Ｖｄ
ｄ印加時（Ｉｎｖｅｒｓｉｏｎ側）で１０Ａ／ｃｍ^２以
下の条件を加えることにより、必要なスペースが少なく
て済み、良好なプログラミング特性および高信頼性を有
するアンチヒューズ素子を実現することが出来る。

【００１７】次に、図４を参照して半導体基板に他の回
路とともに組み込まれたアンチヒューズ素子を説明す
る。図４は、半導体基板の論理回路間に形成された配線
間に配置され、アンチヒューズ素子から構成された素子
アレイを示す模式図である。図４に示すように、アンチ
ヒューズ素子１００は、論理回路１１８、１１９間に形
成され、正方形で示されている。これは、図３のゲート
電極１０７の平面形状に合わせて模式的に表している。
このように、ゲート電極の形状は、正方形、長方形など
加工によるばらつきを減らすように工夫されている。ア
ンチヒューズ素子１００は、第１の配線１１６及び第２
の配線１１７間に形成され、必要に応じてプログラム
（破壊）されるようになっている。第２の配線１１７
は、論理回路１１８に接続されたグループと、論理回路
１１９に接続されたグループとが存在している。そし
て、プログラミングによって、所定のアンチヒューズ素
子を破壊して論理回路１１８、１１９を所定の第１及び
第２の配線とで電気的に接続するように構成されてい
る。

【００１８】次に、図５を参照してアンチヒューズ素子
のプログラミング動作を説明する。図５は、プログラミ
ングを説明するアンチヒューズ素子の模式図である。図
には半導体基板（ｓｕｂ）に形成されたアンチヒューズ
素子を構成するゲート電極（Ｇ）、ソース領域（Ｓ）、
ドレイン領域（Ｄ）が示されている。アンチヒューズ素
子がプログラミングされない通常動作時では、ゲート電
極（Ｇ）がフローティング状態にあり、ソース／ドレイ
ン領域（Ｓ、Ｄ）、半導体基板（ｓｕｂ）には、例え
ば、１．１Ｖが印加されている（図５（ａ））。次に、
プログラミングを行い、このアンチヒューズ素子を破壊
する時には、ゲート電極（Ｇ）には、例えば、０Ｖが印
加され、ソース／ドレイン領域（Ｓ、Ｄ）、半導体基板
（ｓｕｂ）には、例えば、５．５Ｖが印加される（図５
（ｂ））。

【００１９】次に、図６を参照してゲート絶縁膜の膜厚
とゲート絶縁膜に流れるゲートリーク電流の面密度との
関係を説明する。図６は、ゲート絶縁膜の膜厚とゲート
絶縁膜に流れるゲートリーク電流の面密度との関係を示
す特性図である。縦軸がゲートリーク電流の面密度（Ｉ
ｇ）（Ａ／ｃｍ²）であり、横軸がゲート絶縁膜の膜厚
（ｎｍ）である。この特性は、この実施例で説明したＰ
ＭＯＳ型アンチヒューズ素子ではなく、ＮＭＯＳ型アン
チヒューズ素子のものである。縦軸がゲートリーク電流
面密度（Ａ／ｃｍ²）、横軸がアンチヒューズ素子のゲ
ート絶縁膜の膜厚（ｎｍ）である。特性線ＣＮ＝０Ｅ１
４は、ゲート絶縁膜の窒素の単位面積当たりの密度が０
（ａｔｏｍｓ／ｃｍ²）の材料のゲートリーク電流面密
度を示すものである。特性線ＣＮ＝１Ｅ１４は、ゲート
絶縁膜の窒素の単位面積当たりの密度が１×１０¹⁴（ａ
ｔｏｍｓ／ｃｍ²）の材料のゲートリーク電流面密度を
示すものである。特性線ＣＮ＝２Ｅ１４は、ゲート絶縁
膜の窒素の単位面積当たりの密度が２×１０¹⁴（ａｔｏ
ｍｓ／ｃｍ²）の材料のゲートリーク電流面密度を示す
ものである。特性線ＣＮ＝３．５Ｅ１４は、ゲート絶縁
膜の窒素の単位面積当たりの密度が３．５×１０¹⁴（ａ
ｔｏｍｓ／ｃｍ²）の材料のゲートリーク電流面密度を
示すものである。特性線ＣＮ＝８Ｅ１４は、ゲート絶縁
膜の窒素の単位面積当たりの密度が８×１０¹⁴（ａｔｏ
ｍｓ／ｃｍ²）の材料のゲートリーク電流面密度示すも
のである。

【００２０】ゲート絶縁膜の膜厚が０．８〜２．５ｎｍ
の範囲にあるものはプログラムに必要なゲートリーク電
流面密度を１０Ａ／ｃｍ²以下を維持することができ
る。さらに、図６を参照しながら、本発明がゲート絶縁
膜の膜厚を０．８〜２．５ｎｍの範囲にする理由を説明
する。まず、ゲート絶縁膜（この説明ではゲート酸化膜
とする）の膜厚下限を０．８ｎｍとする理由は、前提と
してゲートキャパシタ破壊前後での電流差を判定するた
めに２桁以上が必要である。ゲート破壊後の電流密度
（実測値）は、１０Ｅ＋６（Ａ／ｃｍ²）となっている
ため、ゲート破壊前のゲートリーク電流密度は、１０Ｅ
＋４（Ａ／ｃｍ²）以下であることが条件となる。図６
に示すグラフからゲートリーク電流密度が１０Ｅ＋４
（Ａ／ｃｍ²）程度になるゲート絶縁膜の膜厚（Ｔｏ
ｘ）は、ＣＮ＝８Ｅ１４のラインから外挿すると０．８
ｎｍとなる。また、ゲート酸化膜の膜厚上限を２．５ｎ
ｍとする理由は、膜厚が２．５ｎｍ以上になるとゲート
破壊耐圧（ゲート絶縁膜を破壊させるのに必要な電圧：
設計上は６Ｖ以下である必要がある）が高くなり、その
電圧を発生させるための昇圧回路の面積が非常に大きく
なってしまうという問題が発生するためである。

【００２１】さらに、ゲートリーク電流密度が１０Ａ／
ｃｍ²以下である理由は、ゲートキャパシタ破壊前後で
の電流差のみを考えた場合、前述したようにゲート破壊
前のゲートリーク電流密度は１０Ｅ＋４（Ａ／ｃｍ²）
以下であればよいが、本発明のアンチヒューズ素子を構
成するゲートキャパシタを、その他の周辺回路部やセル
部と同じプロセスで同時に作成しようとすると、周辺回
路部やセル部に使われているゲート酸化膜と同じものを
使用する必要がある。そこで、周辺回路部やセル部に使
われるゲート酸化膜のゲートリーク電流密度はパッケー
ジの仕様からくるリーク電流でほぼ決まり、現状ではそ
れは１０Ａ／ｃｍ²以下であると見積もられているから
である。

【００２２】次に、図７を参照して第２の実施例を説明
する。図７は、半導体基板に形成されたアンチヒューズ
素子の断面図である。この実施例ではアンチヒューズ素
子と配線との接続構造を説明する。半導体基板１には、
例えば、ｐ型シリコンを用いる。半導体基板１に、ＳＴ
Ｉなどの素子分離領域２を形成する。素子分離領域２に
区画されＮウエル４に囲まれた素子領域にはアンチヒュ
ーズ素子が形成されている。まず、Ｐ型ソース／ドレイ
ン領域３が素子領域の表面領域に形成されている。他の
素子領域にはＮ^＋高濃度不純物拡散領域６が形成されて
いる。ソース／ドレイン領域３の上にはシリコン酸化膜
などのゲート絶縁膜５が形成されており、この上にポリ
シリコンなどからなるゲート電極７が形成されている。
半導体基板１の表面はゲート絶縁膜及びゲート電極を含
めて、例えば、ＣＶＤなどにより形成されたシリコン酸
化膜からなる層間絶縁膜８が被覆されている。この層間
絶縁膜８の表面は、平坦化され、Ａｌ、Ｃｕもしくはそ
れぞれの合金などを材料とする第２の配線１０が形成さ
れている。第２の配線１０は、コンタクト配線９を介し
てソース／ドレイン領域３及び半導体基板１に電気的に
接続されている。第２の配線１０及び層間絶縁膜８は、
層間絶縁膜１１により被覆されている。この層間絶縁膜
１１の表面は、平坦化され、Ａｌ、Ｃｕもしくはそれぞ
れの合金などを材料とする第１の配線１３が形成されて
いる。第１の配線１３は、コンタクト配線１２を介して
ゲート電極７に電気的に接続されている。

【００２３】この実施例のアンチヒューズ素子は、ゲー
ト酸化膜厚が０．８〜２．５ｎｍの範囲にあり、ゲート
電極面積１０μｍ²以下であることを満たしている。ま
た、必要によりゲートリーク電流面密度をＶｇ＝Ｖｄｄ
印加時（Ｉｎｖｅｒｓｉｏｎ側）で１０Ａ／ｃｍ²以下
の条件を加えるようにする。第１の配線及び第２の配線
は、このアンチヒューズ素子のプログラミング時の破壊
により電気的に導通される。以上より、この実施例では
必要なスペースが少なくて済み、良好なプログラミング
特性及び高信頼性を有するアンチヒューズ素子を実現す
ることが出来る。

【００２４】次に、図８を参照して第３の実施例を説明
する。図８は、アンチヒューズ素子のアレイが形成され
た半導体基板の平面図である。シリコンなどの半導体基
板１４には、周辺部に入出力回路１７が形成され、他の
領域には第１及び第２の実施例で説明した本発明のアン
チヒューズ素子のアレイ１６が形成されている。また、
図示はしないが冗長回路その他の周辺回路を有するメモ
リセルアレイ１５が形成されている。第１の実施例では
論理回路を構成する半導体素子及びアンチヒューズ素子
のゲート絶縁膜の膜厚を同じにしている。このように構
成することにより、アンチヒューズ素子を形成する工程
を論理回路の形成工程と同じにすることができ、半導体
装置の製造工程を簡略化することができる。しかし、こ
の実施例では、メモリセルアレイ１５及びアンチヒュー
ズ素子アレイ１６の半導体素子を構成するゲート絶縁膜
の膜厚は等しくても、これらのゲート絶縁膜の膜厚と入
出力回路１７のゲート絶縁膜とは膜厚を異ならせるよう
にすることができる。勿論同じ膜厚にしても良い。

【００２５】この実施例のアンチヒューズ素子は、ゲー
ト酸化膜厚が０．８〜２．５ｎｍの範囲にあり、ゲート
電極面積１０μｍ²以下であることを満たしている。ま
た、必要によりゲートリーク電流面密度をＶｇ＝Ｖｄｄ
印加時（Ｉｎｖｅｒｓｉｏｎ側）で１０Ａ／ｃｍ²以下
の条件を加えるようにする。以上より、この実施例では
必要なスペースが少なくて済み、良好なプログラミング
特性及び高信頼性を有するアンチヒューズ素子を実現す
ることが出来る。また、必要に応じて半導体装置の製造
工程を簡略化することができる。以上、実施例ではウエ
ルに形成されたＰＭＯＳ型アンチヒューズ素子を説明し
たが、本発明では、ウエルを用いず基板に形成されたＰ
ＭＯＳ型アンチヒューズ素子でも良く、また、ウエルを
用いるかあるいは用いないＮＭＯＳ型アンチヒューズ素
子を用いることができる。

【００２６】

【発明の効果】本発明は、以上の構成により、必要なス
ペースが少なく、良好なプログラミング特性および高信
頼性を有するアンチヒューズ素子を提供することができ
る。また、半導体装置の製造工程の簡略化を可能にする
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するアンチヒュー
ズ素子の製造工程断面図。

【図２】本発明の第１の実施例を説明するアンチヒュー
ズ素子の製造工程断面図。

【図３】本発明の第１の実施例を説明するアンチヒュー
ズ素子の製造工程断面図。

【図４】本発明を説明する半導体基板の論理回路間に形
成された配線間に配置されたアンチヒューズ素子アレイ
を示す模式図。

【図５】本発明のプログラミングを説明するアンチヒュ
ーズ素子の模式図。

【図６】本発明のゲート絶縁膜の膜厚とゲート絶縁膜に
流れるゲートリーク電流の面密度との関係を示す特性
図。

【図７】本発明の第２の実施例を説明する半導体基板に
形成されたアンチヒューズ素子の断面図。

【図８】本発明の第３の実施例を説明するアンチヒュー
ズ素子のアレイが形成された半導体基板の平面図。

【符号の説明】

１、１４、１０１・・・半導体基板、２、１０２・
・・素子分離領域、３、１１３・・・ソース／ドレイン
領域、４・・・Ｎウエル、５、１０５・・・ゲート
絶縁膜、６・・・高濃度Ｎ^＋不純物拡散領域、７、
１０７・・・ゲート電極、８、１１・・・層間絶縁
膜、９、１２・・・コンタクト配線、１０、１１７
・・・第２の配線、１３、１１６・・・第１の配線、
１５・・・メモリセルアレイ、１６・・・アンチヒュ
ーズ素子アレイ、１７・・・入出力回路、１００・
・・アンチヒューズ素子、１０３・・・素子形成領
域、１０４・・・犠牲酸化膜、１０６・・・ポリシ
リコン膜、１０７・・・ゲート電極、１０７′・・
・後酸化膜、１０８・・・エクステンション領域、１
０９・・・第１のシリコン酸化膜、１１０・・・シリコ
ン窒化膜、１１１・・・第２のシリコン酸化膜、１
１２・・・ゲート３重側壁、１１４・・・金属シリ
サイド膜、１１８、１１９・・・論理回路。

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたソース領域と、前記ソース領域とは離隔して前記半導体基板に形成され
たドレイン領域と、前記ソース及びドレイン領域及びこれらの領域間の上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ゲート絶縁膜の膜厚が０．８〜２．５ｎｍであり、
且つ前記ゲート電極の面積が１０μｍ²以下であること
を特徴とするアンチヒューズ素子。
【請求項２】前記半導体基板上には第１の配線及び第
２の配線が形成されており、前記第１の配線は、前記ゲ
ート電極に電気的接続され、前記第２の配線は、前記ソ
ース及びドレイン領域に電気的接続されていることを特
徴とする請求項１に記載のアンチヒューズ素子。
【請求項３】前記ゲート絶縁膜は、Ｉｎｖｅｒｓｉｏ
ｎ側にＶdd印加時のリーク電流面密度が１０Ａ／ｃｍ²
以下であることを特徴とする請求項１又は請求項２に記
載のアンチヒューズ素子。
【請求項４】半導体基板と、前記半導体基板に形成さ
れた少なくとも２つの論理回路と、前記論理回路間を電気的に接続する複数の配線と、前記配線間に接続されたアンチヒューズ素子群とを備
え、前記アンチヒューズ素子群を構成するアンチヒューズ素
子には、請求項１又は請求項３に記載されたアンチヒュ
ーズ素子を用いることを特徴とする半導体装置。
【請求項５】半導体基板と、前記半導体基板に形成された少なくとも２つの論理回路
と、前記論理回路間を電気的に接続する第２の配線と、前記配線間に接続されたアンチヒューズ素子群とを備
え、前記アンチヒューズ素子群を構成するアンチヒューズ素
子には請求項２に記載されたアンチヒューズ素子を用い
ることを特徴とする半導体装置。
【請求項６】アンチヒューズ素子のゲート絶縁膜の膜
厚は、前記論理回路を構成する半導体素子のゲート絶縁
膜の膜厚と同じであることを特徴とする請求項４又は請
求項５に記載の半導体装置。
【請求項７】半導体基板と、前記半導体基板に形成された半導体メモリセルアレイ
と、前記半導体基板に形成され、前記半導体メモリセルアレ
イに配線を介して電気的に接続された入出力回路と、前記半導体基板に形成され、前記半導体メモリセルアレ
イに配線を介して接続されたアンチヒューズ素子群とを
備え、前記アンチヒューズ素子群を構成するアンチヒューズ素
子には請求項１乃至請求項３のいずれかに記載されたア
ンチヒューズ素子を用いることを特徴とする半導体装
置。
【請求項８】前記入出力回路を構成する半導体素子の
ゲート絶縁膜の膜厚は、前記アンチヒューズ素子群を構
成するアンチヒューズ素子のゲート絶縁膜の膜厚及び前
記半導体メモリセルを構成する半導体素子のゲート絶縁
膜の膜厚とは異なることを特徴とする請求項７に記載の
半導体装置。
【請求項９】アンチヒューズ素子のゲート絶縁膜の膜
厚は、前記論理回路を構成する半導体素子のゲート絶縁
膜の膜厚と同じであることを特徴とする請求項７に記載
の半導体装置。
【請求項１０】通常動作時には前記アンチヒューズ素
子のゲート電極をフローティング状態にし前記半導体基
板及び前記アンチヒューズ素子のソース及びドレイン領
域に第１の電圧を印加し、プログラム時には前記ゲート
電極を零電位にし前記半導体基板及び前記ソース及びド
レイン領域に前記第１の電圧より高い第２の電圧パルス
を印加して、前記アンチヒューズ素子のゲート絶縁膜を
破壊して前記ゲート電極と前記半導体基板及び前記ソー
ス及びドレイン領域とを導通させることにより請求項４
乃至請求項９のいずれかに記載された半導体装置をプロ
グラミングする半導体装置のプログラミング方法。