JP2003289111A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 寄生サイリスタにノイズ電流が印加されて生
じるラッチアップに対する耐性の高いＣＭＩＳデバイス
及びその製造方法を提供する。 【解決手段】 Ｎウェル１０２にはＰＭＩＳＦＥＴのソ
ース・ドレイン領域１０４ａ，１０４ｂと、ウェルコン
タクト領域１０５とが設けられ、Ｐウェル１０３にはＮ
ＭＩＳＦＥＴのソース・ドレイン領域１０６ａ，１０６
ｂと、ウェルコンタクト領域１０７とが設けられてい
る。各ソース領域１０４ａ，１０６ａには高抵抗体であ
るポリプラグ１１３が接続され、各ウェルコンタクト領
域１０５，１０７には低抵抗体であるタングステンプラ
グ１１９ｂが接続される。寄生バイポーラトランジスタ
のエミッタとなる各ソース領域に高抵抗のポリプラグが
接続されているので、寄生サイリスタ動作が抑制されラ
ッチアップ耐性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、ＣＭＩＳデバイス
として機能する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来より、共通の半導体基板内にＰＭＩ
ＳＦＥＴとＮＭＩＳＦＥＴとを設けてなるＣＭＩＳデバ
イス（相補型デバイス）において、ラッチアップという
現象が生じやすいことはよく知られており、このラッチ
アップを回避するために種々の工夫がなされている。

【０００３】図９は、一般的な従来のＣＭＩＳデバイス
の構造を示す断面図である。同図に示すように、従来の
ＣＭＩＳデバイスは、半導体基板１００１内のＮウェル
１００２に形成されたＰＭＩＳＦＥＴと、Ｐウェル１０
０３に形成されたＮＭＩＳＦＥＴとを備えている。そし
て、Ｎウェル１００２とＰウェル１００３とは、半導体
基板１００１の表面領域ではシャロートレンチ分離ＳＴ
Ｉによって互いに分離されているが、半導体基板１００
１内においては互いに隣接している。

【０００４】そして、Ｎウェル１００２内には、ＰＭＩ
ＳＦＥＴのソース・ドレイン領域１００４ａ，１００４
ｂと、ウェルコンタクト領域１０５とが形成され、Ｐウ
ェル１００３内には，ＮＭＩＳＦＥＴのソース・ドレイ
ン領域１００６ａ，１００６ｂと、ウェルコンタクト領
域１００７とが形成されている。また、半導体基板１０
０１の上方にはシリコン酸化膜などからなる層間絶縁膜
１００８と、層間絶縁膜１００８を貫通して各ソース・
ドレイン領域１００４，１００６や、各ウェルコンタク
ト領域１００５，１００７に到達するコンタクト１００
９が設けられている。なお、図９においては、ラッチア
ップをわかりやすく説明するために、各ソース・ドレイ
ン領域１００４，１００６に到達するコンタクトと、各
ウェルコンタクト領域１００５，１００７に到達するコ
ンタクトとが同じ断面内に設けられているように図示さ
れているが、通常は、ウェルコンタクト領域１００５，
１００７は、図９には示されてない断面に設けられてい
るので、両コンタクトが同じ断面内に存在することはな
い。

【０００５】図９に示すように、ＰＭＩＳＦＥＴのソー
ス領域１００４ａがエミッタで、Ｎウェル１００２がベ
ースで、半導体基板本体部１００１ａがコレクタとなる
寄生ＰＮＰトランジスタＴr1と、ＮＭＩＳＦＥＴのソー
ス領域１００６ａがエミッタ、Ｐウェル１００３がベー
スで、Ｎウェル１００２がコレクタとなる寄生ＮＰＮト
ランジスタＴr2とが存在している。また、Ｎウェル１０
０２のうち，寄生ＰＮＰトランジスタＴr1のベースとウ
ェルコンタクト領域（ＶＤＤ供給部）との間に介在する
領域が寄生抵抗素子Ｒ1 となり、Ｐウェル１００３のう
ち，ＮＰＮトランジスタのベースとウェルコンタクト領
域１００７（ＶＳＳ供給部）との間に介在する領域が寄
生抵抗素子Ｒ2 となる。その結果、寄生バイポーラトラ
ンジスタ及び寄生抵抗素子からなる寄生サイリスタが形
成される。

【０００６】図１０は、図９に示す寄生サイリスタの等
価回路図である。図９及び図１０を参照しながら、ＣＭ
ＩＳデバイスにおけるラッチアップの発生を説明する。
例えば、ウェルコンタクト領域１００５から電源電圧Ｖ
ＤＤよりも高電圧のノイズがＮウェル１００２に印加さ
れると、ノイズ電流Ｉ1 が流れ、これにより、寄生抵抗
素子Ｒ1 を介して寄生ＰＮＰトランジスタＴr1のベース
の電圧が降下する。この電圧降下によって、寄生ＰＮＰ
トランジスタＴr1がＯＮ状態になり、寄生ＰＮＰトラン
ジスタＴr1から寄生抵抗素子Ｒ2 を通ってウェルコンタ
クト領域１００７に電流Ｉ2 が流れる。その結果、Ｐウ
ェル１００３の寄生抵抗素子Ｒ2 により、寄生ＮＰＮト
ランジスタＴr2のベース電位が上昇し寄生ＮＰＮトラン
ジスタＴr2がＯＮ状態になって電流Ｉ3 が流れる。この
ように、寄生ＰＮＰトランジスタＴr1と寄生ＮＰＮトラ
ンジスタＴr2とがともに動作状態となると、寄生サイリ
スタがＯＮ状態となる現象，つまりラッチアップが発生
する。

【０００７】また、ウェルコンタクト領域１００７から
接地電圧ＶＳＳより低いノイズがＰウェル１００３に印
加されると、図示しないが、ノイズ電流が流れることに
より、寄生ＮＰＮトランジスタＴr2、寄生ＰＮＰトラン
ジスタＴr1の順にＯＮ状態となって、寄生サイリスタが
ＯＮになる現象，つまりラッチアップが発生する。

【０００８】以上のように、一度ラッチアップが発生し
てしまうと、熱暴走により、ＣＭＯＳデバイス中の各ト
ランジスタが破壊されるという不具合が発生する。

【０００９】最近のラッチアップ防止のための技術とし
て、例えば、特開２００１−２１０７９３号公報に開示
されているように、ＭＩＳＦＥＴのソース側のコンタク
ト（プラグ）数をドレイン側のコンタクト数より少なく
する方法や、特開２００１−８５６３１号公報に開示さ
れているように、ソース領域へのコンタクトとゲートと
の間の距離を、ドレイン領域へのコンタクトとゲートと
の間の距離よりも長くすることによりソース側の拡散層
抵抗を高くする方法などがある。

【００１０】すなわち、いずれの方法によっても、図９
に示す寄生ＰＮＰトランジスタＴr1のエミッタとなるＰ
ＭＩＳＦＥＴのソース領域１００４ａ側の寄生抵抗が高
くなるので、図１０に示す回路における寄生ＰＮＰトラ
ンジスタＴr1のエミッタの電位がベースの電位よりも高
くならないように制御され、寄生ＰＮＰトランジスタＴ
r1のＯＮ状態への移行が抑制される。また、図９に示す
寄生ＮＰＮトランジスタＴr2のエミッタとなるＮＭＩＳ
ＦＥＴのソース領域１００６ａ側の寄生抵抗が高くなる
ので、図１０に示す回路における寄生ＮＰＮトランジス
タＴr2のエミッタの電位がベースの電位よりも低くなら
ないように制御され、寄生ＮＰＮトランジスタＴr2のＯ
Ｎ状態への移行が抑制される。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来のラッチアップ防止のための技術には、以下のような
不具合があった。

【００１２】特開２００１−２１０７９３号公報に開示
されているＭＩＳＦＥＴのソースとドレインのコンタク
ト数を変える方法では、１つのＭＩＳＦＥＴのドレイン
側のコンタクトを少なくとも２個設ける必要がある。と
ころが、最近の半導体装置では、高集積化への要求か
ら、１つのコンタクトのみでソースやドレイン電極を引
き出すレイアウトがしばしば必要となってきているた
め、上記公報の方法を採用した場合には高集積化を阻害
することになる。

【００１３】また、特開２００１−８５６３１号公報に
開示されているドレインへのコンタクトとゲートとの間
の距離を長くする方法を採用した場合も、半導体装置の
面積の縮小，高集積化の要請に反する。また、近年、ソ
ース領域やドレイン領域上にはシリサイド層が設けられ
ることが多いが、その場合には、コンタクト抵抗や、拡
散層抵抗が小さくなるので、寄生サイリスタがＯＮ状態
になるのを抑制する機能が小さくなる。

【００１４】本発明の目的は、トランジスタの微細化へ
の妨げとならず、かつ、プロセスコストの増大を抑制し
つつ、ラッチアップの発生を抑制しうる半導体装置及び
その製造方法を提供することにある。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
共通の基板に設けられ、各々ソース領域，ドレイン領域
及びウェル領域を有するＰＭＩＳＦＥＴ及びＮＭＩＳＦ
ＥＴと、上記ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのうち
一方のＭＩＳＦＥＴのウェル領域に電圧を供給するため
の電圧供給部と上記一方のＭＩＳＦＥＴのウェル領域と
の間に設けられた第１の導体部材と、上記第１の導体部
材よりも電気的抵抗が高い導電性材料により構成され、
上記一方のＭＩＳＦＥＴのソース領域に電圧を供給する
ための電圧供給部と上記一方のＭＩＳＦＥＴのソース領
域との間に設けられた第２の導体部材とを備えている。

【００１６】これにより、寄生バイポーラトランジスタ
のベースと電圧供給部との間に第１の導体部材が介在
し、寄生バイポーラトランジスタのエミッタと電圧供給
部との間に第１の導体部材よりも抵抗が高い第２の導体
部材が設けられた構造となる。よって、電圧供給部から
ノイズが入力されたときでも、高抵抗体である第２の導
体部材の存在により、寄生バイポーラトランジスタのエ
ミッタの電位が寄生バイポーラトランジスタがＯＮにな
る電圧に変化しないように制御され、寄生サイリスタの
ＯＮ状態への移行が抑制される。よって、ＣＭＩＳデバ
イスである半導体装置のラッチアップを抑制することが
できる。

【００１７】上記第１の導体部材は、実質的に金属材料
のみにより構成され、上記第２の導体材料は、少なくと
も一部が半導体により構成されていることにより、簡素
な構造で上述の作用効果が得られる。

【００１８】上記他方のＭＩＳＦＥＴのウェル領域に電
圧を供給するための電圧供給部と上記他方のＭＩＳＦＥ
Ｔのウェル領域との間に設けられた第３の導体部材と、
上記第３の導体部材よりも電気的抵抗が高い導電性材料
により構成され、上記他方のＭＩＳＦＥＴのソース領域
に電圧を供給するための電圧供給部と上記他方のＭＩＳ
ＦＥＴのソース領域との間に設けられた第４の導体部材
とをさらに備えていることにより、高電圧又は低電圧の
いずれのノイズに対しても、高いラッチアップ耐性を発
揮することができる。

【００１９】上記第３の導体部材は、実質的に金属材料
のみにより構成され、上記第４の導体材料は、少なくと
も一部が半導体により構成されていることにより、簡素
な構造で上述の作用効果が得られる。

【００２０】上記基板及び上記各ＭＩＳＦＥＴを覆う層
間絶縁膜をさらに備え、上記第１及び第３の導体部材
は、上記層間絶縁膜を貫通して上記各ＭＩＳＦＥＴのウ
ェル領域にそれぞれ接続される金属プラグであり、上記
第２及び第４の導体部材は、上記層間絶縁膜を貫通して
上記各ＭＩＳＦＥＴのソース領域にそれぞれ接続される
半導体からなる半導体プラグであることにより、金属材
料と半導体材料との電気抵抗値の相違を利用して、上述
の作用効果を発揮することができる。

【００２１】上記基板及び上記各ＭＩＳＦＥＴを覆う層
間絶縁膜と、上記層間絶縁膜の上に形成された上側層間
絶縁膜とをさらに備え、上記第１及び第３の導体部材
は、上記層間絶縁膜を貫通して上記各ＭＩＳＦＥＴのウ
ェル領域にそれぞれ接続される下部金属プラグと、上記
上側層間絶縁膜を貫通して上記下部金属プラグにそれぞ
れ接続される上部金属プラグとによって構成され、上記
第２及び第４の導体部材は、上記層間絶縁膜を貫通して
上記ソース領域にそれぞれ接続される下部金属プラグ
と、上記層間絶縁膜の上に設けられ上記下部金属プラグ
にそれぞれ接続される半導体からなる半導体パッドと、
上記上側層間絶縁膜を貫通して上記パッドにそれぞれ接
続される上部金属プラグとによって構成されていること
によっても、金属材料と半導体との電気抵抗値の相違を
利用して、上述の作用効果を発揮することができる。

【００２２】上記一方のＭＩＳＦＥＴ及び他方のＭＩＳ
ＦＥＴは、ＳＲＡＭのメモリセル中の１対のＰＭＩＳＦ
ＥＴ及びＮＭＩＳＦＥＴであることにより、特に、微細
化が要求されるＳＲＡＭのメモリセル中のインバータを
構成するＣＭＩＳデバイスのラッチアップ耐性を高める
ことができる。

【００２３】上記基板に設けられ、ソース領域及びドレ
イン領域を有するメモリセルトランジスタと、上記基板
及び上記各ＭＩＳＦＥＴ及びメモリセルトランジスタを
覆う層間絶縁膜と、上記層間絶縁膜の上に設けられ、下
部容量電極，容量絶縁膜及び上部容量電極を有するメモ
リセルキャパシタと、上記層間絶縁膜を貫通して上記メ
モリセルキャパシタの上記下部容量電極と上記メモリセ
ルトランジスタの上記ソース領域とを接続する，半導体
からなる半導体プラグと、上記層間絶縁膜及び上記メモ
リセルキャパシタを覆う上側層間絶縁膜とをさらに備
え、上記第２の導体部材は、上記層間絶縁膜を貫通して
上記ソース領域に接続される半導体からなる半導体プラ
グと、上記上側層間絶縁膜を貫通して上記半導体プラグ
に接続される金属プラグとによって構成され、上記第１
の導体部材は、上記上側層間絶縁膜及び上記層間絶縁膜
を貫通して上記ウェル領域に接続される金属プラグによ
って構成されていることにより、ＤＲＡＭとＣＭＩＳデ
バイスとを混載した半導体装置において、半導体によっ
て構成される半導体プラグを共に有しつつ、金属材料と
半導体との電気抵抗値の相違を利用して、上述の作用効
果を発揮することができる。

【００２４】上記基板に設けられ、ソース領域及びドレ
イン領域を有するメモリセルトランジスタと、上記基板
及び上記各ＭＩＳＦＥＴ及びメモリセルトランジスタを
覆う層間絶縁膜と、上記層間絶縁膜の上に設けられ、下
部容量電極と容量絶縁膜と半導体からなる上部容量電極
とを有するメモリセルキャパシタと、上記層間絶縁膜及
び上記メモリセルキャパシタを覆う上側層間絶縁膜とを
さらに備え、上記第２の導体部材は、上記層間絶縁膜を
貫通して上記ソース領域に接続される金属プラグと、上
記層間絶縁膜の上に設けられ半導体からなる半導体パッ
ドと、上記上側層間絶縁膜を貫通して上記半導体パッド
に接続される金属プラグとによって構成され、上記第１
の導体部材は、上記層間絶縁膜を貫通して上記ウェル領
域に接続される下部金属プラグと、上記上側層間絶縁膜
を貫通して上記下部金属プラグに接続される上部金属プ
ラグによって構成されていることにより、ＤＲＡＭとＣ
ＭＩＳデバイスとを混載した半導体装置において、半導
体によって構成される上部容量電極と半導体パッドを有
しつつ、金属材料と半導体との電気抵抗値の相違を利用
して、上述の作用効果を発揮することができる。

【００２５】上記基板に設けられ、ソース領域及びドレ
イン領域を有するメモリセルトランジスタと、上記基板
及び上記各ＭＩＳＦＥＴ及びメモリセルトランジスタを
覆う層間絶縁膜と、上記層間絶縁膜の上に設けられ、半
導体からなる下部容量電極と容量絶縁膜と上部容量電極
とを有するメモリセルキャパシタと、上記層間絶縁膜及
び上記メモリセルキャパシタを覆う上側層間絶縁膜とを
さらに備え、上記第２の導体部材は、上記層間絶縁膜を
貫通して上記ソース領域に接続される金属プラグと、上
記層間絶縁膜の上に設けられ半導体からなる半導体パッ
ドと、上記上側層間絶縁膜を貫通して上記半導体パッド
に接続される金属プラグとによって構成され、上記第１
の導体部材は、上記層間絶縁膜を貫通して上記ウェル領
域に接続される下部金属プラグと、上記上側層間絶縁膜
を貫通して上記下部金属プラグに接続される上部金属プ
ラグによって構成されていることにより、ＤＲＡＭとＣ
ＭＩＳデバイスとを混載した半導体装置において、半導
体によって構成される下部容量電極と半導体パッドを有
しつつ、金属材料と半導体との電気抵抗値の相違を利用
して、上述の作用効果を発揮することができる。

【００２６】本発明の第１の半導体装置の製造方法は、
各々ソース領域，ドレイン領域，ウェル領域及びゲート
電極を有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴが設け
られている基板を覆う層間絶縁膜を形成する工程（ａ）
と、上記層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及
びＮＭＩＳＦＥＴの各ソース領域に到達するホールを形
成する工程（ｂ）と、上記工程（ｂ）で形成されたホー
ルを半導体で埋めて半導体プラグを形成する工程（ｃ）
と、上記工程（ｃ）の後、又は上記工程（ｂ）の前に、
上記層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及びＮ
ＭＩＳＦＥＴの各ウェル領域に到達するホールを形成す
る工程（ｄ）と、上記工程（ｄ）で形成されたホールを
金属材料で埋めて金属プラグを形成する工程（ｅ）と含
んでいる。

【００２７】この方法により、簡素な工程で、寄生バイ
ポーラトランジスタのベースと電圧供給部との間に低抵
抗の金属プラグが介在し、寄生バイポーラトランジスタ
のエミッタと電圧供給部との間に高抵抗の半導体プラグ
が介在する構造を形成することができる。よって、ラッ
チアップ耐性の高いＣＭＩＳデバイスとして機能する半
導体装置を容易に形成することができる。

【００２８】上記工程（ａ）では、上記ＰＭＩＳＦＥＴ
及びＮＭＩＳＦＥＴに加えて、ソース領域，ドレイン領
域及びゲート電極を有するメモリセルトランジスタが設
けられている基板を覆うように上記層間絶縁膜を形成
し、上記工程（ｂ）では、上記層間絶縁膜を貫通して、
上記メモリセルトランジスタの各ソース領域に到達する
ホールを形成し、上記工程（ｅ）の後に、上記層間絶縁
膜の上に、下部容量電極，容量絶縁膜及び上部容量電極
を有するメモリセルキャパシタを形成する工程（ｆ）
と、上記層間絶縁膜，メモリセルキャパシタ，金属プラ
グ及び半導体プラグを覆う上側層間絶縁膜を形成する工
程（ｇ）と、上記上側層間絶縁膜を貫通して、上記金属
プラグ及び半導体プラグにそれぞれ到達するホールを形
成する工程（ｈ）と、上記工程（ｈ）で形成されたホー
ルを埋める金属プラグを形成する工程（ｉ）とをさらに
含むことにより、ＤＲＡＭとＣＭＩＳデバイスとを混載
した半導体装置において、半導体によって構成される半
導体プラグを共に有しつつ、金属材料と半導体との電気
抵抗値の相違を利用して、ＤＲＡＭとラッチアップ耐性
の高いＣＭＩＳデバイスとを混載した半導体装置を容易
に形成することができる。

【００２９】本発明の第２の半導体装置の製造方法は、
各々ソース領域，ドレイン領域，ウェル領域及びゲート
電極を有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴが設け
られている基板を覆う層間絶縁膜を形成する工程（ａ）
と、上記層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及
びＮＭＩＳＦＥＴの各ソース領域及び各ウェル領域にそ
れぞれ到達するホールを形成する工程（ｂ）と、上記工
程（ｂ）で形成されたホールを金属材料で埋めて金属プ
ラグを形成する工程（ｃ）と、上記工程（ｃ）の後、上
記層間絶縁膜の上に、上記各ＭＩＳＦＥＴの各ソース領
域につながる金属プラグに接続される，半導体からなる
半導体パッドを形成する工程（ｄ）と、上記層間絶縁
膜，金属プラグ及び半導体パッドを覆う上側層間絶縁膜
を形成する工程（ｅ）と、上記上側層間絶縁膜を貫通し
て上記金属プラグ及び上記半導体パッドにそれぞれ到達
するホールを形成する工程（ｆ）と、上記工程（ｆ）で
形成されたホールを埋める金属プラグを形成する工程
（ｇ）とを含んでいる。

【００３０】この方法により、簡素な工程で、寄生バイ
ポーラトランジスタのベースと電圧供給部との間に低抵
抗の金属プラグのみが介在し、寄生バイポーラトランジ
スタのエミッタと電圧供給部との間に金属プラグ及び高
抵抗の半導体パッドが介在する構造を形成することがで
きる。よって、ラッチアップ耐性の高いＣＭＩＳデバイ
スとして機能する半導体装置を容易に形成することがで
きる。

【００３１】上記工程（ａ）では、上記ＰＭＩＳＦＥＴ
及びＮＭＩＳＦＥＴに加えて、ソース領域，ドレイン領
域及びゲート電極を有するメモリセルトランジスタが設
けられている基板を覆うように上記層間絶縁膜を形成
し、上記工程（ｂ）では、上記層間絶縁膜を貫通して上
記メモリセルトランジスタのソース領域とにそれぞれ到
達するホールを形成し、上記工程（ｄ）の前に、上記層
間絶縁膜の上に、メモリセルキャパシタの下部容量電極
及び容量絶縁膜を形成する工程をさらに備え、上記工程
（ｄ）では、上記層間絶縁膜，金属プラグ及び容量絶縁
膜の上に半導体膜を堆積した後、該半導体膜をパターニ
ングして、メモリセルキャパシタの上部容量電極と、上
記半導体パッドとを形成し、上記工程（ｅ）では、上記
メモリセルキャパシタを覆うように、上記上側層間絶縁
膜を形成することにより、ＤＲＡＭとＣＭＩＳデバイス
とを混載した半導体装置において、半導体によって構成
される上部容量電極と半導体パッドとをそれぞれ有しつ
つ、工程数の増加を招くことなく、金属材料と半導体と
の電気抵抗値の相違を利用して、ＤＲＡＭとラッチアッ
プ耐性の高いＣＭＩＳデバイスとを混載した半導体装置
を容易に形成することができる。

【００３２】上記工程（ａ）では、上記ＰＭＩＳＦＥＴ
及びＮＭＩＳＦＥＴに加えて、ソース領域，ドレイン領
域及びゲート電極を有するメモリセルトランジスタが設
けられている基板を覆うように上記層間絶縁膜を形成
し、上記工程（ｂ）では、上記層間絶縁膜を貫通して上
記メモリセルトランジスタのソース領域とにそれぞれ到
達するホールを形成し、上記工程（ｄ）は、上記工程
（ｃ）の後で、上記層間絶縁膜及び金属プラグを覆うセ
ル形成用絶縁膜を堆積する工程と、上記セル形成用絶縁
膜に、上記メモリセルトランジスタのソース領域につな
がる金属プラグの上方を開口してなるセル形成用凹部
と、上記各ＭＩＳＦＥＴの各ソース領域につながる金属
プラグの上方を開口してなるホールとを形成する工程
と、上記工程で形成されたホール内を埋めるとともに、
上記セル形成用凹部の壁面と上記セル形成用絶縁膜の上
とに半導体膜を堆積した後、該半導体膜をパターニング
して、上記メモリセルキャパシタの下部容量電極と、上
記半導体パッドとを形成する工程とによって構成され、
上記セル形成用絶縁膜を除去した後、上記メモリセルキ
ャパシタの容量絶縁膜及び上部容量電極を形成する工程
をさらに含み、上記工程（ｅ）では、上記メモリセルキ
ャパシタを覆うように、上記上側層間絶縁膜を形成する
ことにより、ＤＲＡＭとＣＭＩＳデバイスとを混載した
半導体装置において、半導体によって構成される下部容
量電極と半導体パッドとをそれぞれ有しつつ、工程数の
増加を招くことなく、金属材料と半導体との電気抵抗値
の相違を利用して、ＤＲＡＭとラッチアップ耐性の高い
ＣＭＩＳデバイスとを混載した半導体装置を容易に形成
することができる。

【００３３】

【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｅ）は、本発明の第１の実施形態における半導体装置
の製造工程を示す断面図である。

【００３４】図１（ａ）に示す工程で、Ｐ型の半導体基
板１０１の半導体基板本体部１０１ａの上方に、Ｎウェ
ル１０２とＰウェル１０３と素子分離１０４とを形成す
る。Ｎウェル１０２とＰウェル１０３とは、半導体基板
１０１の表面領域ではシャロートレンチ分離ＳＴＩによ
って互いに分離されているが、半導体基板１０１内にお
いては互いに隣接している。

【００３５】次に、Ｎウェル１０２及びＰウェル１０３
の上に、ゲート絶縁膜，ゲート電極及びサイドウォール
を形成する。また、Ｎウェル１０２内には、ＰＭＩＳＦ
ＥＴのソース領域１０４ａ及びドレイン領域１０４ｂ
と、ウェルコンタクト領域１０５とを形成し、Ｐウェル
１０３内には，ＮＭＩＳＦＥＴのソース領域１０６ａ及
びドレイン領域１０６ｂと、ウェルコンタクト領域１０
７とを形成する。ただし、各ソース・ドレイン領域１０
４ａ，１０４ｂ，１０６ａ，１０６ｂは、高濃度ソース
・ドレイン領域とその内側のエクステンション領域とに
よって構成されている。そして、エクステンション領域
はゲート電極などをマスクとするイオン注入により、高
濃度ソース・ドレイン領域はゲート電極及びサイドウォ
ールなどをマスクとするイオン注入により、それぞれ形
成される。各高濃度ソース・ドレイン領域の上部は、公
知のシリサイド形成技術を利用して形成されたコバルト
シリサイド膜ＳＣＦである。

【００３６】次に、基板上に、シリコン酸化膜などから
なる層間絶縁膜１０８を堆積した後、層間絶縁膜１０８
の平坦化を行なう。その後、層間絶縁膜１０８を貫通し
て各ＭＩＳＦＥＴの各ソース領域１０４ａ，１０６ａの
上部の各コバルトシリサイド膜ＳＣＦに到達するコンタ
クトホール１１０を形成する。

【００３７】次に、図１（ｂ）に示す工程で、コンタク
トホール１１０内及び層間絶縁膜１０８上に、電気的抵
抗が高い導体膜であるポリシリコン膜１１２を堆積す
る。

【００３８】次に、図１（ｃ）に示す工程で、ドライエ
ッチングによるエッチバックあるいはＣＭＰを行なうこ
とにより、ポリシリコン膜１１２のうち層間絶縁膜１０
８上に位置する部分を除去して、コンタクトホール１１
０内にポリシリコンを埋め込んで、ソース領域１０４
ａ，１０６ａの上部のコバルトシリサイド膜ＳＣＦに接
触するポリプラグ１１３（高抵抗体）を形成する。

【００３９】次に、図１（ｄ）に示す工程で、層間絶縁
膜１０８を貫通して、各ウェルコンタクト領域１０５，
１０７及び各ドレイン領域１０４ｂ，１０６ｂの上部の
各コバルトシリサイド膜ＳＣＦに到達するコンタクトホ
ール１１１を形成する。そして、コンタクトホール１１
１内及び層間絶縁膜１０８上に、電気的抵抗が低い導体
膜であるタングステン膜１１４を堆積する。

【００４０】次に、図１（ｅ）に示す工程で、ドライエ
ッチングによるエッチバックあるいはＣＭＰを行なうこ
とにより、タングステン膜１１４のうち層間絶縁膜１０
８又はポリプラグ１１３の上に位置する部分を除去し
て、コンタクトホール１１１内にタングステンを埋め込
む。その結果、各ドレイン領域１０４ｂ，１０６ｂの上
部の各コバルトシリサイド膜ＳＣＦに接触するタングス
テンプラグ１１９ａ（低抵抗体）と、各ウェルコンタク
ト領域１０５，１０７の上部の各コバルトシリサイド膜
ＳＣＦに接触するタングステンプラグ１１９ｂ（低抵抗
体）とが形成される。

【００４１】以上により、ＰＭＩＳＦＥＴおよびＮＭＩ
ＳＦＥＴの各ソース領域１０４ａ，１０６ａには高抵抗
体であるポリプラグ１１３が接続され、各ドレイン領域
１０４ｂ，１０６ｂには低抵抗体であるタングステンプ
ラグ１１９ａが接続され、各ウェルコンタクト領域１０
５，１０７には低抵抗体であるタングステンプラグ１１
９ｂが接続される。すなわち、電源電圧ＶＤＤ又は接地
電圧ＶＳＳを供給する電圧供給部と、ＰＭＩＳＦＥＴ，
ＮＭＩＳＦＥＴの各ソース領域１０４ａ，１０６ａとの
間に、それぞれ高抵抗体であるポリプラグ１１３が介在
する一方、電源電圧ＶＤＤ又は接地電圧ＶＳＳを供給す
る電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩＳＦＥＴの各
ウェルコンタクト領域１０５，１０７との間に、それぞ
れ低抵抗体であるタングステンプラグ１１９ｂが介在し
ている。

【００４２】つまり、本実施形態の半導体装置による
と、図１０に示す寄生サイリスタの等価回路において、
寄生ＰＮＰトランジスタＴr1のエミッタと電源電圧ＶＤ
Ｄを供給する端子との間には、図１０に示す抵抗素子Ｒ
1 （タングステンプラグ１１９ｂ）よりも電気的抵抗が
高い高抵抗体（ポリプラグ１１３）が介在しており、寄
生ＰＮＰトランジスタＴr2のエミッタと接地電圧ＶＳＳ
を供給する端子との間には、図１０に示す抵抗素子Ｒ2
（タングステンプラグ１１９ｂ）よりも電気的抵抗が高
い高抵抗体（ポリプラグ１１３）が介在していることに
なる。

【００４３】したがって、本実施形態の半導体装置によ
ると、図１０に示す寄生サイリスタにおいて、電源電圧
ＶＤＤよりも高電圧のノイズが入力されたとき、高抵抗
体であるポリプラグ１１３の存在により、寄生ＰＮＰト
ランジスタＴr1のエミッタの電位がベースの電位よりも
高くならないように制御され、寄生ＰＮＰトランジスタ
Ｔr1のＯＮ状態への移行が抑制される。同様に、図１０
に示す寄生サイリスタにおいて、接地電圧よりも低電圧
のノイズが入力されたときにも、寄生ＮＰＮトランジス
タＴr2のエミッタの電位がベースの電位よりも低くなら
ないように制御され、寄生ＮＰＮトランジスタＴr2のＯ
Ｎ状態への移行が抑制される。よって、寄生サイリスタ
のＯＮ状態への移行による，ＣＭＩＳデバイスのラッチ
アップを抑制することができる。

【００４４】しかも、本実施形態の半導体装置による
と、ポリプラグ１１３，タングステンプラグ１１９ａ，
１１９ｂの抵抗値の相違のみで寄生サイリスタのＯＮ状
態への移行を阻止することができるので、１つの拡散層
に１つのコンタクト部材（プラグ）のみを設ける場合で
もその効果を発揮することができる。また、本実施形態
のように、ソース領域１０４ａ，１０６ａ及びウェルコ
ンタクト領域１０５，１０７にコバルトシリサイド膜Ｓ
ＣＦが設けられている場合でも、ポリプラグ１１３とタ
ングステンプラグ１１９ａ，１１９ｂとの抵抗値の差は
大きく確保されるので、ＣＭＩＳデバイスにおけるラッ
チアップの発生を効果的に抑制することができる。

【００４５】また、ＤＲＡＭ混載を想定したシステムＬ
ＳＩのプロセスでは、ＤＲＡＭメモリセル形成工程にお
いてメモリセルのソースコンタクトをポリプラグ１１３
と共通の工程で形成することができるため、工程数の増
加を伴わずにポリプラグ１１３を形成することができ
る。

【００４６】特に、ＳＲＡＭのメモリセルを構成するＣ
ＭＩＳデバイスは、メモリ面積を縮小するために微細化
が要求されるので、ラッチアップが生じやすい。そこ
で、本実施形態のＣＭＩＳデバイスをＳＲＡＭのメモリ
セルを構成するＣＭＩＳデバイスに適用することで著効
を発揮することができる。なお、その場合、それほど微
細化が要請されないロジック回路を構成するＣＭＩＳデ
バイスにおいては、本実施形態の構造を採用しない構成
としてもよい。

【００４７】（第２の実施形態）図２（ａ）〜図３
（ｃ）は、本発明の第２の実施形態における半導体装置
の製造工程を示す断面図である。本実施形態において
は、ＤＲＡＭとＣＭＩＳデバイスとを混載した半導体装
置の製造工程及び構造について説明する。

【００４８】図２（ａ）に示す工程で、Ｐ型の半導体基
板１０１に、Ｎウェル１０２とＰウェル１０３と素子分
離１０４とを形成する。このとき、ＣＭＩＳ領域Ｒcmis
において、半導体基板本体部１０１ａの上方において、
Ｎウェル１０２とＰウェル１０３とは、半導体基板１０
１の表面領域ではシャロートレンチ分離ＳＴＩによって
互いに分離されているが、半導体基板１０１内において
は互いに隣接している。メモリ領域Ｒmemoにおいては、
ウェルは形成されておらず、Ｐ型の半導体基板１０１が
ウェルとして機能する。

【００４９】次に、メモリ領域Ｒmemoの半導体基板１０
１，Ｎウェル１０２及びＰウェル１０３の上に、ゲート
絶縁膜，ゲート電極及びサイドウォールを形成する。ま
た、ＣＭＩＳ領域Ｒcmisにおいて、Ｎウェル１０２内に
は、ＰＭＩＳＦＥＴのソース領域１０４ａ及びドレイン
領域１０４ｂと、ウェルコンタクト領域１０５とを形成
し、Ｐウェル１０３内には，ＮＭＩＳＦＥＴのソース領
域１０６ａ及びドレイン領域１０６ｂと、ウェルコンタ
クト領域１０７とを形成する。一方、メモリ領域Ｒmemo
において、半導体基板１０１内には、メモリセルトラン
ジスタＴmcのＮ型のソース領域１５１ａとドレイン領域
１５１ｂとを形成する。

【００５０】そして、ＣＭＩＳ領域Ｒcmisにおいては、
各ソース・ドレイン領域１０４ａ，１０４ｂ，１０６
ａ，１０６ｂは、高濃度ソース・ドレイン領域とその内
側のエクステンション領域とによって構成されている。
そして、エクステンション領域はゲート電極などをマス
クとするイオン注入により、高濃度ソース・ドレイン領
域はゲート電極及びサイドウォールなどをマスクとする
イオン注入により、それぞれ形成される。各高濃度ソー
ス・ドレイン領域の上部は、公知のシリサイド形成技術
を利用して形成されたコバルトシリサイド膜ＳＣＦであ
る。

【００５１】一方、メモリ領域Ｒmemoにおいては、エク
ステンション領域やコバルトシリサイド膜は形成されて
いない。

【００５２】次に、基板上に、シリコン酸化膜などから
なる層間絶縁膜１０８を堆積した後、層間絶縁膜１０８
の平坦化を行なう。その後、層間絶縁膜１０８を貫通し
て各ＭＩＳＦＥＴの各ソース領域１０４ａ，１０６ａの
上部の各コバルトシリサイド膜ＳＣＦに到達するコンタ
クトホール１１０を形成する。

【００５３】次に、図２（ｂ）に示す工程で、コンタク
トホール１１０内及び層間絶縁膜１０８上に、電気的抵
抗が高い導体膜であるポリシリコン膜１１２を堆積す
る。

【００５４】次に、図２（ｃ）に示す工程で、ドライエ
ッチングによるエッチバックあるいはＣＭＰを行なうこ
とにより、ポリシリコン膜１１２のうち層間絶縁膜１０
８上に位置する部分を除去して、コンタクトホール１１
０内にポリシリコンを埋め込む。その結果、ＣＭＩＳ領
域Ｒcmisにおいては、各ＭＩＳＦＥＴの各ソース領域１
０４ａ，１０６ａに接触するポリプラグ１３１ａ（高抵
抗体）が形成される。また、メモリ領域Ｒmemoにおいて
は、メモリセルトランジスタＴmcのソース領域１５１ａ
に接触するポリプラグ１３１ｂ（高抵抗体）が形成され
る。

【００５５】次に、図３（ａ）に示す工程で、公知の方
法により、層間絶縁膜１０８の上にメモリセルキャパシ
タＣmcを形成する。メモリセルキャパシタＣmcは、円筒
型の下部容量電極１５２（ストレージノード）と、下部
容量電極１５２に対向する上部容量電極１５３（セルプ
レート）と、下部容量電極１５２と上部容量電極１５３
との間に介在する容量絶縁膜１５４とによって構成され
ている。

【００５６】次に、層間絶縁膜１０８及びメモリセルキ
ャパシタＣmcを覆う上側層間絶縁膜１２０を形成した
後、上側層間絶縁膜１２０の平坦化処理を行なう。その
後、上側層間絶縁膜１２０及び層間絶縁膜１０８を貫通
して、各ウェルコンタクト領域１０５，１０７及び各ド
レイン領域１０４ｂ，１０６ｂ，１５１ｂの上部の各コ
バルトシリサイド膜ＳＣＦに到達するコンタクトホール
１２１ａと、上側層間絶縁膜１２０を貫通してポリプラ
グ１３１ａに到達するコンタクトホール１２１ｂとを形
成する。

【００５７】次に、図３（ｂ）に示す工程で、各コンタ
クトホール１２１ａ，１２１ｂ内及び上側層間絶縁膜１
２０上に、電気的抵抗が低い導体膜であるタングステン
膜１２４を堆積する。

【００５８】次に、図３（ｃ）に示す工程で、ドライエ
ッチングによるエッチバックあるいはＣＭＰを行なうこ
とにより、タングステン膜１２４のうち上側層間絶縁膜
１２０の上に位置する部分を除去して、各コンタクトホ
ール１２１ａ，１２１ｂ内にタングステンを埋め込む。
その結果、ＣＭＩＳ領域Ｒcmisにおいては、各ＭＩＳＦ
ＥＴの各ドレイン領域１０４ｂ，１０６ｂの上部の各コ
バルトシリサイド膜ＳＣＦに接触するタングステンプラ
グ１３２ａ（低抵抗体）と、各ウェルコンタクト領域１
０５，１０７の上部の各コバルトシリサイド膜ＳＣＦに
接触するタングステンプラグ１３２ｂ（低抵抗体）と、
ポリプラグ１３１ａに接触するタングステンプラグ１３
２ｃとが形成される。また、メモリ領域Ｒmemoにおいて
は、メモリセルトランジスタＴmcのドレイン領域１５１
ｂに接触するタングステンプラグ１３２ｄが形成され
る。

【００５９】以上により、ＣＭＩＳ領域Ｒcmisにおい
て、ＰＭＩＳＦＥＴおよびＮＭＩＳＦＥＴの各ソース領
域１０４ａ，１０６ａにはポリプラグ１１３ａとタング
ステンプラグ１３２ｃとを直列に配置してなるポリメタ
ルプラグ１３５（高抵抗体）が接続され、各ドレイン領
域１０４ｂ，１０６ｂには低抵抗体であるタングステン
プラグ１３２ａが接続され、各ウェルコンタクト領域１
０５，１０７には低抵抗体であるタングステンプラグ１
３２ｂが接続される。また、メモリ領域Ｒmemoにおい
て、ソース領域１５１ａには、メモリセルキャパシタＣ
mcの下部容量電極１５２につながる高抵抗体であるポリ
プラグ１３１ｂが接続され、ドレイン領域１５１ｂに
は、低抵抗体であるタングステンプラグ１３２ｄが接続
される。

【００６０】すなわち、電源電圧ＶＤＤ又は接地電圧Ｖ
ＳＳを供給する電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩ
ＳＦＥＴの各ソース領域１０４ａ，１０６ａとの間に、
それぞれ高抵抗体であるポリメタルプラグ１３５が介在
する一方、電源電圧ＶＤＤ又は接地電圧ＶＳＳを供給す
る電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩＳＦＥＴの各
ウェルコンタクト領域１０５，１０７との間に、それぞ
れ低抵抗体であるタングステンプラグ１３２ｂが介在し
ている。

【００６１】つまり、本実施形態の半導体装置による
と、ＣＭＩＳ領域Ｒcmisにおいては、図１０に示す寄生
サイリスタの等価回路において、寄生ＰＮＰトランジス
タＴr1のエミッタと電源電圧ＶＤＤを供給する端子との
間には、図１０に示す抵抗素子Ｒ1 （タングステンプラ
グ１３２ｂ）よりも電気的抵抗が高い高抵抗体（ポリメ
タルプラグ１３５）が介在しており、寄生ＰＮＰトラン
ジスタＴr2のエミッタと接地電圧ＶＳＳを供給する端子
との間には、図１０に示す抵抗素子Ｒ2 （タングステン
プラグ１３２ｂ）よりも電気的抵抗が高い高抵抗体（ポ
リメタルプラグ１３５）が介在していることになる。

【００６２】したがって、本実施形態の半導体装置によ
ると、第１の実施形態と同様の作用により、ノイズが入
力されたときにも、寄生サイリスタのＯＮ状態への移行
による，ＣＭＩＳデバイスのラッチアップを抑制するこ
とができる。その場合、第１の実施形態と同様に、ポリ
メタルプラグ１３５，タングステンプラグ１３２ｂの抵
抗値の相違のみで寄生サイリスタのＯＮ状態への移行を
阻止することができるので、１つの拡散層に１つのコン
タクト部材（プラグ）のみを設ける場合でもその効果を
発揮することができる。また、第１の実施形態と同様
に、コバルトシリサイド膜ＳＣＦの存在に拘わらず、ポ
リメタルプラグ１３５とタングステンプラグ１３２ｂと
の抵抗値の差は大きく確保されるので、ＣＭＩＳデバイ
スにおけるラッチアップの発生を効果的に抑制すること
ができる。

【００６３】加えて、本実施形態では、ＤＲＡＭ及びＣ
ＭＩＳデバイスを混載したＬＳＩのプロセスにおいて、
メモリ領域Ｒmemoのメモリセルキャパシタとメモリセル
トランジスタＴmcのソース領域１５１ａとを接続するポ
リプラグ１３１ａを、ＣＭＩＳ領域Ｒcmisの各ＭＩＳＦ
ＥＴのソース領域１０４ａ，１０６ａに接続されるポリ
メタルプラグ１３５中のポリプラグ１３１ｃと共通の工
程で形成することができる。よって、工程数の増加を伴
わずに高抵抗のポリメタルプラグ１３５を形成すること
ができる。

【００６４】（第３の実施形態）図４（ａ）〜（ｄ）
は、本発明の第３の実施形態における半導体装置の製造
工程を示す断面図である。

【００６５】図４（ａ）に示す工程で、Ｐ型の半導体基
板１０１の半導体基板本体部１０１ａの上方に、Ｎウェ
ル１０２とＰウェル１０３と素子分離１０４とを形成す
る。Ｎウェル１０２とＰウェル１０３とは、半導体基板
１０１の表面領域ではシャロートレンチ分離ＳＴＩによ
って互いに分離されているが、半導体基板１０１内にお
いては互いに隣接している。

【００６６】次に、Ｎウェル１０２及びＰウェル１０３
の上に、ゲート絶縁膜，ゲート電極及びサイドウォール
を形成する。また、Ｎウェル１０２内には、ＰＭＩＳＦ
ＥＴのソース領域１０４ａ及びドレイン領域１０４ｂ
と、ウェルコンタクト領域１０５とを形成し、Ｐウェル
１０３内には，ＮＭＩＳＦＥＴのソース領域１０６ａ及
びドレイン領域１０６ｂと、ウェルコンタクト領域１０
７とを形成する。ただし、各ソース・ドレイン領域１０
４ａ，１０４ｂ，１０６ａ，１０６ｂは、高濃度ソース
・ドレイン領域とその内側のエクステンション領域とに
よって構成されている。そして、エクステンション領域
はゲート電極などをマスクとするイオン注入により、高
濃度ソース・ドレイン領域はゲート電極及びサイドウォ
ールなどをマスクとするイオン注入により、それぞれ形
成される。本実施形態においては、各高濃度ソース・ド
レイン領域の上部にシリサイド膜は形成されていない。

【００６７】次に、基板上に、シリコン酸化膜などから
なる層間絶縁膜１０８を堆積した後、層間絶縁膜１０８
の平坦化を行なう。その後、層間絶縁膜１０８を貫通し
て各ＭＩＳＦＥＴの各ソース・ドレイン領域１０４ａ，
１０４ｂ，１０６ａ，１０６ｂ及びウェルコンタクト領
域１０５，１０７に到達するコンタクトホール１１０を
形成する。

【００６８】次に、図４（ｂ）に示す工程で、コンタク
トホール１１０内及び層間絶縁膜１０８上に、電気的抵
抗が低い導体膜であるタングステン膜を堆積した後、ド
ライエッチングによるエッチバックあるいはＣＭＰを行
なうことにより、タングステン膜のうち層間絶縁膜１０
８上に位置する部分を除去して、コンタクトホール１１
０内にタングステンを埋め込んで、各ソース・ドレイン
領域１０４ａ，１０４ｂ，１０６ａ，１０６ｂ及びウェ
ルコンタクト領域１０５，１０７に接触するタングステ
ンプラグ１１９を形成する。

【００６９】次に、図４（ｃ）に示す工程で、層間絶縁
膜１０８及びタングステンプラグ１１９の上に、電気的
抵抗が高い導体膜であるポリシリコン膜を堆積した後、
このポリシリコン膜をパターニングして、各ＭＩＳＦＥ
Ｔの各ソース領域１０４ａ，１０６ａにつながるタング
ステンプラグ１１９のみに接続されるポリパッド１４１
（高抵抗体）を形成する。

【００７０】次に、図４（ｄ）に示す工程で、層間絶縁
膜１０８，タングステンプラグ１１９及びポリパッド１
４１を覆う上側層間絶縁膜１２０を形成した後、上側層
間絶縁膜１２０の平坦化処理を行なう。その後、上側層
間絶縁膜１２０を貫通して、タングステンプラグ１１９
又はポリパッド１４１に到達するコンタクトホールを形
成した後、コンタクトホール内及び上側層間絶縁膜１２
０上にタングステン膜を堆積する。その後、ドライエッ
チングによるエッチバックあるいはＣＭＰを行なうこと
により、タングステン膜のうち上側層間絶縁膜１２０の
上に位置する部分を除去して、コンタクトホール内にタ
ングステンを埋め込む。その結果、各タングステンプラ
グ１１９に接触するタングステンプラグ１４２ａと、各
ポリパッド１４１に接触するタングステンプラグ１４２
ｂとが形成される。

【００７１】以上により、ＰＭＩＳＦＥＴおよびＮＭＩ
ＳＦＥＴの各ソース領域１０４ａ，１０６ａには、互い
に直列に配置されたタングステンプラグ１１９とポリパ
ッド１４１とタングステンプラグ１４２ｂとからなるポ
リメタルプラグ１４５（高抵抗体）が接続され、各ドレ
イン領域１０４ｂ，１０６ｂ及びウェルコンタクト領域
１０５，１０７には、互いに直列に配置された２つのタ
ングステンプラグ１１９，１４２ａからなるタングステ
ンプラグ１４６（低抵抗体）が接続される。

【００７２】すなわち、電源電圧ＶＤＤ又は接地電圧Ｖ
ＳＳを供給する電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩ
ＳＦＥＴの各ソース領域１０４ａ，１０６ａとの間に、
それぞれ高抵抗体であるポリメタルプラグ１４５が介在
する一方、電源電圧ＶＤＤ又は接地電圧ＶＳＳを供給す
る電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩＳＦＥＴの各
ウェルコンタクト領域１０５，１０７との間に、それぞ
れ低抵抗体であるタングステンプラグ１４６が介在して
いる。

【００７３】つまり、本実施形態の半導体装置による
と、図１０に示す寄生サイリスタの等価回路において、
寄生ＰＮＰトランジスタＴr1のエミッタと電源電圧ＶＤ
Ｄを供給する端子との間には、図１０に示す抵抗素子Ｒ
1 （タングステンプラグ１４６）よりも電気的抵抗が高
い高抵抗体（ポリメタルプラグ１４５）が介在してお
り、寄生ＰＮＰトランジスタＴr2のエミッタと接地電圧
ＶＳＳを供給する端子との間には、図１０に示す抵抗素
子Ｒ2 （タングステンプラグ１４６）よりも電気的抵抗
が高い高抵抗体（ポリメタルプラグ１４５）が介在して
いることになる。

【００７４】したがって、本実施形態の半導体装置によ
ると、第１の実施形態と同様の作用により、ノイズが入
力されたときにも、寄生サイリスタのＯＮ状態への移行
による，ＣＭＩＳデバイスのラッチアップを抑制するこ
とができる。その場合、第１の実施形態と同様に、ポリ
メタルプラグ１４５，タングステンプラグ１４６の抵抗
値の相違のみで寄生サイリスタのＯＮ状態への移行を阻
止することができるので、１つの拡散層に１つのコンタ
クト部材（プラグ）のみを設ける場合でもその効果を発
揮することができる。

【００７５】また、本実施形態においては、ソース・ド
レイン領域やウェルコンタクト領域にシリサイド膜は設
けられていないが、第１の実施形態と同様に、コバルト
シリサイド膜ＳＣＦが設けられていたとしても、ポリメ
タルプラグ１４５とタングステンプラグ１４６との抵抗
値の差は大きく確保されるので、ＣＭＩＳデバイスにお
けるラッチアップの発生を効果的に抑制することができ
る。

【００７６】また、ＤＲＡＭ混載を想定したシステムＬ
ＳＩのプロセスでは、ＤＲＡＭメモリセル形成工程にお
いてメモリセルの容量電極をポリパッド１４１と共通の
工程で形成することができるため、工程数の増加を伴わ
ずにポリパッド１４１を形成することができる。

【００７７】特に、ＳＲＡＭのメモリセルを構成するＣ
ＭＩＳデバイスは、メモリ面積を縮小するために微細化
が要求されるので、ラッチアップが生じやすい。そこ
で、本実施形態のＣＭＩＳデバイスをＳＲＡＭのメモリ
セルを構成するＣＭＩＳデバイスに適用することで著効
を発揮することができる。なお、その場合、それほど微
細化が要請されないロジック回路を構成するＣＭＩＳデ
バイスにおいては、本実施形態の構造を採用しない構成
としてもよい。

【００７８】（第４の実施形態）図５（ａ）〜図６
（ｂ）は、本発明の第４の実施形態における半導体装置
の製造工程を示す断面図である。本実施形態において
は、ＤＲＡＭとＣＭＩＳデバイスとを混載した半導体装
置の製造工程及び構造について説明する。

【００７９】図５（ａ）に示す工程で、Ｐ型の半導体基
板１０１に、Ｎウェル１０２とＰウェル１０３と素子分
離１０４とを形成する。このとき、ＣＭＩＳ領域Ｒcmis
において、半導体基板本体部１０１ａの上方において、
Ｎウェル１０２とＰウェル１０３とは、半導体基板１０
１の表面領域ではシャロートレンチ分離ＳＴＩによって
互いに分離されているが、半導体基板１０１内において
は互いに隣接している。メモリ領域Ｒmemoにおいては、
ウェルは形成されておらず、Ｐ型の半導体基板１０１が
ウェルとして機能する。

【００８０】次に、メモリ領域Ｒmemoの半導体基板１０
１，Ｎウェル１０２及びＰウェル１０３の上に、ゲート
絶縁膜，ゲート電極及びサイドウォールを形成する。ま
た、ＣＭＩＳ領域Ｒcmisにおいて、Ｎウェル１０２内に
は、ＰＭＩＳＦＥＴのソース領域１０４ａ及びドレイン
領域１０４ｂと、ウェルコンタクト領域１０５とを形成
し、Ｐウェル１０３内には，ＮＭＩＳＦＥＴのソース領
域１０６ａ及びドレイン領域１０６ｂと、ウェルコンタ
クト領域１０７とを形成する。一方、メモリ領域Ｒmemo
において、半導体基板１０１内には、メモリセルトラン
ジスタＴmcのＮ型のソース領域１５１ａとドレイン領域
１５１ｂとを形成する。

【００８１】そして、ＣＭＩＳ領域Ｒcmisにおいては、
各ソース・ドレイン領域１０４ａ，１０４ｂ，１０６
ａ，１０６ｂは、高濃度ソース・ドレイン領域とその内
側のエクステンション領域とによって構成されている。
そして、エクステンション領域はゲート電極などをマス
クとするイオン注入により、高濃度ソース・ドレイン領
域はゲート電極及びサイドウォールなどをマスクとする
イオン注入により、それぞれ形成される。

【００８２】一方、メモリ領域Ｒmemoにおいては、エク
ステンション領域は形成されていない。

【００８３】次に、基板上に、シリコン酸化膜などから
なる層間絶縁膜１０８を堆積した後、層間絶縁膜１０８
の平坦化を行なう。その後、層間絶縁膜１０８を貫通し
て、各ＭＩＳＦＥＴの各ソース・ドレイン領域１０４
ａ，１０４ｂ，１０６ａ，１０６ｂ及びウェルコンタク
ト領域１０５，１０７と、メモリセルトランジスタＴmc
のソース・ドレイン領域１５１ａ，１５１ｂとに到達す
るコンタクトホール１１０を形成する。

【００８４】次に、図５（ｂ）に示す工程で、コンタク
トホール１１０内及び層間絶縁膜１０８上に、電気的抵
抗が低い導体膜であるタングステン膜を堆積した後、ド
ライエッチングによるエッチバックあるいはＣＭＰを行
なうことにより、タングステン膜のうち層間絶縁膜１０
８上に位置する部分を除去して、コンタクトホール１１
０内にタングステンを埋め込む。その結果、各ＭＩＳＦ
ＥＴの各ソース・ドレイン領域１０４ａ，１０４ｂ，１
０６ａ，１０６ｂ及びウェルコンタクト領域１０５，１
０７と、メモリセルトランジスタＴmcのソース・ドレイ
ン領域１５１ａ，１５１ｂとに接触するタングステンプ
ラグ１１９が形成される。

【００８５】次に、図５（ｃ）に示す工程で、公知の方
法により、層間絶縁膜１０８の上にメモリセルキャパシ
タＣmcの円筒型の下部容量電極１５２（ストレージノー
ド）と、容量絶縁膜１５４とを形成する。さらに、基板
上に、層間絶縁膜１０８，タングステンプラグ１１９及
び容量絶縁膜１５４を覆う電気的抵抗が高いポリシリコ
ン膜１６１を形成する。

【００８６】次に、図６（ａ）に示す工程で、ポリシリ
コン膜１６１をパターニングして、メモリ領域Ｒmemoに
おいては容量絶縁膜１５４を挟んで下部容量電極１５２
と対向する上部容量電極１５３（セルプレート）を形成
し、ＣＭＩＳ領域Ｒcmisにおいては、各ＭＩＳＦＥＴの
各ソース領域１０４ａ，１０６ａにつながるタングステ
ンプラグ１１９のみに接続されるポリパッド１４１（高
抵抗体）を形成する。

【００８７】次に、図６（ｂ）に示す工程で、層間絶縁
膜１０８，タングステンプラグ１１９，ポリパッド１４
１及びメモリセルキャパシタＣmcを覆う上側層間絶縁膜
１２０を形成した後、上側層間絶縁膜１２０の平坦化処
理を行なう。その後、上側層間絶縁膜１２０を貫通し
て、タングステンプラグ１１９又はポリパッド１４１に
到達するコンタクトホールを形成した後、コンタクトホ
ール内及び上側層間絶縁膜１２０上にタングステン膜を
堆積する。その後、ドライエッチングによるエッチバッ
クあるいはＣＭＰを行なうことにより、タングステン膜
のうち上側層間絶縁膜１２０の上に位置する部分を除去
して、コンタクトホール内にタングステンを埋め込む。
その結果、各タングステンプラグ１１９に接触するタン
グステンプラグ１４２ａと、各ポリパッド１４１に接触
するタングステンプラグ１４２ｂとが形成される。

【００８８】以上により、ＣＭＩＳ領域Ｒcmisにおい
て、ＰＭＩＳＦＥＴおよびＮＭＩＳＦＥＴの各ソース領
域１０４ａ，１０６ａには、互いに直列に配置されたタ
ングステンプラグ１１９とポリパッド１４１とタングス
テンプラグ１４２ｂとからなるポリメタルプラグ１４５
（高抵抗体）が接続され、各ドレイン領域１０４ｂ，１
０６ｂ及びウェルコンタクト領域１０５，１０７には、
互いに直列に配置された２つのタングステンプラグ１１
９，１４２ａからなるタングステンプラグ１４６（低抵
抗体）が接続される。

【００８９】また、メモリ領域Ｒmemoにおいて、ソース
領域１５１ａには、メモリセルキャパシタＣmcの下部容
量電極１５２につながるタングステンプラグ１１９が接
続され、ドレイン領域１５１ｂには、互いに直列に配置
された２つのタングステンプラグ１１９，１４２ａから
なるタングステンプラグ１４６（低抵抗体）が接続され
る。

【００９０】すなわち、電源電圧ＶＤＤ又は接地電圧Ｖ
ＳＳを供給する電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩ
ＳＦＥＴの各ソース領域１０４ａ，１０６ａとの間に、
それぞれ高抵抗体であるポリメタルプラグ１３５が介在
する一方、電源電圧ＶＤＤ又は接地電圧ＶＳＳを供給す
る電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩＳＦＥＴの各
ウェルコンタクト領域１０５，１０７との間に、それぞ
れ低抵抗体であるタングステンプラグ１４６が介在して
いる。

【００９１】つまり、本実施形態の半導体装置による
と、ＣＭＩＳ領域Ｒcmisにおいては、図１０に示す寄生
サイリスタの等価回路において、寄生ＰＮＰトランジス
タＴr1のエミッタと電源電圧ＶＤＤを供給する端子との
間には、図１０に示す抵抗素子Ｒ1 （タングステンプラ
グ１４６）よりも電気的抵抗が高い高抵抗体（ポリメタ
ルプラグ１４５）が介在しており、寄生ＰＮＰトランジ
スタＴr2のエミッタと接地電圧ＶＳＳを供給する端子と
の間には、図１０に示す抵抗素子Ｒ2 （タングステンプ
ラグ１４６）よりも電気的抵抗が高い高抵抗体（ポリメ
タルプラグ１４５）が介在していることになる。

【００９２】したがって、本実施形態の半導体装置によ
ると、第１の実施形態と同様の作用により、ノイズが入
力されたときにも、寄生サイリスタのＯＮ状態への移行
による，ＣＭＩＳデバイスのラッチアップを抑制するこ
とができる。その場合、第１の実施形態と同様に、ポリ
メタルプラグ１４５，タングステンプラグ１４６の抵抗
値の相違のみで寄生サイリスタのＯＮ状態への移行を阻
止することができるので、１つの拡散層に１つのコンタ
クト部材（プラグ）のみを設ける場合でもその効果を発
揮することができる。

【００９３】さらに、本実施形態においては、ソース・
ドレイン領域やウェルコンタクト領域にシリサイド膜は
設けられていないが、第１の実施形態と同様に、コバル
トシリサイド膜ＳＣＦが設けられていたとしても、ポリ
メタルプラグ１４５とタングステンプラグ１４６との抵
抗値の差は大きく確保されるので、ＣＭＩＳデバイスに
おけるラッチアップの発生を効果的に抑制することがで
きる。

【００９４】加えて、本実施形態では、ＤＲＡＭ及びＣ
ＭＩＳデバイスを混載したＬＳＩのプロセスにおいて、
メモリ領域ＲmemoのメモリセルキャパシタＣmcの上部容
量電極１５３を、ＣＭＩＳ領域Ｒcmisの各ＭＩＳＦＥＴ
のソース領域１０４ａ，１０６ａに接続されるポリメタ
ルプラグ１４５中のポリパッド１４１と共通の工程で形
成することができる。よって、工程数の増加を伴わずに
高抵抗のポリパッド１４１つまりポリメタルプラグ１４
６を形成することができる。

【００９５】また、ポリメタルプラグ１４６がスタック
構造となるので、アスペクト比を小さくすることができ
る。特に、ＤＲＡＭとＣＭＩＳデバイスとを混載した半
導体装置においては、コンタクトプラグの埋め込みを容
易に行なうことができる利点がある。

【００９６】（第５の実施形態）図７（ａ）〜図８
（ｃ）は、本発明の第４の実施形態における半導体装置
の製造工程を示す断面図である。本実施形態において
は、ＤＲＡＭとＣＭＩＳデバイスとを混載した半導体装
置の製造工程及び構造について説明する。

【００９７】図７（ａ）に示す工程で、Ｐ型の半導体基
板１０１に、Ｎウェル１０２とＰウェル１０３と素子分
離１０４とを形成する。このとき、ＣＭＩＳ領域Ｒcmis
において、半導体基板本体部１０１ａの上方において、
Ｎウェル１０２とＰウェル１０３とは、半導体基板１０
１の表面領域ではシャロートレンチ分離ＳＴＩによって
互いに分離されているが、半導体基板１０１内において
は互いに隣接している。メモリ領域Ｒmemoにおいては、
ウェルは形成されておらず、Ｐ型の半導体基板１０１が
ウェルとして機能する。

【００９８】次に、メモリ領域Ｒmemoの半導体基板１０
１，Ｎウェル１０２及びＰウェル１０３の上に、ゲート
絶縁膜，ゲート電極及びサイドウォールを形成する。ま
た、ＣＭＩＳ領域Ｒcmisにおいて、Ｎウェル１０２内に
は、ＰＭＩＳＦＥＴのソース領域１０４ａ及びドレイン
領域１０４ｂと、ウェルコンタクト領域１０５とを形成
し、Ｐウェル１０３内には，ＮＭＩＳＦＥＴのソース領
域１０６ａ及びドレイン領域１０６ｂと、ウェルコンタ
クト領域１０７とを形成する。一方、メモリ領域Ｒmemo
において、半導体基板１０１内には、メモリセルトラン
ジスタＴmcのＮ型のソース領域１５１ａとドレイン領域
１５１ｂとを形成する。

【００９９】そして、ＣＭＩＳ領域Ｒcmisにおいては、
各ソース・ドレイン領域１０４ａ，１０４ｂ，１０６
ａ，１０６ｂは、高濃度ソース・ドレイン領域とその内
側のエクステンション領域とによって構成されている。
そして、エクステンション領域はゲート電極などをマス
クとするイオン注入により、高濃度ソース・ドレイン領
域はゲート電極及びサイドウォールなどをマスクとする
イオン注入により、それぞれ形成される。

【０１００】一方、メモリ領域Ｒmemoにおいては、エク
ステンション領域は形成されていない。

【０１０１】次に、基板上に、シリコン酸化膜などから
なる層間絶縁膜１０８を堆積した後、層間絶縁膜１０８
の平坦化を行なう。その後、層間絶縁膜１０８を貫通し
て、各ＭＩＳＦＥＴの各ソース・ドレイン領域１０４
ａ，１０４ｂ，１０６ａ，１０６ｂ及びウェルコンタク
ト領域１０５，１０７と、メモリセルトランジスタＴmc
のソース・ドレイン領域１５１ａ，１５１ｂとに到達す
るコンタクトホール１１０を形成する。

【０１０２】次に、図７（ｂ）に示す工程で、コンタク
トホール１１０内及び層間絶縁膜１０８上に、電気的抵
抗が低い導体膜であるタングステン膜を堆積した後、ド
ライエッチングによるエッチバックあるいはＣＭＰを行
なうことにより、タングステン膜のうち層間絶縁膜１０
８上に位置する部分を除去して、コンタクトホール１１
０内にタングステンを埋め込む。その結果、各ＭＩＳＦ
ＥＴの各ソース・ドレイン領域１０４ａ，１０４ｂ，１
０６ａ，１０６ｂ及びウェルコンタクト領域１０５，１
０７と、メモリセルトランジスタＴmcのソース・ドレイ
ン領域１５１ａ，１５１ｂとに接触するタングステンプ
ラグ１１９が形成される。

【０１０３】次に、図７（ｃ）に示す工程で、層間絶縁
膜１０８及びタングステンプラグ１１９の上にセル形成
用絶縁膜１６３を堆積した後、セル形成用絶縁膜１６３
に、各ＭＩＳＦＥＴのソース領域１０４ａ，１０６ａに
接続されるタングステンプラグ１１９の上方を開口して
なるホール１６５と、メモリセルトランジスタＴmcのソ
ース領域１５１ａに接続されるタングステンプラグ１１
９の上方を開口してなるセル形成用凹部１６６とを形成
する。さらに、各ホール１６５内，凹部１６６内及びセ
ル形成用絶縁膜１６３の上に、電気的抵抗が高いポリシ
リコン膜１６４を堆積する。このとき、ポリシリコン膜
１６４の膜厚は、各ホール１６５の径の１／２よりも厚
く、凹部１６６の径の１／２よりも薄い。したがって、
ホール１６５内はポリシリコンによって埋められる一
方、ポリシリコン膜１６４は、凹部１６６内で凹部１６
６の壁面に沿ったほぼ筒状の形状を有している。

【０１０４】次に、図８（ａ）に示す工程で、例えばＣ
ＭＰによる平坦化を行なうことにより、ポリシリコン膜
１６４をパターニングして、メモリ領域Ｒmemoにおいて
は、メモリセルキャパシタの筒状の下部容量電極１６８
（ストレージノード）を形成し、ＣＭＩＳ領域Ｒcmisに
おいては、タングステンプラグ１１９に接続されるポリ
パッド１６７を形成する。

【０１０５】次に、図８（ｂ）に示す工程で、セル形成
用絶縁膜１６３を選択的に除去した後、下部容量電極１
６８の上に容量絶縁膜１７０を形成し、さらに、容量絶
縁膜１７０を挟んで下部容量電極１６８に対向する上部
容量電極１７１を形成する。このとき、上部容量電極用
の導体膜をパターニングして上部容量電極１７１を形成
する際に、ＣＭＩＳ領域Ｒcmisにおいてポリパッド１６
７の側面上にサイドウォール１６９が残るが、本発明の
効果に悪影響は生じない。

【０１０６】次に、層間絶縁膜１０８，タングステンプ
ラグ１１９，ポリパッド１６７，サイドウォール１６９
及びメモリセルキャパシタＣmcを覆う上側層間絶縁膜１
２０を堆積した後、上側層間絶縁膜１２０の平坦化処理
を行なう。その後、上側層間絶縁膜１２０を貫通して、
タングステンプラグ１１９に到達するコンタクトホール
１７２ａと、ポリパッド１６７に到達するコンタクトホ
ール１７２ｂとを形成する。

【０１０７】次に、図８（ｃ）に示す工程で、コンタク
トホール内及び上側層間絶縁膜１２０上にタングステン
膜を堆積する。その後、ドライエッチングによるエッチ
バックあるいはＣＭＰを行なうことにより、タングステ
ン膜のうち上側層間絶縁膜１２０の上に位置する部分を
除去して、コンタクトホール内にタングステンを埋め込
む。その結果、各タングステンプラグ１１９に接触する
タングステンプラグ１７５ａと、各ポリパッド１６７に
接触するタングステンプラグ１７５ｂとが形成される。

【０１０８】以上により、ＣＭＩＳ領域Ｒcmisにおい
て、ＰＭＩＳＦＥＴおよびＮＭＩＳＦＥＴの各ソース領
域１０４ａ，１０６ａには、互いに直列に配置されたタ
ングステンプラグ１１９とポリパッド１６７とタングス
テンプラグ１７５ｂとからなるポリメタルプラグ１７７
（高抵抗体）が接続され、各ドレイン領域１０４ｂ，１
０６ｂ及びウェルコンタクト領域１０５，１０７には、
互いに直列に配置された２つのタングステンプラグ１１
９，１７５ａからなるタングステンプラグ１７８（低抵
抗体）が接続される。

【０１０９】また、メモリ領域Ｒmemoにおいて、ソース
領域１５１ａには、メモリセルキャパシタＣmcの下部容
量電極１５２につながるタングステンプラグ１１９が接
続され、ドレイン領域１５１ｂには、互いに直列に配置
された２つのタングステンプラグ１１９，１７５ａから
なるタングステンプラグ１７８（低抵抗体）が接続され
る。

【０１１０】すなわち、電源電圧ＶＤＤ又は接地電圧Ｖ
ＳＳを供給する電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩ
ＳＦＥＴの各ソース領域１０４ａ，１０６ａとの間に、
それぞれ高抵抗体であるポリメタルプラグ１７７が介在
する一方、電源電圧ＶＤＤ又は接地電圧ＶＳＳを供給す
る電圧供給部と、ＰＭＩＳＦＥＴ，ＮＭＩＳＦＥＴの各
ウェルコンタクト領域１０５，１０７との間に、それぞ
れ低抵抗体であるタングステンプラグ１７８が介在して
いる。

【０１１１】つまり、本実施形態の半導体装置による
と、ＣＭＩＳ領域Ｒcmisにおいては、図１０に示す寄生
サイリスタの等価回路において、寄生ＰＮＰトランジス
タＴr1のエミッタと電源電圧ＶＤＤを供給する端子との
間には、図１０に示す抵抗素子Ｒ1 （タングステンプラ
グ１７８）よりも電気的抵抗が高い高抵抗体（ポリメタ
ルプラグ１７７）が介在しており、寄生ＰＮＰトランジ
スタＴr2のエミッタと接地電圧ＶＳＳを供給する端子と
の間には、図１０に示す抵抗素子Ｒ2 （タングステンプ
ラグ１７８）よりも電気的抵抗が高い高抵抗体（ポリメ
タルプラグ１７７）が介在していることになる。

【０１１２】したがって、本実施形態の半導体装置によ
ると、第１の実施形態と同様の作用により、ノイズが入
力されたときにも、寄生サイリスタのＯＮ状態への移行
による，ＣＭＩＳデバイスのラッチアップを抑制するこ
とができる。その場合、第１の実施形態と同様に、ポリ
メタルプラグ１７７，タングステンプラグ１７８の抵抗
値の相違のみで寄生サイリスタのＯＮ状態への移行を阻
止することができるので、１つの拡散層に１つのコンタ
クト部材（プラグ）のみを設ける場合でもその効果を発
揮することができる。

【０１１３】さらに、本実施形態においては、ソース・
ドレイン領域やウェルコンタクト領域にシリサイド膜は
設けられていないが、第１の実施形態と同様に、コバル
トシリサイド膜ＳＣＦが設けられていたとしても、ポリ
メタルプラグ１７７とタングステンプラグ１７８との抵
抗値の差は大きく確保されるので、ＣＭＩＳデバイスに
おけるラッチアップの発生を効果的に抑制することがで
きる。

【０１１４】加えて、本実施形態では、ＤＲＡＭ及びＣ
ＭＩＳデバイスを混載したＬＳＩのプロセスにおいて、
メモリ領域ＲmemoのメモリセルキャパシタＣmcの下部容
量電極１６８を、ＣＭＩＳ領域Ｒcmisの各ＭＩＳＦＥＴ
のソース領域１０４ａ，１０６ａに接続されるポリメタ
ルプラグ１７７中のポリパッド１６７と共通の工程で形
成することができる。よって、工程数の増加を伴わずに
高抵抗のポリパッド１６７つまりポリメタルプラグ１７
７を形成することができる。

【０１１５】また、ポリメタルプラグ１７７がスタック
構造となるので、アスペクト比を小さくすることができ
る。特に、ＤＲＡＭとＣＭＩＳデバイスとを混載した半
導体装置においては、コンタクトプラグの埋め込みを容
易に行なうことができる利点がある。

【０１１６】（その他の実施形態）上記各実施形態にお
いては、高抵抗体を構成する半導体材料としてポリシリ
コン膜を用いたが、本発明の高抵抗体を構成する材料は
かかる実施形態に限定されるものではない。例えば、ポ
リシリコン膜に代えて、多結晶Ｓｉ_1-x Ｇｅ_x 膜，多結
晶Ｓｉ_1-x-y Ｇｅ_x Ｃ_y 膜又は多結晶Ｓｉ_1-y Ｃ_y を用
いることができる。また、多結晶半導体膜に代えて、ア
モルファス半導体膜や、単結晶半導体膜を用いてもよ
い。

【０１１７】上記各実施形態においては、低抵抗体を構
成する金属材料として、タングステン膜を用いたが、本
発明の低抵抗体を構成する材料はかかる実施形態に限定
されるものではない。例えば、タングステンに代えて、
アルミニウム（アルミニウム合金）などの金属又は合金
材料、特に、チタン，コバルト，タンタル，モリブデ
ン，銅などのアルミニウムよりも融点の高い，いわゆる
高融点金属材料又はその合金材料を用いることができ
る。

【０１１８】

【発明の効果】本発明の半導体装置によれば、ＣＭＩＳ
デバイスにノイズが印加されたとき、エミッタと電圧供
給部との間に、寄生バイポーラトランジスタの電圧供給
部−ベース間の抵抗よりも高い抵抗値を有する高抵抗体
が介在しているので、エミッタの電圧の変化による寄生
バイポーラトランジスタの作動を抑制することができ、
よって、ラッチアップの発生を抑制することができる。
また、ＤＲＡＭ及びロジックを混載した半導体装置のプ
ロセスでは、工程数の増加を伴わずに高抵抗体を設ける
構造を形成することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に
おける半導体装置の製造工程を示す断面図である。

【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうちの前半部分を示す断
面図である。

【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうちの後半部分を示す断
面図である。

【図４】（ａ）〜（ｄ）は、本発明の第３の実施形態に
おける半導体装置の製造工程を示す断面図である。

【図５】（ａ）〜（ｃ）は、本発明の第４の実施形態に
おける半導体装置の製造工程のうちの前半部分を示す断
面図である。

【図６】（ａ），（ｂ）は、本発明の第４の実施形態に
おける半導体装置の製造工程のうちの後半部分を示す断
面図である。

【図７】（ａ）〜（ｃ）は、本発明の第５の実施形態に
おける半導体装置の製造工程のうちの前半部分を示す断
面図である。

【図８】（ａ）〜（ｃ）は、本発明の第５の実施形態に
おける半導体装置の製造工程のうちの後半部分を示す断
面図である。

【図９】一般的な従来のＣＭＩＳデバイスの構造を示す
断面図である。

【図１０】図９に示す寄生サイリスタの等価回路図であ
る。

【符号の説明】

１０１ 半導体基板 １０１ａ 半導体基板本体部 １０２ Ｎウェル １０３ Ｐウェル ＳＴＩ シャロートレンチ分離 １０４ａ ソース領域 １０４ｂ ドレイン領域 １０５ ウェルコンタクト領域 ＳＣＦ コバルトシリサイド膜 １０６ａ ソース領域 １０６ｂ ドレイン領域 １０７ ウェルコンタクト領域 １０８ 層間絶縁膜 １１０ コンタクトホール １１２ ポリシリコン膜 １１３ ポリプラグ １１４ タングステン膜 １１９ タングステンプラグ １３１ ポリプラグ １４１ ポリパッド １４２ タングステンプラグ １４５ ポリメタルプラグ １４６ タングステンプラグ １５１ａ ソース領域 １５１ｂ ドレイン領域 １５２ 下部容量電極 １５３ 上部容量電極 １５４ 容量絶縁膜 １６１ ポリシリコン膜 １６３ セル形成用絶縁膜 １６４ ポリシリコン膜 １６５ コンタクトホール １６６ 凹部 １６７ ポリパッド １６８ 下部容量電極 １６９ サイドウォール １７０ 容量絶縁膜 １７１ 上部容量電極 １７２ コンタクトホール １７５ タングステンプラグ １７７ ポリメタルプラグ １７８ タングステンプラグ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/417 (72)発明者 山田 隆順 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4M104 BB01 BB20 CC01 DD16 DD65 DD75 DD91 EE03 EE09 GG08 GG16 GG19 HH20 5F048 AA03 AB01 AC03 AC10 BA01 BC06 BE03 BE09 BF06 BF07 BG01 BG13 DA24 5F083 AD24 GA23 JA35 JA39 MA06 MA17 NA01 NA08 PR39 PR40

Claims (15)

【特許請求の範囲】
1. 【請求項１】 共通の基板に設けられ、各々ソース領
   域，ドレイン領域及びウェル領域を有するＰＭＩＳＦＥ
   Ｔ及びＮＭＩＳＦＥＴと、 上記ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのうち一方のＭ
   ＩＳＦＥＴのウェル領域に電圧を供給するための電圧供
   給部と上記一方のＭＩＳＦＥＴのウェル領域との間に設
   けられた第１の導体部材と、 上記第１の導体部材よりも電気的抵抗が高い導電性材料
   により構成され、上記一方のＭＩＳＦＥＴのソース領域
   に電圧を供給するための電圧供給部と上記一方のＭＩＳ
   ＦＥＴのソース領域との間に設けられた第２の導体部材
   とを備えている半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記第１の導体部材は、実質的に金属材料のみにより構
   成され、 上記第２の導体材料は、少なくとも一部が半導体により
   構成されていることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記他方のＭＩＳＦＥＴのウェル領域に電圧を供給する
   ための電圧供給部と上記他方のＭＩＳＦＥＴのウェル領
   域との間に設けられた第３の導体部材と、 上記第３の導体部材よりも電気的抵抗が高い導電性材料
   により構成され、上記他方のＭＩＳＦＥＴのソース領域
   に電圧を供給するための電圧供給部と上記他方のＭＩＳ
   ＦＥＴのソース領域との間に設けられた第４の導体部材
   とをさらに備えていることを特徴とする半導体装置。
4. 【請求項４】 請求項３記載の半導体装置において、 上記第３の導体部材は、実質的に金属材料のみにより構
   成され、 上記第４の導体材料は、少なくとも一部が半導体により
   構成されていることを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置において、 上記基板及び上記各ＭＩＳＦＥＴを覆う層間絶縁膜をさ
   らに備え、 上記第１及び第３の導体部材は、上記層間絶縁膜を貫通
   して上記各ＭＩＳＦＥＴのウェル領域にそれぞれ接続さ
   れる金属プラグであり、 上記第２及び第４の導体部材は、上記層間絶縁膜を貫通
   して上記各ＭＩＳＦＥＴのソース領域にそれぞれ接続さ
   れる半導体からなる半導体プラグであることを特徴とす
   る半導体装置。
6. 【請求項６】 請求項４記載の半導体装置において、 上記基板及び上記各ＭＩＳＦＥＴを覆う層間絶縁膜と、 上記層間絶縁膜の上に形成された上側層間絶縁膜とをさ
   らに備え、 上記第１及び第３の導体部材は、上記層間絶縁膜を貫通
   して上記各ＭＩＳＦＥＴのウェル領域にそれぞれ接続さ
   れる下部金属プラグと、上記上側層間絶縁膜を貫通して
   上記下部金属プラグにそれぞれ接続される上部金属プラ
   グとによって構成され、 上記第２及び第４の導体部材は、上記層間絶縁膜を貫通
   して上記ソース領域にそれぞれ接続される下部金属プラ
   グと、上記層間絶縁膜の上に設けられ上記下部金属プラ
   グにそれぞれ接続される半導体からなる半導体パッド
   と、上記上側層間絶縁膜を貫通して上記パッドにそれぞ
   れ接続される上部金属プラグとによって構成されている
   ことを特徴とする半導体装置。
7. 【請求項７】 請求項３〜６のうちいずれか１つに記載
   の半導体装置において、 上記一方のＭＩＳＦＥＴ及び他方のＭＩＳＦＥＴは、Ｓ
   ＲＡＭのメモリセル中の１対のＰＭＩＳＦＥＴ及びＮＭ
   ＩＳＦＥＴであることを特徴とする半導体装置。
8. 【請求項８】 請求項１記載の半導体装置において、 上記基板に設けられ、ソース領域及びドレイン領域を有
   するメモリセルトランジスタと、 上記基板及び上記各ＭＩＳＦＥＴ及びメモリセルトラン
   ジスタを覆う層間絶縁膜と、 上記層間絶縁膜の上に設けられ、下部容量電極，容量絶
   縁膜及び上部容量電極を有するメモリセルキャパシタ
   と、 上記層間絶縁膜を貫通して上記メモリセルキャパシタの
   上記下部容量電極と上記メモリセルトランジスタの上記
   ソース領域とを接続する，半導体からなる半導体プラグ
   と、 上記層間絶縁膜及び上記メモリセルキャパシタを覆う上
   側層間絶縁膜とをさらに備え、 上記第２の導体部材は、上記層間絶縁膜を貫通して上記
   ソース領域に接続される半導体からなる半導体プラグ
   と、上記上側層間絶縁膜を貫通して上記半導体プラグに
   接続される金属プラグとによって構成され、 上記第１の導体部材は、上記上側層間絶縁膜及び上記層
   間絶縁膜を貫通して上記ウェル領域に接続される金属プ
   ラグによって構成されていることを特徴とする半導体装
   置。
9. 【請求項９】 請求項１記載の半導体装置において、 上記基板に設けられ、ソース領域及びドレイン領域を有
   するメモリセルトランジスタと、 上記基板及び上記各ＭＩＳＦＥＴ及びメモリセルトラン
   ジスタを覆う層間絶縁膜と、 上記層間絶縁膜の上に設けられ、下部容量電極と容量絶
   縁膜と半導体からなる上部容量電極とを有するメモリセ
   ルキャパシタと、 上記層間絶縁膜及び上記メモリセルキャパシタを覆う上
   側層間絶縁膜とをさらに備え、 上記第２の導体部材は、上記層間絶縁膜を貫通して上記
   ソース領域に接続される金属プラグと、上記層間絶縁膜
   の上に設けられ半導体からなる半導体パッドと、上記上
   側層間絶縁膜を貫通して上記半導体パッドに接続される
   金属プラグとによって構成され、 上記第１の導体部材は、上記層間絶縁膜を貫通して上記
   ウェル領域に接続される下部金属プラグと、上記上側層
   間絶縁膜を貫通して上記下部金属プラグに接続される上
   部金属プラグによって構成されていることを特徴とする
   半導体装置。
10. 【請求項１０】 請求項１記載の半導体装置において、 上記基板に設けられ、ソース領域及びドレイン領域を有
    するメモリセルトランジスタと、 上記基板及び上記各ＭＩＳＦＥＴ及びメモリセルトラン
    ジスタを覆う層間絶縁膜と、 上記層間絶縁膜の上に設けられ、半導体からなる下部容
    量電極と容量絶縁膜と上部容量電極とを有するメモリセ
    ルキャパシタと、 上記層間絶縁膜及び上記メモリセルキャパシタを覆う上
    側層間絶縁膜とをさらに備え、 上記第２の導体部材は、上記層間絶縁膜を貫通して上記
    ソース領域に接続される金属プラグと、上記層間絶縁膜
    の上に設けられ半導体からなる半導体パッドと、上記上
    側層間絶縁膜を貫通して上記半導体パッドに接続される
    金属プラグとによって構成され、 上記第１の導体部材は、上記層間絶縁膜を貫通して上記
    ウェル領域に接続される下部金属プラグと、上記上側層
    間絶縁膜を貫通して上記下部金属プラグに接続される上
    部金属プラグによって構成されていることを特徴とする
    半導体装置。
11. 【請求項１１】 各々ソース領域，ドレイン領域，ウェ
    ル領域及びゲート電極を有するＰＭＩＳＦＥＴ及びＮＭ
    ＩＳＦＥＴが設けられている基板を覆う層間絶縁膜を形
    成する工程（ａ）と、 上記層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及びＮ
    ＭＩＳＦＥＴの各ソース領域に到達するホールを形成す
    る工程（ｂ）と、 上記工程（ｂ）で形成されたホールを半導体で埋めて半
    導体プラグを形成する工程（ｃ）と、 上記工程（ｃ）の後、又は上記工程（ｂ）の前に、上記
    層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及びＮＭＩ
    ＳＦＥＴの各ウェル領域に到達するホールを形成する工
    程（ｄ）と、 上記工程（ｄ）で形成されたホールを金属材料で埋めて
    金属プラグを形成する工程（ｅ）とを含む半導体装置の
    製造方法。
12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法において、 上記工程（ａ）では、上記ＰＭＩＳＦＥＴ及びＮＭＩＳ
    ＦＥＴに加えて、ソース領域，ドレイン領域及びゲート
    電極を有するメモリセルトランジスタが設けられている
    基板を覆うように上記層間絶縁膜を形成し、 上記工程（ｂ）では、上記層間絶縁膜を貫通して、上記
    メモリセルトランジスタの各ソース領域に到達するホー
    ルを形成し、 上記工程（ｅ）の後に、上記層間絶縁膜の上に、下部容
    量電極，容量絶縁膜及び上部容量電極を有するメモリセ
    ルキャパシタを形成する工程（ｆ）と、 上記層間絶縁膜，メモリセルキャパシタ，金属プラグ及
    び半導体プラグを覆う上側層間絶縁膜を形成する工程
    （ｇ）と、 上記上側層間絶縁膜を貫通して、上記金属プラグ及び半
    導体プラグにそれぞれ到達するホールを形成する工程
    （ｈ）と、 上記工程（ｈ）で形成されたホールを埋める金属プラグ
    を形成する工程（ｉ）とをさらに含むことを特徴とする
    半導体装置の製造方法。
13. 【請求項１３】 各々ソース領域，ドレイン領域，ウェ
    ル領域及びゲート電極を有するＰＭＩＳＦＥＴ及びＮＭ
    ＩＳＦＥＴが設けられている基板を覆う層間絶縁膜を形
    成する工程（ａ）と、 上記層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及びＮ
    ＭＩＳＦＥＴの各ソース領域及び各ウェル領域にそれぞ
    れ到達するホールを形成する工程（ｂ）と、 上記工程（ｂ）で形成されたホールを金属材料で埋めて
    金属プラグを形成する工程（ｃ）と、 上記工程（ｃ）の後、上記層間絶縁膜の上に、上記各Ｍ
    ＩＳＦＥＴの各ソース領域につながる金属プラグに接続
    される，半導体からなる半導体パッドを形成する工程
    （ｄ）と、 上記層間絶縁膜，金属プラグ及び半導体パッドを覆う上
    側層間絶縁膜を形成する工程（ｅ）と、 上記上側層間絶縁膜を貫通して上記金属プラグ及び上記
    半導体パッドにそれぞれ到達するホールを形成する工程
    （ｆ）と、 上記工程（ｆ）で形成されたホールを埋める金属プラグ
    を形成する工程（ｇ）とを含む半導体装置の製造方法。
14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 上記工程（ａ）では、上記ＰＭＩＳＦＥＴ及びＮＭＩＳ
    ＦＥＴに加えて、ソース領域，ドレイン領域及びゲート
    電極を有するメモリセルトランジスタが設けられている
    基板を覆うように上記層間絶縁膜を形成し、 上記工程（ｂ）では、上記層間絶縁膜を貫通して上記メ
    モリセルトランジスタのソース領域とにそれぞれ到達す
    るホールを形成し、 上記工程（ｄ）の前に、 上記層間絶縁膜の上に、メモリセルキャパシタの下部容
    量電極及び容量絶縁膜を形成する工程をさらに備え、 上記工程（ｄ）では、上記層間絶縁膜，金属プラグ及び
    容量絶縁膜の上に半導体膜を堆積した後、該半導体膜を
    パターニングして、メモリセルキャパシタの上部容量電
    極と、上記半導体パッドとを形成し、 上記工程（ｅ）では、上記メモリセルキャパシタを覆う
    ように、上記上側層間絶縁膜を形成することを特徴とす
    る半導体装置の製造方法。
15. 【請求項１５】 各々ソース領域，ドレイン領域，ウェ
    ル領域及びゲート電極を有するＰＭＩＳＦＥＴ及びＮＭ
    ＩＳＦＥＴと、ソース領域，ドレイン領域及びゲート電
    極を有するメモリセルトランジスタとが設けられている
    基板を覆う層間絶縁膜を形成する工程（ａ）と、 上記層間絶縁膜を貫通して、上記ＰＭＩＳＦＥＴ及びＮ
    ＭＩＳＦＥＴの各ソース領域及び各ウェル領域と、上記
    メモリセルトランジスタのソース領域とにそれぞれ到達
    するホールを形成する工程（ｂ）と、 上記工程（ｂ）で形成されたホールを金属材料で埋めて
    金属プラグを形成する工程（ｃ）と、 上記層間絶縁膜及び金属プラグを覆うセル形成用絶縁膜
    を堆積する工程（ｄ）と、 上記セル形成用絶縁膜に、上記メモリセルトランジスタ
    のソース領域につながる金属プラグの上方を開口してな
    るセル形成用凹部と、上記各ＭＩＳＦＥＴの各ソース領
    域につながる金属プラグの上方を開口してなるホールと
    を形成する工程（ｅ）と、 上記工程（ｅ）で形成されたホール内を埋めるととも
    に、上記セル形成用凹部の壁面と上記セル形成用絶縁膜
    の上とに半導体膜を堆積した後、該半導体膜をパターニ
    ングして、上記メモリセルキャパシタの下部容量電極
    と、上記各ＭＩＳＦＥＴの各ソース領域につながる金属
    プラグに接続される半導体パッドとを形成する工程
    （ｆ）と、 上記セル形成用絶縁膜を除去した後、上記メモリセルキ
    ャパシタの容量絶縁膜及び上部容量電極を形成する工程
    （ｇ）と、 上記層間絶縁膜，メモリセルキャパシタ，半導体パッド
    及び金属プラグを覆う上側層間絶縁膜を形成する工程
    （ｈ）と、 上記上側層間絶縁膜を貫通して、上記金属プラグ及び半
    導体パッドにそれぞれ到達するホールを形成する工程
    （ｉ）と、 上記工程（ｉ）で形成されたホールを埋める金属プラグ
    を形成する工程（ｊ）とを含む半導体装置の製造方法。