JP2001284599A - 半導体装置、その製造方法およびダミー領域の配置方法 - Google Patents
半導体装置、その製造方法およびダミー領域の配置方法Info
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】
【課題】 ＳＯＩデバイスにおいて生じやすい基板浮遊
問題やホットキャリアの問題を充分に抑制することが可
能で、広く分布する部分分離絶縁膜であっても周囲の構
造に対し結晶欠陥を生じさせにくい半導体装置およびそ
の製造方法を提供する。 【解決手段】 各ＭＯＳトランジスタＴＲ１の間に設け
られた部分分離絶縁膜５ｂ内におよそ一定の間隔を置い
て、素子としての機能を有しないダミー領域ＤＭ１を形
成する。これにより、部分分離絶縁膜５ｂ下のシリコン
層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割
合が増加して、基板浮遊問題やホットキャリアの問題の
抑制が行えるようになる。
問題やホットキャリアの問題を充分に抑制することが可
能で、広く分布する部分分離絶縁膜であっても周囲の構
造に対し結晶欠陥を生じさせにくい半導体装置およびそ
の製造方法を提供する。 【解決手段】 各ＭＯＳトランジスタＴＲ１の間に設け
られた部分分離絶縁膜５ｂ内におよそ一定の間隔を置い
て、素子としての機能を有しないダミー領域ＤＭ１を形
成する。これにより、部分分離絶縁膜５ｂ下のシリコン
層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割
合が増加して、基板浮遊問題やホットキャリアの問題の
抑制が行えるようになる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Silico
n On Insulator）基板とＳＯＩ基板上に形成された半導
体素子とを備える半導体装置（ＳＯＩデバイス）および
その製造方法に関する。
n On Insulator）基板とＳＯＩ基板上に形成された半導
体素子とを備える半導体装置（ＳＯＩデバイス）および
その製造方法に関する。
【０００２】
【従来の技術】ＳＯＩデバイスは、高速かつ低電力消費
のデバイスとして利用可能であることから、近年注目が
集まっている。ＳＯＩ基板とは、シリコン等からなる基
板と、その上に形成された酸化膜等の埋め込み絶縁膜
と、埋め込み絶縁膜上に形成されたシリコン層とを含む
基板のことである。ＳＯＩデバイスは、このＳＯＩ基板
中のシリコン層の内部または表面のうち少なくとも一方
に半導体素子が形成されることで半導体装置として機能
する。
のデバイスとして利用可能であることから、近年注目が
集まっている。ＳＯＩ基板とは、シリコン等からなる基
板と、その上に形成された酸化膜等の埋め込み絶縁膜
と、埋め込み絶縁膜上に形成されたシリコン層とを含む
基板のことである。ＳＯＩデバイスは、このＳＯＩ基板
中のシリコン層の内部または表面のうち少なくとも一方
に半導体素子が形成されることで半導体装置として機能
する。
【０００３】最近では特に、ＳＯＩ基板中のシリコン層
をおよそ数μｍ程度に薄膜化した、いわゆる薄膜ＳＯＩ
デバイスが注目されており、携帯機器用のＬＳＩなどへ
の応用が期待されている。
をおよそ数μｍ程度に薄膜化した、いわゆる薄膜ＳＯＩ
デバイスが注目されており、携帯機器用のＬＳＩなどへ
の応用が期待されている。
【０００４】さて、従来のＳＯＩデバイスの一例を図４
５に示す。図４５において、符号１はＳＯＩ基板を構成
する基板を、符号２はＳＯＩ基板を構成する埋め込み絶
縁膜を、符号３ａはＳＯＩ基板を構成するシリコン層の
一部を、それぞれ示している。そして、シリコン層３ａ
内およびその表面には、半導体素子の例として複数のＭ
ＯＳトランジスタＴＲ１が形成されている。なお、ここ
では例としてＭＯＳトランジスタＴＲ１をｎチャネル型
としている。また、ボディ領域およびチャネル形成領域
として機能させるために、シリコン層３ａには例として
ｐ型不純物が注入されたウェルが形成されている。
５に示す。図４５において、符号１はＳＯＩ基板を構成
する基板を、符号２はＳＯＩ基板を構成する埋め込み絶
縁膜を、符号３ａはＳＯＩ基板を構成するシリコン層の
一部を、それぞれ示している。そして、シリコン層３ａ
内およびその表面には、半導体素子の例として複数のＭ
ＯＳトランジスタＴＲ１が形成されている。なお、ここ
では例としてＭＯＳトランジスタＴＲ１をｎチャネル型
としている。また、ボディ領域およびチャネル形成領域
として機能させるために、シリコン層３ａには例として
ｐ型不純物が注入されたウェルが形成されている。
【０００５】ＭＯＳトランジスタＴＲ１は、シリコン層
３ａ内に形成されたドレイン領域６ａおよびソース領域
６ｂと、シリコン層３ａ表面に形成されたゲート絶縁膜
４ａおよびゲート電極７ａとを備えている。なお、ゲー
ト絶縁膜４ａは酸化膜等の絶縁膜であり、ゲート電極７
ａはポリシリコンや金属膜等の導電性膜である。また、
ドレイン領域６ａおよびソース領域６ｂに挟まれたシリ
コン層３ａは、ＭＯＳトランジスタＴＲ１のボディ領域
として機能する。なお、ゲート電極７ａ、ドレイン領域
６ａおよびソース領域６ｂの各表面には、抵抗を下げる
目的でＣｏＳｉやＴｉＳｉ等のシリサイド領域９ａ，１
０ａ，１０ｂが形成されている。また、ゲート電極７ａ
の側面には、ドレイン領域６ａおよびソース領域６ｂ中
のエクステンション領域を形成する際に用いられたサイ
ドウォール８が形成されている。また、図４５では例と
して、ドレイン領域６ａおよびソース領域６ｂを埋め込
み絶縁膜２に接するほど深く設けた場合を示している。
３ａ内に形成されたドレイン領域６ａおよびソース領域
６ｂと、シリコン層３ａ表面に形成されたゲート絶縁膜
４ａおよびゲート電極７ａとを備えている。なお、ゲー
ト絶縁膜４ａは酸化膜等の絶縁膜であり、ゲート電極７
ａはポリシリコンや金属膜等の導電性膜である。また、
ドレイン領域６ａおよびソース領域６ｂに挟まれたシリ
コン層３ａは、ＭＯＳトランジスタＴＲ１のボディ領域
として機能する。なお、ゲート電極７ａ、ドレイン領域
６ａおよびソース領域６ｂの各表面には、抵抗を下げる
目的でＣｏＳｉやＴｉＳｉ等のシリサイド領域９ａ，１
０ａ，１０ｂが形成されている。また、ゲート電極７ａ
の側面には、ドレイン領域６ａおよびソース領域６ｂ中
のエクステンション領域を形成する際に用いられたサイ
ドウォール８が形成されている。また、図４５では例と
して、ドレイン領域６ａおよびソース領域６ｂを埋め込
み絶縁膜２に接するほど深く設けた場合を示している。
【０００６】さらに、各ＭＯＳトランジスタＴＲ１の間
には、素子間を電気的に分離するために、酸化膜等の絶
縁膜からなる分離絶縁膜５ａが形成されている。この分
離絶縁膜５ａは、素子間を完全に電気的に分離するため
に、シリコン層を完全に貫通して埋め込み絶縁膜２に接
触して形成される。このような構造にすると、ラッチア
ップフリーとなったりノイズに強くなるといった効果が
ある。なお、以下では、後述する部分分離絶縁膜と区別
するために、この絶縁膜のことを完全分離絶縁膜と称す
る。
には、素子間を電気的に分離するために、酸化膜等の絶
縁膜からなる分離絶縁膜５ａが形成されている。この分
離絶縁膜５ａは、素子間を完全に電気的に分離するため
に、シリコン層を完全に貫通して埋め込み絶縁膜２に接
触して形成される。このような構造にすると、ラッチア
ップフリーとなったりノイズに強くなるといった効果が
ある。なお、以下では、後述する部分分離絶縁膜と区別
するために、この絶縁膜のことを完全分離絶縁膜と称す
る。
【０００７】さて、ＳＯＩ基板でない通常のバルク基板
に形成されたＭＯＳトランジスタでは、ボディ領域とな
るバルク基板にボディ電位（例えば接地電位）を与えて
使用される。ところが、図４５に示したようなＳＯＩデ
バイスの場合、各ＭＯＳトランジスタＴＲ１は、埋め込
み絶縁膜２と完全分離絶縁膜５ａとで基板１からは完全
に電気的に絶縁されており、ボディ領域のシリコン層３
ａは電気的な浮遊状態にある。そのため、バルク基板に
形成されたＭＯＳトランジスタではそれほど問題となら
ない基板浮遊問題が生じる。
に形成されたＭＯＳトランジスタでは、ボディ領域とな
るバルク基板にボディ電位（例えば接地電位）を与えて
使用される。ところが、図４５に示したようなＳＯＩデ
バイスの場合、各ＭＯＳトランジスタＴＲ１は、埋め込
み絶縁膜２と完全分離絶縁膜５ａとで基板１からは完全
に電気的に絶縁されており、ボディ領域のシリコン層３
ａは電気的な浮遊状態にある。そのため、バルク基板に
形成されたＭＯＳトランジスタではそれほど問題となら
ない基板浮遊問題が生じる。
【０００８】基板浮遊問題の一つに、ドレイン−ソース
間電流Ｉｄｓおよびドレイン−ソース間電圧Ｖｄｓの電
流電圧特性においてハンプ（瘤状の段差部）が生じる、
いわゆるキンク効果を引き起こす問題がある。図４６は
このキンク効果を示す図である。図４６に示すように、
通常のトランジスタの電流電圧特性では定電流特性とな
る部分に、ハンプＨＰが生じている。
間電流Ｉｄｓおよびドレイン−ソース間電圧Ｖｄｓの電
流電圧特性においてハンプ（瘤状の段差部）が生じる、
いわゆるキンク効果を引き起こす問題がある。図４６は
このキンク効果を示す図である。図４６に示すように、
通常のトランジスタの電流電圧特性では定電流特性とな
る部分に、ハンプＨＰが生じている。
【０００９】このハンプＨＰが生じる原因の一つは、図
４７に示すような、ソース領域６ｂの付近に蓄積した正
孔ＨＬであると考えられている。正孔ＨＬはキャリアの
衝突による電離によって発生し、ソース領域６ｂの付近
に蓄積してボディ−ソース間のｐｎ接合を順バイアスす
るからである。ボディ領域にボディ電位が与えられれ
ば、このような問題は生じにくい。
４７に示すような、ソース領域６ｂの付近に蓄積した正
孔ＨＬであると考えられている。正孔ＨＬはキャリアの
衝突による電離によって発生し、ソース領域６ｂの付近
に蓄積してボディ−ソース間のｐｎ接合を順バイアスす
るからである。ボディ領域にボディ電位が与えられれ
ば、このような問題は生じにくい。
【００１０】また、ドレイン領域６ａ、ソース領域６
ｂ、ボディ領域のシリコン層３ａをそれぞれコレクタ、
エミッタ、ベースとする、図４７に示すような寄生バイ
ポーラトランジスタＰＴも、ハンプＨＰが生じる他の原
因と考えられている。寄生バイポーラトランジスタＰＴ
はキンク効果の他にも、ドレイン−ソース間の耐圧の低
下、サブスレショルド特性の異常な急峻化、オフ時の電
流の増加、閾値電圧の低下、遅延時間における周波数依
存性の発生、等の問題も引き起こす。これらの問題も、
ボディ領域にボディ電位が与えられれば解決され得る。
ｂ、ボディ領域のシリコン層３ａをそれぞれコレクタ、
エミッタ、ベースとする、図４７に示すような寄生バイ
ポーラトランジスタＰＴも、ハンプＨＰが生じる他の原
因と考えられている。寄生バイポーラトランジスタＰＴ
はキンク効果の他にも、ドレイン−ソース間の耐圧の低
下、サブスレショルド特性の異常な急峻化、オフ時の電
流の増加、閾値電圧の低下、遅延時間における周波数依
存性の発生、等の問題も引き起こす。これらの問題も、
ボディ領域にボディ電位が与えられれば解決され得る。
【００１１】また、他の基板浮遊問題として電流駆動能
力の低下も最近報告されている（Extended Abstracts o
f the 1999 International Conference on Solid State
Devices and Materials,Tokyo,1999,pp.340-341）。
力の低下も最近報告されている（Extended Abstracts o
f the 1999 International Conference on Solid State
Devices and Materials,Tokyo,1999,pp.340-341）。
【００１２】このような基板浮遊問題を抑制するために
は、ボディ領域におけるチャネル部分の不純物濃度を高
くしなければならない。しかし、不純物濃度の上昇は基
板バイアス効果を大きくしてしまうために、電流駆動能
力を低下させてしまうという弊害をもたらす。
は、ボディ領域におけるチャネル部分の不純物濃度を高
くしなければならない。しかし、不純物濃度の上昇は基
板バイアス効果を大きくしてしまうために、電流駆動能
力を低下させてしまうという弊害をもたらす。
【００１３】また、ＳＯＩデバイスにおいてはホットキ
ャリアに対する信頼性も懸念される。ＭＯＳトランジス
タの場合、ＳＯＩ基板のシリコン層がきわめて薄くなる
と、ドレイン領域付近の高電解領域で発生したホットキ
ャリアがゲート絶縁膜のみならず埋め込み絶縁膜にも注
入されてしまい、デバイスの大きな劣化が引き起こされ
る。このホットキャリアの問題はバルク基板に形成され
たＭＯＳトランジスタにおいても重要であるが、ＳＯＩ
基板に形成されたＭＯＳトランジスタの場合は、ゲート
絶縁膜と埋め込み絶縁膜という２つの絶縁膜を有してい
るだけに、より深刻な問題となる。
ャリアに対する信頼性も懸念される。ＭＯＳトランジス
タの場合、ＳＯＩ基板のシリコン層がきわめて薄くなる
と、ドレイン領域付近の高電解領域で発生したホットキ
ャリアがゲート絶縁膜のみならず埋め込み絶縁膜にも注
入されてしまい、デバイスの大きな劣化が引き起こされ
る。このホットキャリアの問題はバルク基板に形成され
たＭＯＳトランジスタにおいても重要であるが、ＳＯＩ
基板に形成されたＭＯＳトランジスタの場合は、ゲート
絶縁膜と埋め込み絶縁膜という２つの絶縁膜を有してい
るだけに、より深刻な問題となる。
【００１４】上記のような基板浮遊問題やホットキャリ
アの問題を抑制するには、ボディ領域の電位を電気的に
固定すればよい。ところが、図４５に示したようなＳＯ
Ｉデバイスの場合、各ＭＯＳトランジスタＴＲ１は、埋
め込み絶縁膜２と完全分離絶縁膜５ａとで基板１からは
完全に電気的に絶縁されている。よって、この構造にお
いてボディ領域のシリコン層３ａにボディ電位を与える
ためには、ボディ領域に電気的に接続されたボディ端子
をＳＯＩ基板の表面に設け、これにボディ電位を与える
必要がある。
アの問題を抑制するには、ボディ領域の電位を電気的に
固定すればよい。ところが、図４５に示したようなＳＯ
Ｉデバイスの場合、各ＭＯＳトランジスタＴＲ１は、埋
め込み絶縁膜２と完全分離絶縁膜５ａとで基板１からは
完全に電気的に絶縁されている。よって、この構造にお
いてボディ領域のシリコン層３ａにボディ電位を与える
ためには、ボディ領域に電気的に接続されたボディ端子
をＳＯＩ基板の表面に設け、これにボディ電位を与える
必要がある。
【００１５】しかし、集積回路中の全てのＭＯＳトラン
ジスタにボディ端子を設けるとなると、回路面積が大幅
に増大してしまう。
ジスタにボディ端子を設けるとなると、回路面積が大幅
に増大してしまう。
【００１６】そこで、完全分離絶縁膜５ａに代わって、
分離絶縁膜が埋め込み絶縁膜にまで到達しない構造の部
分分離絶縁膜を採用することが考えられている。分離絶
縁膜が埋め込み絶縁膜にまで到達しなければ、各ＭＯＳ
トランジスタのボディ領域が電気的に接続されているた
め、適当な箇所においてボディ端子を一つＳＯＩ基板の
表面に設ければ済むからである。
分離絶縁膜が埋め込み絶縁膜にまで到達しない構造の部
分分離絶縁膜を採用することが考えられている。分離絶
縁膜が埋め込み絶縁膜にまで到達しなければ、各ＭＯＳ
トランジスタのボディ領域が電気的に接続されているた
め、適当な箇所においてボディ端子を一つＳＯＩ基板の
表面に設ければ済むからである。
【００１７】図４８ないし図５０は、この部分分離絶縁
膜を図４５に示したＳＯＩデバイスに適用した場合を示
す図である。なお、図４８はＳＯＩデバイスの上面図
を、図４９は図４８における切断線Ｘ７−Ｘ７における
断面図を、図５０は図４８における切断線Ｙ−Ｙにおけ
る断面図を、それぞれ示している。
膜を図４５に示したＳＯＩデバイスに適用した場合を示
す図である。なお、図４８はＳＯＩデバイスの上面図
を、図４９は図４８における切断線Ｘ７−Ｘ７における
断面図を、図５０は図４８における切断線Ｙ−Ｙにおけ
る断面図を、それぞれ示している。
【００１８】図４９および図５０に示すとおりこのＳＯ
Ｉデバイスにおいては、図４５に示したＳＯＩデバイス
の完全分離絶縁膜５ａに代わって、部分分離絶縁膜５ｂ
が各ＭＯＳトランジスタＴＲ１の間に形成されている。
そして、部分分離絶縁膜５ｂと埋め込み絶縁膜２との間
には、シリコン層３ｂが完全に除去されることなく残置
している。図５０を見ればわかるように、部分分離絶縁
膜５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１
のボディ領域のシリコン層３ａとは同じウェルに属し、
電気的に接続されている。
Ｉデバイスにおいては、図４５に示したＳＯＩデバイス
の完全分離絶縁膜５ａに代わって、部分分離絶縁膜５ｂ
が各ＭＯＳトランジスタＴＲ１の間に形成されている。
そして、部分分離絶縁膜５ｂと埋め込み絶縁膜２との間
には、シリコン層３ｂが完全に除去されることなく残置
している。図５０を見ればわかるように、部分分離絶縁
膜５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１
のボディ領域のシリコン層３ａとは同じウェルに属し、
電気的に接続されている。
【００１９】一方、図４８に示すボディ端子領域３ｄも
シリコン層３ａ，３ｂとは同じウェルに属し、電気的に
接続されている。よって、このボディ端子領域３ｄにボ
ディ電位Ｖｂｄが与えられることにより、シリコン層３
ａ，３ｂの電位はボディ電位Ｖｂｄに固定され、上記の
ような基板浮遊問題やホットキャリアの問題は抑制され
る。
シリコン層３ａ，３ｂとは同じウェルに属し、電気的に
接続されている。よって、このボディ端子領域３ｄにボ
ディ電位Ｖｂｄが与えられることにより、シリコン層３
ａ，３ｂの電位はボディ電位Ｖｂｄに固定され、上記の
ような基板浮遊問題やホットキャリアの問題は抑制され
る。
【００２０】なお、部分分離絶縁膜を採用するＳＯＩ基
板の場合、完全分離絶縁膜を採用する従来のＳＯＩ基板
の有していたラッチアップフリー等の利点を失ってしま
う。そこで、シリコン層に予め不純物注入を行って導電
型の異なる複数のウェルを設けた場合には、同じ導電型
のウェル内にのみ部分分離絶縁膜を採用し、導電型の異
なるウェル間の境界領域には完全分離絶縁膜を採用す
る、両者を併用する技術も考えられる。
板の場合、完全分離絶縁膜を採用する従来のＳＯＩ基板
の有していたラッチアップフリー等の利点を失ってしま
う。そこで、シリコン層に予め不純物注入を行って導電
型の異なる複数のウェルを設けた場合には、同じ導電型
のウェル内にのみ部分分離絶縁膜を採用し、導電型の異
なるウェル間の境界領域には完全分離絶縁膜を採用す
る、両者を併用する技術も考えられる。
【００２１】ただし、ラッチアップ等の問題を考慮しな
くてよい場合には、部分分離絶縁膜のみを用いればよ
い。そうすれば、両タイプの絶縁膜を製造する必要がな
く、製造に要する工程の数が少なくて済む。
くてよい場合には、部分分離絶縁膜のみを用いればよ
い。そうすれば、両タイプの絶縁膜を製造する必要がな
く、製造に要する工程の数が少なくて済む。
【００２２】
【発明が解決しようとする課題】しかし、部分分離絶縁
膜５ｂ下のシリコン層３ｂは、その膜厚が薄いために抵
抗ＲＳの値が高くなりやすい。特に、ＭＯＳトランジス
タＴＲ１の位置がボディ端子領域３ｄから遠くなればな
るほど、両者の間に介在する抵抗の値が大きくなり、ボ
ディ電位を半導体装置の隅々まで伝達することが困難と
なる。
膜５ｂ下のシリコン層３ｂは、その膜厚が薄いために抵
抗ＲＳの値が高くなりやすい。特に、ＭＯＳトランジス
タＴＲ１の位置がボディ端子領域３ｄから遠くなればな
るほど、両者の間に介在する抵抗の値が大きくなり、ボ
ディ電位を半導体装置の隅々まで伝達することが困難と
なる。
【００２３】このことにより、基板浮遊問題やホットキ
ャリアの問題の抑制が充分には行えなくなり、また、ボ
ディ端子領域からの距離により半導体素子の特性にばら
つきが生じてしまう。
ャリアの問題の抑制が充分には行えなくなり、また、ボ
ディ端子領域からの距離により半導体素子の特性にばら
つきが生じてしまう。
【００２４】なお、例えば図５１に示すように、ＭＯＳ
トランジスタＴＲ１のドレイン領域６ａおよびソース領
域６ｂを埋め込み絶縁膜２に接しないようにして設けれ
ば、ドレイン領域６ａおよびソース領域６ｂの直下にお
いてもシリコン層３ｂがボディ領域のシリコン層３ａと
導通するので、幾分かは基板浮遊問題やホットキャリア
の問題の抑制に寄与する。しかし、それだけでは上記の
問題を充分に抑制できるとは言えない。
トランジスタＴＲ１のドレイン領域６ａおよびソース領
域６ｂを埋め込み絶縁膜２に接しないようにして設けれ
ば、ドレイン領域６ａおよびソース領域６ｂの直下にお
いてもシリコン層３ｂがボディ領域のシリコン層３ａと
導通するので、幾分かは基板浮遊問題やホットキャリア
の問題の抑制に寄与する。しかし、それだけでは上記の
問題を充分に抑制できるとは言えない。
【００２５】また、広く分布する部分分離絶縁膜５ｂの
場合、部分分離絶縁膜５ｂ下のシリコン層３ｂや部分分
離絶縁膜５ｂに隣接するドレイン領域６ａおよびソース
領域６ｂに対して与える引っ張り応力が大きい。図４９
においては、この引っ張り応力を符号ＳＴ２として示し
ている。引っ張り応力ＳＴ２は、部分分離絶縁膜５ｂの
形成時に部分分離絶縁膜５ｂの体積が熱により変化する
ことや、シリコン層３ｂと部分分離絶縁膜５ｂとの間で
熱膨張係数に違いがあることが原因で生じる。広く分布
する部分分離絶縁膜５ｂの場合、その体積変化も大きな
ものとなるため、周囲の構造に対し与える影響が大きく
なる。
場合、部分分離絶縁膜５ｂ下のシリコン層３ｂや部分分
離絶縁膜５ｂに隣接するドレイン領域６ａおよびソース
領域６ｂに対して与える引っ張り応力が大きい。図４９
においては、この引っ張り応力を符号ＳＴ２として示し
ている。引っ張り応力ＳＴ２は、部分分離絶縁膜５ｂの
形成時に部分分離絶縁膜５ｂの体積が熱により変化する
ことや、シリコン層３ｂと部分分離絶縁膜５ｂとの間で
熱膨張係数に違いがあることが原因で生じる。広く分布
する部分分離絶縁膜５ｂの場合、その体積変化も大きな
ものとなるため、周囲の構造に対し与える影響が大きく
なる。
【００２６】このような引っ張り応力ＳＴ２が大きい
と、シリコン層３ｂやドレイン領域６ａおよびソース領
域６ｂに結晶欠陥を生じさせ、その結果、ウェルにおけ
るリーク電流を増加させてしまう可能性がある。特にシ
リコン層３ｂは、その膜厚が薄いために結晶欠陥が生じ
やすい。
と、シリコン層３ｂやドレイン領域６ａおよびソース領
域６ｂに結晶欠陥を生じさせ、その結果、ウェルにおけ
るリーク電流を増加させてしまう可能性がある。特にシ
リコン層３ｂは、その膜厚が薄いために結晶欠陥が生じ
やすい。
【００２７】なお、上記のような、基板浮遊問題やホッ
トキャリアの問題、結晶欠陥の問題は、部分分離絶縁膜
と完全分離絶縁膜とを併用する場合であっても同様に生
じ得る。
トキャリアの問題、結晶欠陥の問題は、部分分離絶縁膜
と完全分離絶縁膜とを併用する場合であっても同様に生
じ得る。
【００２８】そこで、この発明は、ＳＯＩデバイスにお
いて生じやすい基板浮遊問題やホットキャリアの問題を
充分に抑制すること、および、広く分布する部分分離絶
縁膜であっても周囲の構造に対し結晶欠陥を生じさせに
くい半導体装置およびその製造方法を提供することにあ
る。
いて生じやすい基板浮遊問題やホットキャリアの問題を
充分に抑制すること、および、広く分布する部分分離絶
縁膜であっても周囲の構造に対し結晶欠陥を生じさせに
くい半導体装置およびその製造方法を提供することにあ
る。
【００２９】
【課題を解決するための手段】請求項１に記載の発明
は、基板および前記基板上に形成された埋め込み絶縁膜
および前記埋め込み絶縁膜上に形成された半導体層を有
するＳＯＩ基板と、前記埋め込み絶縁膜と接触すること
なく前記半導体層の表面近傍に形成された絶縁膜である
部分分離絶縁膜と、前記半導体層の一部を含んで形成さ
れた半導体素子と、前記半導体素子との間に前記部分分
離絶縁膜を介在させつつ前記半導体層の他の一部を含ん
で形成された、素子としての機能を有しないダミー領域
とを備える半導体装置である。
は、基板および前記基板上に形成された埋め込み絶縁膜
および前記埋め込み絶縁膜上に形成された半導体層を有
するＳＯＩ基板と、前記埋め込み絶縁膜と接触すること
なく前記半導体層の表面近傍に形成された絶縁膜である
部分分離絶縁膜と、前記半導体層の一部を含んで形成さ
れた半導体素子と、前記半導体素子との間に前記部分分
離絶縁膜を介在させつつ前記半導体層の他の一部を含ん
で形成された、素子としての機能を有しないダミー領域
とを備える半導体装置である。
【００３０】請求項２に記載の発明は、請求項１に記載
の半導体装置であって、前記埋め込み絶縁膜と接触しつ
つ前記半導体層を貫通して形成された絶縁膜である完全
分離絶縁膜と、前記半導体素子との間に前記完全分離絶
縁膜を介在させつつ前記半導体層の他の一部を含んで形
成された、素子としての機能を有しないダミー領域とを
さらに備える半導体装置である。
の半導体装置であって、前記埋め込み絶縁膜と接触しつ
つ前記半導体層を貫通して形成された絶縁膜である完全
分離絶縁膜と、前記半導体素子との間に前記完全分離絶
縁膜を介在させつつ前記半導体層の他の一部を含んで形
成された、素子としての機能を有しないダミー領域とを
さらに備える半導体装置である。
【００３１】請求項３に記載の発明は、請求項１または
請求項２に記載の半導体装置であって、前記ダミー領域
の前記半導体層内には所定の導電型の不純物が注入され
ている半導体装置である。
請求項２に記載の半導体装置であって、前記ダミー領域
の前記半導体層内には所定の導電型の不純物が注入され
ている半導体装置である。
【００３２】請求項４に記載の発明は、請求項３に記載
の半導体装置であって、前記半導体層内には前記所定の
導電型のウェルが形成され、前記ダミー領域の前記半導
体層は前記ウェルの一部である半導体装置である。
の半導体装置であって、前記半導体層内には前記所定の
導電型のウェルが形成され、前記ダミー領域の前記半導
体層は前記ウェルの一部である半導体装置である。
【００３３】請求項５に記載の発明は、請求項１ないし
請求項４のいずれかに記載の半導体装置であって、前記
ダミー領域の前記半導体層の表面にはダミー配線が接続
されている半導体装置である。
請求項４のいずれかに記載の半導体装置であって、前記
ダミー領域の前記半導体層の表面にはダミー配線が接続
されている半導体装置である。
【００３４】請求項６に記載の発明は、請求項３に記載
の半導体装置であって、前記ダミー領域は、前記半導体
層の前記他の一部の表面に形成されたダミーゲート絶縁
膜と前記ダミーゲート絶縁膜上に形成されたダミーゲー
ト電極とを含むダミーゲートを有する半導体装置であ
る。
の半導体装置であって、前記ダミー領域は、前記半導体
層の前記他の一部の表面に形成されたダミーゲート絶縁
膜と前記ダミーゲート絶縁膜上に形成されたダミーゲー
ト電極とを含むダミーゲートを有する半導体装置であ
る。
【００３５】請求項７に記載の発明は、請求項６に記載
の半導体装置であって、前記ダミーゲート電極には固定
電位が与えられる半導体装置である。
の半導体装置であって、前記ダミーゲート電極には固定
電位が与えられる半導体装置である。
【００３６】請求項８に記載の発明は、請求項６に記載
の半導体装置であって、前記ダミーゲートは前記半導体
層の前記他の一部の上に部分的に設けられ、前記半導体
層の前記他の一部のうち前記ダミーゲートに覆われない
部分に、前記所定の導電型の不純物が注入されている半
導体装置である。
の半導体装置であって、前記ダミーゲートは前記半導体
層の前記他の一部の上に部分的に設けられ、前記半導体
層の前記他の一部のうち前記ダミーゲートに覆われない
部分に、前記所定の導電型の不純物が注入されている半
導体装置である。
【００３７】請求項９に記載の発明は、請求項８に記載
の半導体装置であって、前記ダミー領域の前記半導体層
および前記ダミーゲート電極に電気的に接続されたダミ
ーコンタクトプラグと、前記ダミーコンタクトプラグに
接続されたダミー配線とをさらに備える半導体装置であ
る。
の半導体装置であって、前記ダミー領域の前記半導体層
および前記ダミーゲート電極に電気的に接続されたダミ
ーコンタクトプラグと、前記ダミーコンタクトプラグに
接続されたダミー配線とをさらに備える半導体装置であ
る。
【００３８】請求項１０に記載の発明は、請求項６に記
載の半導体装置であって、前記ダミーゲートは十字型で
あり、前記ダミー領域の前記半導体層は、前記ダミーゲ
ートの前記十字型を構成する各辺と平行な四辺を有する
平行四辺形を構成する半導体装置である。
載の半導体装置であって、前記ダミーゲートは十字型で
あり、前記ダミー領域の前記半導体層は、前記ダミーゲ
ートの前記十字型を構成する各辺と平行な四辺を有する
平行四辺形を構成する半導体装置である。
【００３９】請求項１１に記載の発明は、複数のダミー
領域が規則的に配置された第１のパターンを準備する第
１工程と、素子および回路のパターンまたはウェルのパ
ターンが記載された第２のパターンを準備する第２工程
と、前記第１および第２のパターンを重ね合わせ、前記
素子および回路と重なる部分または前記ウェルの境界の
部分の前記ダミー領域は消去することにより、前記ダミ
ー領域の配置を決定する第３工程とを備えるダミー領域
の配置方法である。
領域が規則的に配置された第１のパターンを準備する第
１工程と、素子および回路のパターンまたはウェルのパ
ターンが記載された第２のパターンを準備する第２工程
と、前記第１および第２のパターンを重ね合わせ、前記
素子および回路と重なる部分または前記ウェルの境界の
部分の前記ダミー領域は消去することにより、前記ダミ
ー領域の配置を決定する第３工程とを備えるダミー領域
の配置方法である。
【００４０】請求項１２に記載の発明は、請求項１１に
記載のダミー領域の配置方法であって、前記第３工程に
おいて、前記パターンと重なる部分の前記ダミー領域に
加えて前記パターンの周辺に存在する前記ダミー領域を
も消去することにより、前記ダミー領域の配置を決定す
るダミー領域の配置方法である。
記載のダミー領域の配置方法であって、前記第３工程に
おいて、前記パターンと重なる部分の前記ダミー領域に
加えて前記パターンの周辺に存在する前記ダミー領域を
も消去することにより、前記ダミー領域の配置を決定す
るダミー領域の配置方法である。
【００４１】請求項１３に記載の発明は、請求項１２に
記載のダミー領域の配置方法であって、前記第３工程に
おいて、前記ダミー領域が消去された位置に、前記ダミ
ー領域とは大きさの異なるダミー領域を前記パターンに
重ならないように新たに配置するダミー領域の配置方法
である。
記載のダミー領域の配置方法であって、前記第３工程に
おいて、前記ダミー領域が消去された位置に、前記ダミ
ー領域とは大きさの異なるダミー領域を前記パターンに
重ならないように新たに配置するダミー領域の配置方法
である。
【００４２】請求項１４に記載の発明は、基板および前
記基板上に形成された埋め込み絶縁膜および前記埋め込
み絶縁膜上に形成された半導体層を有するＳＯＩ基板を
準備する工程（ａ）と、前記埋め込み絶縁膜と接触しな
い、絶縁膜である部分分離絶縁膜を前記半導体層の表面
近傍に形成する工程（ｂ）と、前記半導体層内に半導体
素子を形成する工程（ｃ）と、前記半導体素子との間に
前記部分分離絶縁膜を介在させつつ前記半導体層内に素
子としての機能を有しないダミー領域を前記工程（ｃ）
と並行して形成する工程（ｄ）とを備える半導体装置の
製造方法である。
記基板上に形成された埋め込み絶縁膜および前記埋め込
み絶縁膜上に形成された半導体層を有するＳＯＩ基板を
準備する工程（ａ）と、前記埋め込み絶縁膜と接触しな
い、絶縁膜である部分分離絶縁膜を前記半導体層の表面
近傍に形成する工程（ｂ）と、前記半導体層内に半導体
素子を形成する工程（ｃ）と、前記半導体素子との間に
前記部分分離絶縁膜を介在させつつ前記半導体層内に素
子としての機能を有しないダミー領域を前記工程（ｃ）
と並行して形成する工程（ｄ）とを備える半導体装置の
製造方法である。
【００４３】
【発明の実施の形態】＜実施の形態１＞図１および図２
は、この発明の実施の形態１にかかるＳＯＩデバイスを
示す図である。なお、図１はＳＯＩデバイスの上面図
を、図２は図１における切断線Ｘ１−Ｘ１における断面
図をそれぞれ示している。なお、図１および図２では図
４８〜図５０に示したＳＯＩデバイスと同様の機能を有
する要素については同一符号を付している。
は、この発明の実施の形態１にかかるＳＯＩデバイスを
示す図である。なお、図１はＳＯＩデバイスの上面図
を、図２は図１における切断線Ｘ１−Ｘ１における断面
図をそれぞれ示している。なお、図１および図２では図
４８〜図５０に示したＳＯＩデバイスと同様の機能を有
する要素については同一符号を付している。
【００４４】図１および図２に示すとおりこのＳＯＩデ
バイスは、従来のＳＯＩデバイスと同様、基板１、埋め
込み絶縁膜２およびシリコン層から構成されるＳＯＩ基
板を有している。なお、シリコン層３ａ，３ｂはＳＯＩ
基板を構成するシリコン層の一部を示している。そし
て、シリコン層３ａの表面近傍には、半導体素子の例と
して複数のＭＯＳトランジスタＴＲ１が形成されてい
る。なお、ここでは例としてＭＯＳトランジスタＴＲ１
をｎチャネル型としている。また、シリコン層３ａ，３
ｂはともに、例としてｐ型不純物が注入されて形成され
たウェルに属している。また、図４８と同様、シリコン
層３ａ，３ｂと同じウェルに属するボディ端子領域３ｄ
も設けられている。このボディ端子領域３ｄにはボディ
電位Ｖｂｄが与えられ、シリコン層３ａ，３ｂの電位は
ボディ電位Ｖｂｄに固定される。
バイスは、従来のＳＯＩデバイスと同様、基板１、埋め
込み絶縁膜２およびシリコン層から構成されるＳＯＩ基
板を有している。なお、シリコン層３ａ，３ｂはＳＯＩ
基板を構成するシリコン層の一部を示している。そし
て、シリコン層３ａの表面近傍には、半導体素子の例と
して複数のＭＯＳトランジスタＴＲ１が形成されてい
る。なお、ここでは例としてＭＯＳトランジスタＴＲ１
をｎチャネル型としている。また、シリコン層３ａ，３
ｂはともに、例としてｐ型不純物が注入されて形成され
たウェルに属している。また、図４８と同様、シリコン
層３ａ，３ｂと同じウェルに属するボディ端子領域３ｄ
も設けられている。このボディ端子領域３ｄにはボディ
電位Ｖｂｄが与えられ、シリコン層３ａ，３ｂの電位は
ボディ電位Ｖｂｄに固定される。
【００４５】ＭＯＳトランジスタＴＲ１は、図４８〜図
５０に示したＳＯＩデバイスと同様、シリコン層３ａ内
に形成されたドレイン領域６ａおよびソース領域６ｂ
と、シリコン層３ａ表面に形成されたゲート絶縁膜４ａ
およびゲート電極７ａとを備えている。ドレイン領域６
ａおよびソース領域６ｂに挟まれたシリコン層３ａは、
ＭＯＳトランジスタＴＲ１のボディ領域として機能す
る。なお、図２ではゲート電極７ａ、ドレイン領域６ａ
およびソース領域６ｂの各表面には、抵抗を下げる目的
でシリサイド領域９ａ，１０ａ，１０ｂが形成されてい
る。また、ゲート電極７ａの側面には、ドレイン領域６
ａおよびソース領域６ｂ中のエクステンション領域を形
成する際に用いられたサイドウォール８が形成されてい
る。また、図２では例として、ドレイン領域６ａおよび
ソース領域６ｂを埋め込み絶縁膜２に接するほど深く設
けた場合を示している。
５０に示したＳＯＩデバイスと同様、シリコン層３ａ内
に形成されたドレイン領域６ａおよびソース領域６ｂ
と、シリコン層３ａ表面に形成されたゲート絶縁膜４ａ
およびゲート電極７ａとを備えている。ドレイン領域６
ａおよびソース領域６ｂに挟まれたシリコン層３ａは、
ＭＯＳトランジスタＴＲ１のボディ領域として機能す
る。なお、図２ではゲート電極７ａ、ドレイン領域６ａ
およびソース領域６ｂの各表面には、抵抗を下げる目的
でシリサイド領域９ａ，１０ａ，１０ｂが形成されてい
る。また、ゲート電極７ａの側面には、ドレイン領域６
ａおよびソース領域６ｂ中のエクステンション領域を形
成する際に用いられたサイドウォール８が形成されてい
る。また、図２では例として、ドレイン領域６ａおよび
ソース領域６ｂを埋め込み絶縁膜２に接するほど深く設
けた場合を示している。
【００４６】さて、本実施の形態にかかるＳＯＩデバイ
スにおいても、各ＭＯＳトランジスタＴＲ１の間に、酸
化膜等の絶縁膜からなる部分分離絶縁膜５ｂが形成され
ている。また、部分分離絶縁膜５ｂと埋め込み絶縁膜２
との間には、シリコン層３ｂが完全に除去されることな
く残置している。なお、図５０と同様、部分分離絶縁膜
５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１の
ボディ領域のシリコン層３ａとは同じウェルに属し、電
気的に接続されている。
スにおいても、各ＭＯＳトランジスタＴＲ１の間に、酸
化膜等の絶縁膜からなる部分分離絶縁膜５ｂが形成され
ている。また、部分分離絶縁膜５ｂと埋め込み絶縁膜２
との間には、シリコン層３ｂが完全に除去されることな
く残置している。なお、図５０と同様、部分分離絶縁膜
５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１の
ボディ領域のシリコン層３ａとは同じウェルに属し、電
気的に接続されている。
【００４７】ただし、本実施の形態においては、図４８
〜図５０に示したＳＯＩデバイスとは異なり、部分分離
絶縁膜５ｂは各ＭＯＳトランジスタＴＲ１の間に連続し
て設けられてはいない。すなわち、図１および図２に示
すように、各ＭＯＳトランジスタＴＲ１の間の部分分離
絶縁膜５ｂ内には、およそ一定の間隔を置いて、素子と
しての機能を有しないダミー領域ＤＭ１が形成されてい
る。
〜図５０に示したＳＯＩデバイスとは異なり、部分分離
絶縁膜５ｂは各ＭＯＳトランジスタＴＲ１の間に連続し
て設けられてはいない。すなわち、図１および図２に示
すように、各ＭＯＳトランジスタＴＲ１の間の部分分離
絶縁膜５ｂ内には、およそ一定の間隔を置いて、素子と
しての機能を有しないダミー領域ＤＭ１が形成されてい
る。
【００４８】このダミー領域ＤＭ１は、シリコン層に形
成されたウェルにさらに不純物が注入されて形成された
ダミー活性領域３ｃを有しており、ここではさらにその
表面にシリサイド領域１０ｇが形成されている。このよ
うに、ダミー領域ＤＭ１が部分分離絶縁膜５ｂ内に形成
されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂ
が半導体装置において占める割合が減少する。そして、
シリコン層３ｂが減少した分だけ、ダミー活性領域３ｃ
およびシリサイド領域１０ｇの占める割合が増加する。
なお、シリサイド領域１０ｇはダミー領域ＤＭ１のボデ
ィ抵抗を下げる目的で形成される。
成されたウェルにさらに不純物が注入されて形成された
ダミー活性領域３ｃを有しており、ここではさらにその
表面にシリサイド領域１０ｇが形成されている。このよ
うに、ダミー領域ＤＭ１が部分分離絶縁膜５ｂ内に形成
されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂ
が半導体装置において占める割合が減少する。そして、
シリコン層３ｂが減少した分だけ、ダミー活性領域３ｃ
およびシリサイド領域１０ｇの占める割合が増加する。
なお、シリサイド領域１０ｇはダミー領域ＤＭ１のボデ
ィ抵抗を下げる目的で形成される。
【００４９】なお、ダミー活性領域３ｃに注入される不
純物の導電型は、シリコン層に形成されるウェルと同じ
にしておけばよい。異なる導電型とする場合よりもダミ
ー領域の抵抗値を下げることができるからである。
純物の導電型は、シリコン層に形成されるウェルと同じ
にしておけばよい。異なる導電型とする場合よりもダミ
ー領域の抵抗値を下げることができるからである。
【００５０】例えば、図２においてはシリコン層３ａ，
３ｂがｐ型ウェルとして形成されているので、ダミー活
性領域３ｃにはＢやＢＦ2等のｐ型不純物を注入すれば
よい。このとき、ダミー活性領域３ｃの不純物濃度を、
シリコン層３ａ，３ｂの不純物濃度よりも高めにしてお
く。また逆に、シリコン層３ａ，３ｂがｎ型ウェルとし
て形成されておれば、ダミー活性領域３ｃにはＡｓや
Ｐ、Ｓｂ等のｎ型不純物を注入すればよい。
３ｂがｐ型ウェルとして形成されているので、ダミー活
性領域３ｃにはＢやＢＦ2等のｐ型不純物を注入すれば
よい。このとき、ダミー活性領域３ｃの不純物濃度を、
シリコン層３ａ，３ｂの不純物濃度よりも高めにしてお
く。また逆に、シリコン層３ａ，３ｂがｎ型ウェルとし
て形成されておれば、ダミー活性領域３ｃにはＡｓや
Ｐ、Ｓｂ等のｎ型不純物を注入すればよい。
【００５１】ダミー活性領域３ｃおよびシリサイド領域
１０ｇは、シリコン層３ｂよりもその抵抗値が低いた
め、上述の抵抗ＲＳのようにＭＯＳトランジスタＴＲ１
とボディ端子領域３ｄとの間に介在する抵抗の値が大き
くなることを抑制できる。よって、ボディ電位を半導体
装置の隅々まで伝達することが可能となり、基板浮遊問
題やホットキャリアの問題の抑制が行えるようになる。
また、これに伴って、ボディ端子領域からの距離により
半導体素子の特性にばらつきが生じることを抑制でき
る。
１０ｇは、シリコン層３ｂよりもその抵抗値が低いた
め、上述の抵抗ＲＳのようにＭＯＳトランジスタＴＲ１
とボディ端子領域３ｄとの間に介在する抵抗の値が大き
くなることを抑制できる。よって、ボディ電位を半導体
装置の隅々まで伝達することが可能となり、基板浮遊問
題やホットキャリアの問題の抑制が行えるようになる。
また、これに伴って、ボディ端子領域からの距離により
半導体素子の特性にばらつきが生じることを抑制でき
る。
【００５２】なお、上述のとおりダミー活性領域３ｃを
設けることでダミー領域ＤＭ１の抵抗値を低下させるこ
とができるが、シリコン層に形成されたウェルにさらに
不純物を注入しなくても、ウェルをそのままダミー活性
領域として用いてもよい。その場合のダミー活性領域
は、ウェルをそのまま用いたものであるので、ダミー活
性領域３ｃほどには不純物濃度が高くはない。そのた
め、ダミー活性領域３ｃよりは、その抵抗値が高くな
る。しかしながら、部分分離絶縁膜５ｂ下のシリコン層
３ｂの抵抗値に比べれば、膜厚一杯に広がったシリコン
層の抵抗値は低い。よって、ダミー活性領域として利用
することが可能である。
設けることでダミー領域ＤＭ１の抵抗値を低下させるこ
とができるが、シリコン層に形成されたウェルにさらに
不純物を注入しなくても、ウェルをそのままダミー活性
領域として用いてもよい。その場合のダミー活性領域
は、ウェルをそのまま用いたものであるので、ダミー活
性領域３ｃほどには不純物濃度が高くはない。そのた
め、ダミー活性領域３ｃよりは、その抵抗値が高くな
る。しかしながら、部分分離絶縁膜５ｂ下のシリコン層
３ｂの抵抗値に比べれば、膜厚一杯に広がったシリコン
層の抵抗値は低い。よって、ダミー活性領域として利用
することが可能である。
【００５３】また、本実施の形態にかかるＳＯＩデバイ
スの部分分離絶縁膜５ｂの場合、ダミー領域ＤＭ１が設
けられているため、部分分離絶縁膜５ｂの有する引っ張
り応力をダミー領域に分散させることができる。そのた
め、引っ張り応力が半導体素子等に及ぼす力を軽減する
ことができる。図２では、この引っ張り応力を符号ＳＴ
１として示しているが、引っ張り応力ＳＴ１は、図４９
に示した引っ張り応力ＳＴ２よりも小さく、ＭＯＳトラ
ンジスタＴＲ１やシリコン層３ｂに対して与える影響が
小さい。よって、シリコン層３ｂやドレイン領域６ａお
よびソース領域６ｂに結晶欠陥が生じにくく、ウェルに
おけるリーク電流を増加させにくい。
スの部分分離絶縁膜５ｂの場合、ダミー領域ＤＭ１が設
けられているため、部分分離絶縁膜５ｂの有する引っ張
り応力をダミー領域に分散させることができる。そのた
め、引っ張り応力が半導体素子等に及ぼす力を軽減する
ことができる。図２では、この引っ張り応力を符号ＳＴ
１として示しているが、引っ張り応力ＳＴ１は、図４９
に示した引っ張り応力ＳＴ２よりも小さく、ＭＯＳトラ
ンジスタＴＲ１やシリコン層３ｂに対して与える影響が
小さい。よって、シリコン層３ｂやドレイン領域６ａお
よびソース領域６ｂに結晶欠陥が生じにくく、ウェルに
おけるリーク電流を増加させにくい。
【００５４】また、ダミー領域ＤＭ１を設けることによ
り、部分分離絶縁膜５ｂへの加工プロセスの安定性を向
上させることができる。すなわち、部分分離絶縁膜５ｂ
をＣＭＰ（Chemical Mechanical Polishing）法を用い
て形成する場合に、ウェハにかかる圧力を一定にしやす
くなり、部分分離絶縁膜５ｂにディッシングが生じにく
い。また、プラズマエッチングにより部分分離絶縁膜５
ｂを形成する場合には、部分分離絶縁膜５ｂが適度に分
散していることから、ウェハ上で均一にプラズマの状態
を保つことができる。
り、部分分離絶縁膜５ｂへの加工プロセスの安定性を向
上させることができる。すなわち、部分分離絶縁膜５ｂ
をＣＭＰ（Chemical Mechanical Polishing）法を用い
て形成する場合に、ウェハにかかる圧力を一定にしやす
くなり、部分分離絶縁膜５ｂにディッシングが生じにく
い。また、プラズマエッチングにより部分分離絶縁膜５
ｂを形成する場合には、部分分離絶縁膜５ｂが適度に分
散していることから、ウェハ上で均一にプラズマの状態
を保つことができる。
【００５５】本実施の形態にかかるＳＯＩデバイスを用
いれば、ダミー領域ＤＭ１を形成しているので、基板浮
遊問題やホットキャリアの問題の抑制が行えるようにな
る。また、これに伴って、ボディ端子領域からの距離に
より半導体素子の特性にばらつきが生じることを抑制で
きる。またさらに、部分分離絶縁膜５ｂの有する引っ張
り応力をダミー領域に分散させることができ、引っ張り
応力が半導体素子等に及ぼす力を軽減することができ
る。よって、シリコン層３ｂやドレイン領域６ａおよび
ソース領域６ｂに結晶欠陥が生じにくく、ウェルにおけ
るリーク電流を増加させにくい。また、ダミー領域ＤＭ
１を設けることにより、部分分離絶縁膜５ｂへの加工プ
ロセスの安定性を向上させることができる。
いれば、ダミー領域ＤＭ１を形成しているので、基板浮
遊問題やホットキャリアの問題の抑制が行えるようにな
る。また、これに伴って、ボディ端子領域からの距離に
より半導体素子の特性にばらつきが生じることを抑制で
きる。またさらに、部分分離絶縁膜５ｂの有する引っ張
り応力をダミー領域に分散させることができ、引っ張り
応力が半導体素子等に及ぼす力を軽減することができ
る。よって、シリコン層３ｂやドレイン領域６ａおよび
ソース領域６ｂに結晶欠陥が生じにくく、ウェルにおけ
るリーク電流を増加させにくい。また、ダミー領域ＤＭ
１を設けることにより、部分分離絶縁膜５ｂへの加工プ
ロセスの安定性を向上させることができる。
【００５６】なお、図５１に示したＳＯＩデバイスのよ
うに、本実施の形態にかかるＳＯＩデバイスにおいても
ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソ
ース領域６ｂを埋め込み絶縁膜２に接しないように設け
てもよい。そうすれば、より一層、基板浮遊問題やホッ
トキャリアの問題が抑制できる。
うに、本実施の形態にかかるＳＯＩデバイスにおいても
ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソ
ース領域６ｂを埋め込み絶縁膜２に接しないように設け
てもよい。そうすれば、より一層、基板浮遊問題やホッ
トキャリアの問題が抑制できる。
【００５７】また、本実施の形態においては、シリサイ
ド領域１０ｇを形成する場合について記述したが、シリ
サイド領域１０ｇを形成しない場合であっても、上記の
ような効果はある。通常、ＤＲＡＭのメモリセル等では
リフレッシュ特性の向上のため、ソース領域およびドレ
イン領域にはシリサイド化を行わないようにしている。
その場合には、本実施の形態にかかるＳＯＩデバイス中
のダミー領域についてもシリサイド領域を有しない構造
となる。シリサイド領域を有しない構造であっても、ダ
ミー領域ＤＭ１が設けられておれば、部分分離絶縁膜直
下の薄いシリコン層３ｂのみを有する従来の技術よりも
ボディ抵抗を下げることができる。
ド領域１０ｇを形成する場合について記述したが、シリ
サイド領域１０ｇを形成しない場合であっても、上記の
ような効果はある。通常、ＤＲＡＭのメモリセル等では
リフレッシュ特性の向上のため、ソース領域およびドレ
イン領域にはシリサイド化を行わないようにしている。
その場合には、本実施の形態にかかるＳＯＩデバイス中
のダミー領域についてもシリサイド領域を有しない構造
となる。シリサイド領域を有しない構造であっても、ダ
ミー領域ＤＭ１が設けられておれば、部分分離絶縁膜直
下の薄いシリコン層３ｂのみを有する従来の技術よりも
ボディ抵抗を下げることができる。
【００５８】＜実施の形態２＞本実施の形態は、実施の
形態１にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図３は本実施の形態にかかるＳＯＩデバイス
の上面図を、図４は図３における切断線Ｘ２−Ｘ２にお
ける断面図をそれぞれ示している。なお、図３および図
４では実施の形態１にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
形態１にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図３は本実施の形態にかかるＳＯＩデバイス
の上面図を、図４は図３における切断線Ｘ２−Ｘ２にお
ける断面図をそれぞれ示している。なお、図３および図
４では実施の形態１にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
【００５９】本実施の形態においては、ダミー領域ＤＭ
１の抵抗値をさらに下げるために、Ａｌ等の金属やポリ
シリコン等その他の導電性材料からなるダミーコンタク
トプラグ１２ｃおよびダミー配線１３ｃが形成される。
１の抵抗値をさらに下げるために、Ａｌ等の金属やポリ
シリコン等その他の導電性材料からなるダミーコンタク
トプラグ１２ｃおよびダミー配線１３ｃが形成される。
【００６０】ＭＯＳトランジスタＴＲ１のドレイン領域
６ａおよびソース領域６ｂには、図４に示すように、層
間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，
１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介し
て接続され、コンタクトプラグ１２ａ，１２ｂには、そ
れぞれ配線１３ａ，１３ｂが接続されることが多い。本
実施の形態では、ダミー領域ＤＭ１のダミー活性領域３
ｃにもシリサイド領域１０ｇを介してコンタクトプラグ
１２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｃ
を接続し、ダミーコンタクトプラグ１２ｃに配線１３
ａ，１３ｂと同様のダミー配線１３ｃを設けるのであ
る。
６ａおよびソース領域６ｂには、図４に示すように、層
間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，
１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介し
て接続され、コンタクトプラグ１２ａ，１２ｂには、そ
れぞれ配線１３ａ，１３ｂが接続されることが多い。本
実施の形態では、ダミー領域ＤＭ１のダミー活性領域３
ｃにもシリサイド領域１０ｇを介してコンタクトプラグ
１２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｃ
を接続し、ダミーコンタクトプラグ１２ｃに配線１３
ａ，１３ｂと同様のダミー配線１３ｃを設けるのであ
る。
【００６１】なお、ダミー配線１３ｃは隣接するダミー
領域ＤＭ１にまたがって接続しておけばよい。そうすれ
ば、隣接するダミー領域ＤＭ１の間で、ダミー活性領域
３ｃとシリコン層３ｂとによる電気的経路だけでなく、
ダミー配線１３ｃによる電気的経路も生じるので、ダミ
ー領域ＤＭ１の抵抗値をさらに下げることができる。よ
って、ボディ電位がより半導体装置の隅々まで伝達しや
すく、基板浮遊問題やホットキャリアの問題の抑制がよ
り確実に行えるようになる。
領域ＤＭ１にまたがって接続しておけばよい。そうすれ
ば、隣接するダミー領域ＤＭ１の間で、ダミー活性領域
３ｃとシリコン層３ｂとによる電気的経路だけでなく、
ダミー配線１３ｃによる電気的経路も生じるので、ダミ
ー領域ＤＭ１の抵抗値をさらに下げることができる。よ
って、ボディ電位がより半導体装置の隅々まで伝達しや
すく、基板浮遊問題やホットキャリアの問題の抑制がよ
り確実に行えるようになる。
【００６２】また、ダミー配線１３ｃを設けることによ
り、層間絶縁膜１１上において配線の有無による高さの
ばらつきも抑制できる。よって、層間絶縁膜１１上にさ
らに上層の層間絶縁膜（図示せず）を形成してこれにＣ
ＭＰ法を行う場合、上層の層間絶縁膜にかかる圧力を一
定にしやすくなり、上層の層間絶縁膜にディッシングが
生じにくい。
り、層間絶縁膜１１上において配線の有無による高さの
ばらつきも抑制できる。よって、層間絶縁膜１１上にさ
らに上層の層間絶縁膜（図示せず）を形成してこれにＣ
ＭＰ法を行う場合、上層の層間絶縁膜にかかる圧力を一
定にしやすくなり、上層の層間絶縁膜にディッシングが
生じにくい。
【００６３】さらに、ダミー配線１３ｃを設けることに
より、ＳＯＩデバイスにおいて問題となりやすいセルフ
ヒーティング効果を抑制することができる。セルフヒー
ティング効果とは、素子動作時に発生した熱を充分に放
熱することができずに熱を蓄積してしまう現象のことで
ある。ＳＯＩデバイスでは、半導体素子が比較的熱伝導
率の小さい酸化膜等からなる埋め込み絶縁膜や分離絶縁
膜に囲まれているために、このセルフヒーティング効果
が問題となりやすい。しかし、ダミー配線１３ｃが形成
されておれば、ダミー配線１３ｃが放熱に寄与し、セル
フヒーティング効果を抑制することができる。
より、ＳＯＩデバイスにおいて問題となりやすいセルフ
ヒーティング効果を抑制することができる。セルフヒー
ティング効果とは、素子動作時に発生した熱を充分に放
熱することができずに熱を蓄積してしまう現象のことで
ある。ＳＯＩデバイスでは、半導体素子が比較的熱伝導
率の小さい酸化膜等からなる埋め込み絶縁膜や分離絶縁
膜に囲まれているために、このセルフヒーティング効果
が問題となりやすい。しかし、ダミー配線１３ｃが形成
されておれば、ダミー配線１３ｃが放熱に寄与し、セル
フヒーティング効果を抑制することができる。
【００６４】なお、図３に示すように、ボディ端子領域
３ｄにもコンタクトプラグ１２ｄおよび配線１３ｄが設
けられる。そして、配線１３ｄはボディ電位Ｖｂｄに電
気的に接続される。
３ｄにもコンタクトプラグ１２ｄおよび配線１３ｄが設
けられる。そして、配線１３ｄはボディ電位Ｖｂｄに電
気的に接続される。
【００６５】その他の構成は実施の形態１にかかるＳＯ
Ｉデバイスと同様のため、説明を省略する。
Ｉデバイスと同様のため、説明を省略する。
【００６６】本実施の形態にかかるＳＯＩデバイスを用
いれば、ダミーコンタクトプラグ１２ｃおよびダミー配
線１３ｃが形成されているので、ボディ電位がより半導
体装置の隅々まで伝達しやすく、基板浮遊問題やホット
キャリアの問題の抑制がより確実に行える。また、層間
絶縁膜１１上にさらに上層の層間絶縁膜を形成してこれ
にＣＭＰ法を行う場合、上層の層間絶縁膜にディッシン
グが生じにくい。さらに、ＳＯＩデバイスにおいて問題
となりやすいセルフヒーティング効果を抑制することが
できる。
いれば、ダミーコンタクトプラグ１２ｃおよびダミー配
線１３ｃが形成されているので、ボディ電位がより半導
体装置の隅々まで伝達しやすく、基板浮遊問題やホット
キャリアの問題の抑制がより確実に行える。また、層間
絶縁膜１１上にさらに上層の層間絶縁膜を形成してこれ
にＣＭＰ法を行う場合、上層の層間絶縁膜にディッシン
グが生じにくい。さらに、ＳＯＩデバイスにおいて問題
となりやすいセルフヒーティング効果を抑制することが
できる。
【００６７】＜実施の形態３＞本実施の形態は、実施の
形態１にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図５は本実施の形態にかかるＳＯＩデバイス
の上面図を、図６は図５における切断線Ｘ３−Ｘ３にお
ける断面図をそれぞれ示している。なお、図５および図
６では実施の形態１にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
形態１にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図５は本実施の形態にかかるＳＯＩデバイス
の上面図を、図６は図５における切断線Ｘ３−Ｘ３にお
ける断面図をそれぞれ示している。なお、図５および図
６では実施の形態１にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
【００６８】本実施の形態においては、ダミー領域ＤＭ
１に代わって、ダミーゲート絶縁膜４ｂとダミーゲート
電極７ｂとを有するダミー領域ＤＭ２が形成される。ダ
ミー領域ＤＭ２は、シリコン層３ａに形成されたウェル
をダミー活性領域として有し、さらに、シリコン層３ａ
上に形成された、酸化膜等の絶縁膜からなるダミーゲー
ト絶縁膜４ｂ、ダミーゲート絶縁膜４ｂ上に形成された
ダミーゲート電極７ｂとを有している。また、ダミーゲ
ート電極７ｂの表面にはシリサイド領域９ｂが形成され
ている。さらに、ダミーゲート電極７ｂの側面にはサイ
ドウォール８が形成されている。
１に代わって、ダミーゲート絶縁膜４ｂとダミーゲート
電極７ｂとを有するダミー領域ＤＭ２が形成される。ダ
ミー領域ＤＭ２は、シリコン層３ａに形成されたウェル
をダミー活性領域として有し、さらに、シリコン層３ａ
上に形成された、酸化膜等の絶縁膜からなるダミーゲー
ト絶縁膜４ｂ、ダミーゲート絶縁膜４ｂ上に形成された
ダミーゲート電極７ｂとを有している。また、ダミーゲ
ート電極７ｂの表面にはシリサイド領域９ｂが形成され
ている。さらに、ダミーゲート電極７ｂの側面にはサイ
ドウォール８が形成されている。
【００６９】このように、ダミー領域ＤＭ２が部分分離
絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ
下のシリコン層３ｂが半導体装置において占める割合が
減少する。そして、シリコン層３ｂが減少した分だけ、
ダミー活性領域たるシリコン層３ａの占める割合が増加
する。
絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ
下のシリコン層３ｂが半導体装置において占める割合が
減少する。そして、シリコン層３ｂが減少した分だけ、
ダミー活性領域たるシリコン層３ａの占める割合が増加
する。
【００７０】シリコン層３ａは、膜厚が厚い分、シリコ
ン層３ｂよりもその抵抗値が低いため、上述の抵抗ＲＳ
のようにＭＯＳトランジスタＴＲ１とボディ端子領域３
ｄとの間に介在する抵抗の値が大きくなることを抑制で
きる。よって、ボディ電位を半導体装置の隅々まで伝達
することが可能となり、基板浮遊問題やホットキャリア
の問題の抑制が行えるようになる。また、これに伴っ
て、ボディ端子領域からの距離により半導体素子の特性
にばらつきが生じることを抑制できる。
ン層３ｂよりもその抵抗値が低いため、上述の抵抗ＲＳ
のようにＭＯＳトランジスタＴＲ１とボディ端子領域３
ｄとの間に介在する抵抗の値が大きくなることを抑制で
きる。よって、ボディ電位を半導体装置の隅々まで伝達
することが可能となり、基板浮遊問題やホットキャリア
の問題の抑制が行えるようになる。また、これに伴っ
て、ボディ端子領域からの距離により半導体素子の特性
にばらつきが生じることを抑制できる。
【００７１】なお、ダミー活性領域たるシリコン層３ａ
は、ウェルをそのまま用いたものであるので、実施の形
態１におけるダミー活性領域３ｃほどには不純物濃度が
高くはない。しかしながら、部分分離絶縁膜５ｂ下のシ
リコン層３ｂの抵抗値に比べれば、膜厚一杯に広がった
シリコン層の抵抗値は低い。よって、ダミー活性領域と
して利用することが可能である。
は、ウェルをそのまま用いたものであるので、実施の形
態１におけるダミー活性領域３ｃほどには不純物濃度が
高くはない。しかしながら、部分分離絶縁膜５ｂ下のシ
リコン層３ｂの抵抗値に比べれば、膜厚一杯に広がった
シリコン層の抵抗値は低い。よって、ダミー活性領域と
して利用することが可能である。
【００７２】また、もちろん、実施の形態１におけるダ
ミー活性領域３ｃを、図６に示したＳＯＩデバイスに設
けて、さらなる抵抗値の低下を図ってもよい。
ミー活性領域３ｃを、図６に示したＳＯＩデバイスに設
けて、さらなる抵抗値の低下を図ってもよい。
【００７３】また、ダミーゲート電極７ｂを設けること
で、ＭＯＳトランジスタＴＲ１のゲート電極７ａをフォ
トリソグラフィ技術等を用いて形成する際に、ゲート電
極の寸法のばらつきの発生を抑制することが可能とな
る。ウェハ面内においてゲート電極の密度に粗密がある
と、導電性膜の堆積量やエッチング量等が微妙に異なっ
てくるため、ゲート電極の寸法にばらつきが発生しやす
いが、ダミーゲート電極７ｂを半導体素子の形成しない
ところにほぼ一様に設けておけば、ばらつきが生じにく
くなるからである。
で、ＭＯＳトランジスタＴＲ１のゲート電極７ａをフォ
トリソグラフィ技術等を用いて形成する際に、ゲート電
極の寸法のばらつきの発生を抑制することが可能とな
る。ウェハ面内においてゲート電極の密度に粗密がある
と、導電性膜の堆積量やエッチング量等が微妙に異なっ
てくるため、ゲート電極の寸法にばらつきが発生しやす
いが、ダミーゲート電極７ｂを半導体素子の形成しない
ところにほぼ一様に設けておけば、ばらつきが生じにく
くなるからである。
【００７４】またさらに、ダミーゲート電極７ｂを設け
ることで、ウェハ面内においてゲート電極の有無による
高さのばらつきも抑制できる。よって、層間絶縁膜（図
示せず）をＭＯＳトランジスタＴＲ１およびダミー領域
ＤＭ２の上部に形成してこれにＣＭＰ法を行う場合、層
間絶縁膜にかかる圧力を一定にしやすくなり、層間絶縁
膜にディッシングが生じにくい。
ることで、ウェハ面内においてゲート電極の有無による
高さのばらつきも抑制できる。よって、層間絶縁膜（図
示せず）をＭＯＳトランジスタＴＲ１およびダミー領域
ＤＭ２の上部に形成してこれにＣＭＰ法を行う場合、層
間絶縁膜にかかる圧力を一定にしやすくなり、層間絶縁
膜にディッシングが生じにくい。
【００７５】その他の構成は実施の形態１にかかるＳＯ
Ｉデバイスと同様のため、説明を省略する。
Ｉデバイスと同様のため、説明を省略する。
【００７６】本実施の形態にかかるＳＯＩデバイスを用
いれば、ダミー領域ＤＭ２が部分分離絶縁膜５ｂ内に形
成されるので、実施の形態１にかかるＳＯＩデバイスと
同様の効果を有する。また、ダミーゲート電極７ｂを設
けるので、ＭＯＳトランジスタＴＲ１のゲート電極７ａ
をフォトリソグラフィ技術等を用いて形成する際に、ゲ
ート電極の寸法のばらつきの発生を抑制することが可能
となる。またさらに、層間絶縁膜をＭＯＳトランジスタ
ＴＲ１およびダミー領域ＤＭ２の上部に形成してこれに
ＣＭＰ法を行う場合、層間絶縁膜にディッシングが生じ
にくい。
いれば、ダミー領域ＤＭ２が部分分離絶縁膜５ｂ内に形
成されるので、実施の形態１にかかるＳＯＩデバイスと
同様の効果を有する。また、ダミーゲート電極７ｂを設
けるので、ＭＯＳトランジスタＴＲ１のゲート電極７ａ
をフォトリソグラフィ技術等を用いて形成する際に、ゲ
ート電極の寸法のばらつきの発生を抑制することが可能
となる。またさらに、層間絶縁膜をＭＯＳトランジスタ
ＴＲ１およびダミー領域ＤＭ２の上部に形成してこれに
ＣＭＰ法を行う場合、層間絶縁膜にディッシングが生じ
にくい。
【００７７】＜実施の形態４＞本実施の形態は、実施の
形態３にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図７は本実施の形態にかかるＳＯＩデバイス
の断面図を示している。なお、図７では実施の形態３に
かかるＳＯＩデバイスと同様の機能を有する要素につい
ては同一符号を付している。
形態３にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図７は本実施の形態にかかるＳＯＩデバイス
の断面図を示している。なお、図７では実施の形態３に
かかるＳＯＩデバイスと同様の機能を有する要素につい
ては同一符号を付している。
【００７８】本実施の形態においては、ダミー領域ＤＭ
２のダミーゲート電極７ｂに配線ＬＮを形成して、これ
にダミーゲート電位Ｖｄｍを与えてダミーゲート電極７
ｂの電位を固定する。
２のダミーゲート電極７ｂに配線ＬＮを形成して、これ
にダミーゲート電位Ｖｄｍを与えてダミーゲート電極７
ｂの電位を固定する。
【００７９】ここで、ダミー活性領域たるシリコン層３
ａに形成されるウェルがｐ型である場合には、ソース電
位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまたは負
の電圧を印加すればよい。そうすれば、シリコン層３ａ
のうちダミーゲート絶縁膜４ｂ直下の部分に正孔が蓄積
されてキャリアが増加し、ダミー活性領域たるシリコン
層３ａの抵抗値がさらに低下する。
ａに形成されるウェルがｐ型である場合には、ソース電
位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまたは負
の電圧を印加すればよい。そうすれば、シリコン層３ａ
のうちダミーゲート絶縁膜４ｂ直下の部分に正孔が蓄積
されてキャリアが増加し、ダミー活性領域たるシリコン
層３ａの抵抗値がさらに低下する。
【００８０】また、ウェルがｎ型である場合には、ソー
ス電位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまた
は正の電圧を印加すればよい。そうすれば、シリコン層
３ａのうちダミーゲート絶縁膜４ｂ直下の部分に電子が
蓄積されてキャリアが増加し、ダミー活性領域たるシリ
コン層３ａの抵抗値がさらに低下する。
ス電位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまた
は正の電圧を印加すればよい。そうすれば、シリコン層
３ａのうちダミーゲート絶縁膜４ｂ直下の部分に電子が
蓄積されてキャリアが増加し、ダミー活性領域たるシリ
コン層３ａの抵抗値がさらに低下する。
【００８１】その他の構成は実施の形態３にかかるＳＯ
Ｉデバイスと同様のため、説明を省略する。
Ｉデバイスと同様のため、説明を省略する。
【００８２】本実施の形態にかかるＳＯＩデバイスを用
いれば、ダミーゲート電極７ｂにダミーゲート電位Ｖｄ
ｍを与えるので、ダミー活性領域たるシリコン層３ａの
抵抗値をさらに低下させることができる。
いれば、ダミーゲート電極７ｂにダミーゲート電位Ｖｄ
ｍを与えるので、ダミー活性領域たるシリコン層３ａの
抵抗値をさらに低下させることができる。
【００８３】＜実施の形態５＞本実施の形態は、実施の
形態１にかかるＳＯＩデバイスと実施の形態３にかかる
ＳＯＩデバイスとを組み合わせた構造の変形例を示すも
のである。すなわち、ダミーゲート電極がシリコン層３
ａ上に部分的に設けられ、ダミーゲート電極付近は実施
の形態３にかかるＳＯＩデバイスと同様の構造、それ以
外のシリコン層３ａ付近は実施の形態１にかかるＳＯＩ
デバイスと同様の構造となったＳＯＩデバイスである。
形態１にかかるＳＯＩデバイスと実施の形態３にかかる
ＳＯＩデバイスとを組み合わせた構造の変形例を示すも
のである。すなわち、ダミーゲート電極がシリコン層３
ａ上に部分的に設けられ、ダミーゲート電極付近は実施
の形態３にかかるＳＯＩデバイスと同様の構造、それ以
外のシリコン層３ａ付近は実施の形態１にかかるＳＯＩ
デバイスと同様の構造となったＳＯＩデバイスである。
【００８４】なお、図８は本実施の形態にかかるＳＯＩ
デバイスの上面図を、図９は図８における切断線Ｘ４−
Ｘ４における断面図をそれぞれ示している。なお、図８
および図９では実施の形態３にかかるＳＯＩデバイスと
同様の機能を有する要素については同一符号を付してい
る。
デバイスの上面図を、図９は図８における切断線Ｘ４−
Ｘ４における断面図をそれぞれ示している。なお、図８
および図９では実施の形態３にかかるＳＯＩデバイスと
同様の機能を有する要素については同一符号を付してい
る。
【００８５】本実施の形態においては、ダミー領域ＤＭ
２に代わって、ダミーゲート絶縁膜４ｃ、ダミーゲート
電極７ｃ、ダミードレイン領域６ｃおよびダミーソース
領域６ｄを有し、シリコン層３ａがダミーのボディ領域
となる、ＭＯＳトランジスタと類似した構造のダミー領
域ＤＭ３が形成される。ただし、シリコン層３ａとダミ
ードレイン領域６ｃおよびダミーソース領域６ｄとは、
同じ導電型にされるため、ダミー領域ＤＭ３の構造はＭ
ＯＳトランジスタとは異なったものである。
２に代わって、ダミーゲート絶縁膜４ｃ、ダミーゲート
電極７ｃ、ダミードレイン領域６ｃおよびダミーソース
領域６ｄを有し、シリコン層３ａがダミーのボディ領域
となる、ＭＯＳトランジスタと類似した構造のダミー領
域ＤＭ３が形成される。ただし、シリコン層３ａとダミ
ードレイン領域６ｃおよびダミーソース領域６ｄとは、
同じ導電型にされるため、ダミー領域ＤＭ３の構造はＭ
ＯＳトランジスタとは異なったものである。
【００８６】また、ダミーゲート電極７ｃ、ダミードレ
イン領域６ｃおよびダミーソース領域６ｄの表面にはシ
リサイド領域９ｃ，１０ｃ，１０ｄがそれぞれ形成され
ている。さらに、ダミーゲート電極７ｃの側面にはサイ
ドウォール８が形成されている。
イン領域６ｃおよびダミーソース領域６ｄの表面にはシ
リサイド領域９ｃ，１０ｃ，１０ｄがそれぞれ形成され
ている。さらに、ダミーゲート電極７ｃの側面にはサイ
ドウォール８が形成されている。
【００８７】なお、図９では例として、ダミードレイン
領域６ｃおよびダミーソース領域６ｄを埋め込み絶縁膜
２に接するほど深く設けた場合を示している。
領域６ｃおよびダミーソース領域６ｄを埋め込み絶縁膜
２に接するほど深く設けた場合を示している。
【００８８】このように、ダミー領域ＤＭ３が部分分離
絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ
下のシリコン層３ｂが半導体装置において占める割合が
減少する。そして、シリコン層３ｂが減少した分だけ、
ダミードレイン領域６ｃ、ダミーソース領域６ｄ、ボデ
ィ領域たるシリコン層３ａおよびシリサイド領域１０
ｃ，１０ｄの占める割合が増加する。
絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ
下のシリコン層３ｂが半導体装置において占める割合が
減少する。そして、シリコン層３ｂが減少した分だけ、
ダミードレイン領域６ｃ、ダミーソース領域６ｄ、ボデ
ィ領域たるシリコン層３ａおよびシリサイド領域１０
ｃ，１０ｄの占める割合が増加する。
【００８９】なお、ダミー領域ＤＭ３において、ダミー
ドレイン領域６ｃおよびダミーソース領域６ｄの導電型
を、ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよ
びソース領域６ｂのようにシリコン層３ａとは異なる導
電型になるようにしてもよい。その場合、同じ導電型と
する場合に比べてボディ抵抗は上昇する。しかし、ダミ
ー領域ＤＭ３が設けられることで従来の技術よりもボデ
ィ抵抗の値を低下させられることには変わりはない。
ドレイン領域６ｃおよびダミーソース領域６ｄの導電型
を、ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよ
びソース領域６ｂのようにシリコン層３ａとは異なる導
電型になるようにしてもよい。その場合、同じ導電型と
する場合に比べてボディ抵抗は上昇する。しかし、ダミ
ー領域ＤＭ３が設けられることで従来の技術よりもボデ
ィ抵抗の値を低下させられることには変わりはない。
【００９０】その他の構成は実施の形態１および３にか
かるＳＯＩデバイスと同様のため、説明を省略する。
かるＳＯＩデバイスと同様のため、説明を省略する。
【００９１】本実施の形態にかかるＳＯＩデバイスを用
いれば、実施の形態１にかかるＳＯＩデバイスの有する
効果と実施の形態３にかかるＳＯＩデバイスの有する効
果が同時に得られる。
いれば、実施の形態１にかかるＳＯＩデバイスの有する
効果と実施の形態３にかかるＳＯＩデバイスの有する効
果が同時に得られる。
【００９２】＜実施の形態６＞本実施の形態は、実施の
形態５にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図１０は本実施の形態にかかるＳＯＩデバイ
スの上面図を、図１１は図１０における切断線Ｘ５−Ｘ
５における断面図をそれぞれ示している。なお、図１０
および図１１では実施の形態５にかかるＳＯＩデバイス
と同様の機能を有する要素については同一符号を付して
いる。
形態５にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図１０は本実施の形態にかかるＳＯＩデバイ
スの上面図を、図１１は図１０における切断線Ｘ５−Ｘ
５における断面図をそれぞれ示している。なお、図１０
および図１１では実施の形態５にかかるＳＯＩデバイス
と同様の機能を有する要素については同一符号を付して
いる。
【００９３】本実施の形態においては、ダミー領域ＤＭ
３の抵抗値をさらに下げるために、Ａｌ等の金属やポリ
シリコン等その他の導電性材料からなるダミーコンタク
トプラグ１２ｅ，１２ｆおよびダミー配線１３ｅ，１３
ｆが形成される。
３の抵抗値をさらに下げるために、Ａｌ等の金属やポリ
シリコン等その他の導電性材料からなるダミーコンタク
トプラグ１２ｅ，１２ｆおよびダミー配線１３ｅ，１３
ｆが形成される。
【００９４】ＭＯＳトランジスタＴＲ１のドレイン領域
６ａおよびソース領域６ｂには、図１１に示すように層
間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，
１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介し
て接続され、コンタクトプラグ１２ａ，１２ｂには、そ
れぞれ配線１３ａ，１３ｂが接続されることが多い。本
実施の形態では、ダミー領域ＤＭ３のダミードレイン領
域６ｃおよびダミーソース領域６ｄにも、それぞれシリ
サイド領域１０ｃ，１０ｄを介してコンタクトプラグ１
２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｅ，
１２ｆを接続し、ダミーコンタクトプラグ１２ｅ，１２
ｆに配線１３ａ，１３ｂと同様のダミー配線１３ｅ，１
３ｆを設けるのである。
６ａおよびソース領域６ｂには、図１１に示すように層
間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，
１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介し
て接続され、コンタクトプラグ１２ａ，１２ｂには、そ
れぞれ配線１３ａ，１３ｂが接続されることが多い。本
実施の形態では、ダミー領域ＤＭ３のダミードレイン領
域６ｃおよびダミーソース領域６ｄにも、それぞれシリ
サイド領域１０ｃ，１０ｄを介してコンタクトプラグ１
２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｅ，
１２ｆを接続し、ダミーコンタクトプラグ１２ｅ，１２
ｆに配線１３ａ，１３ｂと同様のダミー配線１３ｅ，１
３ｆを設けるのである。
【００９５】なお、図１１に示すように、ダミーコンタ
クトプラグ１２ｅ，１２ｆのうち少なくとも一方をダミ
ーゲート電極７ｃに（シリサイド領域９ｃを介して）接
続する、いわゆるシェアードコンタクト構造を採用すれ
ばよい。そうすれば、ゲート電極７ｃの電位を、ダミー
ドレイン領域６ｃおよびダミーソース領域６ｄの電位と
同じ値に固定することができる。これにより、ダミー領
域の抵抗値を固定することができる。
クトプラグ１２ｅ，１２ｆのうち少なくとも一方をダミ
ーゲート電極７ｃに（シリサイド領域９ｃを介して）接
続する、いわゆるシェアードコンタクト構造を採用すれ
ばよい。そうすれば、ゲート電極７ｃの電位を、ダミー
ドレイン領域６ｃおよびダミーソース領域６ｄの電位と
同じ値に固定することができる。これにより、ダミー領
域の抵抗値を固定することができる。
【００９６】さらに、シェアードコンタクト構造にした
ダミーゲート電極７ｃは隣接するダミー領域ＤＭ３にま
たがって接続しておけばよい。そうすれば、隣接するダ
ミー領域ＤＭ３の間で、ダミードレイン領域６ｃおよび
ダミーソース領域６ｄとシリコン層３ｂとによる電気的
経路だけでなく、ダミーゲート電極７ｃによる電気的経
路も生じるので、ダミー領域ＤＭ３の抵抗値をさらに下
げることができる。よって、ボディ電位がより半導体装
置の隅々まで伝達しやすく、基板浮遊問題やホットキャ
リアの問題の抑制がより確実に行えるようになる。
ダミーゲート電極７ｃは隣接するダミー領域ＤＭ３にま
たがって接続しておけばよい。そうすれば、隣接するダ
ミー領域ＤＭ３の間で、ダミードレイン領域６ｃおよび
ダミーソース領域６ｄとシリコン層３ｂとによる電気的
経路だけでなく、ダミーゲート電極７ｃによる電気的経
路も生じるので、ダミー領域ＤＭ３の抵抗値をさらに下
げることができる。よって、ボディ電位がより半導体装
置の隅々まで伝達しやすく、基板浮遊問題やホットキャ
リアの問題の抑制がより確実に行えるようになる。
【００９７】本実施の形態では、実施の形態２における
ダミー配線１３ｃと同様、ダミー配線１３ｅ，１３ｆを
設けることにより、層間絶縁膜１１上において配線の有
無による高さのばらつきも抑制できる。よって、層間絶
縁膜１１上にさらに上層の層間絶縁膜（図示せず）を形
成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜に
かかる圧力を一定にしやすくなり、上層の層間絶縁膜に
ディッシングが生じにくい。
ダミー配線１３ｃと同様、ダミー配線１３ｅ，１３ｆを
設けることにより、層間絶縁膜１１上において配線の有
無による高さのばらつきも抑制できる。よって、層間絶
縁膜１１上にさらに上層の層間絶縁膜（図示せず）を形
成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜に
かかる圧力を一定にしやすくなり、上層の層間絶縁膜に
ディッシングが生じにくい。
【００９８】さらに、ダミー配線１３ｅ，１３ｆを設け
ることにより、ＳＯＩデバイスにおいて問題となりやす
いセルフヒーティング効果を抑制することができる。
ることにより、ＳＯＩデバイスにおいて問題となりやす
いセルフヒーティング効果を抑制することができる。
【００９９】なお、図１０に示すように、ボディ端子領
域３ｄにもコンタクトプラグ１２ｄが設けられる。そし
て、ボディ端子領域３ｄはボディ電位Ｖｂｄに電気的に
接続される。
域３ｄにもコンタクトプラグ１２ｄが設けられる。そし
て、ボディ端子領域３ｄはボディ電位Ｖｂｄに電気的に
接続される。
【０１００】その他の構成は実施の形態５にかかるＳＯ
Ｉデバイスと同様のため、説明を省略する。
Ｉデバイスと同様のため、説明を省略する。
【０１０１】本実施の形態にかかるＳＯＩデバイスを用
いれば、ダミーコンタクトプラグ１２ｅ，１２ｆおよび
ダミー配線１３ｅ，１３ｆが形成されているので、ボデ
ィ電位がより半導体装置の隅々まで伝達しやすく、基板
浮遊問題やホットキャリアの問題の抑制がより確実に行
える。また、層間絶縁膜１１上にさらに上層の層間絶縁
膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶
縁膜にディッシングが生じにくい。さらに、ＳＯＩデバ
イスにおいて問題となりやすいセルフヒーティング効果
を抑制することができる。
いれば、ダミーコンタクトプラグ１２ｅ，１２ｆおよび
ダミー配線１３ｅ，１３ｆが形成されているので、ボデ
ィ電位がより半導体装置の隅々まで伝達しやすく、基板
浮遊問題やホットキャリアの問題の抑制がより確実に行
える。また、層間絶縁膜１１上にさらに上層の層間絶縁
膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶
縁膜にディッシングが生じにくい。さらに、ＳＯＩデバ
イスにおいて問題となりやすいセルフヒーティング効果
を抑制することができる。
【０１０２】＜実施の形態７＞本実施の形態は、実施の
形態５または６にかかるＳＯＩデバイスの変形例を示す
ものである。なお、図１２は本実施の形態にかかるＳＯ
Ｉデバイスの上面図を示している。なお、図１２では実
施の形態５または６にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
形態５または６にかかるＳＯＩデバイスの変形例を示す
ものである。なお、図１２は本実施の形態にかかるＳＯ
Ｉデバイスの上面図を示している。なお、図１２では実
施の形態５または６にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
【０１０３】本実施の形態においては、ダミーゲート電
極７ｃに代わって、ダミー領域のシリコン層と同様の大
きさの四角形のダミーゲート電極７ｄを、ダミー領域か
ら少しずらして形成している。なお、ダミーゲート電極
７ｄに覆われていないシリコン層には、ダミー活性領域
３ｅが形成される。このダミー活性領域３ｅはダミーゲ
ート電極７ｄの四角形と相似な四角形の一部を切り欠い
た形状をしている。また、このダミーゲート電極７ｄお
よびダミー活性領域３ｅの表面にはシリサイド領域が形
成されていてもよい。
極７ｃに代わって、ダミー領域のシリコン層と同様の大
きさの四角形のダミーゲート電極７ｄを、ダミー領域か
ら少しずらして形成している。なお、ダミーゲート電極
７ｄに覆われていないシリコン層には、ダミー活性領域
３ｅが形成される。このダミー活性領域３ｅはダミーゲ
ート電極７ｄの四角形と相似な四角形の一部を切り欠い
た形状をしている。また、このダミーゲート電極７ｄお
よびダミー活性領域３ｅの表面にはシリサイド領域が形
成されていてもよい。
【０１０４】その他の構成は実施の形態５または６にか
かるＳＯＩデバイスと同様のため、説明を省略する。
かるＳＯＩデバイスと同様のため、説明を省略する。
【０１０５】本実施の形態にかかるＳＯＩデバイスの有
するダミーゲート電極７ｄおよびダミー活性領域３ｅの
構造でも、実施の形態５または６にかかるＳＯＩデバイ
スと同様、基板浮遊問題やホットキャリアの問題の抑制
が行える。
するダミーゲート電極７ｄおよびダミー活性領域３ｅの
構造でも、実施の形態５または６にかかるＳＯＩデバイ
スと同様、基板浮遊問題やホットキャリアの問題の抑制
が行える。
【０１０６】＜実施の形態８＞本実施の形態も、実施の
形態５または６にかかるＳＯＩデバイスの変形例を示す
ものである。なお、図１３は本実施の形態にかかるＳＯ
Ｉデバイスの上面図を示している。なお、図１３では実
施の形態５または６にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
形態５または６にかかるＳＯＩデバイスの変形例を示す
ものである。なお、図１３は本実施の形態にかかるＳＯ
Ｉデバイスの上面図を示している。なお、図１３では実
施の形態５または６にかかるＳＯＩデバイスと同様の機
能を有する要素については同一符号を付している。
【０１０７】本実施の形態においては、ダミーゲート電
極７ｃに代わって、ダミー領域のシリコン層を十字形に
覆うダミーゲート電極７ｅを形成している。なお、ダミ
ーゲート電極７ｅに覆われていないシリコン層には、ダ
ミー活性領域３ｆが形成される。このダミー活性領域３
ｆは、十字形のダミーゲート電極７ｅによって複数に分
割されるが、全体として、ダミーゲート電極７ｅの十字
型を構成する各辺と平行な四辺を有する平行四辺形を構
成する。また、このダミーゲート電極７ｅおよびダミー
活性領域３ｆの表面にはシリサイド領域が形成されてい
てもよい。
極７ｃに代わって、ダミー領域のシリコン層を十字形に
覆うダミーゲート電極７ｅを形成している。なお、ダミ
ーゲート電極７ｅに覆われていないシリコン層には、ダ
ミー活性領域３ｆが形成される。このダミー活性領域３
ｆは、十字形のダミーゲート電極７ｅによって複数に分
割されるが、全体として、ダミーゲート電極７ｅの十字
型を構成する各辺と平行な四辺を有する平行四辺形を構
成する。また、このダミーゲート電極７ｅおよびダミー
活性領域３ｆの表面にはシリサイド領域が形成されてい
てもよい。
【０１０８】その他の構成は実施の形態５または６にか
かるＳＯＩデバイスと同様のため、説明を省略する。
かるＳＯＩデバイスと同様のため、説明を省略する。
【０１０９】本実施の形態にかかるＳＯＩデバイスの有
するダミーゲート電極７ｅおよびダミー活性領域３ｆの
構造でも、実施の形態５または６にかかるＳＯＩデバイ
スと同様、基板浮遊問題やホットキャリアの問題の抑制
が行える。
するダミーゲート電極７ｅおよびダミー活性領域３ｆの
構造でも、実施の形態５または６にかかるＳＯＩデバイ
スと同様、基板浮遊問題やホットキャリアの問題の抑制
が行える。
【０１１０】なお、ダミーゲート電極の構造を本実施の
形態のように十字型にしておくと、例えば、実施の形態
７にかかるダミーゲート電極と比較して以下のような利
点がある。
形態のように十字型にしておくと、例えば、実施の形態
７にかかるダミーゲート電極と比較して以下のような利
点がある。
【０１１１】まず、図１４はダミーゲート電極７ｅを用
いた場合の、ダミー領域を挟むＡ地点およびＢ地点間に
存在する電気抵抗を示した図である。まず、ダミー領域
を挟むＡＢ両地点間の抵抗として、部分分離絶縁膜５ｂ
の有する抵抗Ｒ１がある。
いた場合の、ダミー領域を挟むＡ地点およびＢ地点間に
存在する電気抵抗を示した図である。まず、ダミー領域
を挟むＡＢ両地点間の抵抗として、部分分離絶縁膜５ｂ
の有する抵抗Ｒ１がある。
【０１１２】さらに、十字型のダミーゲート電極７ｅに
より分割されたダミー活性領域３ｆのうち左上の領域３
ｆ１の有する抵抗Ｒ２、十字型のダミーゲート電極７ｅ
により分割されたダミー活性領域３ｆのうち右上の領域
３ｆ２の有する抵抗Ｒ４、および領域３ｆ１，３ｆ２に
挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ１
の有する抵抗Ｒ３の直列接続したものが、ＡＢ両地点間
の抵抗として存在する。
より分割されたダミー活性領域３ｆのうち左上の領域３
ｆ１の有する抵抗Ｒ２、十字型のダミーゲート電極７ｅ
により分割されたダミー活性領域３ｆのうち右上の領域
３ｆ２の有する抵抗Ｒ４、および領域３ｆ１，３ｆ２に
挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ１
の有する抵抗Ｒ３の直列接続したものが、ＡＢ両地点間
の抵抗として存在する。
【０１１３】同様に、十字型のダミーゲート電極７ｅに
より分割されたダミー活性領域３ｆのうち左下の領域３
ｆ３の有する抵抗Ｒ６、十字型のダミーゲート電極７ｅ
により分割されたダミー活性領域３ｆのうち右下の領域
３ｆ４の有する抵抗Ｒ８、および領域３ｆ３，３ｆ４に
挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ３
の有する抵抗Ｒ７の直列接続したものが、ＡＢ両地点間
の抵抗として存在する。
より分割されたダミー活性領域３ｆのうち左下の領域３
ｆ３の有する抵抗Ｒ６、十字型のダミーゲート電極７ｅ
により分割されたダミー活性領域３ｆのうち右下の領域
３ｆ４の有する抵抗Ｒ８、および領域３ｆ３，３ｆ４に
挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ３
の有する抵抗Ｒ７の直列接続したものが、ＡＢ両地点間
の抵抗として存在する。
【０１１４】そして、十字型のダミーゲート電極７ｅの
横一文字部分の直下のシリコン層３ａ２の有する抵抗Ｒ
５がＡＢ両地点間の抵抗として存在する。
横一文字部分の直下のシリコン層３ａ２の有する抵抗Ｒ
５がＡＢ両地点間の抵抗として存在する。
【０１１５】一方、図１５はダミーゲート電極７ｄを用
いた場合の、ダミー領域を挟むＣ地点およびＤ地点間に
存在する電気抵抗を示した図である。まず、ダミー領域
を挟むＣＤ両地点間の抵抗として、部分分離絶縁膜５ｂ
の有する抵抗Ｒ９がある。
いた場合の、ダミー領域を挟むＣ地点およびＤ地点間に
存在する電気抵抗を示した図である。まず、ダミー領域
を挟むＣＤ両地点間の抵抗として、部分分離絶縁膜５ｂ
の有する抵抗Ｒ９がある。
【０１１６】さらに、ダミーゲート電極７ｄに覆われな
かった部分のダミー活性領域３ｅのうち、ＣＤを結ぶ線
分に平行に存在する長方形部分３ｅ１の抵抗Ｒ１０が、
ＣＤ両地点間の抵抗として存在する。
かった部分のダミー活性領域３ｅのうち、ＣＤを結ぶ線
分に平行に存在する長方形部分３ｅ１の抵抗Ｒ１０が、
ＣＤ両地点間の抵抗として存在する。
【０１１７】また、ダミーゲート電極７ｄに覆われた部
分の直下のシリコン層３ａ４の有する抵抗Ｒ１３、およ
びダミーゲート電極７ｄに覆われなかった部分のダミー
活性領域３ｅのうち長方形部分３ｅ１を除いた部分のダ
ミー活性領域３ｅ２の有する抵抗Ｒ１２の直列接続した
合成抵抗Ｒ１１が存在する。
分の直下のシリコン層３ａ４の有する抵抗Ｒ１３、およ
びダミーゲート電極７ｄに覆われなかった部分のダミー
活性領域３ｅのうち長方形部分３ｅ１を除いた部分のダ
ミー活性領域３ｅ２の有する抵抗Ｒ１２の直列接続した
合成抵抗Ｒ１１が存在する。
【０１１８】ここで、ダミーゲート電極７ｄ，７ｅが、
ＡＢ方向およびＣＤ方向にずれてパターン形成されてし
まった場合を考える。
ＡＢ方向およびＣＤ方向にずれてパターン形成されてし
まった場合を考える。
【０１１９】図１４の場合、抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ
８の各値が、ＡＢ方向へのずれによって変化する。しか
し、抵抗Ｒ２と抵抗Ｒ４の合計および抵抗Ｒ６と抵抗Ｒ
８の合計はＡＢ方向へのずれによって変化することはな
い。領域３ｆ１と領域３ｆ２とは同じ材質でできてお
り、その合計面積は一定値だからである。領域３ｆ３と
領域３ｆ４についても同様である。
８の各値が、ＡＢ方向へのずれによって変化する。しか
し、抵抗Ｒ２と抵抗Ｒ４の合計および抵抗Ｒ６と抵抗Ｒ
８の合計はＡＢ方向へのずれによって変化することはな
い。領域３ｆ１と領域３ｆ２とは同じ材質でできてお
り、その合計面積は一定値だからである。領域３ｆ３と
領域３ｆ４についても同様である。
【０１２０】また、それ以外の抵抗Ｒ１，Ｒ３，Ｒ５，
Ｒ７の各値は、ＡＢ方向へのずれによって変化しない。
Ｒ７の各値は、ＡＢ方向へのずれによって変化しない。
【０１２１】よって、図１４の場合は、ダミーゲート電
極７ｅがＡＢ方向にずれてパターン形成されてしまった
場合であっても、ダミー領域の抵抗値が変化せず、マス
クパターンの合わせ精度に左右されにくい抵抗値を有す
るダミー領域となる。
極７ｅがＡＢ方向にずれてパターン形成されてしまった
場合であっても、ダミー領域の抵抗値が変化せず、マス
クパターンの合わせ精度に左右されにくい抵抗値を有す
るダミー領域となる。
【０１２２】このようにダミーゲート電極７ｅがずれて
パターン形成されても、ダミー領域の抵抗値が変化しな
いようにするには、ダミー活性領域３ｅの形成されたシ
リコン層が、ダミーゲートの十字型を構成する各辺と平
行な四辺を有する平行四辺形を構成しておればよい。
パターン形成されても、ダミー領域の抵抗値が変化しな
いようにするには、ダミー活性領域３ｅの形成されたシ
リコン層が、ダミーゲートの十字型を構成する各辺と平
行な四辺を有する平行四辺形を構成しておればよい。
【０１２３】一方、図１５の場合は、抵抗Ｒ１２，Ｒ１
３の各値が、ＣＤ方向へのずれによって変化する。ま
た、それ以外の抵抗Ｒ９，Ｒ１０の各値は、ＣＤ方向へ
のずれによって変化しない。
３の各値が、ＣＤ方向へのずれによって変化する。ま
た、それ以外の抵抗Ｒ９，Ｒ１０の各値は、ＣＤ方向へ
のずれによって変化しない。
【０１２４】この場合は、抵抗Ｒ１２，Ｒ１３の各値
が、ＣＤ方向へのずれによって変化する。ダミー活性領
域３ｅ２とシリコン層３ａ４とでは材質が異なることか
ら、抵抗Ｒ１２の変化と抵抗Ｒ１３の変化とでは、変化
の仕方が異なる。よって、その合成抵抗Ｒ１１の値は、
ダミーゲート電極７ｄがＣＤ方向にずれてパターン形成
されてしまった場合には、ダミー領域の抵抗値が変化す
ることになる。よって、この場合はマスクパターンの合
わせ精度に左右されやすい抵抗値を有するダミー領域と
なる。
が、ＣＤ方向へのずれによって変化する。ダミー活性領
域３ｅ２とシリコン層３ａ４とでは材質が異なることか
ら、抵抗Ｒ１２の変化と抵抗Ｒ１３の変化とでは、変化
の仕方が異なる。よって、その合成抵抗Ｒ１１の値は、
ダミーゲート電極７ｄがＣＤ方向にずれてパターン形成
されてしまった場合には、ダミー領域の抵抗値が変化す
ることになる。よって、この場合はマスクパターンの合
わせ精度に左右されやすい抵抗値を有するダミー領域と
なる。
【０１２５】以上が、ダミーゲート電極の形状を十字型
にする利点である。
にする利点である。
【０１２６】＜実施の形態９＞本実施の形態は、実施の
形態３にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図１６は本実施の形態にかかるＳＯＩデバイ
スの上面図を、図１７は図１６における切断線Ｘ６−Ｘ
６における断面図をそれぞれ示している。なお、図１６
および図１７では実施の形態３にかかるＳＯＩデバイス
と同様の機能を有する要素については同一符号を付して
いる。
形態３にかかるＳＯＩデバイスの変形例を示すものであ
る。なお、図１６は本実施の形態にかかるＳＯＩデバイ
スの上面図を、図１７は図１６における切断線Ｘ６−Ｘ
６における断面図をそれぞれ示している。なお、図１６
および図１７では実施の形態３にかかるＳＯＩデバイス
と同様の機能を有する要素については同一符号を付して
いる。
【０１２７】本実施の形態においては、部分分離絶縁膜
５ｂ以外に、完全分離絶縁膜５ａが併せ用いられてい
る。図１６および図１７に示すように、ＭＯＳトランジ
スタＴＲ１とその周辺に存在するダミー領域ＤＭ２とが
一つのウェルに設けられており、そのウェルの境界部分
に完全分離絶縁膜５ａが存在する。
５ｂ以外に、完全分離絶縁膜５ａが併せ用いられてい
る。図１６および図１７に示すように、ＭＯＳトランジ
スタＴＲ１とその周辺に存在するダミー領域ＤＭ２とが
一つのウェルに設けられており、そのウェルの境界部分
に完全分離絶縁膜５ａが存在する。
【０１２８】このように、部分分離絶縁膜５ｂと完全分
離絶縁膜５ａとを併用する場合であっても、ダミー領域
ＤＭ２を設けることで、実施の形態３と同様の効果を得
ることができる。また、完全分離絶縁膜を用いるので、
ラッチアップやノイズに対する耐性が強い。
離絶縁膜５ａとを併用する場合であっても、ダミー領域
ＤＭ２を設けることで、実施の形態３と同様の効果を得
ることができる。また、完全分離絶縁膜を用いるので、
ラッチアップやノイズに対する耐性が強い。
【０１２９】なお、本実施の形態は、実施の形態３にか
かるＳＯＩデバイスにその適用が限られるものではな
く、上記した他の実施の形態の各々についても適用する
ことが可能である。その場合は、各実施の形態に応じた
効果を得ることができる。
かるＳＯＩデバイスにその適用が限られるものではな
く、上記した他の実施の形態の各々についても適用する
ことが可能である。その場合は、各実施の形態に応じた
効果を得ることができる。
【０１３０】＜実施の形態１０＞本実施の形態は、実施
の形態１にかかるＳＯＩデバイス中のダミー領域ＤＭ１
の配置方法について説明するものである。
の形態１にかかるＳＯＩデバイス中のダミー領域ＤＭ１
の配置方法について説明するものである。
【０１３１】ダミー領域ＤＭ１を形成する場合、ダミー
活性領域３ｃを規定するパターンを有するフォトマスク
を用いてフォトリソグラフィ技術により形成される。よ
って、このダミー活性領域３ｃの配置パターンがダミー
領域ＤＭ１の配置パターンに相当する。
活性領域３ｃを規定するパターンを有するフォトマスク
を用いてフォトリソグラフィ技術により形成される。よ
って、このダミー活性領域３ｃの配置パターンがダミー
領域ＤＭ１の配置パターンに相当する。
【０１３２】以下に、ダミー活性領域３ｃの配置パター
ンの決定方法について説明する。
ンの決定方法について説明する。
【０１３３】まず、図１８に示すような、ダミー活性領
域３ｃのパターン３ｃ１が規則的に配置されたフォトマ
スクの設計図面を用意する。この設計図面は、実際の図
面でもよいし、ＣＡＤ上の電子データであっても構わな
い。
域３ｃのパターン３ｃ１が規則的に配置されたフォトマ
スクの設計図面を用意する。この設計図面は、実際の図
面でもよいし、ＣＡＤ上の電子データであっても構わな
い。
【０１３４】次に、ＭＯＳトランジスタＴＲ１等、ＳＯ
Ｉデバイスの素子および回路のパターンが記載されたフ
ォトマスクの設計図面を用意する。
Ｉデバイスの素子および回路のパターンが記載されたフ
ォトマスクの設計図面を用意する。
【０１３５】そして、この２つの設計図面を重ね合わせ
る。なお図１８では、素子および回路のパターンを破線
表示している。そして、２つの設計図面を重ね合わせた
ときに、素子および回路のパターンが重なるダミー活性
領域３ｃのパターン３ｃ１は消去する。また、素子およ
び回路のパターンを若干拡大したオーバーサイズ像ＯＳ
の範囲内に存在するダミー活性領域３ｃのパターン３ｃ
１についても消去する。
る。なお図１８では、素子および回路のパターンを破線
表示している。そして、２つの設計図面を重ね合わせた
ときに、素子および回路のパターンが重なるダミー活性
領域３ｃのパターン３ｃ１は消去する。また、素子およ
び回路のパターンを若干拡大したオーバーサイズ像ＯＳ
の範囲内に存在するダミー活性領域３ｃのパターン３ｃ
１についても消去する。
【０１３６】こうして得られるのが、図１９に示す配置
図である。このように、素子および回路のパターンが重
なる部分のダミー活性領域３ｃのパターン３ｃ１および
オーバーサイズ像ＯＳの範囲内に存在するダミー活性領
域３ｃのパターン３ｃ１を消去することで、素子および
回路の、ダミー活性領域３ｃによる短絡等の危険が回避
される。
図である。このように、素子および回路のパターンが重
なる部分のダミー活性領域３ｃのパターン３ｃ１および
オーバーサイズ像ＯＳの範囲内に存在するダミー活性領
域３ｃのパターン３ｃ１を消去することで、素子および
回路の、ダミー活性領域３ｃによる短絡等の危険が回避
される。
【０１３７】なお、図１９に示す配置図では、ダミー活
性領域３ｃのパターン３ｃ１を消去した部分が、他の領
域に比べて分離絶縁膜の領域が広くなりバランスを失す
る。そこで、図２０に示すように、パターン３ｃ１を消
去した部分のうちオーバーサイズ像ＯＳの範囲外となる
部分に、パターン３ｃ１よりも小さなパターン３ｃ２を
改めて形成するようにしてもよい。このように、ダミー
活性領域３ｃのパターンを数種類設けると、分離絶縁膜
の粗密が均一となり、ＣＭＰ等のプロセスの安定性に対
して有効である。
性領域３ｃのパターン３ｃ１を消去した部分が、他の領
域に比べて分離絶縁膜の領域が広くなりバランスを失す
る。そこで、図２０に示すように、パターン３ｃ１を消
去した部分のうちオーバーサイズ像ＯＳの範囲外となる
部分に、パターン３ｃ１よりも小さなパターン３ｃ２を
改めて形成するようにしてもよい。このように、ダミー
活性領域３ｃのパターンを数種類設けると、分離絶縁膜
の粗密が均一となり、ＣＭＰ等のプロセスの安定性に対
して有効である。
【０１３８】また、素子および回路のパターンが記載さ
れたフォトマスクの設計図面ではなく、ＳＯＩデバイス
のシリコン層のウェルのパターンが記載されたフォトマ
スクの設計図面を用意し、両者を重ね合わせてウェルの
境界上に存在するダミー活性領域３ｃのパターン３ｃ１
を消去するようにもする。図２１および図２２はこれを
示した図であり、ｎ型ウェル３ｇとｐ型ウェル３ｂとの
境界上に存在するダミー活性領域３ｃのパターン３ｃ１
が消去されている。
れたフォトマスクの設計図面ではなく、ＳＯＩデバイス
のシリコン層のウェルのパターンが記載されたフォトマ
スクの設計図面を用意し、両者を重ね合わせてウェルの
境界上に存在するダミー活性領域３ｃのパターン３ｃ１
を消去するようにもする。図２１および図２２はこれを
示した図であり、ｎ型ウェル３ｇとｐ型ウェル３ｂとの
境界上に存在するダミー活性領域３ｃのパターン３ｃ１
が消去されている。
【０１３９】このように、ウェルの境界上に存在するダ
ミー活性領域３ｃのパターン３ｃ１を消去することで、
ウェル間の、ダミー活性領域３ｃによる短絡の危険が回
避される。
ミー活性領域３ｃのパターン３ｃ１を消去することで、
ウェル間の、ダミー活性領域３ｃによる短絡の危険が回
避される。
【０１４０】なお、本実施の形態にかかるダミー領域の
配置方法は、実施の形態１にかかるＳＯＩデバイスにそ
の適用が限られるものではなく、上記した他の実施の形
態の各々についても適用することが可能である。
配置方法は、実施の形態１にかかるＳＯＩデバイスにそ
の適用が限られるものではなく、上記した他の実施の形
態の各々についても適用することが可能である。
【０１４１】＜実施の形態１１＞本実施の形態は、実施
の形態１にかかるＳＯＩデバイスの変形例を示すもので
ある。なお、図２３は本実施の形態にかかるＳＯＩデバ
イスの断面図を示している。なお、図２３では実施の形
態１にかかるＳＯＩデバイスと同様の機能を有する要素
については同一符号を付している。
の形態１にかかるＳＯＩデバイスの変形例を示すもので
ある。なお、図２３は本実施の形態にかかるＳＯＩデバ
イスの断面図を示している。なお、図２３では実施の形
態１にかかるＳＯＩデバイスと同様の機能を有する要素
については同一符号を付している。
【０１４２】本実施の形態においては、部分分離絶縁膜
５ｂに代わって完全分離絶縁膜５ａを用いる場合を示し
ている。なお、その他の構成は実施の形態１にかかるＳ
ＯＩデバイスと同様のため、説明を省略する。
５ｂに代わって完全分離絶縁膜５ａを用いる場合を示し
ている。なお、その他の構成は実施の形態１にかかるＳ
ＯＩデバイスと同様のため、説明を省略する。
【０１４３】実施の形態１にかかるＳＯＩデバイスのダ
ミー領域ＤＭ１は、素子間の絶縁に完全分離絶縁膜５ａ
のみが用いられる場合であっても、以下のような効果を
生じさせるので有効である。
ミー領域ＤＭ１は、素子間の絶縁に完全分離絶縁膜５ａ
のみが用いられる場合であっても、以下のような効果を
生じさせるので有効である。
【０１４４】すなわち、完全分離絶縁膜５ａの有する引
っ張り応力をダミー領域ＤＭ１に分散させることがで
き、引っ張り応力がＭＯＳトランジスタＴＲ１等に及ぼ
す力を軽減することができる。よって、ドレイン領域６
ａおよびソース領域６ｂに結晶欠陥が生じにくい。
っ張り応力をダミー領域ＤＭ１に分散させることがで
き、引っ張り応力がＭＯＳトランジスタＴＲ１等に及ぼ
す力を軽減することができる。よって、ドレイン領域６
ａおよびソース領域６ｂに結晶欠陥が生じにくい。
【０１４５】また、ダミー領域ＤＭ１を設けることによ
り、完全分離絶縁膜５ａをＣＭＰ法を用いて形成する場
合に、ウェハにかかる圧力を一定にしやすくなり、完全
分離絶縁膜５ａにディッシングが生じにくい。また、プ
ラズマエッチングにより完全分離絶縁膜５ａを形成する
場合には、完全分離絶縁膜５ａが適度に分散しているこ
とから、ウェハ上で均一にプラズマの状態を保つことが
できる。よって、完全分離絶縁膜５ａへの加工プロセス
の安定性を向上させることができる。
り、完全分離絶縁膜５ａをＣＭＰ法を用いて形成する場
合に、ウェハにかかる圧力を一定にしやすくなり、完全
分離絶縁膜５ａにディッシングが生じにくい。また、プ
ラズマエッチングにより完全分離絶縁膜５ａを形成する
場合には、完全分離絶縁膜５ａが適度に分散しているこ
とから、ウェハ上で均一にプラズマの状態を保つことが
できる。よって、完全分離絶縁膜５ａへの加工プロセス
の安定性を向上させることができる。
【０１４６】また、比較的熱伝導率の小さい酸化膜等か
らなる埋め込み絶縁膜２および完全分離絶縁膜５ａに半
導体素子が囲まれているために、セルフヒーティング効
果が生じやすいが、ダミー領域ＤＭ１を設けることによ
りダミー領域ＤＭ１が放熱に寄与し、それを抑制するこ
とができる。
らなる埋め込み絶縁膜２および完全分離絶縁膜５ａに半
導体素子が囲まれているために、セルフヒーティング効
果が生じやすいが、ダミー領域ＤＭ１を設けることによ
りダミー領域ＤＭ１が放熱に寄与し、それを抑制するこ
とができる。
【０１４７】また、ＳＯＩデバイスでは、埋め込み絶縁
膜２が形成されているために、バルク基板に形成された
デバイスと比較して、重金属のゲッタリング能力が低
い。
膜２が形成されているために、バルク基板に形成された
デバイスと比較して、重金属のゲッタリング能力が低
い。
【０１４８】バルク基板の場合には、ウェハの裏面に多
結晶シリコン層を形成し、その多結晶シリコン層を、Ｆ
ｅ，Ｃｕ，Ｃｒ，Ｎｉ，Ｐｔ等の有害な重金属のゲッタ
リングサイトとして用いることが多い。しかし、ＳＯＩ
デバイスでは、埋め込み絶縁膜２が形成されているため
に、重金属の移動が遮断されやすい。よって、重金属の
ゲッタリング能力が低くなる。
結晶シリコン層を形成し、その多結晶シリコン層を、Ｆ
ｅ，Ｃｕ，Ｃｒ，Ｎｉ，Ｐｔ等の有害な重金属のゲッタ
リングサイトとして用いることが多い。しかし、ＳＯＩ
デバイスでは、埋め込み絶縁膜２が形成されているため
に、重金属の移動が遮断されやすい。よって、重金属の
ゲッタリング能力が低くなる。
【０１４９】ところが、シリコン層と埋め込み酸化膜と
の界面も、重金属のゲッタリングサイトとして機能する
ことが知られている。よって、ダミー領域ＤＭ１を設け
ることにより、シリコン層と埋め込み酸化膜との界面の
面積を増やすことができ、ゲッタリング能力を向上させ
ることができる。その結果、ゲート絶縁膜の信頼性の向
上、およびｐｎ接合界面でのリーク電流の発生の防止等
の効果がある。
の界面も、重金属のゲッタリングサイトとして機能する
ことが知られている。よって、ダミー領域ＤＭ１を設け
ることにより、シリコン層と埋め込み酸化膜との界面の
面積を増やすことができ、ゲッタリング能力を向上させ
ることができる。その結果、ゲート絶縁膜の信頼性の向
上、およびｐｎ接合界面でのリーク電流の発生の防止等
の効果がある。
【０１５０】なお、部分分離絶縁膜５ｂに代わって完全
分離絶縁膜５ａを用いる場合であってもダミー領域が有
効に機能するのは、実施の形態１にかかるＳＯＩデバイ
スに限られるものではない。例えば、実施の形態２にか
かるＳＯＩデバイスにおいて、部分分離絶縁膜５ｂに代
わって完全分離絶縁膜５ａを用いる場合を示したのが、
図２４である。
分離絶縁膜５ａを用いる場合であってもダミー領域が有
効に機能するのは、実施の形態１にかかるＳＯＩデバイ
スに限られるものではない。例えば、実施の形態２にか
かるＳＯＩデバイスにおいて、部分分離絶縁膜５ｂに代
わって完全分離絶縁膜５ａを用いる場合を示したのが、
図２４である。
【０１５１】このように、上記した他の実施の形態の各
々についても、部分分離絶縁膜５ｂに代わって完全分離
絶縁膜５ａを適用することが可能である。
々についても、部分分離絶縁膜５ｂに代わって完全分離
絶縁膜５ａを適用することが可能である。
【０１５２】なお、シリコン層３ａ，３ｃは完全分離絶
縁膜５ａおよび埋め込み酸化膜２により完全に絶縁され
ているので、その導電型はｎ型であってもｐ型であって
もどちらでもよい。
縁膜５ａおよび埋め込み酸化膜２により完全に絶縁され
ているので、その導電型はｎ型であってもｐ型であって
もどちらでもよい。
【０１５３】なお、完全分離絶縁膜を備えるＳＯＩデバ
イスであって、シリコン層のダミー領域を備えるもの
が、例えば特開平８−３２０４９号公報や特開平１０−
３２１５４９号公報に記載されている。
イスであって、シリコン層のダミー領域を備えるもの
が、例えば特開平８−３２０４９号公報や特開平１０−
３２１５４９号公報に記載されている。
【０１５４】＜実施の形態１２＞本実施の形態は、実施
の形態５または６にかかるＳＯＩデバイスを例にとり、
その製造方法について図２５〜図４１を用いて説明する
ものである。
の形態５または６にかかるＳＯＩデバイスを例にとり、
その製造方法について図２５〜図４１を用いて説明する
ものである。
【０１５５】まず、シリコン等からなる基板１を用意
し、貼り合わせ法などにより基板１上に埋め込み酸化膜
２とシリコン層３とを形成し、図２５に示すようなＳＯ
Ｉ基板を形成する。各部の膜厚の例は、埋め込み酸化膜
２が１００〜５００ｎｍ、シリコン層３が３０〜４００
ｎｍ程度である。なお、パワーデバイス用にする場合
は、シリコン層３が数μｍから数十μｍ程度である。
し、貼り合わせ法などにより基板１上に埋め込み酸化膜
２とシリコン層３とを形成し、図２５に示すようなＳＯ
Ｉ基板を形成する。各部の膜厚の例は、埋め込み酸化膜
２が１００〜５００ｎｍ、シリコン層３が３０〜４００
ｎｍ程度である。なお、パワーデバイス用にする場合
は、シリコン層３が数μｍから数十μｍ程度である。
【０１５６】次に、ＳＯＩ基板上に絶縁膜４を形成す
る。絶縁膜４には、熱酸化膜やＴＥＯＳ酸化膜等を用い
ればよい。なお、絶縁膜４の膜厚の例は、５〜４０ｎｍ
程度である。その後、絶縁膜４上に部分分離絶縁膜形成
用のマスク層２１を形成する。マスク層２１の膜厚の例
は、５０〜３００ｎｍ程度である。このマスク層２１に
は、例えば窒化膜を用いればよい。窒化膜は、ＬＰＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）法やプ
ラズマＣＶＤ法等で形成できる。
る。絶縁膜４には、熱酸化膜やＴＥＯＳ酸化膜等を用い
ればよい。なお、絶縁膜４の膜厚の例は、５〜４０ｎｍ
程度である。その後、絶縁膜４上に部分分離絶縁膜形成
用のマスク層２１を形成する。マスク層２１の膜厚の例
は、５０〜３００ｎｍ程度である。このマスク層２１に
は、例えば窒化膜を用いればよい。窒化膜は、ＬＰＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）法やプ
ラズマＣＶＤ法等で形成できる。
【０１５７】そして、マスク層２１に対しフォトリソグ
ラフィー技術を用いてパターニングを行う。具体的に
は、フォトレジストをマスク層２１上に形成して、フォ
トレジストをパターニングする。その後、フォトレジス
トをマスクとして、ＲＩＥ（Reactive Ion Etching）装
置やＥＣＲ（Electron Cyclotron Resonance）装置を用
いてマスク層２１にエッチングを行う。そして、アッシ
ング装置および硫酸と過酸化水素水との混合液を用いて
フォトレジストを除去する。この状態を示すのが、図２
６である。なお、図２６においては、ダミー領域を形成
する領域をＤＭ３、ｎチャネル型のＭＯＳトランジスタ
を形成する領域をＴＲ１、ｐチャネル型のＭＯＳトラン
ジスタを形成する領域をＴＲ２としてそれぞれ表示して
いる。また、各領域の境界部分に、部分分離絶縁膜形成
用のパターン２２ａが設けられている。
ラフィー技術を用いてパターニングを行う。具体的に
は、フォトレジストをマスク層２１上に形成して、フォ
トレジストをパターニングする。その後、フォトレジス
トをマスクとして、ＲＩＥ（Reactive Ion Etching）装
置やＥＣＲ（Electron Cyclotron Resonance）装置を用
いてマスク層２１にエッチングを行う。そして、アッシ
ング装置および硫酸と過酸化水素水との混合液を用いて
フォトレジストを除去する。この状態を示すのが、図２
６である。なお、図２６においては、ダミー領域を形成
する領域をＤＭ３、ｎチャネル型のＭＯＳトランジスタ
を形成する領域をＴＲ１、ｐチャネル型のＭＯＳトラン
ジスタを形成する領域をＴＲ２としてそれぞれ表示して
いる。また、各領域の境界部分に、部分分離絶縁膜形成
用のパターン２２ａが設けられている。
【０１５８】次に、ＲＩＥ装置やＥＣＲ装置を用いてゲ
ート絶縁膜４およびシリコン層３にエッチングを行っ
て、トレンチ２２ｂを形成する（図２７）。ただし、シ
リコン層３をエッチングする際には、部分分離絶縁膜を
形成するためにシリコン層３を貫通しないよう注意する
必要がある。また、これにより絶縁膜４は、ゲート絶縁
膜４ａ，４ｃ，４ｄの各領域に区分される。
ート絶縁膜４およびシリコン層３にエッチングを行っ
て、トレンチ２２ｂを形成する（図２７）。ただし、シ
リコン層３をエッチングする際には、部分分離絶縁膜を
形成するためにシリコン層３を貫通しないよう注意する
必要がある。また、これにより絶縁膜４は、ゲート絶縁
膜４ａ，４ｃ，４ｄの各領域に区分される。
【０１５９】次に、酸化膜等の部分分離絶縁膜の材料を
トレンチ２２ｂを充分に埋め込むように形成する。この
材料には、例えばＨＤＰ（High Density Plasma）装置
を用いて形成されるプラズマＴＥＯＳ酸化膜等を用いれ
ばよい。なお、この部分分離絶縁膜の材料の膜厚は、例
えば１００〜５００ｎｍ程度とすればよい。
トレンチ２２ｂを充分に埋め込むように形成する。この
材料には、例えばＨＤＰ（High Density Plasma）装置
を用いて形成されるプラズマＴＥＯＳ酸化膜等を用いれ
ばよい。なお、この部分分離絶縁膜の材料の膜厚は、例
えば１００〜５００ｎｍ程度とすればよい。
【０１６０】そして、ＣＭＰ法によりその表面を平坦化
させる（図２８）。この後、１０００〜１１００℃程度
の熱処理を行い、堆積した膜の材料の膜質を向上させ
る。このようにして、部分分離絶縁膜５ｂがトレンチ２
２ｂの内部に形成される。なお、部分分離絶縁膜の材料
を堆積する前に、９００〜１０００℃程度の高温熱処理
を行ってトレンチ２２ｂ内の上部や底部の角部分を丸め
ておけば、部分分離絶縁膜５ｂとして堆積させた材料の
引っ張り応力が緩和されるので効果的である。
させる（図２８）。この後、１０００〜１１００℃程度
の熱処理を行い、堆積した膜の材料の膜質を向上させ
る。このようにして、部分分離絶縁膜５ｂがトレンチ２
２ｂの内部に形成される。なお、部分分離絶縁膜の材料
を堆積する前に、９００〜１０００℃程度の高温熱処理
を行ってトレンチ２２ｂ内の上部や底部の角部分を丸め
ておけば、部分分離絶縁膜５ｂとして堆積させた材料の
引っ張り応力が緩和されるので効果的である。
【０１６１】次に、ウェットエッチングにより、または
ＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂに
対しエッチバックを行い、部分分離絶縁膜５ｂの表面の
高さを調節する。そして、マスク層２１を例えば熱燐酸
を用いて除去する（図２９）。なお、マスク層２１の除
去時にゲート絶縁膜４ａ，４ｃ，４ｄも除去して、熱酸
化や堆積により新たにゲート絶縁膜４ａ，４ｃ，４ｄを
設けるようにしてもよい。
ＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂに
対しエッチバックを行い、部分分離絶縁膜５ｂの表面の
高さを調節する。そして、マスク層２１を例えば熱燐酸
を用いて除去する（図２９）。なお、マスク層２１の除
去時にゲート絶縁膜４ａ，４ｃ，４ｄも除去して、熱酸
化や堆積により新たにゲート絶縁膜４ａ，４ｃ，４ｄを
設けるようにしてもよい。
【０１６２】次に、ＭＯＳトランジスタＴＲ２の領域に
フォトレジストＲＳａを形成して、不純物注入時のマス
クとする。そして、ダミー領域ＤＭ３およびＭＯＳトラ
ンジスタＴＲ１の領域のシリコン層３にＢ、ＢＦ2、Ｉ
ｎ等の不純物ＩＰ１を注入して、ｐ型ウェルを形成する
（図３０）。シリコン層３ａ，３ｂは、このｐ型ウェル
の一部となる。
フォトレジストＲＳａを形成して、不純物注入時のマス
クとする。そして、ダミー領域ＤＭ３およびＭＯＳトラ
ンジスタＴＲ１の領域のシリコン層３にＢ、ＢＦ2、Ｉ
ｎ等の不純物ＩＰ１を注入して、ｐ型ウェルを形成する
（図３０）。シリコン層３ａ，３ｂは、このｐ型ウェル
の一部となる。
【０１６３】次に、フォトレジストＲＳａを除去し、ダ
ミー領域ＤＭ３およびＭＯＳトランジスタＴＲ１の領域
にフォトレジストＲＳｂを形成して、不純物注入時のマ
スクとする。そして先と同様にして、ＭＯＳトランジス
タＴＲ２の領域のシリコン層３にＰ、Ａｓ、Ｓｂ等の不
純物ＩＰ２を注入して、ｎ型ウェルを形成する（図３
１）。シリコン層３ｇ，３ｈは、このｎ型ウェルの一部
となる。
ミー領域ＤＭ３およびＭＯＳトランジスタＴＲ１の領域
にフォトレジストＲＳｂを形成して、不純物注入時のマ
スクとする。そして先と同様にして、ＭＯＳトランジス
タＴＲ２の領域のシリコン層３にＰ、Ａｓ、Ｓｂ等の不
純物ＩＰ２を注入して、ｎ型ウェルを形成する（図３
１）。シリコン層３ｇ，３ｈは、このｎ型ウェルの一部
となる。
【０１６４】なお、ｐ型ウェルおよびｎ型ウェルとも、
その不純物濃度は、例えば１×１０ 15〜１×１０19ｃｍ
-2程度となるようにする。
その不純物濃度は、例えば１×１０ 15〜１×１０19ｃｍ
-2程度となるようにする。
【０１６５】次に、ゲート電極７ａ，７ｃ，７ｄの形成
を行う。なお、その前に、ゲート絶縁膜４ａ，４ｃ，４
ｄを除去して、熱酸化や堆積により新たにゲート絶縁膜
４ａ，４ｃ，４ｄを設けるようにしてもよい。また、窒
化酸化膜やＡｌ2Ｏ3等の金属酸化膜、Ｔａ2Ｏ5等の高誘
電率酸化膜などを新たなゲート絶縁膜４ａ，４ｃ，４ｄ
として用いてもよい。
を行う。なお、その前に、ゲート絶縁膜４ａ，４ｃ，４
ｄを除去して、熱酸化や堆積により新たにゲート絶縁膜
４ａ，４ｃ，４ｄを設けるようにしてもよい。また、窒
化酸化膜やＡｌ2Ｏ3等の金属酸化膜、Ｔａ2Ｏ5等の高誘
電率酸化膜などを新たなゲート絶縁膜４ａ，４ｃ，４ｄ
として用いてもよい。
【０１６６】そして、まず多結晶シリコン等のゲート電
極の材料を、例えばＬＰＣＶＤ装置を用いて１００〜４
００ｎｍ程度堆積させる。なお、多結晶シリコンには、
ＰやＢ等の不純物をドープしておいてもよい。また、多
結晶シリコン以外にもＷ，Ｔａ，Ａｌ等の金属材料をゲ
ート電極の材料として用いてもよい。
極の材料を、例えばＬＰＣＶＤ装置を用いて１００〜４
００ｎｍ程度堆積させる。なお、多結晶シリコンには、
ＰやＢ等の不純物をドープしておいてもよい。また、多
結晶シリコン以外にもＷ，Ｔａ，Ａｌ等の金属材料をゲ
ート電極の材料として用いてもよい。
【０１６７】次に、フォトリソグラフィー技術によりゲ
ート電極の材料にパターニングを行う。この際、ゲート
電極の材料にパターニングを行なうためのマスク層とし
ては、フォトレジストを用いる以外にも、酸化膜を用い
たり、酸化膜と窒化膜の積層構造を用いてもよい。そし
て、パターニングの終了後、マスク層を除去する。
ート電極の材料にパターニングを行う。この際、ゲート
電極の材料にパターニングを行なうためのマスク層とし
ては、フォトレジストを用いる以外にも、酸化膜を用い
たり、酸化膜と窒化膜の積層構造を用いてもよい。そし
て、パターニングの終了後、マスク層を除去する。
【０１６８】次に、ポケット領域の形成を行う。ポケッ
ト領域は、微細化にともなう短チャネル効果を抑制する
はたらきがある。短チャネル効果は、ドレイン領域及び
ソース領域でのｐｎ接合面の深さやゲート絶縁膜の寸法
等の条件にも左右される。よって、その条件が最適化で
き、短チャネル効果を抑制できる場合には、このポケッ
ト領域の形成を行わなくてもよい。
ト領域は、微細化にともなう短チャネル効果を抑制する
はたらきがある。短チャネル効果は、ドレイン領域及び
ソース領域でのｐｎ接合面の深さやゲート絶縁膜の寸法
等の条件にも左右される。よって、その条件が最適化で
き、短チャネル効果を抑制できる場合には、このポケッ
ト領域の形成を行わなくてもよい。
【０１６９】まず、ＭＯＳトランジスタＴＲ２のポケッ
ト領域６ｅ３，６ｆ３の形成から行う。図３２に示すよ
うに、ｐ型のウェルが形成された領域にフォトレジスト
ＲＳｃを形成する。そして、フォトレジストＲＳｃ、ゲ
ート電極７ｄおよび部分分離絶縁膜５ｂをマスクとして
例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０12〜
１×１０14ｃｍ-2程度の不純物濃度となるようにポケッ
ト領域６ｅ３，６ｆ３を形成する。
ト領域６ｅ３，６ｆ３の形成から行う。図３２に示すよ
うに、ｐ型のウェルが形成された領域にフォトレジスト
ＲＳｃを形成する。そして、フォトレジストＲＳｃ、ゲ
ート電極７ｄおよび部分分離絶縁膜５ｂをマスクとして
例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０12〜
１×１０14ｃｍ-2程度の不純物濃度となるようにポケッ
ト領域６ｅ３，６ｆ３を形成する。
【０１７０】そして、フォトレジストＲＳｃの除去後、
新たにフォトレジストＲＳｄを形成し、ＭＯＳトランジ
スタＴＲ１のポケット領域６ａ３，６ｂ３の形成を行
う。すなわち、フォトレジストＲＳｄ、ゲート電極７ａ
および部分分離絶縁膜５ｂをマスクとして例えばＢ，Ｂ
Ｆ2，Ｉｎ等を注入し、例えば１×１０12〜１×１０14
ｃｍ-2程度の不純物濃度となるようにポケット領域６ａ
３，６ｂ３を形成する。
新たにフォトレジストＲＳｄを形成し、ＭＯＳトランジ
スタＴＲ１のポケット領域６ａ３，６ｂ３の形成を行
う。すなわち、フォトレジストＲＳｄ、ゲート電極７ａ
および部分分離絶縁膜５ｂをマスクとして例えばＢ，Ｂ
Ｆ2，Ｉｎ等を注入し、例えば１×１０12〜１×１０14
ｃｍ-2程度の不純物濃度となるようにポケット領域６ａ
３，６ｂ３を形成する。
【０１７１】この後、続けてエクステンション領域６ａ
２，６ｂ２の形成も行う。すなわち、フォトレジストＲ
Ｓｄ、ゲート電極７ａおよび部分分離絶縁膜５ｂをマス
クとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×
１０13〜１×１０15ｃｍ-2程度の不純物濃度となるよう
にエクステンション領域６ａ２，６ｂ２を形成する（図
３３）。
２，６ｂ２の形成も行う。すなわち、フォトレジストＲ
Ｓｄ、ゲート電極７ａおよび部分分離絶縁膜５ｂをマス
クとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×
１０13〜１×１０15ｃｍ-2程度の不純物濃度となるよう
にエクステンション領域６ａ２，６ｂ２を形成する（図
３３）。
【０１７２】そして、フォトレジストＲＳｄの除去後、
新たにフォトレジストＲＳｅを形成し、ダミー領域ＤＭ
３およびＭＯＳトランジスタＴＲ２のエクステンション
領域６ｃ２，６ｄ２，６ｅ２，６ｆ２の形成を行う。す
なわち、フォトレジストＲＳｅ、ゲート電極７ｃ，７ｄ
および部分分離絶縁膜５ｂをマスクとして例えばＢ，Ｂ
Ｆ2，Ｉｎ等を注入し、例えば１×１０13〜１×１０15
ｃｍ-2程度の不純物濃度となるようにエクステンション
領域６ｃ２，６ｄ２，６ｅ２，６ｆ２を形成する（図３
４）。
新たにフォトレジストＲＳｅを形成し、ダミー領域ＤＭ
３およびＭＯＳトランジスタＴＲ２のエクステンション
領域６ｃ２，６ｄ２，６ｅ２，６ｆ２の形成を行う。す
なわち、フォトレジストＲＳｅ、ゲート電極７ｃ，７ｄ
および部分分離絶縁膜５ｂをマスクとして例えばＢ，Ｂ
Ｆ2，Ｉｎ等を注入し、例えば１×１０13〜１×１０15
ｃｍ-2程度の不純物濃度となるようにエクステンション
領域６ｃ２，６ｄ２，６ｅ２，６ｆ２を形成する（図３
４）。
【０１７３】次に、フォトレジストＲＳｅを除去し、サ
イドウォール８の形成を行う。サイドウォール膜として
は、ＴＥＯＳ酸化膜、プラズマ酸化膜等を用いればよ
い。また、ＬＰＣＶＤ法やプラズマＣＶＤ法で形成した
Ｓｉ3Ｎ4や、Ｓｉ3Ｎ4とＳｉＯ 2の積層構造をサイドウ
ォール膜として用いてもよい。そして、サイドウォール
膜の堆積後、エッチバックを行い、サイドウォール８を
形成する。
イドウォール８の形成を行う。サイドウォール膜として
は、ＴＥＯＳ酸化膜、プラズマ酸化膜等を用いればよ
い。また、ＬＰＣＶＤ法やプラズマＣＶＤ法で形成した
Ｓｉ3Ｎ4や、Ｓｉ3Ｎ4とＳｉＯ 2の積層構造をサイドウ
ォール膜として用いてもよい。そして、サイドウォール
膜の堆積後、エッチバックを行い、サイドウォール８を
形成する。
【０１７４】そして、次に、ＭＯＳトランジスタＴＲ２
およびダミー領域ＤＭ３上にフォトレジストＲＳｆを形
成し、フォトレジストＲＳｆ、ゲート電極７ａ、サイド
ウォール８および部分分離絶縁膜５ｂをマスクとして例
えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０14〜１
×１０16ｃｍ-2程度の不純物濃度となるようにドレイン
領域６ａ１、ソース領域６ｂ１を形成する（図３５）。
およびダミー領域ＤＭ３上にフォトレジストＲＳｆを形
成し、フォトレジストＲＳｆ、ゲート電極７ａ、サイド
ウォール８および部分分離絶縁膜５ｂをマスクとして例
えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０14〜１
×１０16ｃｍ-2程度の不純物濃度となるようにドレイン
領域６ａ１、ソース領域６ｂ１を形成する（図３５）。
【０１７５】次に、フォトレジストＲＳｆを除去し、新
たにフォトレジストＲＳｇを形成し、ダミー領域ＤＭ３
およびＭＯＳトランジスタＴＲ２のダミードレイン領域
６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ｅ１
およびソース領域６ｆ１の形成を行う。すなわち、フォ
トレジストＲＳｇ、ゲート電極７ｃ，７ｄおよび部分分
離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等
を注入し、例えば１×１０14〜１×１０16ｃｍ-2程度の
不純物濃度となるようにダミードレイン領域６ｃ１、ダ
ミーソース領域６ｄ１、ドレイン領域６ｅ１およびソー
ス領域６ｆ１を形成する（図３６）。そして、この後フ
ォトレジストＲＳｇを除去し、ソース領域およびドレイ
ン領域の活性化のためのアニール（８００〜１１５０
℃）を行う。
たにフォトレジストＲＳｇを形成し、ダミー領域ＤＭ３
およびＭＯＳトランジスタＴＲ２のダミードレイン領域
６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ｅ１
およびソース領域６ｆ１の形成を行う。すなわち、フォ
トレジストＲＳｇ、ゲート電極７ｃ，７ｄおよび部分分
離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等
を注入し、例えば１×１０14〜１×１０16ｃｍ-2程度の
不純物濃度となるようにダミードレイン領域６ｃ１、ダ
ミーソース領域６ｄ１、ドレイン領域６ｅ１およびソー
ス領域６ｆ１を形成する（図３６）。そして、この後フ
ォトレジストＲＳｇを除去し、ソース領域およびドレイ
ン領域の活性化のためのアニール（８００〜１１５０
℃）を行う。
【０１７６】なお、図２４以前の断面図においては、図
が煩雑になる為、ポケット領域およびエクステンション
領域の明示を省略していた。しかし、実際には上述のよ
うにこれらの領域が形成されることが望ましい。
が煩雑になる為、ポケット領域およびエクステンション
領域の明示を省略していた。しかし、実際には上述のよ
うにこれらの領域が形成されることが望ましい。
【０１７７】次に、ゲート電極７ｃ，７ａ，７ｄ、並び
に、ダミードレイン領域６ｃ１、ダミーソース領域６ｄ
１、ドレイン領域６ａ１，６ｅ１およびソース領域６ｂ
１，６ｆ１の、シリサイド化を行う部分のゲート絶縁膜
４ａ，４ｃ，４ｄを除去する。そして、シリサイド化を
行う（図３７）。
に、ダミードレイン領域６ｃ１、ダミーソース領域６ｄ
１、ドレイン領域６ａ１，６ｅ１およびソース領域６ｂ
１，６ｆ１の、シリサイド化を行う部分のゲート絶縁膜
４ａ，４ｃ，４ｄを除去する。そして、シリサイド化を
行う（図３７）。
【０１７８】なお、図３７においては、ソース、ドレイ
ン、ゲートの全てにシリサイド化を行うサリサイド（SA
licide）プロセスが行われる場合を例示しているが、ゲ
ート電極のみをシリサイド化するポリサイド（Polycid
e）プロセスを行う場合や、ＥＳＤ（Electro-Static Di
scharge）用に用いるためソース、ドレイン、ゲートの
いずれにもシリサイド化を行わない場合などももちろん
考えられる。シリサイド化を行わない部分には、シリサ
イドプロテクション酸化膜等を形成すればよい。なお、
シリサイドとしては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ
2，ＷＳｉ2，ＴａＳｉ2，ＭｏＳｉ2，ＨｆＳｉ2，Ｐｄ2
Ｓｉ，ＰｔＳｉ，ＺｒＳｉ2等が用いられる。
ン、ゲートの全てにシリサイド化を行うサリサイド（SA
licide）プロセスが行われる場合を例示しているが、ゲ
ート電極のみをシリサイド化するポリサイド（Polycid
e）プロセスを行う場合や、ＥＳＤ（Electro-Static Di
scharge）用に用いるためソース、ドレイン、ゲートの
いずれにもシリサイド化を行わない場合などももちろん
考えられる。シリサイド化を行わない部分には、シリサ
イドプロテクション酸化膜等を形成すればよい。なお、
シリサイドとしては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ
2，ＷＳｉ2，ＴａＳｉ2，ＭｏＳｉ2，ＨｆＳｉ2，Ｐｄ2
Ｓｉ，ＰｔＳｉ，ＺｒＳｉ2等が用いられる。
【０１７９】次に、層間絶縁膜、コンタクトプラグおよ
び配線の形成を行う。まず、層間絶縁膜１１を、基板上
の全面におよそ１μｍ程度堆積させる。そして、層間絶
縁膜１１を平坦化させるためにＣＭＰ処理を行う。
び配線の形成を行う。まず、層間絶縁膜１１を、基板上
の全面におよそ１μｍ程度堆積させる。そして、層間絶
縁膜１１を平坦化させるためにＣＭＰ処理を行う。
【０１８０】次に、コンタクトプラグの形成のために、
フォトリソグラフィー技術によりコンタクトプラグ用ト
レンチを層間絶縁膜１１に形成する（図３８）。
フォトリソグラフィー技術によりコンタクトプラグ用ト
レンチを層間絶縁膜１１に形成する（図３８）。
【０１８１】そして、コンタクトプラグ用トレンチ内に
充分埋め込まれるようにＷ等の金属膜などの導電性材料
を形成する。また、Ｗの代わりにＡｌ、ＴｉＮ、ドープ
ト多結晶シリコン等を用いてもよい。
充分埋め込まれるようにＷ等の金属膜などの導電性材料
を形成する。また、Ｗの代わりにＡｌ、ＴｉＮ、ドープ
ト多結晶シリコン等を用いてもよい。
【０１８２】なお、導電性材料の成膜方法としては、Ｗ
については例えばブランケットＣＶＤ法と選択ＣＶＤ法
とがある。Ａｌについては例えば高温スパッタ法とリフ
ロースパッタ法とがある。ＴｉＮやドープト多結晶シリ
コンについては例えばＬＰＣＶＤ法がある。なお、Ｗと
下地の層間絶縁膜１１との間での密着性の向上のため
に、Ｗを堆積させる前に、Ｔｉ，ＴｉＮ，ＴｉＷ等を形
成しておいてもよい。ここでは、ブランケットＣＶＤ法
を採用した場合のＷを例にとって説明する。
については例えばブランケットＣＶＤ法と選択ＣＶＤ法
とがある。Ａｌについては例えば高温スパッタ法とリフ
ロースパッタ法とがある。ＴｉＮやドープト多結晶シリ
コンについては例えばＬＰＣＶＤ法がある。なお、Ｗと
下地の層間絶縁膜１１との間での密着性の向上のため
に、Ｗを堆積させる前に、Ｔｉ，ＴｉＮ，ＴｉＷ等を形
成しておいてもよい。ここでは、ブランケットＣＶＤ法
を採用した場合のＷを例にとって説明する。
【０１８３】まず、Ｗ膜を基板全面に形成し、エッチバ
ックにより平坦化する（図３９）。
ックにより平坦化する（図３９）。
【０１８４】次に、１層目の配線１３ａ，１３ｂ，１３
ｅ，１３ｆ，１３ｇ，１３ｈを形成する。その材料とし
て例えばＡｌ膜を採用し、これを層間絶縁膜１１および
各コンタクトプラグ上に形成する。この材料にはＡｌ以
外にも例えば、ＡｌＣｕＳｉやＣｕやドープト多結晶シ
リコンでもよい。
ｅ，１３ｆ，１３ｇ，１３ｈを形成する。その材料とし
て例えばＡｌ膜を採用し、これを層間絶縁膜１１および
各コンタクトプラグ上に形成する。この材料にはＡｌ以
外にも例えば、ＡｌＣｕＳｉやＣｕやドープト多結晶シ
リコンでもよい。
【０１８５】そして、１層目の配線の材料にフォトリソ
グラフィー技術を用いてパターニングを行う（図４
０）。
グラフィー技術を用いてパターニングを行う（図４
０）。
【０１８６】次に、１層目の配線上に上層の層間絶縁膜
１４を形成し、層間絶縁膜１１と同様、ＣＭＰ処理によ
る平坦化を行う。そして層間絶縁膜１４内に、例えば配
線１３ａ，１３ｇに接続されるビアホールを形成する。
１４を形成し、層間絶縁膜１１と同様、ＣＭＰ処理によ
る平坦化を行う。そして層間絶縁膜１４内に、例えば配
線１３ａ，１３ｇに接続されるビアホールを形成する。
【０１８７】そして、ビアホール内に充分埋め込まれる
ように、１層目の配線と同様にしてＷ等の金属膜などの
導電性材料を形成し、これをパターニングしてビアプラ
グ１９を形成する。そして、２層目の配線１５ａ〜１５
ｆを形成する。
ように、１層目の配線と同様にしてＷ等の金属膜などの
導電性材料を形成し、これをパターニングしてビアプラ
グ１９を形成する。そして、２層目の配線１５ａ〜１５
ｆを形成する。
【０１８８】以降、同様に上層の層間絶縁膜１６、ビア
プラグ２０、３層目の配線１７ａ〜１７ｆを形成する。
そして、最上層には、チップ保護用のパッシベーション
膜１８が形成される（図４１）。
プラグ２０、３層目の配線１７ａ〜１７ｆを形成する。
そして、最上層には、チップ保護用のパッシベーション
膜１８が形成される（図４１）。
【０１８９】以上のプロセスを経ることで、実施の形態
６にかかるＳＯＩデバイスが形成される。
６にかかるＳＯＩデバイスが形成される。
【０１９０】なお、実施の形態９または１１にかかるよ
うな完全分離絶縁膜を有する構造を製造する場合には、
図２７の工程の後に、図４２に示すように、トレンチ２
２ｂを埋め込み絶縁膜２にまで到達させた構造のトレン
チ２２ｃを形成する工程を追加すればよい。つまり、完
全分離絶縁膜とすべき部分が開口したフォトレジストＲ
Ｓｈを用いてエッチングを行い、トレンチ２２ｃを形成
する。
うな完全分離絶縁膜を有する構造を製造する場合には、
図２７の工程の後に、図４２に示すように、トレンチ２
２ｂを埋め込み絶縁膜２にまで到達させた構造のトレン
チ２２ｃを形成する工程を追加すればよい。つまり、完
全分離絶縁膜とすべき部分が開口したフォトレジストＲ
Ｓｈを用いてエッチングを行い、トレンチ２２ｃを形成
する。
【０１９１】そして、酸化膜等の、部分分離絶縁膜およ
び完全分離絶縁膜の材料をトレンチ２２ｂ，２２ｃを充
分に埋め込むように形成する。この材料には、例えばＨ
ＤＰ装置を用いて形成されるプラズマＴＥＯＳ酸化膜等
を用いればよい。
び完全分離絶縁膜の材料をトレンチ２２ｂ，２２ｃを充
分に埋め込むように形成する。この材料には、例えばＨ
ＤＰ装置を用いて形成されるプラズマＴＥＯＳ酸化膜等
を用いればよい。
【０１９２】そして、ＣＭＰ法によりその表面を平坦化
させる（図４３）。この後、１０００〜１１００℃程度
の熱処理を行い、堆積した膜の材料の膜質を向上させ
る。なお、部分分離絶縁膜および完全分離絶縁膜の材料
を堆積する前に、９００〜１０００℃程度の高温熱処理
を行ってトレンチ２２ｂ，２２ｃ内の上部や底部の角部
分を丸めておけば、部分分離絶縁膜５ｂとして堆積させ
た材料の引っ張り応力が緩和されるので効果的である。
させる（図４３）。この後、１０００〜１１００℃程度
の熱処理を行い、堆積した膜の材料の膜質を向上させ
る。なお、部分分離絶縁膜および完全分離絶縁膜の材料
を堆積する前に、９００〜１０００℃程度の高温熱処理
を行ってトレンチ２２ｂ，２２ｃ内の上部や底部の角部
分を丸めておけば、部分分離絶縁膜５ｂとして堆積させ
た材料の引っ張り応力が緩和されるので効果的である。
【０１９３】次に、ウェットエッチングにより、または
ＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂお
よび完全分離絶縁膜５ａに対しエッチバックを行い、部
分分離絶縁膜５ｂおよび完全分離絶縁膜５ａの表面の高
さを調節する。そして、マスク層２１を例えば熱燐酸を
用いて除去する（図４４）。
ＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂお
よび完全分離絶縁膜５ａに対しエッチバックを行い、部
分分離絶縁膜５ｂおよび完全分離絶縁膜５ａの表面の高
さを調節する。そして、マスク層２１を例えば熱燐酸を
用いて除去する（図４４）。
【０１９４】以降のプロセスは、図３０以降に示したも
のと同様に行えばよい。
のと同様に行えばよい。
【０１９５】本実施の形態にかかるＳＯＩデバイスの製
造方法を用いれば、ＭＯＳトランジスタＴＲ１，ＴＲ２
とダミー領域ＤＭ１とを並行して形成するので、ダミー
領域を設けるための新たな工程が必要とはならずに、従
来のフォトマスクのレイアウトを変更するだけで済み、
経済的である。
造方法を用いれば、ＭＯＳトランジスタＴＲ１，ＴＲ２
とダミー領域ＤＭ１とを並行して形成するので、ダミー
領域を設けるための新たな工程が必要とはならずに、従
来のフォトマスクのレイアウトを変更するだけで済み、
経済的である。
【０１９６】なお、本実施の形態は、実施の形態５また
は６にかかるＳＯＩデバイスの製造方法に限られるもの
ではなく、実施の形態５または６にかかるＳＯＩデバイ
スの製造方法を変形することで、上記した他の実施の形
態の各々についても製造することが可能である。
は６にかかるＳＯＩデバイスの製造方法に限られるもの
ではなく、実施の形態５または６にかかるＳＯＩデバイ
スの製造方法を変形することで、上記した他の実施の形
態の各々についても製造することが可能である。
【０１９７】すなわち、実施の形態１または２にかかる
ＳＯＩデバイスについてはは、図３２においてゲート電
極７ｃを設けないようにしておけば、以降の工程を進め
るだけで実施の形態１または２にかかるＳＯＩデバイス
を製造することができる。
ＳＯＩデバイスについてはは、図３２においてゲート電
極７ｃを設けないようにしておけば、以降の工程を進め
るだけで実施の形態１または２にかかるＳＯＩデバイス
を製造することができる。
【０１９８】また、実施の形態３または４にかかるＳＯ
Ｉデバイスについては、図３２において、ダミー領域Ｄ
Ｍ３を挟む２つの部分分離絶縁膜５ｂに届くようにゲー
ト電極７ｃを設けるようにしておけば、以降の工程を進
めるだけで実施の形態３または４にかかるＳＯＩデバイ
スを製造することができる。
Ｉデバイスについては、図３２において、ダミー領域Ｄ
Ｍ３を挟む２つの部分分離絶縁膜５ｂに届くようにゲー
ト電極７ｃを設けるようにしておけば、以降の工程を進
めるだけで実施の形態３または４にかかるＳＯＩデバイ
スを製造することができる。
【０１９９】また、実施の形態７または８にかかるＳＯ
Ｉデバイスについては、図３２において、ゲート電極７
ｃを設ける際のフォトマスクのパターンに適当なものを
採用することで、以降の工程を進めるだけで実施の形態
７または８にかかるＳＯＩデバイスを製造することがで
きる。
Ｉデバイスについては、図３２において、ゲート電極７
ｃを設ける際のフォトマスクのパターンに適当なものを
採用することで、以降の工程を進めるだけで実施の形態
７または８にかかるＳＯＩデバイスを製造することがで
きる。
【０２００】
【発明の効果】請求項１に記載の発明によれば、ダミー
領域を備えているので、部分分離絶縁膜が連続して設け
られる場合に比べ、基板浮遊問題やホットキャリアの問
題の抑制が行える。またさらに、部分分離絶縁膜の有す
る引っ張り応力をダミー領域に分散させることができ、
引っ張り応力が半導体素子等に及ぼす力を軽減すること
ができる。また、ダミー領域を設けることにより、部分
分離絶縁膜への加工プロセスの安定性を向上させること
ができる。
領域を備えているので、部分分離絶縁膜が連続して設け
られる場合に比べ、基板浮遊問題やホットキャリアの問
題の抑制が行える。またさらに、部分分離絶縁膜の有す
る引っ張り応力をダミー領域に分散させることができ、
引っ張り応力が半導体素子等に及ぼす力を軽減すること
ができる。また、ダミー領域を設けることにより、部分
分離絶縁膜への加工プロセスの安定性を向上させること
ができる。
【０２０１】請求項２に記載の発明によれば、ダミー領
域を備えているので、完全分離絶縁膜の有する引っ張り
応力をダミー領域に分散させることができ、引っ張り応
力が半導体素子等に及ぼす力を軽減することができる。
また、ダミー領域を設けることにより、完全分離絶縁膜
への加工プロセスの安定性を向上させることができる。
また、完全分離絶縁膜を備えるので、ラッチアップやノ
イズに対する耐性が強い。
域を備えているので、完全分離絶縁膜の有する引っ張り
応力をダミー領域に分散させることができ、引っ張り応
力が半導体素子等に及ぼす力を軽減することができる。
また、ダミー領域を設けることにより、完全分離絶縁膜
への加工プロセスの安定性を向上させることができる。
また、完全分離絶縁膜を備えるので、ラッチアップやノ
イズに対する耐性が強い。
【０２０２】請求項３に記載の発明によれば、ダミー領
域の半導体層内に所定の導電型の不純物が注入されてい
るので、半導体素子とボディ電位が与えられる部分の間
に介在する抵抗の値が大きくなることを抑制できる。よ
って、ボディ電位を半導体装置の隅々まで伝達すること
が可能となり、基板浮遊問題やホットキャリアの問題の
抑制が行えるようになる。また、これに伴って、ボディ
端子領域からの距離により半導体素子の特性にばらつき
が生じることを抑制できる。
域の半導体層内に所定の導電型の不純物が注入されてい
るので、半導体素子とボディ電位が与えられる部分の間
に介在する抵抗の値が大きくなることを抑制できる。よ
って、ボディ電位を半導体装置の隅々まで伝達すること
が可能となり、基板浮遊問題やホットキャリアの問題の
抑制が行えるようになる。また、これに伴って、ボディ
端子領域からの距離により半導体素子の特性にばらつき
が生じることを抑制できる。
【０２０３】請求項４に記載の発明によれば、ウェルと
ダミー領域の半導体層とを異なる導電型とする場合より
もダミー領域の抵抗値を下げることができる。
ダミー領域の半導体層とを異なる導電型とする場合より
もダミー領域の抵抗値を下げることができる。
【０２０４】請求項５に記載の発明によれば、ダミー領
域の半導体層の表面にダミー配線が接続されているの
で、ボディ電位がより半導体装置の隅々まで伝達しやす
く、基板浮遊問題やホットキャリアの問題の抑制がより
確実に行える。また、ダミー配線間に層間絶縁膜を設
け、その上にさらに上層の層間絶縁膜を形成してこれに
ＣＭＰ法を行う場合、上層の層間絶縁膜にディッシング
が生じにくい。さらに、ＳＯＩデバイスにおいて問題と
なりやすいセルフヒーティング効果を抑制することがで
きる。
域の半導体層の表面にダミー配線が接続されているの
で、ボディ電位がより半導体装置の隅々まで伝達しやす
く、基板浮遊問題やホットキャリアの問題の抑制がより
確実に行える。また、ダミー配線間に層間絶縁膜を設
け、その上にさらに上層の層間絶縁膜を形成してこれに
ＣＭＰ法を行う場合、上層の層間絶縁膜にディッシング
が生じにくい。さらに、ＳＯＩデバイスにおいて問題と
なりやすいセルフヒーティング効果を抑制することがで
きる。
【０２０５】請求項６に記載の発明によれば、ダミーゲ
ート電極を有するので、半導体素子がゲート電極を有
し、これをフォトリソグラフィ技術等を用いて形成する
際に、ゲート電極の寸法のばらつきの発生を抑制するこ
とが可能となる。またさらに、層間絶縁膜を半導体素子
およびダミー領域の上部に形成してこれにＣＭＰ法を行
う場合、層間絶縁膜にディッシングが生じにくい。
ート電極を有するので、半導体素子がゲート電極を有
し、これをフォトリソグラフィ技術等を用いて形成する
際に、ゲート電極の寸法のばらつきの発生を抑制するこ
とが可能となる。またさらに、層間絶縁膜を半導体素子
およびダミー領域の上部に形成してこれにＣＭＰ法を行
う場合、層間絶縁膜にディッシングが生じにくい。
【０２０６】請求項７に記載の発明によれば、ダミーゲ
ート電極にダミーゲート電位を与えるので、半導体層の
抵抗値をさらに低下させることができる。
ート電極にダミーゲート電位を与えるので、半導体層の
抵抗値をさらに低下させることができる。
【０２０７】請求項８に記載の発明によれば、ダミーゲ
ートが半導体層の他の一部の上に部分的に設けられ、半
導体層の他の一部のうちダミーゲートに覆われない部分
に、前記所定の導電型の不純物が注入されているので、
請求項３に記載の半導体装置の有する効果および請求項
６に記載の半導体装置の有する効果が同時に得られる。
ートが半導体層の他の一部の上に部分的に設けられ、半
導体層の他の一部のうちダミーゲートに覆われない部分
に、前記所定の導電型の不純物が注入されているので、
請求項３に記載の半導体装置の有する効果および請求項
６に記載の半導体装置の有する効果が同時に得られる。
【０２０８】請求項９に記載の発明によれば、ダミー領
域の半導体層とダミーゲート電極とが電気的に接続され
ているので、ダミー領域の抵抗値を固定することができ
る。また、電気的接続をダミーコンタクトプラグおよび
ダミー配線を用いて行うので、ボディ電位がより半導体
装置の隅々まで伝達しやすく、基板浮遊問題やホットキ
ャリアの問題の抑制がより確実に行える。また、ダミー
配線間に層間絶縁膜を設け、層間絶縁膜上にさらに上層
の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、ダ
ミー配線が存在するので上層の層間絶縁膜にディッシン
グが生じにくい。さらに、ＳＯＩデバイスにおいて問題
となりやすいセルフヒーティング効果を抑制することが
できる。
域の半導体層とダミーゲート電極とが電気的に接続され
ているので、ダミー領域の抵抗値を固定することができ
る。また、電気的接続をダミーコンタクトプラグおよび
ダミー配線を用いて行うので、ボディ電位がより半導体
装置の隅々まで伝達しやすく、基板浮遊問題やホットキ
ャリアの問題の抑制がより確実に行える。また、ダミー
配線間に層間絶縁膜を設け、層間絶縁膜上にさらに上層
の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、ダ
ミー配線が存在するので上層の層間絶縁膜にディッシン
グが生じにくい。さらに、ＳＯＩデバイスにおいて問題
となりやすいセルフヒーティング効果を抑制することが
できる。
【０２０９】請求項１０に記載の発明によれば、ダミー
ゲートが十字型であり、ダミー領域の半導体層が、ダミ
ーゲートの十字型を構成する各辺と平行な四辺を有する
平行四辺形を構成するので、ダミーゲートのパターンが
ずれて形成されてしまった場合であっても、ダミー領域
の抵抗値が変化せず、プロセスの安定性に左右されにく
い抵抗値を有するダミー領域となる。
ゲートが十字型であり、ダミー領域の半導体層が、ダミ
ーゲートの十字型を構成する各辺と平行な四辺を有する
平行四辺形を構成するので、ダミーゲートのパターンが
ずれて形成されてしまった場合であっても、ダミー領域
の抵抗値が変化せず、プロセスの安定性に左右されにく
い抵抗値を有するダミー領域となる。
【０２１０】請求項１１に記載の発明によれば、素子お
よび回路と重なる部分またはウェルの境界の部分のダミ
ー領域を消去するので、素子および回路またはウェル間
の、ダミー領域による短絡等の危険が回避される。
よび回路と重なる部分またはウェルの境界の部分のダミ
ー領域を消去するので、素子および回路またはウェル間
の、ダミー領域による短絡等の危険が回避される。
【０２１１】請求項１２に記載の発明によれば、素子お
よび回路のパターンと重なる部分またはウェルの境界の
部分のダミー領域のみならず、その周辺に存在するダミ
ー領域をも消去するので、素子および回路またはウェル
間の、ダミー領域による短絡等の危険がより一層回避さ
れる。
よび回路のパターンと重なる部分またはウェルの境界の
部分のダミー領域のみならず、その周辺に存在するダミ
ー領域をも消去するので、素子および回路またはウェル
間の、ダミー領域による短絡等の危険がより一層回避さ
れる。
【０２１２】請求項１３に記載の発明によれば、ダミー
領域が消去された位置に、ダミー領域とは大きさの異な
るダミー領域をパターンに重ならないように新たに配置
するので、分離絶縁膜の粗密が均一となり、ＣＭＰ等の
プロセスの安定性に対して有効である。
領域が消去された位置に、ダミー領域とは大きさの異な
るダミー領域をパターンに重ならないように新たに配置
するので、分離絶縁膜の粗密が均一となり、ＣＭＰ等の
プロセスの安定性に対して有効である。
【０２１３】請求項１４に記載の発明によれば、半導体
素子とダミー領域とを並行して形成するので、ダミー領
域を設けるための新たな工程が必要とはならずに、従来
のフォトマスクのレイアウトを変更するだけで済み、経
済的である。
素子とダミー領域とを並行して形成するので、ダミー領
域を設けるための新たな工程が必要とはならずに、従来
のフォトマスクのレイアウトを変更するだけで済み、経
済的である。
【図１】 実施の形態１に係るＳＯＩデバイスの上面図
である。
である。
【図２】 実施の形態１に係るＳＯＩデバイスの断面図
である。
である。
【図３】 実施の形態２に係るＳＯＩデバイスの上面図
である。
である。
【図４】 実施の形態２に係るＳＯＩデバイスの断面図
である。
である。
【図５】 実施の形態３に係るＳＯＩデバイスの上面図
である。
である。
【図６】 実施の形態３に係るＳＯＩデバイスの断面図
である。
である。
【図７】 実施の形態４に係るＳＯＩデバイスの断面図
である。
である。
【図８】 実施の形態５に係るＳＯＩデバイスの上面図
である。
である。
【図９】 実施の形態５に係るＳＯＩデバイスの断面図
である。
である。
【図１０】 実施の形態６に係るＳＯＩデバイスの上面
図である。
図である。
【図１１】 実施の形態６に係るＳＯＩデバイスの断面
図である。
図である。
【図１２】 実施の形態７に係るＳＯＩデバイスの上面
図である。
図である。
【図１３】 実施の形態８に係るＳＯＩデバイスの上面
図である。
図である。
【図１４】 実施の形態８に係るＳＯＩデバイスの、ダ
ミー領域を挟むＡ地点およびＢ地点間に存在する電気抵
抗を示した図である。
ミー領域を挟むＡ地点およびＢ地点間に存在する電気抵
抗を示した図である。
【図１５】 実施の形態７に係るＳＯＩデバイスの、ダ
ミー領域を挟むＣ地点およびＤ地点間に存在する電気抵
抗を示した図である。
ミー領域を挟むＣ地点およびＤ地点間に存在する電気抵
抗を示した図である。
【図１６】 実施の形態９に係るＳＯＩデバイスの上面
図である。
図である。
【図１７】 実施の形態９に係るＳＯＩデバイスの断面
図である。
図である。
【図１８】 実施の形態１０に係るダミー領域の配置方
法を示した図である。
法を示した図である。
【図１９】 実施の形態１０に係るダミー領域の配置方
法を示した図である。
法を示した図である。
【図２０】 実施の形態１０に係るダミー領域の配置方
法を示した図である。
法を示した図である。
【図２１】 実施の形態１０に係るダミー領域の配置方
法を示した図である。
法を示した図である。
【図２２】 実施の形態１０に係るダミー領域の配置方
法を示した図である。
法を示した図である。
【図２３】 実施の形態１１に係るＳＯＩデバイスの断
面図である。
面図である。
【図２４】 実施の形態１１に係るＳＯＩデバイスの断
面図である。
面図である。
【図２５】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図２６】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図２７】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図２８】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図２９】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３０】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３１】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３２】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３３】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３４】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３５】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３６】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３７】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３８】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図３９】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図４０】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図４１】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図４２】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図４３】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図４４】 実施の形態１２に係るＳＯＩデバイスの製
造方法を示す図である。
造方法を示す図である。
【図４５】 従来のＳＯＩデバイスの断面図である。
【図４６】 従来のＳＯＩデバイスの電流電圧特性を示
す図である。
す図である。
【図４７】 従来のＳＯＩデバイスの問題点を示す図で
ある。
ある。
【図４８】 従来のＳＯＩデバイスの上面図である。
【図４９】 従来のＳＯＩデバイスの断面図である。
【図５０】 従来のＳＯＩデバイスの断面図である。
【図５１】 従来のＳＯＩデバイスの断面図である。
１ 基板、２ 埋め込み絶縁膜、３，３ａ，３ｂ シリ
コン層、３ｃ ダミー拡散領域、４ｂ ダミーゲート絶
縁膜、５ａ 完全分離絶縁膜、５ｂ 部分分離絶縁膜、
６ｃ ダミードレイン領域、６ｄ ダミーソース領域、
７ｂ，７ｃ ダミーゲート電極、９ｂ，９ｃ，１０ｃ，
１０ｄ シリサイド領域、１１ 層間絶縁膜、１２ａ〜
１２ｈ コンタクトプラグ、１３ａ〜１３ｈ 配線、Ｔ
Ｒ１，ＴＲ２ ＭＯＳトランジスタ、ＤＭ１〜ＤＭ３
ダミー領域。
コン層、３ｃ ダミー拡散領域、４ｂ ダミーゲート絶
縁膜、５ａ 完全分離絶縁膜、５ｂ 部分分離絶縁膜、
６ｃ ダミードレイン領域、６ｄ ダミーソース領域、
７ｂ，７ｃ ダミーゲート電極、９ｂ，９ｃ，１０ｃ，
１０ｄ シリサイド領域、１１ 層間絶縁膜、１２ａ〜
１２ｈ コンタクトプラグ、１３ａ〜１３ｈ 配線、Ｔ
Ｒ１，ＴＲ２ ＭＯＳトランジスタ、ＤＭ１〜ＤＭ３
ダミー領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２３Ｚ ６２６Ｂ (72)発明者 平野 有一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA03 AA06 AA37 AA39 AA44 AB02 AB05 BA03 BB01 CA03 CA17 DA03 DA04 DA24 DA33 DA71 DA78 5F048 AA07 AA09 AB03 AC03 AC04 BA16 BB01 BB08 BC06 BF06 BF16 BG11 5F110 AA15 AA23 BB04 BB06 CC02 DD05 DD13 EE03 EE04 EE05 EE09 EE14 EE32 EE45 FF01 FF02 FF04 FF23 FF29 GG02 GG12 GG32 GG52 GG60 HJ01 HJ04 HJ07 HJ13 HK05 HK40 HL01 HL02 HL03 HL04 HL05 HL06 HL08 HL11 HL24 HM15 NN03 NN62 NN65 NN71 NN80 QQ11 QQ16 QQ19
Claims (14)
- 【請求項１】 基板および前記基板上に形成された埋め
込み絶縁膜および前記埋め込み絶縁膜上に形成された半
導体層を有するＳＯＩ基板と、 前記埋め込み絶縁膜と接触することなく前記半導体層の
表面近傍に形成された絶縁膜である部分分離絶縁膜と、 前記半導体層の一部を含んで形成された半導体素子と、 前記半導体素子との間に前記部分分離絶縁膜を介在させ
つつ前記半導体層の他の一部を含んで形成された、素子
としての機能を有しないダミー領域とを備える半導体装
置。 - 【請求項２】 請求項１に記載の半導体装置であって、 前記埋め込み絶縁膜と接触しつつ前記半導体層を貫通し
て形成された絶縁膜である完全分離絶縁膜と、 前記半導体素子との間に前記完全分離絶縁膜を介在させ
つつ前記半導体層の他の一部を含んで形成された、素子
としての機能を有しないダミー領域とをさらに備える半
導体装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置であって、 前記ダミー領域の前記半導体層内には所定の導電型の不
純物が注入されている半導体装置。 - 【請求項４】 請求項３に記載の半導体装置であって、 前記半導体層内には前記所定の導電型のウェルが形成さ
れ、 前記ダミー領域の前記半導体層は前記ウェルの一部であ
る半導体装置。 - 【請求項５】 請求項１ないし請求項４のいずれかに記
載の半導体装置であって、 前記ダミー領域の前記半導体層の表面にはダミー配線が
接続されている半導体装置。 - 【請求項６】 請求項３に記載の半導体装置であって、 前記ダミー領域は、前記半導体層の前記他の一部の表面
に形成されたダミーゲート絶縁膜と前記ダミーゲート絶
縁膜上に形成されたダミーゲート電極とを含むダミーゲ
ートを有する半導体装置。 - 【請求項７】 請求項６に記載の半導体装置であって、 前記ダミーゲート電極には固定電位が与えられる半導体
装置。 - 【請求項８】 請求項６に記載の半導体装置であって、 前記ダミーゲートは前記半導体層の前記他の一部の上に
部分的に設けられ、 前記半導体層の前記他の一部のうち前記ダミーゲートに
覆われない部分に、前記所定の導電型の不純物が注入さ
れている半導体装置。 - 【請求項９】 請求項８に記載の半導体装置であって、 前記ダミー領域の前記半導体層および前記ダミーゲート
電極に電気的に接続されたダミーコンタクトプラグと、 前記ダミーコンタクトプラグに接続されたダミー配線と
をさらに備える半導体装置。 - 【請求項１０】 請求項６に記載の半導体装置であっ
て、 前記ダミーゲートは十字型であり、 前記ダミー領域の前記半導体層は、前記ダミーゲートの
前記十字型を構成する各辺と平行な四辺を有する平行四
辺形を構成する半導体装置。 - 【請求項１１】 複数のダミー領域が規則的に配置され
た第１のパターンを準備する第１工程と、 素子および回路のパターンまたはウェルのパターンが記
載された第２のパターンを準備する第２工程と、 前記第１および第２のパターンを重ね合わせ、前記素子
および回路と重なる部分または前記ウェルの境界の部分
の前記ダミー領域は消去することにより、前記ダミー領
域の配置を決定する第３工程とを備えるダミー領域の配
置方法。 - 【請求項１２】 請求項１１に記載のダミー領域の配置
方法であって、 前記第３工程において、前記パターンと重なる部分の前
記ダミー領域に加えて前記パターンの周辺に存在する前
記ダミー領域をも消去することにより、前記ダミー領域
の配置を決定するダミー領域の配置方法。 - 【請求項１３】 請求項１２に記載のダミー領域の配置
方法であって、 前記第３工程において、前記ダミー領域が消去された位
置に、前記ダミー領域とは大きさの異なるダミー領域を
前記パターンに重ならないように新たに配置するダミー
領域の配置方法。 - 【請求項１４】 基板および前記基板上に形成された埋
め込み絶縁膜および前記埋め込み絶縁膜上に形成された
半導体層を有するＳＯＩ基板を準備する工程（ａ）と、 前記埋め込み絶縁膜と接触しない、絶縁膜である部分分
離絶縁膜を前記半導体層の表面近傍に形成する工程
（ｂ）と、 前記半導体層の一部に半導体素子を形成する工程（ｃ）
と、 前記半導体素子との間に前記部分分離絶縁膜を介在させ
つつ前記半導体層の他の一部に素子としての機能を有し
ないダミー領域を前記工程（ｃ）と並行して形成する工
程（ｄ）とを備える半導体装置の製造方法。
Priority Applications (6)
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| DE10059620A DE10059620A1 (de) | 2000-04-03 | 2000-12-01 | Halbleitervorrichtung,Verfahren zum Herstellen derselben und Verfahren zum Anordnen eines Dummybereiches |
| TW089125596A TW477067B (en) | 2000-04-03 | 2000-12-01 | Semiconductor device, method of manufacturing the same and method of arranging dummy region |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100437A JP4698793B2 (ja) | 2000-04-03 | 2000-04-03 | 半導体装置 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2001284599A true JP2001284599A (ja) | 2001-10-12 |
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|---|---|
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| JP (1) | JP4698793B2 (ja) |
| KR (1) | KR100373287B1 (ja) |
| DE (1) | DE10059620A1 (ja) |
| FR (1) | FR2807211B1 (ja) |
| TW (1) | TW477067B (ja) |
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|---|---|---|---|---|
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