FR2807211A1 - Dispositif semiconducteur de type soi et procede de fabricat ion de ce dispositif - Google Patents

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Abstract

L'invention propose un dispositif semiconducteur capable de résoudre un problème de corps flottant et un problème de porteurs chauds dans un dispositif SOI, ainsi qu'un procédé de fabrication du dispositif semiconducteur, suivant lequel une région fictive (DM1) n'ayant pas de fonction à titre d'élément est formée à intervalles presque réguliers dans une pellicule d'isolation partielle (5b) établie entre des transistors MOS (TR1), ce qui a pour effet d'augmenter le taux d'occupation de la région fictive (DM1) dont la résistance est inférieure à celle d'une couche de silicium (3b) formée sous la pellicule d'isolation partielle (5b).

Description

<U>DISPOSITIF SEMICONDUCTEUR DE TYPE SOI ET</U> PROCEDE <U>DE FABRICATION DE CE DISPOSITIF</U> La présente invention concerne un dispositif semiconducteur (dispositif SOI) comprenant un substrat "silicium sur isolant" ou SOI (Sili con On Insulator) et un élément semiconducteur formé sur le substrat SOI, et un procédé de fabrication dispositif semiconducteur.
Le dispositif SOI a retenu l'attention au cours des dernières an nées, du fait qu'il peut être utilisé comme un dispositif rapide ayant une faible consommation de puissance. Le substrat SOI comprend un substrat formé par du silicium ou un matériau semblable, une pellicule isolante enfouie telle qu'une pellicule d'oxyde, qui est formée sur le substrat, et une couche de silicium formée sur la pellicule isolante enfouie. Un élé ment semiconducteur est formé au moins une région parmi la partie intérieure et la surface de la couche de silicium dans le substrat SOI. Par conséquent, le dispositif SOI fonctionne comme un dispositif semicon ducteur. Au cours des dernières années, on a considéré en particulier ce qu'on appelle un dispositif SOI couche mince, dans lequel une couche de silicium dans un substrat SOI a une faible épaisseur, d'environ quel ques micromètres. On a envisagé l'application du dispositif SOI à couche mince à un circuit à haut niveau d'intégration pour un équipement porta ble et autres.
La figure 45 montre un exemple d'un dispositif SOI classique. Sur la figure 45, la référence 1 désigne un substrat constituant le substrat SOI, la référence 2 désigne une pellicule isolante enfouie constituant le substrat SOI, et la référence 3a désigne une partie d'une couche de sili cium constituant le substrat SOI. Une multiplicité de transistors MOS TR1 sont formés à titre d'exemple de l'élément semiconducteur dans la couche de silicium 3a et sur une surface de celle-ci. A titre d'exemple, le transis tor MOS TR1 est du type à canal n. Pour fonctionner comme une région de corps (en anglais Body Region ) et une région de formation de ca nal, la couche de silicium 3a est munie d'un caisson dans lequel on in jecte par exemple une impureté de type p.
Le transistor MOS TR1 comprend une région de drain 6a et une région de source 6b qui sont formées dans la couche de silicium 3a, et une pellicule isolante de grille 4a et une électrode de grille 7a qui sont formées sur une surface de la couche de silicium 3a. La pellicule isolante de grille 4a est une pellicule isolante telle qu'une pellicule d'oxyde, et l'électrode de grille 7a est une pellicule conductrice telle que du silicium polycristallin ou une pellicule de métal. La couche de silicium<B>3a</B> interpo sée entre la région de drain 6a et la région de source 6b remplit la fonc tion d'une région de corps du transistor MOS TR1. Pour réduire<B>une</B> résis tance, des régions de siliciure 9a, 10a et 10b, par exemple du CoSi ou du TiSi, sont respectivement formées sur des surfaces l'électrode de grille 7a, de la région de drain 6a et de la région de source 6b. Une paroi laté rale 8 qui a été utilisée pour former une région d'extension dans la région de drain 6a et la région de source 6b, est formée sur une surface latérale de l'électrode de grille 7a. A titre d'exemple, la figure 45 montre le cas dans lequel la région de drain 6a et la région de source 6b sont établies de manière profonde, en contact avec la pellicule isolante enfouie 2.
En outre, une pellicule d'isolation 5a consistant en une pellicule isolante, telle qu'une pellicule d'oxyde, est formée entre les transistors MOS TR1, afin d'isoler électriquement les éléments. La pellicule d'isola tion 5a est formée de façon à être en contact avec la pellicule isolante enfouie 2, en traversant entièrement la couche de silicium, afin de com plètement isoler électriquement les éléments. Avec une telle structure, on obtient un fonctionnement exempt de déverrouillage (en anglais Latch up ) et la tolérance vis-à-vis de bruits est améliorée. Pour faire la dis tinction avec une pellicule d'isolation partielle qu'on décrira ci-dessus, la pellicule isolante sera appelée ci-après une pellicule d'isolation complète.
Le transistor MOS formé sur un substrat massif (en anglais Bulk Substrate ) ordinaire au lieu du substrat est utilisé en appli- quant une tension de corps (par exemple un potentiel de masse) au subs trat massif, de façon qu'il constitue une région de corps. Cependant, dans le cas du dispositif SOI représenté sur la figure 45, chaque transistor MOS TR1 est complètement isolé électriquement du substrat 1 par l'in termédiaire de la pellicule isolante enfouie 2 et de la pellicule d'isolation complète 5a, et la couche de silicium 3a de la région de corps est placée dans un état électrique flottant. Pour cette raison, il apparaît des problè mes de corps flottant, qui sont négligeables dans le transistor MOS formé sur le substrat massif. des problèmes de corps flottant consiste en ce une bosse (une marche ayant la forme d'une bosse) est produite sur des ca ractéristiques courant-tension (courbes représentant le courant drain- source Ids en fonction de la tension drain-source Vds), c'est-à-dire qu'il apparaît ce qu'on appelle un effet de non-linéarité. La figure 46 est une représentation graphique montrant l'effet de non-linéarité. Comme repré senté sur 1a figure 46, une bosse HP est produite dans une partie devant avoir une caractéristique de courant constant, sur la caractéristique cou rant-tension d'un transistor ordinaire.
On suppose que la bosse HP est produite à cause de trous HL accumulés au voisinage de la région de source 6b représentée sur la fi gure 47. Les trous HL sont produits à cause des phénomènes d'ionisation par choc, et ils sont accumulés au voisinage de la région de source 6b, et une jonction pn entre un corps et une source est polarisée en direct. Si la tension de corps est appliquée à la région de corps, un tel problème ap paraît difficilement.
En outre, on suppose que d'autres causes de la formation de la bosse HP comprennent un transistor bipolaire parasite PT représenté sur la figure , pour lequel la région de drain 6a, la région de source et la couche de silicium 3a de la région de corps définissent respectivement le collecteur, l'émetteur et la base. En plus de l'effet de non-linéarité, le transistor bipolaire parasite PT occasionne une chute d'une tension de claquage entre le drain et la source, une inclinaison anormalement élevée de la caractéristique au-dessous du seuil, une augmentation d'un courant dans la condition de blocage, une chute d'une tension de seuil, la généra tion d'une dépendance du temps de retard vis-à-vis de la fréquence, et autres. On peut résoudre ces problèmes si la tension de corps est appli quée à la région corps.
Une réduction des possibilités d'attaque en courant a également été signalée récemment comme un autre problème de corps flottant (Ex- tended Abstracts of the 1999 International Conference on Solid State De- vices and Materials, Tokyo, 1999, pages 340-341).
Pour résoudre un tel problème de corps flottant, on doit aug menter une concentration en impuretés d'une partie de canal dans la ré gion de corps. Cependant, une élévation de la concentration en impuretés augmente l'effet de polarisation de substrat. Par conséquent, les possibi lités d'attaque en courant sont réduites.
En outre, dans le dispositif SOI, la fiabilité vis-à-vis<B>de</B> porteurs chauds est également une préoccupation. Dans le cas du transistor MOS, lorsque la couche de silicium du substrat SOI a une très faible épaisseur, des porteurs chauds générés dans une région à champ électrique élevé au voisinage d'une région de drain sont également injectés dans une pel licule isolante enfouie, ainsi que dans une pellicule isolante de grille. Par conséquent, le dispositif est fortement dégradé. Le problème des porteurs chauds est également important pour le transistor MOS formé sur le subs trat massif. Dans transistor MOS formé sur le substrat SOI, il existe deux pellicules isolantes, c'est-à-dire la pellicule isolante de grille et la pellicule isolante enfouie. Le problème des porteurs chauds est donc plus grave.
Pour résoudre le problème de corps flottant et le problème de porteurs chauds décrits ci-dessus, il est préférable qu'un potentiel électri que de la région de corps soit fixé électriquement. Dans le dispositif SOI représenté sur la figure 45, chaque transistor MOS TR1 est complètement isolé électriquement du substrat 1 par l'intermédiaire de la pellicule iso lante enfouie 2 et de la pellicule d'isolation complète 5a. Par conséquent, avec cette structure, une borne de corps connectée électriquement à la région de corps doit être établie sur une surface du substrat SOI, et une tension de corps doit lui être appliquée afin de définir le potentiel de corps de la couche de silicium 3a de la région de corps.
Cependant, si la borne de corps est établie sur tous les transis tors MOS dans un circuit intégré, une aire de circuit est fortement aug- mentée. Par conséquent, il a été proposé d'employer à la place de la pel licule d'isolation complète 5a une pellicule d'isolation partielle qui n'atteint pas la pellicule isolante enfouie. Si la pellicule d'isolation n'atteint pas la pellicule isolante enfouie, il suffit qu'une seule borne de corps soit établie sur la surface du substrat SOI dans une partie appropriée, du fait que les régions de corps des transistors MOS sont électriquement connectées les unes aux autres.
Les figures 48 à 50 sont des vues montrant le cas dans lequel la pellicule d'isolation partielle est appliquée au dispositif SOI illustré sur la figure 45. La figure 48 est une vue de dessus montrant le dispositif SOI, la figure 49 est une coupe selon la ligne X7 - X7 sur la figure 48, et la figure 50 est une coupe selon la ligne Y - Y sur la figure 48.
Dans le dispositif SOI représenté sur les figures 49 et 50, une pellicule d'isolation partielle 5b est formée entre les transistors MOS TR1 à la place de la pellicule d'isolation complète 5a du dispositif SOI repré senté sur la figure 45. La couche de silicium 3b n'est pas complètement enlevée, mais reste entre la pellicule d'isolation partielle 5b et la pellicule isolante enfouie 2. Comme il apparaît sur la figure 50, la couche de sili cium 3b placée au-dessous de la pellicule d'isolation partielle 5b et la couche de silicium 3a de la région de corps du transistor MOS TR1 appar tiennent au même caisson et sont électriquement connectées l'une à l'au tre.
D'autre part, une région de borne de corps (en anglais Body Terminal Region ) 3d représentée sur la figure 48 appartient également au même caisson que les couches de silicium 3a et 3b, et elle est connec tée électriquement à celles-ci. De ce fait, une tension de corps Vbd est appliquée à la région de borne de corps 3b, de façon que les potentiels électriques des couches de silicium 3a et 3b soient fixés à la tension de corps Vbd. Par conséquent, le problème de corps flottant et le problème de porteurs chauds peuvent être résolus.
Dans le substrat SOI employant la pellicule d'isolation partielle, un avantage tel que l'absence de déverrouillage, obtenu par le substrat SOI classique employant la pellicule d'isolation complète, est supprimé. Dans le cas où une impureté est injectée préalablement dans une couche de silicium pour former une multiplicité de caissons ayant des types de conductivité différents, il est également possible de proposer que la pelli cule d'isolation partielle soit employée seulement dans un caisson du type de conductivité homogène, et que la pellicule d'isolation complète soit employée pour une région de frontière entre des caissons ayant des types de conductivité différents.
S'il n'est pas nécessaire de prendre en considération le pro blème du déverrouillage et autres, on peut utiliser seulement la pellicule d'isolation partielle. Par conséquent, il n'est pas nécessaire de fabriquer les pellicules isolantes des deux types. Le nombre d'étapes exigées pour la fabrication peut donc être diminué.
Cependant, la couche de silicium 3b placée sous la pellicule d'isolation partielle 5b a une faible épaisseur. Par conséquent, la valeur de la résistance RS est aisément augmentée. En particulier, lorsque la position du transistor MOS TR1 est plus éloignée de la région de borne de corps 3d, la valeur de la résistance entre elles est augmentée. II est donc difficile de maîtriser le potentiel de corps sur toute l'étendue du dispositif semiconducteur.
Par conséquent, on ne peut pas résoudre façon satisfaisante le problème de corps flottant et le problème de porteurs chauds. En outre, les caractéristiques de l'élément semiconducteur varient en fonction d'une distance par rapport à la région de borne de corps.
Comme représenté sur la figure 51, par exemple, si la région de drain 6a et la région de source 6b du transistor MOS TR1 sont établies de façon à ne pas être en contact avec la pellicule isolante enfouie 2, la cou che de silicium 3b s'étend jusqu'à la couche de silicium 3a de la région de corps sous la région de drain 6a et la région de source 6b. Par consé quent, le problème de corps flottant et le problème de porteurs chauds peuvent être résolus dans une certaine mesure. Les problèmes mention nés ci-dessus ne peuvent cependant pas être résolus de façon satisfai sante.
Dans la pellicule d'isolation partielle 5b est largement éten due, une contrainte de traction élevée est appliquée à la région de drain 6a et à la région de source 6b qui sont adjacentes à la couche de silicium 3b formée sous la pellicule d'isolation partielle 5b et à la pellicule d'isola- tion partielle 5b. Sur la figure 49, la contrainte de traction est indiquée par ST2. La contrainte de traction ST2 est occasionnée par un change ment de volume de la pellicule d'isolation partielle 5b à cause de la cha leur pendant la formation de la pellicule d'isolation partielle 5b, et par une différence de coefficient de dilatation thermique entre la couche de sili cium 3b et la pellicule d'isolation partielle 5b. Dans la pellicule d'isolation partielle 5b qui est largement étendue, le volume est fortement changé. Par conséquent, des structures périphériques sont fortement influencées.
Si la contrainte de traction ST2 est élevée, un défaut cristallin est produit dans la couche de silicium 3b, la région de drain 6a et la ré gion de source 6b. II en résulte qu'il y a une possibilité qu'un courant de fuite dans un caisson puisse être augmenté. En particulier, du fait que la couche de silicium 3b a une faible épaisseur, le défaut cristallin se produit aisément.
Le problème de corps flottant, le problème de porteurs chauds et le problème de défaut cristallin peuvent également apparaitre dans le cas où la pellicule d'isolation partielle et la pellicule d'isolation complète sont utilisées ensemble.
Un but de la présente invention est de résoudre de façon satis faisante un problème de corps flottant et un problème de porteurs chauds qui apparaissent souvent dans un dispositif SOI, et de procurer un dispo sitif semiconducteur dans lequel une pellicule d'isolation partielle large ment étendue produit difficilement un défaut cristallin pour des structures périphériques ainsi qu'un procédé de fabrication du dispositif semiconduc teur.
Un premier aspect de la présente invention porte sur un disposi tif semiconducteur comprenant un substrat SOI ayant un substrat, une pellicule isolante enfouie formée sur le substrat et une couche de semi conducteur formée sur la pellicule isolante enfouie, une pellicule d'isola tion partielle consistant en une pellicule isolante formée au voisinage d'une surface de la couche de semiconducteur sans être en contact avec la pellicule isolante enfouie, un élément semiconducteur formé de façon à comprendre une partie de la couche de semiconducteur, et une région fic tive n'ayant pas de fonction à titre d'élément, qui est séparée de l'élément semiconducteur par la pellicule d'isolation partielle et qui est formée de façon à comprendre une autre partie de la couche de semiconducteur.
Un second aspect de la présente invention porte sur le dispositif semiconducteur conforme au premier aspect de la présente invention, comprenant en outre une pellicule d'isolation complète consistant en une pellicule isolante formée en contact avec la pellicule isolante enfouie, travers la couche de semiconducteur, et une région fictive n'ayant pas fonction titre d'élément, qui est séparée de l'élément semiconducteur par la pellicule d'isolation complète et qui est formée de façon à prendre autre partie de la couche de semiconducteur.
Un troisième aspect de la présente invention porte sur le dispo sitif semiconducteur conforme au premier ou au second aspect de la sente invention, dans lequel une impureté d'un type de conductivité prédéterminé est injectée dans la couche de semiconducteur de la région fictive.
Un quatrième aspect de la présente invention porte sur le dispo sitif semiconducteur conforme à l'un quelconque des premier à troisième aspects de la présente invention, dans lequel une interconnexion fictive est connectée à une surface de la couche de semiconducteur de la région fictive.
Un cinquième aspect de la présente invention porte sur le positif semiconducteur conforme au troisième aspect de la présente invention dans lequel la région fictive comprend une grille fictive ayant une pellicule isolante de grille fictive formée sur une surface de l'autre partie de la couche de semiconducteur, et une électrode de grille fictive formée la pellicule isolante de grille fictive.
Un sixième aspect de la présente invention porte sur le disposi tif semiconducteur conforme au cinquième aspect de la présente inven tion, dans lequel la grille fictive est formée partiellement sur l'autre partie de la couche de semiconducteur, et une impureté du type de conductivité prédéterminé est injectée dans une portion de l'autre partie de la couche de semiconducteur qui n'est pas recouverte par la grille fictive.
Un septième aspect de la présente invention porte sur le dispo sitif semiconducteur conforme au cinquième aspect de la présente inven tion, dans lequel la grille fictive a une forme en croix, et la couche de se miconducteur de la région fictive constitue un parallélogramme ayant qua- tre côtés parallèles à chaque côté formant la forme en croix de la grille fictive.
Un huitième aspect de la présente invention porte sur un procé dé de disposition d'une région fictive comprenant les étapes suivantes: (a) on prépare un premier motif dans lequel une multiplicité de régions ficti ves sont disposées régulièrement, (b) on prépare un second motif dans lequel est défini un motif d'un élément et d'un circuit ou motif d'un caisson, et on superpose les premier et second motifs pour effacer la région fictive dans une partie superposée sur l'élément et le circuit ou une partie de frontière du caisson, pour déterminer ainsi une disposition des régions fictives.
Un neuvième aspect de la présente invention porte sur le procé dé de disposition d'une région fictive conforme au huitième aspect de la présente invention, dans lequel la disposition de la région fictive est dé terminée en effaçant la région fictive présente autour du motif, en plus de la région fictive dans une partie superposée sur le motif l'étape (c).
dixième aspect de la présente invention porte sur un procédé de fabrication d'un dispositif semiconducteur comprenant les<B>étapes</B> sui vantes : (a) prépare un substrat SOI ayant un substrat, une pellicule iso lante enfouie formée sur le substrat, et une couche de semiconducteur formée sur la pellicule isolante enfouie, (b) on forme une pellicule d'isola tion partielle consistant en une pellicule isolante qui n'est pas en contact avec la pellicule isolante enfouie, au voisinage d'une surface de la couche de semiconducteur, (c) on forme un élément semiconducteur dans la cou che de semiconducteur, et (d) on forme dans la couche de semiconduc teur une région fictive n'ayant pas de fonction à titre d'élément, qui est séparée de l'élément semiconducteur par la pellicule d'isolation partielle, simultanément à l'étape (c).
Selon le premier aspect de la présente invention, la région fic tive est établie. Par conséquent, un problème de corps flottant et un pro blème de porteurs chauds peuvent être résolus de façon plus satisfai sante que dans le cas dans lequel la pellicule d'isolation partielle est éta blie de façon continue. En outre, une contrainte de traction dans la pelli cule d'isolation partielle peut être répartie sur la région fictive et une force appliquée à l'élément semiconducteur ou autres, du fait de la contrainte de traction, peut être réduite. En outre, l'incorporation de la région fictive peut améliorer la stabilité d'un processus de formation pour la pellicule d'isolation partielle.
Selon le second aspect de la présente invention, la région fic tive est établie. Par conséquent, une contrainte de traction de la pellicule d'isolation complète peut être répartie sur la région fictive et une force appliquée à l'élément semiconducteur ou autres, du fait de la contrainte de traction, peut être réduite. En outre, l'incorporation de la région fictive peut améliorer la stabilité d'un processus de formation pour la pellicule d'isolation complète. De plus, la pellicule d'isolation complète est établie. Une tolérance vis-à-vis du déverrouillage et de bruits est donc élevée.
Selon le troisième aspect de la présente invention, l'impureté du type de conductivité prédéterminé est injectée dans la couche de semi conducteur de la région fictive. Par conséquent, on peut éviter une aug mentation d'une valeur d'une résistance entre l'élément semiconducteur et une partie à laquelle une tension de corps est appliquée. De ce fait, le potentiel de corps peut être maîtrisé sur la totalité du dispositif semi conducteur, et le problème de corps flottant et le problème de porteurs chauds peuvent être résolus. II est donc possible d'éviter que les caracté ristiques de l'élément semiconducteur varient en fonction d'une distance par rapport à une région de borne de corps.
Selon le quatrième aspect de la présente invention, l'intercon nexion fictive est connectée à la surface de la couche de semiconducteur de la région fictive. Le potentiel de corps peut donc être maîtrisé plus ai sément sur la totalité du dispositif semiconducteur, et le problème de corps flottant et le problème de porteurs chauds peuvent être résolus de façon plus fiable. En outre, dans le cas dans lequel une pellicule isolante inter-couche est établie entre les interconnexions fictives et une pellicule isolante inter-couche supérieure est en outre formée par dessus et est soumise à un traitement de polissage chimio-mécanique, il se produit dif ficilement un creusement sur la pellicule isolante inter-couche supérieure. En outre, il est possible d'éliminer un effet d'auto-échauffement qui occa sionne souvent des difficultés dans un dispositif SOI.
Selon le cinquième aspect de la présente invention, l'électrode de grille fictive est établie. Par conséquent, dans le cas dans lequel l'élement semiconducteur ayant une électrode de grille doit être formé par photolithographie ou une technique similaire, il est possible d'éviter l'ap parition d'une variation d'une dimension de l'électrode de grille. En outre, dans le cas dans lequel la pellicule isolante inter-couche est formée dans parties supérieures de l'élément semiconducteur et de la région fic tive, et est soumise au traitement de polissage chimio-mécanique, un creusement se produit difficilement sur la pellicule isolante inter-couche.
Selon le sixième aspect de la présente invention, la grille fictive est formée partiellement sur une autre partie de la couche de semiconducteur et l'impureté du type de conductivité prédéterminé est injectée dans la portion d'une autre partie de la couche de semiconducteur qui n'est pas recouverte par la grille fictive. Par conséquent, on peut obtenir en même temps les effets des dispositifs à semiconducteur conformes au troisième et sixième aspects la présente invention.Selon le septième aspect de la présente invention, la grille fic tive a la forme en croix, et la couche de semiconducteur de la région fic tive constitue un parallélogramme ayant quatre côtés parallèles à chaque côté formant la forme en croix de la grille fictive. Par conséquent, égale ment dans le cas où le motif de la grille fictive est décalé, la valeur de résistance de la région fictive n'est pas changée. La région fictive peut donc avoir une valeur de résistance qui est très peu influencée par la sta bilité du processus.
Selon le huitième aspect de la présente invention, région fic tive dans la partie superposée sur l'élément et le circuit, ou la partie de frontière du caisson, est effacée. On peut donc éviter que l'élément et le circuit ou le caisson soient court-circuités à travers la région fictive.
Selon le neuvième aspect de la présente invention, on efface non seulement la région fictive dans la partie superposée sur les motifs de l'élément et du circuit ou de la partie de frontière du caisson, mais également la région fictive qui est présente autour. On peut donc empê cher davantage que l'élément et le circuit ou le caisson soient court- circuités à travers la région fictive.
Selon le dixième aspect de la présente invention, l'élément se miconducteur et la région fictive sont formés en même temps. Une nou velle étape de formation de la région fictive n'est donc pas exigée, et il y a seulement un changement de la configuration d'un photomasque classi que, ce qui est économique.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes réalisation, donnés à titre d'exemples non limitatifs. La suite de la - cription se réfère aux dessins annexés, dans lesquels - figure 1 est une vue de dessus montrant un dispositif SOI conforme à premier mode de réalisation; - la figure 2 est une coupe montrant le dispositif SOI conforme au premier mode de réalisation; - figure 3 est une vue de dessus montrant un dispositif SOI conforme à second mode de réalisation; - la figure 4 est une coupe montrant le dispositif SOI conforme au second mode de réalisation; - figure 5 est une vue de dessus montrant un dispositif SOI conforme à troisième mode de réalisation; - la figure 6 est une coupe montrant le dispositif SOI conforme au troisième mode de réalisation; - la figure 7 est une coupe montrant un dispositif SOI conforme à un quatrième mode de réalisation; - figure 8 est une vue de dessus montrant un dispositif SOI conforme à cinquième mode de réalisation; - la figure 9 est une coupe montrant le dispositif SOI conforme au cinquième mode de réalisation; - figure 10 est une vue de dessus montrant un dispositif SOI conforme à sixième mode de réalisation; - la figure 11 est une coupe montrant le dispositif SOI conforme au sixième mode de réalisation; - figure 12 est une vue de dessus montrant un dispositif SOI conforme à septième mode de réalisation; - figure 13 est une vue de dessus montrant un dispositif SOI conforme à huitième mode de réalisation; - la figure 14 est une vue montrant une résistance électrique introduite entre des points A et B par l'interposition d'une région fictive dans le dispositif SOI conforme au huitième mode de réalisation; - la figure 15 est une vue montrant une résistance électrique introduite entre des points C et D par l'interposition d'une région fictive dans le dispositif SOI conforme au septième mode de réalisation; - la figure 16 est une vue de dessus montrant un dispositif SOI conforme à un neuvième mode réalisation; - la figure 17 est une coupe montrant le dispositif SOI conforme au neuvième mode de réalisation; - les figures 18 à 22 sont des vues montrant un procédé de dis position d'une région fictive conforme à un dixième mode de réalisation; - les figures 23 et 24 sont des coupes montrant un dispositif SOI conforme à un onzième mode de réalisation; - les figures 25 à 44 sont des vues montrant un procédé de fa brication d'un dispositif SOI conforme à un douzième mode de réalisation; - la figure 45 est coupe montrant un dispositif SOI classi que; - la figure 46 est une représentation graphique montrant une caractéristique courant-tension du dispositif SOI classique; - la figure 47 est une vue montrant des défauts du dispositif SOI classique; - la figure 48 est une vue de dessus montrant le dispositif SOI classique; et - les figures 49 à 51 sont des coupes montrant le dispositif SOI classique.
Les figures 1 et 2 sont des vues montrant un dispositif SOI conforme à un premier mode de réalisation de la présente invention. La figure 1 est une vue de dessus montrant le dispositif SOI, et la figure 2 est une coupe selon la ligne X1 - X1 sur la figure 1. Sur les figures 1 et 2, des éléments ayant les mêmes fonctions que ceux du dispositif SOI re présenté sur les figures 48 à 50 portent les mêmes numéros de référence.
Comme représenté sur les figures 1 et 2, le dispositif SOI com porte un substrat SOI constitué par un substrat 1, une pellicule isolante enfouie 2 et une couche de silicium, de la même manière qu'un dispositif SOI classique. Des couches de silicium 3a et 3b représentent une partie d'une couche de silicium constituant le substrat SOI. Une multiplicité de transistors MOS TR1 sont formés au voisinage d'une surface de la couche de silicium 3a, à titre d'exemple d'un élément semiconducteur. A titre d'exemple, le transistor MOS TR1 est du type à canal n. En outre, les deux couches de silicium 3a et 3b appartiennent à un caisson formé par injection d'une impureté de type p, par exemple. En outre, une région de borne de corps 3d appartenant au même caisson que les couches de sili cium 3a et 3b est également formée de la même manière que sur la figure 48. Une tension de corps Vbd est appliquée à la région de borne de corps 3d et des potentiels électriques des couches de silicium 3a et 3b sont fixés à la tension de corps Vbd.
Le transistor MOS TR1 comprend une région de drain 6a et une région de source 6b qui sont formées dans la couche de silicium 3a, et une pellicule isolante de grille 4a et une électrode de grille 7a qui sont formées sur une surface de la couche de silicium 3a, de la même manière que dans le dispositif SOI représenté sur les figures 48 à 50. La couche de silicium 3a interposée entre la région de drain 6a et la région de source 6b remplit la fonction d'une région de corps du transistor MOS TR1. Sur la figure 2, des régions de siliciure 9a, 10a et 10b sont formées sur des surfaces de l'électrode de grille 7a, de la région de drain 6a et de la région de source 6b, afin de réduire la résistance. En outre, une paroi latérale 8 utilisée pour former une région d'extension dans la région de drain 6a et la région de source 6b, est formée sur une surface latérale de l'électrode de grille 7a. A titre d'exemple, la figure 2 montre le cas dans lequel la région de drain 6a et la région de source 6b sont formées de manière profonde, en contact avec la pellicule isolante enfouie 2.
Egalement dans le dispositif SOI conforme au mode de réalisa tion présent, une pellicule d'isolation partielle 5b formée par une pellicule isolante telle qu'une pellicule d'oxyde, est établie entre les transistors MOS TR1. En outre, la couche de silicium 3b n'est pas complètement en levée, mais reste entre la pellicule d'isolation partielle 5b et la pellicule isolante enfouie 2. De la même manière que sur la figure 50, la couche de silicium 3b formée sous la pellicule isolante partielle 5b et la couche de silicium 3a de la région de corps du transistor MOS TR1 appartiennent au même caisson et sont électriquement connectées l'une à l'autre.
Dans le présent mode de réalisation, la pellicule d'isolation par tielle 5b n'est pas formée de façon continue entre les transistors MOS TR1, à la différence du dispositif représenté sur les figures 48 à 50. Comme représenté sur les figures et 2, une région fictive DM1 qui n'a pas la fonction d'un élément est formée à intervalles presque réguliers dans la pellicule d'isolation partielle 5b entre les transistors MOS TR1.
La région fictive DM1 a une région active fictive 3c formée en injectant en outre une impureté dans un caisson formé sur une couche de silicium, et une région de siliciure est en outre formée sur une sur face de la région active fictive conséquent, du fait que la région fictive DM1 est formée dans pellicule d'isolation partielle 5b, le taux d'occupation de la couche de silicium 3b formée au-dessous de la pelli cule d'isolation partielle 5b dans dispositif semiconducteur, est dimi nué. Avec la diminution dans la couche de silicium 3b, le taux d'occupa tion de la région active fictive 3c et de la région de siliciure 10g est aug menté. La région de siliciure 10g est formée pour réduire la résistance de corps de la région fictive DM1.
II est préférable que le type de conductivité de l'impureté à in jecter dans la région active fictive 3c soit le même que celui d'un caisson formé dans la couche de silicium. raison en est qu'une valeur de ré sistance de la région fictive peut être réduite davantage que dans le cas de l'injection d'une impureté ayant type de conductivité différent.
Par exemple, du fait que les couches de silicium 3a et 3b sont formées comme des caissons de type p sur la figure 2, une impureté de type p, telle que B, BF2 ou autres, peut être injectée dans la région active fictive 3c. A ce moment, une concentration en impuretés de la région ac tive fictive 3c est fixée de façon à être supérieure à des concentrations en impuretés des couches de silicium et 3b. Au contraire, si les couches de silicium 3a et 3b sont formées façon à être des caissons de type n, une impureté de type n, telle que As, P, Sb, ou autres, est injectée de préférence dans la région active fictive 3c.
La région active fictive 3c la région de siliciure 10g ont des valeurs de résistance inférieures valeur de résistance de la couche de silicium 3b. Par conséquent, est possible d'éviter une augmentation d'une valeur d'une résistance entre le transistor MOS TR1 et la région de borne de corps 3d, par exemple résistance RS. Ainsi, il est possible de maîtriser le potentiel de corps toute l'étendue du dispositif semi- conducteur, et il est possible de résoudre un problème de corps flottant et un problème de porteurs chauds. En outre, il est possible d'éviter que les caractéristiques de l'élément semiconducteur varient en fonction d'une distance par rapport à la région de borne de corps.
Lorsque la région active fictive 3c est établie comme décrit ci- dessus, la valeur de résistance de la région fictive DM1 peut être réduite. Cependant, le caisson formé sur la couche de silicium peut être utilise comme une région active fictive, sans injection supplémentaire d'une im pureté. Dans ce cas, le caisson est utilisé pour la région active fictive sans injection supplémentaire. Par conséquent, la concentration en impu retés du caisson n'est pas aussi élevée que celle de la région active fic tive 3c. Pour cette raison, une valeur de résistance est augmentée davan tage que dans la région active fictive 3c. Cependant, la valeur de résis tance de la couche de silicium étendue sur une épaisseur complète est inférieure à celle de la couche de silicium 3b formée sous la pellicule d'isolation partielle 5b. Par conséquent, le caisson peut être utilisé pour région active fictive.
Dans la pellicule d'isolation partielle 5b du dispositif SOI conforme au présent mode de réalisation, la région fictive DM1 est éta blie. Par conséquent, une contrainte de traction de la pellicule d'isolation partielle 5b peut être répartie sur la région fictive. Il en résulte qu'il est possible de réduire une force appliquée à un élément semiconducteur et autres, par l'intermédiaire de la contrainte de traction. Sur la figure 2, la contrainte de traction est désignée par ST1. La contrainte de traction ST1 est inférieure à la contrainte de traction ST2 représentée sur la figure 49, elle influence moins le transistor MOS TR1 et la couche de silicium 3b. Par conséquent, un défaut cristallin est difficilement produit sur la couche de silicium 3b, la région de drain 6a et la région de source 6b, et un cou rant de fuite est difficilement augmenté dans le caisson.
L'incorporation de la région fictive DM1 peut améliorer la stabili té d'un processus de formation pour la pellicule d'isolation partielle 5b. Plus précisément, dans le cas où la pellicule d'isolation partielle 5b est formée en utilisant un procédé de polissage chimio-mécanique (ou CMP pour "Chemical Mechanical Polishing"), une pression appliquée à la tran che (en anglais Wafer ) peut aisément être rendue constante, et un creusement est difficilement occasionné sur la pellicule d'isolation - tielle 5b. De plus, dans le cas où la pellicule d'isolation partielle 5b formée par attaque par plasma, l'état d'un plasma peut être maintenu de façon uniforme sur la tranche, du fait que la pellicule d'isolation partielle 5b correctement répartie.
En utilisant le dispositif SOI conforme à la présente invention est possible de résoudre le problème de corps flottant et le problème porteurs chauds, à cause de la formation de la région fictive DM1. conséquent, il est possible d'éviter que les caractéristiques de l'élément semiconducteur varient en fonction de la distance à partir de la région de borne de corps. En outre, la contrainte de traction de la pellicule d'isola tion partielle 5b peut être répartie sur la région fictive, et la force appli quée a l'élément semiconducteur et autres du fait de la contrainte de trac tion peut être réduite. Par conséquent, un défaut cristallin est difficile ment produit sur la couche de silicium 3b, la région de drain 6a et la ré gion de source 6b, et un courant de fuite dans le caisson est difficilement augmenté. De plus, l'incorporation de la région fictive DM1 peut améliorer la stabilité du processus de formation pour la pellicule d'isolation partielle 5b.
Comme dans le dispositif SOI représenté sur la figure 51, la ré gion de drain 6a et la région de source 6b du transistor MOS TR1 peuvent être formées de façon à ne pas être en contact avec la pellicule isolante enfouie 2, dans le dispositif SOI conforme au mode de réalisation présent. II est donc possible de résoudre de façon plus satisfaisante le problème de corps flottant et le problème de porteurs chauds.
Bien qu'on ait décrit dans le mode présent de réalisation le cas dans lequel la région de siliciure 10g est formée, on peut obtenir les ef fets mentionnés ci-dessus même si la région de siliciure 10g n'est pas formée. Habituellement, la formation de siliciure n'est pas accomplie dans une région de source et une région de drain, dans le but d'améliorer des caractéristiques de régénération dans une cellule de mémoire d'une mé moire vive dynamique et autres. Dans ce cas, la région de siliciure n'est incorporée dans la région fictive du dispositif SOI conforme au mode réalisation présent. Si la région fictive DM1 a une structure dans la quelle la région de siliciure n'est pas formée, il est possible de réduire une résistance de corps davantage que dans la configuration classique ayant seulement la couche mince de silicium 3b formée sous la pellicule d'isolation partielle 5b.
Dans ce qui suit, on donne la description d'un second mode de réalisation qui est une variante du dispositif SOI conforme au premier mode de réalisation. La figure 3 est une vue de dessus montrant un dis positif SOI conforme au présent mode de réalisation, et la figure 4 est une coupe selon la ligne X2 - X2 sur la figure 3. Sur les figures 3 et 4, des éléments ayant des fonctions identiques à celles du dispositif SOI conforme au premier mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une cheminée de contact fictive 12c et une interconnexion fictive 13c qui sont constituées par un métal tel que l'aluminium ou un matériau conducteur tel que le silicium polycristallin, sont établies dans le but de réduire encore davantage une valeur de résistance d'une région fictive DM1.
Dans de nombreux cas, des cheminées de contact 12a et 12b formées dans une pellicule isolante inter-couche 11 sont respectivement connectées par l'intermédiaire de régions de siliciure 10a et 10b à une région de drain 6a et une région de source 6b d'un transistor MOS TR1, comme représenté sur la figure 4, et des interconnexions 13a et 13b sont respectivement connectées aux cheminées de contact 12a et 12b. Dans le mode de réalisation présent, la cheminée de contact fictive 12c, identique aux cheminées de contact 12a et 12b, est également connectée à une ré gion active fictive 3c de la région fictive DM1 par l'intermédiaire d'une ré gion de siliciure 10g, et l'interconnexion fictive 13c identique aux inter connexions 13a et 13b est formée sur la cheminée de contact fictive 12c.
II est préférable que l'interconnexion fictive 13c soit connectée entre les régions fictives DM1 adjacentes. Par conséquent, un chemin électrique est formé non seulement par la région active fictive 3c et une couche de silicium 3b, mais également par l'interconnexion fictive 13c en tre les régions fictives DM1 adjacentes. La valeur de résistance de la ré gion fictive DM1 peut donc être réduite encore davantage. Par consé quent, un potentiel de corps peut être maîtrisé plus aisément sur toute l'étendue d'un dispositif semiconducteur, et un problème de corps flottant et un problème de porteurs chauds peuvent être résolus de façon plus fiable.
Par l'incorporation de l'interconnexion fictive 13c, il est possible de supprimer une variation de hauteur occasionnée par la présence ou l'absence d'une interconnexion sur la pellicule isolante inter-couche 11. Par conséquent, dans le cas où pellicule isolante inter-couche (non représentée) devant être une couche supérieure est formée sur la pelli cule isolante inter-couche 11 et est soumise à un traitement de polissage chimio-mécanique, une pression appliquée à la pellicule isolante inter- couche supérieure peut aisément être rendue constante, ce qui fait qu'un creusement est difficilement produit sur la pellicule isolante inter-couche supérieure.
En outre, par l'incorporation de l'interconnexion fictive 13c, il est possible de réduire un effet d'auto-échauffement qui occasionne sou vent des difficultés dans le dispositif SOI. L'effet d'auto-échauffement dé signe un phénomène dans lequel de la chaleur produite pendant le fonc tionnement d'un élément ne peut pas être complètement dissipée, mais est accumulée. Dans le dispositif SOI, un élément semiconducteur est en touré par une pellicule isolante enfouie et une pellicule d'isolation qui sont formées par des pellicules d'oxyde, ou autres, ayant des conductivi tés thermiques relativement faibles. Par conséquent, l'effet d'auto- échauffement occasionne souvent des difficultés. Cependant, l'intercon nexion fictive 13c peut contribuer à la dissipation de chaleur, en atténuant ainsi l'effet d'auto-échauffement, s'il existe.
Comme représenté sur la figure 3, une cheminée de contact 12d et une interconnexion 13d sont également formées dans une région de borne de corps 3d. L'interconnexion 13d est connectée électriquement à une tension de corps Vbd.
Du fait que d'autres structures sont identiques à la structure du dispositif SOI conforme au premier mode de réalisation, leur description sera omise.
En utilisant le dispositif SOI conforme au mode de réalisation présent, du fait que la cheminée de contact fictive 12c et l'interconnexion fictive 13c sont formées, le potentiel de corps peut être maîtrisé plus ai sément sur toute l'étendue du dispositif semiconducteur, ce qui fait que le problème de corps flottant et le problème de porteurs chauds peuvent être résolus de façon plus fiable. En outre, dans le cas dans lequel la pellicule isolante inter-couche supérieure est en outre formée sur la pellicule iso lante inter-couche 11 et est soumise au traitement de polissage chimio- mécanique, le creusement se produit difficilement sur la pellicule isolante inter-couche supérieure. De plus, il est possible de réduire l'effet d'auto- échauffement qui occasionne souvent des difficultés dans le dispositif <B>soi.</B>
Dans ce qui suit, on donne la description d'un troisième mode de réalisation qui est une autre variante du dispositif SOI conforme au premier mode de réalisation. La figure 5 est une vue de dessus montrant un dispositif SOI conforme au présent mode de réalisation, et la figure 6 est une coupe selon la ligne X3 - X3 sur la figure 5. Sur les figures 5 et 5, des élements ayant des fonctions identiques à celles du dispositif SOI conforme au premier mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une région fictive DM2 ayant pellicule isolante de grille fictive 4b et une électrode de grille fictive 7b est formée à la place de la région fictive DM1. région fictive DM2 comporte, à titre de région active fictive, un caisson formé sur une couche de silicium 3a, et en outre, elle comporte la pellicule isolante de grille fictive 4b qui est formée sur la couche de silicium 3a et est consti tuée par une pellicule isolante telle qu'une pellicule d'oxyde, et l'électrode de grille fictive 7b formée sur la pellicule isolante de grille fictive 4b. En outre, une région de siliciure 9b est formée sur une surface de l'électrode de grille fictive 7b. De plus, une paroi latérale 8 est formée sur une sur face latérale de l'électrode de grille fictive 7b.
Ainsi, la région fictive DM2 est formée dans pellicule d'iso lation partielle 5b. Par conséquent, le taux d'occupation d'une couche de silicium 3b formée sous la pellicule d'isolation partielle 5b dans un dispo sitif semiconducteur est diminué. Le taux d'occupation de la couche de silicium 3a devant constituer la région active fictive est augmenté par la diminution du taux d 'occupation dans la couche de silicium 3b.
La couche de silicium 3a a une valeur de résistance inférieure à celle de la couche de silicium 3b correspondant à une grande épaisseur. Par conséquent, il est possible d'éviter une augmentation d'une valeur d'une résistance entre un transistor MOS TR1 et une région de borne de corps , par exemple la résistance RS. Ainsi, le potentiel corps peut être maîtrisé sur toute l'étendue du dispositif semiconducteur, et il est possible de résoudre un problème de corps flottant et un problème de por teurs chauds.
En outre, il est possible d'éviter que les caractéristiques de l'élément semiconducteur varient en fonction d'une distance par rapport à la région de borne de corps.
Du fait qu'un caisson intact est utilisé pour la couche de silicium 3a devant constituer la région active fictive, une concentration en impure tés n' pas aussi élevée que celle dans la région active fictive 3c conforme au premier mode de réalisation. Cependant, la valeur de résis tance de la couche de silicium étendue sur une épaisseur totale est infé rieure à celle de la couche de silicium 3b formée sous la pellicule d'isola tion partielle 5b. Par conséquent, le caisson peut être utilisé comme la région active fictive.
Bien entendu, la région active fictive 3c conforme au premier mode de réalisation peut être incorporée dans le dispositif SOI représenté sur la figure 6, pour réduire encore davantage la valeur de résistance.
Par l'incorporation de l'électrode de grille fictive , il est possi ble d'éviter qu'une dimension de l'électrode de grille varie au moment de la formation d'une électrode de grille 7a du transistor MOS TR1 par photo lithographie ou autres. Si une densité de l'électrode de grille n'est pas constante sur une surface d'une tranche, la valeur de dépôt d'une pelli cule conductrice, une valeur d'attaque et autres varient de façon fine. Par conséquent, une variation de la dimension de l'électrode de grille peut aisément se produire. Cependant, si l'électrode de grille fictive 7b est établie de façon presque uniforme dans une partie dans laquelle un élé ment semiconducteur n'est pas formé, la variation se produit difficilement.
En outre, par l'incorporation de l'électrode de grille fictive 7b, il est également possible de réduire une variation d'une hauteur occasion née par la présence ou l'absence de l'électrode de grille dans la surface de la tranche. Par conséquent, dans le cas où une pellicule isolante inter- couche (non représentée) est formée dans des parties supérieures du transistor MOS TR1 et de la région fictive DM2, et est soumise à un trai tement de polissage chimio-mécanique, une pression appliquée à la pelli cule isolante inter-couche peut aisément être rendue constante, et un creusement se produit difficilement dans la pellicule isolante inter-couche.
Du fait que d'autres structures sont identiques à la structure du dispositif SOI conforme au premier mode de réalisation, leur description sera omise.
En utilisant dispositif SOI conforme au mode de réalisation présent, la région fictive DM2 est formée dans la pellicule d'isolation par tielle 5b. Par conséquent, on peut obtenir les mêmes effets qu'avec le dispositif SOI conforme au premier mode de réalisation. En outre, du fait de l'incorporation de l'électrode de grille fictive 7b, il est possible d'éviter que la dimension de l'électrode de grille varie au moment de la formation de l'électrode de grille 7a du transistor MOS TR1 par l'utilisation de la photolithographie ou autres. En outre, dans le cas où la pellicule isolante inter-couche est formée dans des parties supérieures du transistor MOS TR1 et de la région fictive DM2, et est soumise au traitement de polissage chimio-mécanique, le creusement se produit difficilement sur la pellicule isolante inter-couche.
Dans ce qui suit, on donne la description d'un quatrième mode de réalisation qui est variante du dispositif SOI conforme au troisième mode de réalisation. La figure 7 est une coupe montrant un dispositif SOI conforme au mode de réalisation présent. Sur la figure 7, des éléments ayant des fonctions identiques à celles du dispositif SOI conforme au troi sième mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une interconnexion LN est formée sur une électrode de grille fictive 7b d'une région fictive DM2, à laquelle une tension de grille fictive Vdm est appliquée, pour fixer un po tentiel électrique de l'électrode de grille fictive 7b.
Dans le cas dans lequel un caisson formé sur une couche de silicium 3a pour constituer une région active fictive est d'un type p, il est préférable qu'un potentiel de source soit fixé à 0 V, et que 0 V ou une tension négative soit appliqué pour la tension de grille fictive Vdm. Par conséquent, des trous sont accumulés dans une partie de la couche de silicium 3a qui est formée sous une pellicule isolante de grille fictive 4b, ce qui fait qu'un nombre de porteurs est augmenté. Une valeur de résis tance de la couche de silicium 3a devant constituer la région active fictive est donc réduite encore davantage.
Si le caisson est d'un type n, il est préférable que le potentiel de source soit fixé à 0 V et que 0 V ou une tension positive soit appliqué pour la tension de grille fictive Vdm. Par conséquent, des électrons sont accumulés dans une partie de la couche de silicium 3a qui est formée sous la pellicule isolante de grille fictive , ce qui fait qu'un nombre de porteurs est augmenté. La valeur de résistance de la couche de silicium 3a devant constituer la région active fictive est donc réduite encore da vantage.
Du fait que les autres structures sont identiques aux structures correspondantes du dispositif SOI conforme au troisième mode de réalisa tion, leur description sera omise.
En utilisant le dispositif SOI conforme à la présente invention, la valeur de résistance de la couche de silicium 3a devant constituer la ré gion active fictive peut être réduite encore davantage, du fait que la ten sion de grille fictive Vdm est appliquée à l'électrode de grille fictive 7b.
Dans ce qui suit, on donne la description d'un cinquième mode de réalisation qui est une variante d'une structure dans laquelle le dispo sitif SOI conforme au premier mode de réalisation et le dispositif SOI conforme au troisième mode de réalisation sont combinés. Plus précisé ment, le dispositif SOI est constitué de façon qu'une électrode<B>de</B> grille fictive soit partiellement formée sur une couche de silicium 3a, que le voi sinage de l'électrode de grille fictive ait une structure identique à celle du dispositif SOI conforme au troisième mode de réalisation, et que le voisi nage d'autres parties dans la couche de silicium 3a ait une structure iden tique à celle du dispositif SOI conforme au premier mode de réalisation.
La figure 8 est une vue de dessus montrant un dispositif SOI conforme au présent mode de réalisation, la figure 9 est une coupe se lon la ligne X4 - X4 sur la figure 8. Sur les figures 8 et 9, des éléments ayant les mêmes fonctions que dans le dispositif SOI conforme au troi sième mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une région fictive DM3 ayant une structure similaire à celle d'un transistor MOS est formée à la place de la région fictive DM2, et elle comprend une pellicule isolante de grille fictive 4c, une électrode de grille fictive 7c, une région de drain fic tive 6c et une région de source fictive 6d, et la couche de silicium 3a agit comme une région de corps fictive. Du fait que la couche de silicium 3a, la région de drain fictive 6c et la région de source fictive 6d ont le même type de conductivité, la région fictive DM3 a une structure différente de celle du transistor MOS.
En outre, des régions de siliciure 9c, 10c et 10d sont respecti vement formées sur des surfaces de l'électrode de grille fictive 7c, de la région de drain fictive 6c et de la région de source fictive 6d. En outre, une paroi latérale 8 est formée sur une surface latérale de l'électrode de grille fictive 7c.
A titre d'exemple, la figure 9 montre le cas dans lequel la région de drain fictive 6c et la région de source fictive 6d sont formées de ma nière profonde, en contact avec une pellicule isolante enfouie 2.
Ainsi, la région fictive DM3 est formée dans une pellicule d'iso lation partielle 5b, de façon à diminuer le taux d'occupation d'une couche de silicium 3b établie sous la pellicule d'isolation partielle 5b dans un dis positif semiconducteur. Avec la diminution dans la couche de silicium 3b, il se produit une augmentation du taux d'occupation de la région de drain fictive 6c, de la région de source fictive 6d, de couche de silicium 3a devant constituer la région de corps, et des régions de siliciure 10c et 10d.
Dans la région fictive DM3, la région de drain fictive 6c et la ré gion de source fictive 6d peuvent avoir des types de conductivité diffé rents du type de conductivité de la couche de silicium 3a, comme dans une région de drain 6a et une région de source 6b d'un transistor MOS TR1. Dans ce cas, une résistance de corps est augmentée davantage que dans le cas dans lequel la région de corps, la région de drain fictive 6c et la région de source fictive 6d ont le même type conductivité. Cepen dant, par l'incorporation de la région fictive DM3, une valeur de la résis tance de corps peut être réduite davantage que dans l'art antérieur.
Du fait que les autres structures sont identiques aux structures correspondantes du dispositif SOI conforme aux premier et troisième mo des de réalisation, leur description sera omise. En utilisant le dispositif SOI conforme au mode de réalisation présent, il est possible d'obtenir en même temps à la fois les effets des dispositifs conformes aux premier et troisième modes de réalisation.
Dans ce qui suit, on donne la description d'un sixième mode de réalisation qui est une variante du dispositif SOI conforme au cin quième mode de réalisation. La figure 10 est une vue de dessus montrant un dispositif SOI conforme au mode de réalisation présent, et la figure 11 est une coupe selon la ligne X5 - X5 sur la figure 10. Sur les figures 10 et 11, des éléments ayant les mêmes fonctions que ceux du dispositif SOI conforme au cinquième mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, des cheminées de contact fictives 12e et 12f et des interconnexions fictives 13e et 13f qui sont constituées par un métal tel que AI ou par un matériau conducteur tel que silicium polycristallin, sont incorporées dans le but de réduire encore davantage une valeur de résistance d'une région fictive DM3.
Dans de nombreux cas, des cheminées de contact 12a et 12b formées dans une pellicule isolante inter-couche 11 sont respectivement connectées par l'intermédiaire de régions de siliciure 10a et 10b à une région de drain 6a et une région de source 6b d'un transistor MOS TR1, comme représenté sur la figure 11, et des interconnexions 13a et 13b sont respectivement connectées aux cheminées de contact 12a et 12b. Dans le mode de réalisation présent, les cheminées de contact fictives 2e et 12f qui sont les mêmes que les cheminées de contact 12a et 12b, sont également connectées respectivement à une région de drain fictive 6c et une région de source fictive 6d de la région fictive , par l'inter médiaire de régions de siliciure 10c et 10d, et les interconnexions fictives 13e et 13f qui sont les mêmes que les interconnexions 13a et 13b sont respectivement formées sur les cheminées de contact fictives 12e et 12f.
Comme représenté sur la figure 11, il est préférable d'employer ce qu'on appelle une structure de contact partagée dans laquelle l'une au moins des cheminées de contact fictives 12e et 12f est connectée à une électrode de grille fictive 7c (par l'intermédiaire d'une région de siliciure 9c). Par conséquent, un potentiel électrique de l'électrode grille fictive 7c peut être fixé de façon à avoir la même valeur que des potentiels élec triques de la région de drain fictive et de la région de source fictive 6d. Une valeur de résistance de la région fictive peut donc être fixée.
En outre, il est préférable que l'électrode de grille fictive 7c ayant la structure de contact partagée soit connectée entre les régions fictives DM3 adjacentes. Par conséquent, un chemin électrique est formé non seulement par la région de drain fictive 6c et la région de source fic tive 6d et une couche de silicium 3b, mais également par l'électrode de grille fictive 7c entre les régions fictives DM3 adjacentes. La valeur de résistance de la région fictive DM3 peut donc être réduite encore davan tage. Ainsi, un potentiel de corps peut être maîtrisé plus aisément sur toute l'étendue d'un dispositif semiconducteur, et un problème<B>de</B> corps flottant et un problème de porteurs chauds peuvent être résolus de façon plus fiable.
Dans le présent mode de réalisation, par l'incorporation des in terconnexions fictives 13e et 13f de la même manière que l'interconnexion fictive 13c conforme au second mode de réalisation, il est possible de supprimer une variation de hauteur occasionnée par la présence ou l'ab sence d'une interconnexion sur la pellicule isolante inter-couche 11. Par conséquent, dans le cas dans lequel une pellicule isolante inter-couche (non représentée) devant être une couche supérieure, est formée sur la pellicule isolante inter-couche 11 et est soumise à un traitement par po lissage chimio-mécanique, une pression appliquée à la pellicule isolante inter-couche supérieure peut aisément être rendue constante, ce qui fait qu'un creusement se produit difficilement sur la pellicule isolante inter- couche supérieure.
En outre, par l'incorporation des interconnexions fictives 13e et 13f, il est possible de réduire un effet d'auto-échauffement qui occasionne souvent des difficultés dans le dispositif SOI.
Comme représenté sur la figure 10, une cheminée de contact 12d est également formée dans une région de borne de corps 3d. La ré gion de borne de corps 3d est connectée électriquement à une tension de corps Vbd.
Du fait que les autres structures sont identiques aux structures correspondantes du dispositif SOI conforme au cinquième mode de réali- sation, leur description sera omise.
En utilisant le dispositif SOI conforme au présent mode de réali sation, du fait que les cheminées de contact fictives 12e et 12f et les in terconnexions fictives 13e et 13f sont formées, le potentiel de corps peut être maîtrisé plus aisément sur toute l'étendue du dispositif semiconduc teur, ce qui fait que le problème de corps flottant et le problème de por teurs chauds peuvent être résolus de façon plus fiable. En outre, dans le cas dans lequel la pellicule isolante inter-couche supérieure est en outre formée sur la pellicule isolante inter-couche 11 et est soumise au traite ment de polissage chimio-mécanique, le creusement se produit difficile ment sur la pellicule isolante inter-couche supérieure. En outre, il est possible de réduire l'effet d'auto-échauffement qui occasionne souvent des difficultés dans le dispositif SOI.
Dans ce qui suit, on donne la description d'un septième mode de réalisation qui est une variante du dispositif SOI conforme au cin quième ou sixième mode de réalisation. La figure 12 est une vue de des sus montrant un dispositif SOI conforme au présent mode de réalisation. Sur la figure 12, des éléments ayant les mêmes fonctions que ceux dispositif conforme au cinquième ou sixième mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une électrode de grille - tive 7d carrée ayant une taille identique à la taille d'une couche de sili cium d'une région fictive est légèrement décalée par rapport à la région fictive la place de l'électrode de grille fictive 7c. Une région active - tive 3e est formée dans une couche de silicium qui n'est pas recouverte par l'électrode de grille fictive 7d. La région active fictive 3e a une forme telle elle soit partiellement déplacée par rapport à un carré analogue au carré de l'électrode de grille fictive 7d. En outre, une région de sili ciure peut être formée sur des surfaces de l'électrode de grille fictive 7d et de région active fictive 3e.
Du fait que les autres structures sont identiques aux structures correspondantes du dispositif SOI conforme au cinquième ou au sixième mode réalisation, leur description sera omise.
Avec les structures de l'électrode de grille fictive 7d et de la ré gion active fictive 3e du dispositif SOI conforme au présent mode de ré- alisation, il est possible de résoudre un problème de corps flottant et un problème de porteurs chauds de la même manière que dans le dispositif SOI conforme au cinquième ou sixième mode de réalisation.
Dans ce qui suit, on donne également la description d'un hui tième mode de réalisation qui est une autre variante du dispositif SOI conforme au cinquième ou sixième mode de réalisation. La figure 13 est une vue de dessus montrant un dispositif SOI conforme au présent mode de réalisation. Sur la figure 13, des éléments ayant les mêmes fonctions que ceux du dispositif SOI conforme au cinquième ou sixième mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une électrode de grille fic tive 7e recouvrant une couche de silicium d'une région fictive ayant la forme d'une croix est établie à la place de l'électrode de grille fictive 7c. Une région active fictive 3f est formée sur une couche de silicium qui n'est pas recouverte par l'électrode de grille fictive 7e. Bien que la région active fictive 7f soit divisée en une multiplicité de parties par l'électrode de grille fictive 7e en forme de croix, elle constitue dans son intégralité un parallélogramme ayant quatre côtés parallèles à chaque côté constituant la forme de croix de l'électrode de grille fictive 7e. En outre, une région de siliciure peut être formée sur des surfaces de l'électrode de grille fic tive 7e et de la région active fictive 3f.
Du fait que les autres structures sont identiques aux structures correspondantes du dispositif SOI conforme au cinquième ou au sixième mode de réalisation, leur description sera omise.
Avec les structures de l'électrode de grille fictive 7e et de la ré gion active fictive 3f du dispositif conforme au présent mode de réali sation, il est possible de résoudre un problème de corps flottant et un problème de porteurs chauds de la même manière que dans le dispositif SOI conforme au cinquième ou sixième mode de réalisation.
L'électrode de grille fictive ayant la structure en forme de croix, conforme au mode de réalisation présent, permet d'obtenir les avantages suivants en comparaison avec l'électrode de grille fictive conforme au septième mode de réalisation, par exemple.
La figure 14 est une représentation montrant une résistance électrique entre des points A et entre lesquels la région fictive est in- terposée, dans le cas où on utilise l'électrode de grille fictive 7e. Une pel licule d'isolation partielle 5b a une résistance pour la résistance entre les points A et B entre lesquels la région fictive interposée.
En outre, une résistance R2 d'une région 3f1 du côté supérieur gauche de la région active fictive 3f divisée par l'électrode de grille fictive 7e en forme de croix, une résistance R4 d'une région 3f2 du côté supé rieur droit de la région active fictive 3f divisée l'électrode de grille fic tive 7e en forme de croix, et une résistance d'une couche de silicium 3a1 formée sous l'électrode de grille fictive 7e interposée entre les ré gions 3f1 et 3f2, sont connectées en série pour la résistance entre les points A et B.
De façon similaire, une résistance d'une région 3f3 du côté inférieur gauche de la région active fictive divisée par l'électrode de grille fictive 7e en forme de croix, une résistance R8 d'une région 3f4 du côté inférieur droit de la région active fictive 3f divisée par l'électrode de grille fictive 7e en forme de cfoix, et une résistance R7 d'une couche de silicium 3a3 formée sous l'électrode de grille fictive 7e, interposée entre les régions 3f3 et 3f4, sont connectées en série pour la résistance entre les points A et B.
Une résistance R5 d'une couche de silicium 3a2 établie sous une partie rectiligne transversale de l'électrode de grille fictive 7e en forme de croix, existe également pour la résistance entre les points A et B.
D'autre part, la figure 15 est une représentation montrant une résistance électrique entre des points C et D entre lesquels la région fic tive est interposée, dans le cas où on utilise l'électrode de grille fictive 7d. Une pellicule d'isolation partielle 5b a une résistance R9 pour la résis tance entre les points C et D entre lesquels la région fictive est interpo sée.
En outre, une résistance R10 d'une partie rectangulaire 3e1, existant en parallèle avec une ligne connectant C et D dans la région ac tive fictive 3e d'une partie qui n'est pas recouverte par l'électrode de grille fictive 7d, existe également pour la résistance entre les points C et D.
En outre, il y a une résistance composite R11 ayant une connexion en série d'une résistance R13 d'une couche de silicium établie sous une partie recouverte par l'électrode de grille fictive 7d et d'une résistance R12 d'une région active fictive 3e2, qui est une partie excluant la partie rectangulaire 3e1 de la région active fictive 3e, dans la partie qui n'est pas recouverte par l'électrode de grille fictive 7d.
On donnera une description du cas dans lequel les électrodes de grille fictives 7d et 7e sont décalées dans les directions AB et CD, de façon à former un motif décalé.
Sur la figure 14, chacune des valeurs des résistances R2, R4, R6 et R8 est changée avec un décalage dans la direction AB. Cependant, la somme des résistances R2 et R4 et celle des résistances R6 et R8 ne sont pas changées sous l'effet du décalage dans la direction AB. La rai son en est que les régions 3f1 et 3f2 sont formées par le même matériau, et l'aire totale a une valeur constante, et il en est de même pour les ré gions 3f3 et 3f4.
Chacune des valeurs des résistances R1, R3, R5 et R7 n'est pas changée sous l'effet du décalage dans la direction AB.
Par conséquent, sur la figure 14, même si l'électrode de grille fictive 7e est décalée dans la direction AB, de façon à former le motif dé calé, la région fictive a une valeur de résistance qui n'est pas changée, et elle très peu influencée par la précision d'alignement d'un motif de masque.
Pour ne pas changer la valeur de résistance de la région fictive, même si l'électrode de grille fictive 7e est ainsi décalée et le motif décalé est formé, il est préférable qu'une couche de silicium sur laquelle la ré gion active fictive 3f est formée, constitue un parallélogramme ayant qua tre côtés parallèles à chaque côté formant une forme en croix d'une grille fictive.
D'autre part, sur la figure 15, chacune des valeurs des résistan ces et R13 est changée sous l'effet du décalage dans la direction CD. Chacune des valeurs des résistances R9 et R10 n'est pas changée sous l'effet du décalage dans la direction CD.
Dans ce cas, chacune des valeurs des résistances R12 et R13 est changée sous l'effet du décalage dans la direction CD. Ceci est dû au fait que la région active fictive 3e2 et la couche de silicium 3a4 sont for- mées par des matériaux différents. Par conséquent, les résistances R12 et R13 sont changées de manières différentes. Ainsi, dans le cas où l'electrode de grille fictive 7d est décalée dans la direction CD, ce qui fait que le motif décalé est formé, la valeur de la résistance composite R11 est changée. Ainsi, dans ce cas, la région fictive a une valeur de résis tance qui est aisément influencée par la précision d'alignement du motif masque.
La forme en croix de l'électrode de grille fictive a les avantages mentionnés ci-dessus.
Dans ce qui suit, on donne la description d'un neuvième mode de réalisation qui est une autre variante du dispositif SOI conforme au troisième mode de réalisation. La figure 16 est une vue de dessus mon trant un dispositif SOI conforme au présent mode de réalisation, et la fi gure 17 est une coupe selon la ligne X6 - X6 sur la figure 16. Sur les figu res 16 et 17, des éléments ayant les mêmes fonctions ceux du dispo sitif SOI conforme au troisième mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une pellicule d'isolation complète 5a est utilisée conjointement à une pellicule d'isolation partielle 5b. Comme représenté sur les figures 16 et 17, un transistor MOS TRI et une région fictive DM2 entourant le transistor sont formés dans un cais son, et la pellicule d'isolation complète 5a est formée dans une partie de frontière du caisson.
Egalement dans le cas où la pellicule d'isolation partielle 5b et la pellicule d'isolation complète 5a sont ainsi utilisées ensemble, l'incor poration de la région fictive DM2 peut produire des effets identiques à ceux du troisième mode de réalisation. En outre, on utilise la pellicule d'isolation complète. Par conséquent, on peut obtenir tolérance éle vée vis-à-vis du déverrouillage et des bruits.
Le mode de réalisation présent n'est pas appliqué seulement au dispositif SOI conforme au troisième mode de réalisation, mais peut éga lement être appliqué à chacun des autres modes de réalisation mention nés ci-dessus. Dans ce cas, il est possible d'obtenir des effets corres pondant à chaque mode de réalisation.
Dans ce qui suit, on donne une description d'un procédé pour disposer une région fictive DM1 dans le dispositif SOI conforme au pre mier mode réalisation.
région fictive DM1 est formée par photolithographie en utili sant un photomasque ayant un motif pour définir une région active fictive 3c. Un motif de disposition de la région active fictive 3c équivaut donc à celui de la région active DM1.
décrira ci-dessous un procédé pour déterminer le motif de dispositif la région active fictive 3c.
premier lieu, on prépare un plan de conception pour un pho- tomasque ayant un motif 3c1 de la région active fictive disposé réguliè rement, comme représenté sur la figure 18. Le plan conception peut être un plan réel ou des données électroniques dans un dispositif de conception assisté par ordinateur.
Ensuite, on prépare un plan de conception pour un photomasque dans lequel sont définis des motifs d'un élément et d'un circuit dans un dispositif , comme un transistor MOS TR1.
superpose ces deux plans de conception. Sur la figure 18, les motifs l'élément et du circuit sont représentés avec une ligne en pointillés. Lorsque les deux plans de conception sont superposés, le motif 3c1 de la région active fictive 3c dans laquelle les motifs de l'élément et du circuit sont superposés, est effacé. En outre, le motif 3c1 de la région active fictive 3c se trouvant à l'intérieur de la plage d'une image surdi- mensionnée OS dans laquelle les motifs de l'élément et du circuit sont légèrement agrandis, est également effacé.
Par conséquent, on obtient un plan de disposition représenté sur la figure 19. En effaçant ainsi le motif 3c1 de la région active fictive 3c dans la partie dans laquelle les motifs de l'élément et du circuit sont superposés, et le motif 3c1 de la région active fictive 3c existant à l'inté rieur de la plage de l'image surdimensionnée OS, il est possible d'éviter que l'élément et le circuit soient court-circuités à travers la région active fictive 3c.
Dans le plan de disposition de la figure 19, la partie dans la quelle le motif 3c1 de la région active fictive 3c est effacé a une plus grande région de pellicule d'isolation que d'autres régions, et est déséqui librée. Par conséquent, comme représenté sur la figure 20, un autre motif plus petit que le motif 3c1 peut être formé dans une partie placée à l'extérieur de la plage de l'image surdimensionnée OS, dans la partie dans laquelle le motif 3c1 est effacé. Si plusieurs sortes de motifs de la région active fictive 3c sont ainsi établies, une densité de la pellicule d'isolation est rendue uniforme et la stabilité d'un processus tel que le polissage chimio-mécanique peut effectivement être obtenue.
A la place du plan de conception pour le photomasque dans le quel les motifs de l'élément et du circuit sont définis, on prépare plan conception pour un photomasque dans lequel est défini un motif de caissons d'une couche de silicium dans le dispositif SOI. Les deux plans conception sont superposés pour effacer le motif 3c1 de la région ac tive fictive 3c qui existe à la frontière des caissons. Ceci est représenté les figures 21 et 22 sur lesquelles le motif 3c1 de la région active fic tive 3c existant à la frontière d'un caisson de type n 3g et d'un caisson de type p 3b est effacé. Ainsi, le motif 3c1 de la région active fictive 3c existant la frontière du caisson est effacé, ce qui fait qu'il est possible d'éviter que les caissons soient court-circuités à travers la région active fictive 3c.
Le procédé de disposition d'une région fictive conforme au mode de réalisation présent n'est pas appliqué seulement au dispositif SOI conforme au premier mode de réalisation, mais peut également être ap pliqué à chacun des autres modes de réalisation mentionnés ci-dessus.
Dans ce qui suit, on donne la description d'un dixième mode de réalisation qui est une autre variante du dispositif SOI conforme au pre mier mode de réalisation. La figure 23 est une coupe montrant un disposi- SOI conforme au présent mode de réalisation. Sur la figure 23, des éléments ayant les mêmes fonctions que ceux du dispositif SOI conforme premier mode de réalisation portent les mêmes numéros de référence.
Dans le présent mode de réalisation, une pellicule d'isolation complète 5a est utilisée à la place de la pellicule d'isolation partielle 5b. Du fait que d'autres structures sont les mêmes que celles dans le disposi tif SOI conforme au premier mode de réalisation, leur description sera omise.
Egalement dans le cas où seule la pellicule d'isolation complète 5a est utilisée pour l'isolation entre éléments, la région fictive DM1 du dispositif SOI conforme au premier mode de réalisation peut produire les effets suivants et est donc effective.
Plus précisément, une contrainte de traction de la pellicule d'isolation complète 5a peut être répartie sur la région fictive DM1. Par conséquent, il est possible de réduire une force appliquée à un transistor MOS TR1 ou autres, par la contrainte de traction. Un défaut cristallin est donc difficilement produit dans une région de drain 6a et une région de source 6b.
Par l'incorporation de la région fictive DM1, une pression cons tante peut aisément être appliquée à une tranche lorsque la pellicule d'isolation complète 5a doit être formée en utilisant un traitement de po lissage chimio-mécanique. Par conséquent, un creusement est difficile ment produit sur la pellicule d'isolation complète 5a. Dans le cas où la pellicule d'isolation complète 5a est formée par attaque par plasma, l'état d'un plasma peut être maintenu de façon uniforme sur la tranche, du fait que la pellicule d'isolation complète 5a est correctement répartie. II est donc possible d'améliorer la stabilité d'un processus de formation pour la pellicule d'isolation complète Du fait qu'un élément semiconducteur est entouré par une pelli cule isolante enfouie 2 et la pellicule d'isolation complète 5a qui sont for mées par une pellicule d'oxyde ou autres ayant une conductivité thermi que relativement faible, un effet d'auto-échauffement se produit aisément. Cependant, la région fictive DM1 est incorporée pour contribuer à la dis sipation de chaleur. On peut donc éviter que l'effet d'auto-échauffement se produise.
La pellicule isolante enfouie 2 est formée dans le dispositif SOI. Par conséquent, l'aptitude piégeage de métaux lourds est inférieure à celle d'un dispositif formé sur un substrat massif.
Dans le cas où on utilise le substrat massif, une couche de sili cium polycristallin est souvent formée sur une face arrière d'une tranche et est utilisée à titre de site de piégeage pour des métaux lourds dange reux, tels que Fe, Cu, Cr, Ni, Pt et autres. Cependant, dans le dispositif SOI, la pellicule isolante enfouie 2 est formée. Par conséquent, le mou vement des métaux lourds est aisément arrêté. II en résulte que l'aptitude au piégeage des métaux lourds est réduite. On sait qu'une interface entre une couche de silicium et une pellicule d'oxyde enfouie se comporte également comme un site de pié geage pour les métaux lourds. Par conséquent, l'incorporation de la ré gion fictive DM1 peut augmenter l'aire de l'interface entre la couche de silicium et la pellicule d'oxyde enfouie. L'aptitude du piégeage peut donc être renforcée. Il en résulte que la fiabilité d'une pellicule isolante de grille peut être renforcée, et on peut éviter la génération d'un courant de fuite dans une interface de jonction pn.
Egalement dans les dispositifs SOI autres que le dispositif SOI conforme au premier mode de réalisation, la région fictive peut fonction ner effectivement lorsqu'on utilise la pellicule d'isolation complète 5a à la place de la pellicule d'isolation partielle 5b. Par exemple, la figure 24 montre le cas dans lequel la pellicule d'isolation complète 5a est utilisée à la place de la pellicule d'isolation partielle 5b dans le dispositif SOI conforme au second mode de réalisation.
Par conséquent, la pellicule d'isolation complète 5a peut égale ment être appliquée à la place de la pellicule d'isolation partielle 5b dans chacun des autres modes de réalisation mentionnés ci-dessus.
Du fait que les couches de silicium 3a et 3c sont complètement isolées par l'intermédiaire de la pellicule d'isolation complète 5a et de la pellicule d'oxyde enfouie 2, leurs types de conductivité peuvent<B>être</B> n ou P.
Par exemple, la demande de brevet du Japon ouverte à l'exa men du public n 8-32049 (1996) et la demande de brevet du Japon ou verte à l'examen du public n 10-321549 (1998) ont décrit un dispositif SOI comprenant une pellicule d'isolation complète dans laquelle est éta blie une région fictive pour une couche de silicium.
Dans ce qui suit, on prend à titre d'exemple un dispositif SOI conforme au cinquième ou sixième mode de réalisation, et on décrit un procédé de fabrication de celui-ci en se référant aux figures 25 à 41.
En premier lieu, on prépare un substrat 1 consistant en silicium ou autres, et on forme sur le substrat 1 une pellicule d'oxyde enfouie 2 et une couche de silicium 3, par un procédé d'assemblage ou autres. Un substrat SOI représenté sur la figure 25 est ainsi formé. A titre d'exemple, la pellicule d'oxyde enfouie 2 a une épaisseur d'environ 100 à 500 nm et la couche de silicium 3 a une épaisseur d'environ 30 à 40 nm. Pour un dispositif de puissance, la couche silicium 3 a une épaisseur de l'ordre de quelques micromètres à quelques dizaines de micromètres.
Ensuite, on forme une pellicule isolante 4 sur le substrat SOI. On peut utiliser pour la pellicule isolante 4 une pellicule d 'oxyde thermi que, une pellicule d'oxyde TEOS, et autres. La pellicule isolante 4 a par exemple une épaisseur d'environ 5 à 40 nm. Ensuite, on forme sur la pel licule isolante 4 une couche de masque 21 pour former une pellicule d'iso lation partielle. La couche de masque 21 a par exemple une épaisseur d'environ 50 à 300 nm. On peut utiliser par exemple une pellicule de ni trure pour la couche de masque 21. On peut former la pellicule de nitrure par un procédé de dépôt chimique en phase vapeur à basse pression (ou LPCVD), un procédé de dépôt chimique en phase vapeur (ou CVD) par plasma, ou autres.
On effectue une opération de définition de motif sur la couche de masque 21 par photolithographie. Plus précisément, on dépose une résine photosensible sur la couche de masque 21 et on la soumet à l'opé ration de définition de motif. Ensuite, on attaque la couche de<B>masque</B> 21 en utilisant un système d'attaque ionique réactive (ou RIE) ou un système de résonance cyclotron d'électrons (ou ECR), en employant la résine pho tosensible à titre de masque. Ensuite, on enlève la résine photosensible en utilisant un système d'incinération et une solution mélangée d'acide sulfurique et de peroxyde d'hydrogène aqueux. Cet état est représenté sur la figure 26. Sur la figure 26, une région formant une région fictive est désignée par DM3, une région formant un transistor MOS de type à canal n est désignée par TR1, et une région formant un transistor MOS de type à canal p est désignée par TR2. En outre, un motif 22a pour former une pellicule d'isolation partielle est établi dans une partie de frontière de chaque région.
Ensuite, on attaque la pellicule isolante de grille 4 et la couche de silicium 3 en utilisant le système RIE ou le système ECR, de façon à former une tranchée 22b (figure 27). Lorsque la couche de silicium 3 doit être attaquée, il est nécessaire de prendre soin de ne pas pénétrer à tra vers la couche de silicium 3, afin de former la pellicule d'isolation par tielle. Par conséquent, la pellicule isolante 4 est divisée en régions de pellicules isolantes de grille 4a, 4c et 4d.
Ensuite, on fournit un matériau de la pellicule d'isolation par tielle, telle qu'une pellicule d'oxyde pour enterrer complètement la tran chée 22b. On peut utiliser par exemple pour le matériau une pellicule d'oxyde TEOS par plasma, ou autres, formée en utilisant un système de plasma à haute densité (ou HDP). On fixe de préférence une épaisseur d'environ 100 à 500 nm, par exemple, pour le matériau de la pellicule d'isolation partielle.
On aplanit la surface par un procédé de polissage chimio- mécanique (figure 28). Ensuite, on effectue un traitement thermique à une température d'environ 1000 à 1100 C pour améliorer la qualité du maté riau d'une pellicule déposée. Une pellicule d'isolation partielle 5b est ainsi formée dans la tranchée 22b. Si un traitement thermique à haute tempéra ture est accompli à environ 900 à 1000 C pour arrondir des parties de coins d'une région supérieure d'un fond de la tranchée 22b, avant le dépôt du matériau de la pellicule d'isolation partielle, une contrainte de traction du matériau déposé pour la pellicule d'isolation partielle 5b peut être effectivement réduite. Ensuite, la pellicule d'isolation partielle 5b est soumise à une attaque de réduction d'épaisseur, par attaque par voie humide ou en utili sant le système RIE ou le système ECR, et une hauteur d'une surface de la pellicule d'isolation partielle 5b est ajustée. On enlève la couche de masque 21 avec de l'acide phosphorique à haute température, par exem ple (figure 29). On peut également enlever les pellicules isolantes de grille 4a, 4c et 4d pendant l'enlèvement de la couche de masque 21, de façon que de nouvelles pellicules isolantes de grille 4a, 4c et 4d soient formées par oxydation thermique et dépôt.
Ensuite, on dépose résine photosensible RSa dans une ré gion d'un transistor MOS TR2, pour remplir la fonction d'un masque pour l'injection d'impuretés. On injecte une impureté IP1 telle que B, BF2 ou ln dans la couche de silicium 3 de la région fictive DM3 et dans la région du transistor MOS TR1. De ce fait, un caisson de type p est formé (figure 30). Les couches de silicium 3a et 3b forment une partie du caisson de type p.
Ensuite, on enlève la résine photosensible RSa pour former une résine photosensible RSb dans la région fictive DM3 et dans la région du transistor MOS TR1. On utilise la résine photosensible RSb à titre de masque pour l'injection d'impuretés. De façon similaire, on injecte une impureté IP2 telle que P, As ou Sb dans la couche de silicium 3 de la ré gion du transistor MOS TR2. Il en résulte qu'un caisson de type n est for mé (figure 31). Des couches de silicium 3g et 3h font partie du caisson de type n.
Le caisson de type p et le caisson de type n ont des concentra tions en impuretés qui sont par exemple d'environ 1 x 1015 à 1 x 1019 cm- 2 Ensuite, on forme des électrodes de grille 7a, 7c et 7d. Avant la formation, on peut enlever les pellicules isolantes de grille 4a, 4c et 4d, de façon que de nouvelles pellicules isolantes de grille 4a, 4c et<B>4d</B> soient formées par oxydation thermique et dépôt. En outre, on peut utiliser pour les nouvelles pellicules isolantes de grille 4a, 4c et 4d une pellicule d'oxyde d'azote, une pellicule d'oxyde de métal comme A1203,<B>une</B> pelli cule d'oxyde à constante diélectrique élevée comme Ta205, ou autres.
En premier lieu, on dépose un matériau d'une électrode de grille, tel que du silicium polycristallin, avec une épaisseur d'environ 100 à 400 nm, en utilisant par exemple le système de dépôt chimique en phase vapeur à basse pression (ou LPCVD). Le silicium polycristallin peut être dopé avec une impureté telle que P ou B. En outre, on peut utiliser pour le matériau de l'électrode de grille un matériau métallique tel que W, Ta ou AI, ainsi que le silicium polycristallin.
Ensuite, on soumet le matériau de l'électrode de grille à une opération de définition de motif par photolithographie. Dans ce cas, on peut utiliser à titre de couche de masque pour définir le motif du matériau de l'électrode de grille, une pellicule d'oxyde ou une structure multicouche comprenant une pellicule d'oxyde et une pellicule de nitrure, ainsi qu'une résine photosensible. Après l'achèvement de l'opération de définition de motif, on enlève la couche de masque.
On forme ensuite une région de poche. La région de poche a pour fonction d'éviter un effet de canal court qui est généré par micro- fabrication. L'effet de canal court est également influencé par les condi tions telles qu'une profondeur d'une interface de jonction pn dans une ré- gion de drain et une région de source, une dimension de la pellicule iso lante de grille, et autres. Par conséquent, dans le cas où les conditions peuvent être optimisées et l'effet de canal court peut être évité, il n'est pas nécessaire de former la région de poche.
En premier lieu, on forme des régions de poche 6e3 et 6f3 du transistor MOS TR2. Comme représenté sur la figure 32, on forme une résine photosensible RSc dans une région dans laquelle se trouve le cais son de type p. On injecte par exemple As, P, Sb, ou autres, en utilisant à titre de masques la résine photosensible RSc, l'électrode de grille 7d et la pellicule d'isolation partielle 5b, et on forme les régions de poche 6e3 et 6f3 de façon qu'elles aient par exemple une concentration en impuretés d'environ 1 x 1012 à 1 x 1014 cm-2.
Après avoir enlevé la résine photosensible RSc, on forme à nouveau une résine photosensible RSd et on forme des régions de poche 6a3 et 6b3 du transistor MOS TR1. Plus précisément, on injecte B, BF2, In, ou autres, en utilisant à titre de masques la résine photosensible RSd, l'électrode de grille 7a et la pellicule d'isolation partielle 5b, et on forme les régions de poche 6a3 et 6b3 de façon qu'elles aient par exemple une concentration en impuretés d'environ 1 x 1012 à 1 x 1014 cm-2.
Ensuite, on forme des régions d'extension 6a2 et 6b2. Par exemple, on injecte As, P, Sb, ou autres, en utilisant à titre de masques la résine photosensible RSd, l'électrode de grille 7a et la pellicule d'isola tion partielle 5b. Les régions d'extension 6a2 et 6b2 sont ainsi formées de façon à avoir par exemple une concentration en impuretés d'environ 1 x 1013 à 1 x 1015 cm-2 (figure 33).
Après l'enlèvement de la région photosensible RSd, on forme nouvellement une résine photosensible RSe et on forme des régions d'ex tension 6c2, 6d2, 6e2 et 6f2 de la région fictive DM3 et du transistor MOS TR2. On injecte par exemple B, BF2, In, ou autres, en utilisant à titre de masques la résine photosensible RSe, les électrodes de grille 7c et 7d et la pellicule d'isolation partielle 5b, et on forme les régions d'extension 6c2, 6d2, 6e2 et 6f2 de façon qu'elles aient par exemple une concentra tion en impuretés d'environ 1 x 1013 à 1 x 1015 cm-2 (figure 34).
Ensuite, on enlève la résine photosensible RSe pour former une paroi latérale 8. On peut utiliser à titre de pellicule de paroi latérale une pellicule d'oxyde TEOS, une pellicule d'oxyde formée par plasma, ou au tres. En outre, on peut utiliser pour la pellicule de paroi latérale Si3N4, ou une structure multicouche de Si3N4 et Si02 formée par le procédé LPCVD ou le procédé CVD par plasma. Après avoir déposé la pellicule de paroi latérale, on effectue une attaque de réduction d'épaisseur pour former la paroi latérale 8. Ensuite, on forme une résine photosensible RSf sur le transistor MOS TR2 et sur la région fictive DM3. On injecte par exemple As, P, Sb, ou autres, en utilisant à titre de masques la résine photosensible RSf, l'électrode de grille 7a, la paroi latérale 8 et la pellicule d'isolation par tielle 5b, et on forme une région de drain 6a1 et une région de source 6b1 de façon qu'elles aient par exemple une concentration en impuretés d'en viron 1 x 1014 à 1 x 1016 cm-2 (figure 35).
Ensuite, on enlève la résine photosensible RSf et on forme nou vellement une résine photosensible RSg. On forme une région de drain fictive 6c1, une région de source fictive 6d1, une région de drain 6e1 et une région de source 6f1 de la région fictive DM3 et du transistor MOS TR2. Plus précisément, on injecte B, BF2, In, ou autres, en utilisant à titre de masques la résine photosensible RSg, les électrodes de grille 7c et 7d et la pellicule d'isolation partielle 5b, et on forme la région de drain fictive 6c1, la région de source fictive 6d1, la région de drain 6e1 et la région de source 6f1 façon qu'elles aient par exemple une concentration en im puretés d'environ 1 x 1014 à 1 x 1016 cm-2 (figure 36). Ensuite, on enlève la résine photosensible RSg et on effectue une opération de recuit (800 à 1150 C) pour l'activation de la région de source et de la région de drain.
Dans les coupes antérieures à la figure 24, la région de poche et la région d'extension ont été omises pour éviter de compliquer les des sins. II est cependant souhaitable que ces régions soient réellement for mées, comme décrit ci-dessus.
Ensuite, on enlève les pellicules isolantes de grille 4a, 4c et 4d sur la région drain fictive 6c1, la région de source fictive 6d1, les ré gions de drain 6a1 et 6e1 et les régions de source 6b1 et 6f1, une formation de siliciure doit être accomplie. On effectue donc la formation de siliciure des parties mentionnées ci-dessus et des électrodes de grille 7a, 7c et 7d (figure 37). La figure 37 illustre le cas dans lequel on effectue un processus de formation de siliciure de type auto-aligné pour accomplir la formation de siliciure sur l'ensemble d'une source, d'un drain et d'une grille. Bien entendu, on suppose également qu'un processus de formation d'une cou che combinée de silicium polycristallin et de siliciure pour accomplir la formation de siliciure seulement sur une électrode de grille est pas ac compli, ou que la formation de siliciure n'est pas accomplie sur un élé ment quelconque parmi la source, le drain et la grille à utiliser pour une opération de décharge électrostatique. Dans une partie dans laquelle la formation de siliciure n'est pas accomplie, il est possible former une pellicule d'oxyde de protection contre le siliciure, ou autres. Des exemples du siliciure comprennent TiSi2, COSi2, N'Si2, WSi2, TaSi2, MOSi2, HfSi2, Pd2Si, PtSi, ZrSi2, et autres.
On forme ensuite une pellicule isolante inter-couche, une che minée de contact et une interconnexion. En premier lieu, on dépose une pellicule isolante inter-couche @11 avec une épaisseur d'environ 1 Nm sur la totalité de la surface du substrat. Ensuite, on accomplit un traitement de polissage chimio-mécanique pour aplanir la pellicule isolante inter- couche 11.
Ensuite, on forme une tranchée pour une cheminée de contact sur pellicule isolante inter-couche 11, par photolithographie, afin de former la cheminée de contact (figure 38).
Ensuite, on dépose un matériau conducteur, par exemple une pellicule de métal tel que W, de façon que ce matériau soit complètement enterré dans la tranchée pour la cheminée de contact. A la place de W, on peut utiliser AI, TiN, du silicium polycristallin dopé, et autres.
Des exemples d'un procédé de formation d'un matériau conduc teur semblable à une pellicule, consistant par exemple en W, compren nent un procédé de dépôt chimique en phase vapeur général et un procé dé dépôt chimique en phase vapeur sélectif. Pour AI, on utilise par exemple un procédé de pulvérisation cathodique à haute température et un procédé de pulvérisation cathodique à refusion. Pour TiN et le silicium polycristallin dopé, on utilise par exemple le procédé de dépôt chimique en phase vapeur à basse pression. Pour renforcer l'adhérence entre W et la pellicule isolante inter-couche 11 devant être une couche inférieure, on peut former Ti, TiN, TiW, ou autres, avant de déposer W. En prenant W à titre d'exemple, on donnera une description du cas dans lequel on utilise le procédé de dépôt chimique en phase vapeur général.
En premier lieu, on forme une pellicule de W sur la totalité de la surface du substrat, et on l'aplanit par une attaque de réduction d'épais seur (figure 39).
Ensuite, on forme des interconnexions 13a, 13b, 13e, 13f, 13g et 13h devant être des premières couches. Par exemple, on utilise pour un matériau une pellicule consistant en AI, et on la forme sur la pellicule isolante inter-couche 11 et dans chaque cheminée de contact. A la place d'AI, on peut par exemple utiliser pour le matériau AICuSi, du Cu ou du silicium polycristallin dopé.
On soumet à une opération de définition de motif, en utilisant la photolithographie, le matériau de l'interconnexion devant constituer la première couche (figure 40).
Ensuite, on forme sur l'interconnexion devant constituer la pre mière couche, une pellicule isolante inter-couche 14 devant constituer une couche supérieure. De la même manière que pour la pellicule isolante in ter-couche 11, on effectue un aplanissement par le traitement de polis sage chimio-mécanique. Ensuite, on forme dans la pellicule isolante inter- couche 14, par exemple, des trous de communication devant être connec tés aux interconnexions 13a et 13g.
De la même manière que pour l'interconnexion devant constituer la première couche, on forme un matériau conducteur, par exemple une pellicule de métal comme W, de façon que ce matériau soit entièrement enterré dans le trou de communication, et on lui applique une opération de définition de motif pour former une cheminée de communication 19. On forme des interconnexions 15a à 15f devant constituer de secondes inter connexions.
Ensuite, on forme de la même manière une pellicule isolante inter-couche 16 devant être une couche supérieure, une cheminée de communication 20 et des interconnexions 17a à 17f devant être des troi sièmes couches. On forme ensuite une pellicule de passivation 18 pour la protection de la puce, à titre de couche supérieure (figure 41).
Le dispositif SOI conforme au sixième mode de réalisation est formé par les processus mentionnés ci-dessus.
Dans le cas où on doit fabriquer la structure ayant la pellicule d'isolation complète, conforme au neuvième ou onzième mode de réalisa tion, il est préférable qu'une étape de formation d'une tranchée 22c ayant une structure dans laquelle la tranchée 22b atteint la pellicule isolante enfouie , soit ajoutée, comme représenté sur la figure 42, après l'étape de la figure 27. En d'autres termes, on effectue une attaque en utilisant une résine photosensible RSh ayant une partie ouverte pour constituer la pellicule d'isolation complète, de façon à former la tranchée 22c.
Ensuite, on apporte un matériau de la pellicule d'isolation par tielle et de la pellicule d'isolation complète, comme une pellicule d'oxyde, pour enterrer complètement les tranchées 22b et 22c. On peut utiliser par exemple pour le matériau une pellicule d'oxyde TEOS, ou autres, formée en utilisant un système de plasma à haute densité.
On aplanit la surface par le procédé de polissage chimio- mécanique (figure 43). Ensuite, on effectue un traitement thermique à une température d'environ 1000 à 1100 C pour améliorer la qualité du maté riau d'une pellicule déposée. Si on effectue un traitement thermique à haute température à environ 900 à 1000 C pour arrondir des régions de coins de parties supérieures et de fonds des tranchées 22b et 22c, avant le dépôt des matériaux de la pellicule d'isolation partielle de la pellicule d'isolation complète, on peut réduire effectivement une contrainte<B>de</B> trac tion du matériau déposé pour la pellicule d'isolation partielle 5b et la pel licule d'isolation complète.
Ensuite, la pellicule d'isolation partielle 5b et la pellicule d'isola tion complète 5a sont soumises à une attaque de réduction d'épaisseur, en utilisant l'attaque par voie humide ou en utilisant le système RIE ou le système , et des hauteurs de surfaces de la pellicule d'isolation par tielle 5b et de la pellicule d'isolation complète 5a sont ajustées. Ensuite, la couche de masque 21 est enlevée, par exemple avec l'acide phos phorique à haute température (figure 44).
Les processus suivants sont accomplis de préférence de la même manière que ceux sur la figure 30 et à la suite.
En utilisant le procédé de fabrication du dispositif SOI conforme au mode de réalisation, les transistors MOS TR1 et TR2 et la région fic- tive DM3 sont formés en même temps. Par conséquent, une nouvelle étape de formation d'une région fictive n'est pas exigée, et seule une configuration d'un photomasque classique est changée, ce qui est écono mique.
Le mode de réalisation présent n'est pas restreint au procédé de fabrication du dispositif SOI conforme au cinquième ou sixième mode de réalisation, mais peut être appliqué à chacun des autres modes de réali sation mentionnés ci-dessus, en modifiant le procédé de fabrication du dispositif SOI conforme au cinquième ou sixième mode de réalisation.
En ce qui concerne le dispositif SOI conforme au premier ou se cond mode de réalisation, si l'électrode de grille 7c n'est pas formée sur la figure 32, le dispositif SOI conforme au premier ou second mode de réalisation peut être fabriqué en accomplissant les étapes suivantes.
En ce qui concerne le dispositif SOI conforme au troisième ou quatrième mode de réalisation, si l'électrode de grille 7c est formée de façon à atteindre les deux pellicules d'isolation partielle 5b entre lesquel les est interposée la région fictive DM3 sur la figure 32, le dispositif SOI conforme au troisième ou quatrième mode de réalisation peut être fabri qué en accomplissant les étapes suivantes.
En ce qui concerne le dispositif SOI conforme au septième ou huitième mode de réalisation, lorsqu'on utilise un motif approprié pour le photomasque, pour former l'électrode de grille 7c la figure 32, le dis positif SOI conforme au septième ou huitième mode de réalisation peut être fabriqué en accomplissant les étapes suivantes.
II va de soi que de nombreuses modifications peuvent être ap portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.

Claims (8)

<U>R E V E N D I C A T I O N S</U>
1. Dispositif semiconducteur, caractérisé en ce qu'il comprend un substrat SOI ayant un substrat<B>(1),</B> une pellicule isolante enfouie (2) formée sur ce substrat, une couche de semiconducteur (3) formée sur la pellicule isolante enfouie, une pellicule d'isolation partielle (5b) consis tant en une pellicule isolante formée au voisinage d'une surface de la couche de semiconducteur, en n'étant pas en contact avec la pellicule isolante enfouie, un élément semiconducteur (TR1, TR2) formé de façon à comprendre une partie de la couche de semiconducteur, et une région fictive (DM1 à DM3) n'ayant pas de fonction à titre d'élément qui est sé parée de l'élément semiconducteur par la pellicule d'isolation partielle et est formée de façon à comprendre une autre partie de la couche de semi conducteur.
2. Dispositif semiconducteur selon la revendication , caractéri sé en ce qu'il comprend en outre une pellicule d'isolation complète (5a) consistant en une pellicule isolante formée en contact avec la pellicule d'isolation enfouie, à travers la couche de semiconducteur, et une région fictive (DM1 à DM3) n'ayant pas de fonction à titre d'élément, qui est sé parée de l'élément semiconducteur par la pellicule d'isolation complète et est formée façon à comprendre une autre partie de la couche de semi conducteur.
3. Dispositif semiconducteur selon la revendication 1 ou 2, ca ractérisé en ce qu'une impureté d'un type de conductivité prédéterminé est injectée dans la couche de semiconducteur de la région fictive (3c, 3a, 6c, 6d).
4. Dispositif semiconducteur selon l'une quelconque des reven dications 1 3, caractérisé en ce qu'une interconnexion fictive (12c, 13c) est connectée sur une surface de la couche de semiconducteur de la ré gion fictive.
5. Dispositif semiconducteur selon la revendication 3, caractéri sé en ce que la région fictive comprend une grille fictive ayant une pelli cule isolante de grille fictive (4b, 4c) formée sur une surface de ladite autre partie de la couche de semiconducteur, et une électrode de grille fictive (7b, 7c) formée sur la pellicule isolante de grille fictive.
6. Dispositif semiconducteur selon la revendication 5 caractéri sé en ce que la grille fictive est formée partiellement sur ladite autre par tie de la couche de semiconducteur, et une impureté d'un type de con ductivité prédéterminé est injectée dans une portion de ladite autre partie de la couche de semiconducteur qui n'est pas recouverte par la grille fic tive.
7. Dispositif semiconducteur selon la revendication 5, caractéri sé en que la grille fictive a une forme en croix, et couche de semi conducteur de la région fictive constitue un parallélogramme ayant quatre côtés parallèles à chaque côté formant la forme en croix de la grille fic tive.
8. Procédé de fabrication d'un dispositif semiconducteur, ca ractérisé en ce qu'il comprend les étapes suivantes : on prépare un substrat SOI ayant un substrat<B>(1),</B> une pellicule isolante enfouie (2) for mée le substrat, et une couche de semiconducteur formée sur la pellicule isolante enfouie; (b) on forme une pellicule d'isolation partielle (5b) consistant en une pellicule isolante qui n'est pas contact avec la pellicule isolante enfouie, au voisinage d'une surface de la couche de semiconducteur; (c) on forme un élément semiconducteur (TR1, TR2) sur une partie de la couche de semiconducteur; et (d) on forme sur une autre partie la couche de semiconducteur une région fictive (DM1 à DM3) n'ayant pas de fonction à titre d'élément, et étant séparée de l'élément semiconducteur par la pellicule d'isolation partielle, simultanément à l'étape (c).
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