JP2000216388A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000216388A JP2000216388A JP11012880A JP1288099A JP2000216388A JP 2000216388 A JP2000216388 A JP 2000216388A JP 11012880 A JP11012880 A JP 11012880A JP 1288099 A JP1288099 A JP 1288099A JP 2000216388 A JP2000216388 A JP 2000216388A
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- region
- semiconductor device
- mos transistor
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 239000012535 impurity Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000005855 radiation Effects 0.000 abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 22
- 238000009413 insulation Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 34
- 238000005468 ion implantation Methods 0.000 description 33
- 238000004519 manufacturing process Methods 0.000 description 19
- 230000001133 acceleration Effects 0.000 description 13
- -1 Boron ions Chemical class 0.000 description 11
- 238000001459 lithography Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 239000005368 silicate glass Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 229910015900 BF3 Inorganic materials 0.000 description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 3
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- GUTLYIVDDKVIGB-OUBTZVSYSA-N Cobalt-60 Chemical compound [60Co] GUTLYIVDDKVIGB-OUBTZVSYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Abstract
(57)【要約】
【課題】 放射線耐性を向上させるとともに、しきい値
電圧が所望の電圧に設定できるようにする。 【解決手段】 ＳＯＩ層の厚みを厚くする。このＳＯＩ
層に形成されるチャネル領域の不純物濃度プロファイル
のピークを一つにする。そのピークをＳＯＩ層と埋め込
み絶縁層との界面の深さか、それ以上の深さの所に設定
する。
電圧が所望の電圧に設定できるようにする。 【解決手段】 ＳＯＩ層の厚みを厚くする。このＳＯＩ
層に形成されるチャネル領域の不純物濃度プロファイル
のピークを一つにする。そのピークをＳＯＩ層と埋め込
み絶縁層との界面の深さか、それ以上の深さの所に設定
する。
Description
【０００１】
【発明の属する技術分野】この発明は放射線耐性または
パンチスルー耐性を要求される半導体装置に関し、特に
放射線耐性を要求されるＮチャネルＭＯＳトランジスタ
またはパンチスルー耐性を要求されるＰチャネルＭＯＳ
トランジスタに関するものである。
パンチスルー耐性を要求される半導体装置に関し、特に
放射線耐性を要求されるＮチャネルＭＯＳトランジスタ
またはパンチスルー耐性を要求されるＰチャネルＭＯＳ
トランジスタに関するものである。
【０００２】
【従来の技術】図２２は、従来のＭＯＳトランジスタの
ゲート電極の下にあるチャネル領域における不純物濃度
プロファイルを示すグラフである。このＭＯＳトランジ
スタのソース領域、ドレイン領域およびチャネル領域
は、ＳＯＩ（シリコン・オン・インシュレータ）層に形
成されている。なお、チャネル領域の定義については後
述する。この埋め込み絶縁層上の半導体層（シリコン
層）は半導体基板（ＳＯＩ基板）の表面から１０００Å
の所まで存在している。このＳＯＩ層の下には埋め込み
絶縁層としてのシリコン酸化膜が配置されている。加速
度電圧２０ｋｅＶ、ドーズ量４×１０12ｃｍ-2でボロン
のイオン注入を一回だけ行うことによって、図２２のよ
うなプロファイルを得ることができる。ただし、熱履歴
を経ることによって若干プロファイルが変動する。例え
ば図２８の曲線１１は、イオン注入直後のプロファイル
を示す曲線Ｌ１０の状態からさらに、例えば７５０℃で
１５分、８００℃で２０分および８５０℃で２０分の熱
履歴を経た後のプロファイルを示している。通常、製品
を製造する段階で、アニールを行って製品の完成後にプ
ロファイルが変動することを抑制している。
ゲート電極の下にあるチャネル領域における不純物濃度
プロファイルを示すグラフである。このＭＯＳトランジ
スタのソース領域、ドレイン領域およびチャネル領域
は、ＳＯＩ（シリコン・オン・インシュレータ）層に形
成されている。なお、チャネル領域の定義については後
述する。この埋め込み絶縁層上の半導体層（シリコン
層）は半導体基板（ＳＯＩ基板）の表面から１０００Å
の所まで存在している。このＳＯＩ層の下には埋め込み
絶縁層としてのシリコン酸化膜が配置されている。加速
度電圧２０ｋｅＶ、ドーズ量４×１０12ｃｍ-2でボロン
のイオン注入を一回だけ行うことによって、図２２のよ
うなプロファイルを得ることができる。ただし、熱履歴
を経ることによって若干プロファイルが変動する。例え
ば図２８の曲線１１は、イオン注入直後のプロファイル
を示す曲線Ｌ１０の状態からさらに、例えば７５０℃で
１５分、８００℃で２０分および８５０℃で２０分の熱
履歴を経た後のプロファイルを示している。通常、製品
を製造する段階で、アニールを行って製品の完成後にプ
ロファイルが変動することを抑制している。
【０００３】ここで、従来のＭＯＳトランジスタにおけ
る、上述のゲート電極の下にあるチャネル領域について
説明する。図２３は従来のＭＯＳトランジスタの一構成
例を示すレイアウト図である。図２３のゲート電極２は
半導体基板１の上に形成されている。半導体基板１の中
には、半導体基板１の上から見てゲート電極２の両側に
ソース領域３とドレイン領域４が配置されている。すな
わち、ソース領域３とドレイン領域４は、半導体基板１
中のゲート電極２の下の領域外の領域に形成されてい
る。図２３におけるＡ‐Ａ線断面を図２４に示す。ゲー
ト電極２の下には半導体基板１の表面にゲート絶縁膜８
が形成されている。ゲート絶縁膜８の下にはＳＯＩ層７
がある。このＳＯＩ層７は、シリコン酸化膜５の上から
ゲート絶縁膜７の下にかけて存在する。ＳＯＩ層７の中
でも、図２３のように上から見てゲート電極２の下、つ
まりゲート絶縁膜８の下にあってソース領域３とドレイ
ン領域に挟まれた領域を、ここではチャネル領域と呼
ぶ。つまり、図２４の断面に現れているのＳＯＩ層７が
チャネル領域である。半導体基板１に形成される他の素
子とこのＭＯＳトランジスタとの間は、フィールド酸化
膜６によって分離されている。なお、ＳＯＩ層を用いて
形成されるＭＯＳトランジスタの間を分離する方法とし
て、フィールドシールドアイソレーションゲート１００
を用いる方法もある（図２９参照）。例えばＮチャネル
ＭＯＳトランジスタのゲート２００とＰチャネルＭＯＳ
トランジスタのゲート２０１との間に設けられたフィー
ルドシールドアイソレーションゲート１００によって、
ＳＯＩ層７を用いて形成されたＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタが分離され
る。図２９のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタにおいても、ゲート絶縁膜８
の下にチャネル領域が形成されている。
る、上述のゲート電極の下にあるチャネル領域について
説明する。図２３は従来のＭＯＳトランジスタの一構成
例を示すレイアウト図である。図２３のゲート電極２は
半導体基板１の上に形成されている。半導体基板１の中
には、半導体基板１の上から見てゲート電極２の両側に
ソース領域３とドレイン領域４が配置されている。すな
わち、ソース領域３とドレイン領域４は、半導体基板１
中のゲート電極２の下の領域外の領域に形成されてい
る。図２３におけるＡ‐Ａ線断面を図２４に示す。ゲー
ト電極２の下には半導体基板１の表面にゲート絶縁膜８
が形成されている。ゲート絶縁膜８の下にはＳＯＩ層７
がある。このＳＯＩ層７は、シリコン酸化膜５の上から
ゲート絶縁膜７の下にかけて存在する。ＳＯＩ層７の中
でも、図２３のように上から見てゲート電極２の下、つ
まりゲート絶縁膜８の下にあってソース領域３とドレイ
ン領域に挟まれた領域を、ここではチャネル領域と呼
ぶ。つまり、図２４の断面に現れているのＳＯＩ層７が
チャネル領域である。半導体基板１に形成される他の素
子とこのＭＯＳトランジスタとの間は、フィールド酸化
膜６によって分離されている。なお、ＳＯＩ層を用いて
形成されるＭＯＳトランジスタの間を分離する方法とし
て、フィールドシールドアイソレーションゲート１００
を用いる方法もある（図２９参照）。例えばＮチャネル
ＭＯＳトランジスタのゲート２００とＰチャネルＭＯＳ
トランジスタのゲート２０１との間に設けられたフィー
ルドシールドアイソレーションゲート１００によって、
ＳＯＩ層７を用いて形成されたＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタが分離され
る。図２９のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタにおいても、ゲート絶縁膜８
の下にチャネル領域が形成されている。
【０００４】ＮチャネルＭＯＳトランジスタのチャネル
領域が、図２２に示すような不純物濃度プロファイルを
持つとき、図２５に示すような放射線耐性を有する。図
２５に示すグラフの点線Ｌ１の特性はコバルト６０から
のガンマ線を用いて放射線ドーズ量が１４０Ｋｒａｄ
で、かつドーズレートが１．１５×１０5ｒａｄ／ｈｒ
という条件で測定されたものであり、実線Ｌ２の特性は
放射線源のない室内で測定されたものである。測定時の
ＭＯＳトランジスタのドレイン電圧は２Ｖで、ソース電
圧、基板電圧及びボディ電圧は０Ｖである。ボディ電圧
とはチャネル領域７の電圧であり、基板電圧とは半導体
基板１のうちシリコン酸化膜５の下にある部分の電圧で
ある。図２５から分かるように、ゲート電圧が０Ｖの時
に放射線を当てることによってドレイン電流が４桁程度
増えている。
領域が、図２２に示すような不純物濃度プロファイルを
持つとき、図２５に示すような放射線耐性を有する。図
２５に示すグラフの点線Ｌ１の特性はコバルト６０から
のガンマ線を用いて放射線ドーズ量が１４０Ｋｒａｄ
で、かつドーズレートが１．１５×１０5ｒａｄ／ｈｒ
という条件で測定されたものであり、実線Ｌ２の特性は
放射線源のない室内で測定されたものである。測定時の
ＭＯＳトランジスタのドレイン電圧は２Ｖで、ソース電
圧、基板電圧及びボディ電圧は０Ｖである。ボディ電圧
とはチャネル領域７の電圧であり、基板電圧とは半導体
基板１のうちシリコン酸化膜５の下にある部分の電圧で
ある。図２５から分かるように、ゲート電圧が０Ｖの時
に放射線を当てることによってドレイン電流が４桁程度
増えている。
【０００５】これは、放射線が照射されてＮチャネルＭ
ＯＳトランジスタのしきい値電圧が下がったことに起因
する。放射線が照射されると、シリコン酸化膜５中に電
子ホール対が形成される。モビリティーが比較的高い電
子は電界によって掃き出されてしまう一方、モビリティ
ーが比較的低いホールはシリコン酸化膜５に捕獲され
る。シリコン酸化膜５に捕獲されたホールが、Ｎチャネ
ルＭＯＳトランジスタのしきい値電圧を低下させ、リー
ク電流の増大とそれに伴う消費電力の増大を招く。
ＯＳトランジスタのしきい値電圧が下がったことに起因
する。放射線が照射されると、シリコン酸化膜５中に電
子ホール対が形成される。モビリティーが比較的高い電
子は電界によって掃き出されてしまう一方、モビリティ
ーが比較的低いホールはシリコン酸化膜５に捕獲され
る。シリコン酸化膜５に捕獲されたホールが、Ｎチャネ
ルＭＯＳトランジスタのしきい値電圧を低下させ、リー
ク電流の増大とそれに伴う消費電力の増大を招く。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、高い放射線耐性が要求され
る環境での使用には適さないという問題がある。
上のように構成されており、高い放射線耐性が要求され
る環境での使用には適さないという問題がある。
【０００７】この発明は上記の問題点を解消するために
なされたものであり、放射線耐性を向上させることを目
的とする。
なされたものであり、放射線耐性を向上させることを目
的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
装置は、埋め込み絶縁層および、前記埋め込み絶縁層上
から一方主面にかけて存在する半導体層を有するＳＯＩ
基板と、前記半導体層上に配置されているゲート絶縁膜
と、前記ゲート絶縁膜上に配置されているゲート電極と
を備え、前記半導体層は、前記ゲート電極の下の領域に
配置されているチャネル領域並びに、当該チャネル領域
を挟むように、前記ゲート電極の下の前記領域外に配置
されているソース領域およびドレイン領域を含み、前記
チャネル領域は、当該半導体層と前記埋め込み絶縁層と
の境界かまたはそれよりも深いところに唯一のピークを
持った不純物濃度プロファイルを有することを特徴とす
る。
装置は、埋め込み絶縁層および、前記埋め込み絶縁層上
から一方主面にかけて存在する半導体層を有するＳＯＩ
基板と、前記半導体層上に配置されているゲート絶縁膜
と、前記ゲート絶縁膜上に配置されているゲート電極と
を備え、前記半導体層は、前記ゲート電極の下の領域に
配置されているチャネル領域並びに、当該チャネル領域
を挟むように、前記ゲート電極の下の前記領域外に配置
されているソース領域およびドレイン領域を含み、前記
チャネル領域は、当該半導体層と前記埋め込み絶縁層と
の境界かまたはそれよりも深いところに唯一のピークを
持った不純物濃度プロファイルを有することを特徴とす
る。
【０００９】第２の発明に係る半導体装置は、第１の発
明の半導体装置において、前記半導体層は、１０００Å
以上であることを特徴とする。
明の半導体装置において、前記半導体層は、１０００Å
以上であることを特徴とする。
【００１０】第３の発明に係る半導体装置は、埋め込み
絶縁層および、前記埋め込み絶縁層上から一方主面にか
けて存在する半導体層を有するＳＯＩ基板と、前記半導
体層上に配置されているゲート絶縁膜と、前記ゲート絶
縁膜上に配置されているゲート電極とを備え、前記半導
体層は、前記ゲート電極の下の領域に配置されて１００
０Åよりも厚いチャネル領域並びに、当該チャネル領域
を挟むように、前記ゲート電極の下の前記領域外に配置
されているソース領域およびドレイン領域を含み、前記
チャネル領域は、当該半導体層と前記埋め込み絶縁層と
の境界近傍に唯一のピークを持った不純物濃度プロファ
イルを有することを特徴とする。
絶縁層および、前記埋め込み絶縁層上から一方主面にか
けて存在する半導体層を有するＳＯＩ基板と、前記半導
体層上に配置されているゲート絶縁膜と、前記ゲート絶
縁膜上に配置されているゲート電極とを備え、前記半導
体層は、前記ゲート電極の下の領域に配置されて１００
０Åよりも厚いチャネル領域並びに、当該チャネル領域
を挟むように、前記ゲート電極の下の前記領域外に配置
されているソース領域およびドレイン領域を含み、前記
チャネル領域は、当該半導体層と前記埋め込み絶縁層と
の境界近傍に唯一のピークを持った不純物濃度プロファ
イルを有することを特徴とする。
【００１１】第４の発明に係る半導体装置は、第１から
３の発明の半導体装置のいずれかをＮチャネルＭＯＳト
ランジスタとして構成していることを特徴とする。
３の発明の半導体装置のいずれかをＮチャネルＭＯＳト
ランジスタとして構成していることを特徴とする。
【００１２】第５の発明に係る半導体装置は、第１の発
明の半導体装置をＰチャネルＭＯＳトランジスタとして
構成していることを特徴とする。
明の半導体装置をＰチャネルＭＯＳトランジスタとして
構成していることを特徴とする。
【００１３】
【発明の実施の形態】（発明の背景）図２６は、図２２
に示した不純物濃度プロファイルを持つＮチャネルＭＯ
Ｓトランジスタに比べて放射線耐性が改善されているＮ
チャネルＭＯＳトランジスタのチャネル領域における不
純物濃度プロファイルを示すグラフである。シリコン酸
化膜５中に発生したホールによる空乏層の伸びを抑えて
しきい値電圧の低下を防ぐためには、ＳＯＩ層７とシリ
コン酸化膜５との境界近傍の不純物濃度を増やすことが
考えられる。図２６に示すように、従来の不純物濃度プ
ロファイルを得るための第１のイオン注入による不純物
濃度の増加（符号Ｌ３で示す曲線）に、新たに第２のイ
オン注入を行って得られる境界近傍にピークを持つ不純
物濃度の増加（符号Ｌ４で示す曲線）を加えて、最終的
に符号Ｌ５で示す曲線の不純物濃度プロファイルを得て
いる。第１のイオン注入は、ボロンを用いて加速度電圧
２０ｋｅＶ、ドーズ量４×１０12ｃｍ-2という条件で行
われ、第２のイオン注入は、ボロンを用いて加速度電圧
５０ｋｅＶ、ドーズ量３×１０12ｃｍ-2という条件で行
われる。
に示した不純物濃度プロファイルを持つＮチャネルＭＯ
Ｓトランジスタに比べて放射線耐性が改善されているＮ
チャネルＭＯＳトランジスタのチャネル領域における不
純物濃度プロファイルを示すグラフである。シリコン酸
化膜５中に発生したホールによる空乏層の伸びを抑えて
しきい値電圧の低下を防ぐためには、ＳＯＩ層７とシリ
コン酸化膜５との境界近傍の不純物濃度を増やすことが
考えられる。図２６に示すように、従来の不純物濃度プ
ロファイルを得るための第１のイオン注入による不純物
濃度の増加（符号Ｌ３で示す曲線）に、新たに第２のイ
オン注入を行って得られる境界近傍にピークを持つ不純
物濃度の増加（符号Ｌ４で示す曲線）を加えて、最終的
に符号Ｌ５で示す曲線の不純物濃度プロファイルを得て
いる。第１のイオン注入は、ボロンを用いて加速度電圧
２０ｋｅＶ、ドーズ量４×１０12ｃｍ-2という条件で行
われ、第２のイオン注入は、ボロンを用いて加速度電圧
５０ｋｅＶ、ドーズ量３×１０12ｃｍ-2という条件で行
われる。
【００１４】このようなプロファイルを持つＮチャネル
ＭＯＳトランジスタの放射線耐性は、図２７に示すよう
になる。その測定の条件は図２５の場合と同様である。
このように、ＳＯＩ層７とシリコン酸化膜５との境界近
傍の不純物濃度を増やすことによって、例えばゲート電
圧が０Ｖの時の図２７に示すドレイン電流が図２５に較
べて減少しており、放射線の照射によるしきい値電圧の
低下が抑制されていることが分かる。
ＭＯＳトランジスタの放射線耐性は、図２７に示すよう
になる。その測定の条件は図２５の場合と同様である。
このように、ＳＯＩ層７とシリコン酸化膜５との境界近
傍の不純物濃度を増やすことによって、例えばゲート電
圧が０Ｖの時の図２７に示すドレイン電流が図２５に較
べて減少しており、放射線の照射によるしきい値電圧の
低下が抑制されていることが分かる。
【００１５】図２６のような不純物濃度プロファイルを
持たせれば、放射線耐性がある程度改善されるが、まだ
十分ではない。もし、さらに放射線耐性の改善効果を上
げようとすれば、曲線Ｌ４で示したイオン注入量を増や
すことが有効であるが、第２のイオン注入による不純物
の注入量を増やすとＳＯＩ層７内の不純物濃度、特にＳ
ＯＩ層７の表面近傍の不純物濃度が上昇しすぎてしきい
値電圧の制御が困難になる。
持たせれば、放射線耐性がある程度改善されるが、まだ
十分ではない。もし、さらに放射線耐性の改善効果を上
げようとすれば、曲線Ｌ４で示したイオン注入量を増や
すことが有効であるが、第２のイオン注入による不純物
の注入量を増やすとＳＯＩ層７内の不純物濃度、特にＳ
ＯＩ層７の表面近傍の不純物濃度が上昇しすぎてしきい
値電圧の制御が困難になる。
【００１６】実施の形態１．まず、実施の形態１の半導
体装置のチャネル領域における不純物濃度プロファイル
について説明する。図１は実施の形態１の半導体装置の
チャネル領域における不純物濃度プロファイルを説明す
るためのグラフである。図１の界面の深さは、ＳＯＩ層
とそれに接する埋め込み絶縁層との界面の深さを示して
いる。以下、ＳＯＩ層とそれに接する埋め込み絶縁層と
の界面を参照する場合、単に界面という。また、図１の
縦軸は対数目盛りである。図１に示す不純物濃度プロフ
ァイルを示す曲線Ｌ１００〜Ｌ１０２は、ピークが存在
する位置（深さ）と全体の濃度が異なるだけで、矢印の
ように移動すればほぼ重ねることができる。曲線Ｌ１０
０は、従来の不純物濃度プロファイルの一例である。発
明の背景で説明したように、従来はピークがＳＯＩ層中
にあるため、曲線Ｌ１００のピークポイントＰ１の不純
物濃度よりも界面深さのポイントＰ２の不純物濃度が低
くなる。発明の背景で説明した方法では、２回目のイオ
ン注入によって、ポイントＰ２の不純物濃度が低くなっ
てしまうことを改善しようとしている。しかし、図２５
に示したように、２回目のイオン注入によって形成され
る不純物濃度プロファイルを示す曲線Ｌ４のポイントＰ
４の不純物濃度が１回目のイオン注入によって形成され
る不純物濃度プロファイルを示す曲線Ｌ３のポイントＰ
３の不純物濃度に上乗せされる。従って、第２のイオン
注入によって注入できる不純物の量が制限され、思うよ
うに界面の不純物濃度を上げることができない。
体装置のチャネル領域における不純物濃度プロファイル
について説明する。図１は実施の形態１の半導体装置の
チャネル領域における不純物濃度プロファイルを説明す
るためのグラフである。図１の界面の深さは、ＳＯＩ層
とそれに接する埋め込み絶縁層との界面の深さを示して
いる。以下、ＳＯＩ層とそれに接する埋め込み絶縁層と
の界面を参照する場合、単に界面という。また、図１の
縦軸は対数目盛りである。図１に示す不純物濃度プロフ
ァイルを示す曲線Ｌ１００〜Ｌ１０２は、ピークが存在
する位置（深さ）と全体の濃度が異なるだけで、矢印の
ように移動すればほぼ重ねることができる。曲線Ｌ１０
０は、従来の不純物濃度プロファイルの一例である。発
明の背景で説明したように、従来はピークがＳＯＩ層中
にあるため、曲線Ｌ１００のピークポイントＰ１の不純
物濃度よりも界面深さのポイントＰ２の不純物濃度が低
くなる。発明の背景で説明した方法では、２回目のイオ
ン注入によって、ポイントＰ２の不純物濃度が低くなっ
てしまうことを改善しようとしている。しかし、図２５
に示したように、２回目のイオン注入によって形成され
る不純物濃度プロファイルを示す曲線Ｌ４のポイントＰ
４の不純物濃度が１回目のイオン注入によって形成され
る不純物濃度プロファイルを示す曲線Ｌ３のポイントＰ
３の不純物濃度に上乗せされる。従って、第２のイオン
注入によって注入できる不純物の量が制限され、思うよ
うに界面の不純物濃度を上げることができない。
【００１７】ＳＯＩ層の表面の不純物濃度を同じとする
条件で曲線Ｌ１００と曲線Ｌ１０１とを比較すると、曲
線Ｌ１００でポイントＰ１よりもポイントＰ２の不純物
濃度が下がっている分だけ、不純物濃度プロファイルの
ピークの位置が界面の深さの所にある曲線Ｌ１０１の方
が界面の不純物濃度を高くすることができる。また、イ
オン注入を行ったときの不純物濃度プロファイルを示す
曲線ではピークから遠いほどその傾きが大きくなること
を利用して、イオン注入を１回とするとともに、不純物
濃度プロファイルのピークを界面と同じかそれよりも深
いところに設定する。例えば、曲線Ｌ１０１では、ピー
クが界面の深さにあり、曲線Ｌ１０２では界面よりも深
いところにある。ピークに近いところの曲線Ｌ１０２の
傾きＳ１は、ピークから遠いところの傾きＳ２よりも小
さくなっている。そのため、ＳＯＩ層の表面の不純物濃
度を同じにするという条件の下では、曲線Ｌ１０２の方
が曲線Ｌ１０１よりも界面の深さのところの不純物濃度
を高くすることができる。曲線Ｌ１０１、Ｌ１０２に示
すように、ＳＯＩ層の表面の不純物濃度を低く抑えつつ
ＳＯＩ層と埋め込み絶縁層との界面の不純物濃度を高く
することによって、しきい値電圧を低く抑えつつ放射線
耐性の改善を行うことができる。
条件で曲線Ｌ１００と曲線Ｌ１０１とを比較すると、曲
線Ｌ１００でポイントＰ１よりもポイントＰ２の不純物
濃度が下がっている分だけ、不純物濃度プロファイルの
ピークの位置が界面の深さの所にある曲線Ｌ１０１の方
が界面の不純物濃度を高くすることができる。また、イ
オン注入を行ったときの不純物濃度プロファイルを示す
曲線ではピークから遠いほどその傾きが大きくなること
を利用して、イオン注入を１回とするとともに、不純物
濃度プロファイルのピークを界面と同じかそれよりも深
いところに設定する。例えば、曲線Ｌ１０１では、ピー
クが界面の深さにあり、曲線Ｌ１０２では界面よりも深
いところにある。ピークに近いところの曲線Ｌ１０２の
傾きＳ１は、ピークから遠いところの傾きＳ２よりも小
さくなっている。そのため、ＳＯＩ層の表面の不純物濃
度を同じにするという条件の下では、曲線Ｌ１０２の方
が曲線Ｌ１０１よりも界面の深さのところの不純物濃度
を高くすることができる。曲線Ｌ１０１、Ｌ１０２に示
すように、ＳＯＩ層の表面の不純物濃度を低く抑えつつ
ＳＯＩ層と埋め込み絶縁層との界面の不純物濃度を高く
することによって、しきい値電圧を低く抑えつつ放射線
耐性の改善を行うことができる。
【００１８】次に、図１の曲線Ｌ１０１のよう不純物濃
度プロファイルを持つＮチャネルＭＯＳトランジスタに
ついて説明する。図２はこのようなＮチャネルＭＯＳト
ランジスタのチャネル領域における不純物濃度プロファ
イルを示すグラフである。このプロファイルは、ボロン
を用いて加速度電圧３５ｋｅＶ、ドーズ量１０13ｃｍ-2
の１回のイオン注入で形成される。
度プロファイルを持つＮチャネルＭＯＳトランジスタに
ついて説明する。図２はこのようなＮチャネルＭＯＳト
ランジスタのチャネル領域における不純物濃度プロファ
イルを示すグラフである。このプロファイルは、ボロン
を用いて加速度電圧３５ｋｅＶ、ドーズ量１０13ｃｍ-2
の１回のイオン注入で形成される。
【００１９】例えば、実施の形態１のＮチャネルＭＯＳ
トランジスタは、図２４の半導体基板１中に形成されて
いるシリコン酸化膜５（特許請求の範囲に記載の埋め込
み絶縁層に相当。）と、シリコン酸化膜５上から半導体
基板１の一方主面にかけて半導体基板１に存在するＳＯ
Ｉ層７（特許請求の範囲に記載の半導体層に相当。）
と、ＳＯＩ層７上に配置されているゲート酸化膜８（特
許請求の範囲に記載のゲート絶縁膜に相当。）と、ゲー
ト酸化膜８上に配置されているゲート電極２とを備えて
いる。実施の形態１のＳＯＩ層７は、図２４に示すゲー
ト酸化膜８の下にあるチャネル領域と、チャネル領域を
挟むように配置されているソース領域３およびドレイン
領域４（図２３参照）とを含んでいる。チャネル領域
は、１０００Å以上の厚みを有し、ＳＯＩ層７とシリコ
ン酸化膜５との界面に唯一のピークを持つことで、この
界面におけ不純物濃度が約４×１０17ｃｍ-3以上となる
不純物濃度プロファイルを有することができる。そのた
め、チャネル領域の不純物濃度が図２のようなプロファ
イルを持つ場合にＮチャネルＭＯＳトランジスタは、図
３に示すような放射線耐性を持つ。図３からも分かるよ
うに、ゲート電圧が０Ｖの時のドレイン電流が１０-10
Ａ以内になるように放射線耐性が改善されている。ま
た、チャネル領域にこのようなプロファイルを持たせる
ことによってしきい値電圧シフト量も０．０５Ｖ以内に
収まる。以上のように、図１を用いて説明した曲線Ｌ１
０１の不純物濃度プロファイルを持つ半導体装置におい
て効果があるのであるから、当然曲線Ｌ１０２の不純物
濃度プロファイルを持つ半導体装置ではそれ以上の効果
が得られる。
トランジスタは、図２４の半導体基板１中に形成されて
いるシリコン酸化膜５（特許請求の範囲に記載の埋め込
み絶縁層に相当。）と、シリコン酸化膜５上から半導体
基板１の一方主面にかけて半導体基板１に存在するＳＯ
Ｉ層７（特許請求の範囲に記載の半導体層に相当。）
と、ＳＯＩ層７上に配置されているゲート酸化膜８（特
許請求の範囲に記載のゲート絶縁膜に相当。）と、ゲー
ト酸化膜８上に配置されているゲート電極２とを備えて
いる。実施の形態１のＳＯＩ層７は、図２４に示すゲー
ト酸化膜８の下にあるチャネル領域と、チャネル領域を
挟むように配置されているソース領域３およびドレイン
領域４（図２３参照）とを含んでいる。チャネル領域
は、１０００Å以上の厚みを有し、ＳＯＩ層７とシリコ
ン酸化膜５との界面に唯一のピークを持つことで、この
界面におけ不純物濃度が約４×１０17ｃｍ-3以上となる
不純物濃度プロファイルを有することができる。そのた
め、チャネル領域の不純物濃度が図２のようなプロファ
イルを持つ場合にＮチャネルＭＯＳトランジスタは、図
３に示すような放射線耐性を持つ。図３からも分かるよ
うに、ゲート電圧が０Ｖの時のドレイン電流が１０-10
Ａ以内になるように放射線耐性が改善されている。ま
た、チャネル領域にこのようなプロファイルを持たせる
ことによってしきい値電圧シフト量も０．０５Ｖ以内に
収まる。以上のように、図１を用いて説明した曲線Ｌ１
０１の不純物濃度プロファイルを持つ半導体装置におい
て効果があるのであるから、当然曲線Ｌ１０２の不純物
濃度プロファイルを持つ半導体装置ではそれ以上の効果
が得られる。
【００２０】このようなプロファイルを持つＮチャネル
ＭＯＳトランジスタおよびＰチャネルＭＯＳトランジス
タの製造方法について説明する。まず、図４に示すよう
なウェーハ１０を準備する。ウェーハ１０は、シリコン
で構成されていて表面に３００Åのシリコン酸化膜１３
を有し、そのシリコン酸化膜１３の下に１０００ÅのＳ
ＯＩ層１２を有し、さらにＳＯＩ層１２の下に４０００
Åのシリコン酸化膜１１を有する。このシリコン酸化膜
１１はウェーハ１０の内部に形成されており、シリコン
酸化膜１１の下にはさらにシリコン層１４が存在する。
次に、リソグラフィを行ってＮチャネルＭＯＳトランジ
スタが形成される領域１５にフォトレジストが形成され
ず、ＰチャネルＭＯＳトランジスタが形成される領域１
６にフォトレジスト１７が形成される。ＰチャネルＭＯ
Ｓトランジスタのチャネルドーピングのために、この状
態のウェーハ１０に対しホウ素イオンの注入が行われ
る。ホウ素イオンは符号１８により示された矢印の方向
に沿って打ち込まれる。このイオン注入は、加速度電圧
３５ｋｅＶ、ドーズ量１０13ｃｍ-2という条件で行われ
る。このイオン注入の後、フォトレジスト１７が除去さ
れる。次に、ＮチャネルＭＯＳトランジスタのチャネル
ドーピングのために、リソグラフィを行ってＮチャネル
ＭＯＳトランジスタが形成される領域１５にフォトレジ
スト１９が形成されるが、ＰチャネルＭＯＳトランジス
タが形成される領域１６にはフォトレジストは形成され
ない。この状態のウェーハ１０に対し、リンイオンの注
入が符号２０により示された矢印の方向に沿って行われ
る。このイオン注入は、加速度電圧６０ｋｅＶ、ドーズ
量２．６×１０12ｃｍ-2という条件で行われる。このイ
オン注入の後、フォトレジスト１９が除去される。
ＭＯＳトランジスタおよびＰチャネルＭＯＳトランジス
タの製造方法について説明する。まず、図４に示すよう
なウェーハ１０を準備する。ウェーハ１０は、シリコン
で構成されていて表面に３００Åのシリコン酸化膜１３
を有し、そのシリコン酸化膜１３の下に１０００ÅのＳ
ＯＩ層１２を有し、さらにＳＯＩ層１２の下に４０００
Åのシリコン酸化膜１１を有する。このシリコン酸化膜
１１はウェーハ１０の内部に形成されており、シリコン
酸化膜１１の下にはさらにシリコン層１４が存在する。
次に、リソグラフィを行ってＮチャネルＭＯＳトランジ
スタが形成される領域１５にフォトレジストが形成され
ず、ＰチャネルＭＯＳトランジスタが形成される領域１
６にフォトレジスト１７が形成される。ＰチャネルＭＯ
Ｓトランジスタのチャネルドーピングのために、この状
態のウェーハ１０に対しホウ素イオンの注入が行われ
る。ホウ素イオンは符号１８により示された矢印の方向
に沿って打ち込まれる。このイオン注入は、加速度電圧
３５ｋｅＶ、ドーズ量１０13ｃｍ-2という条件で行われ
る。このイオン注入の後、フォトレジスト１７が除去さ
れる。次に、ＮチャネルＭＯＳトランジスタのチャネル
ドーピングのために、リソグラフィを行ってＮチャネル
ＭＯＳトランジスタが形成される領域１５にフォトレジ
スト１９が形成されるが、ＰチャネルＭＯＳトランジス
タが形成される領域１６にはフォトレジストは形成され
ない。この状態のウェーハ１０に対し、リンイオンの注
入が符号２０により示された矢印の方向に沿って行われ
る。このイオン注入は、加速度電圧６０ｋｅＶ、ドーズ
量２．６×１０12ｃｍ-2という条件で行われる。このイ
オン注入の後、フォトレジスト１９が除去される。
【００２１】次に、シリコン酸化膜１３の除去後にＴＥ
ＯＳ（tetraethyl orthosilicate）を用いて形成される
酸化膜２１がたとえば２００Å堆積される。ＴＥＯＳに
よる酸化膜２１の上にドープトポリシリコン２２がたと
えば８００Å堆積され、ドープトポリシリコン２２の上
にＴＥＯＳによる酸化膜２３がたとえば２０００Å堆積
される。ＴＥＯＳによる酸化膜２３の上にリソグラフィ
により形成されたフォトレジスト２４でマスクして、Ｔ
ＥＯＳによる酸化膜２３のエッチングが行われる。その
後、フォトレジスト２４を除去して、ポリシリコンの異
方性エッチングを行う。また、ＴＥＯＳによる酸化膜を
たとえば２０００Å堆積した後、そのＴＥＯＳによる酸
化膜をエッチングしてサイドウォール２６を形成する
（図８参照）。このように形成された図８のフィールド
シールドアイソレーションゲート２７は、素子を分離す
るためのゲートである。
ＯＳ（tetraethyl orthosilicate）を用いて形成される
酸化膜２１がたとえば２００Å堆積される。ＴＥＯＳに
よる酸化膜２１の上にドープトポリシリコン２２がたと
えば８００Å堆積され、ドープトポリシリコン２２の上
にＴＥＯＳによる酸化膜２３がたとえば２０００Å堆積
される。ＴＥＯＳによる酸化膜２３の上にリソグラフィ
により形成されたフォトレジスト２４でマスクして、Ｔ
ＥＯＳによる酸化膜２３のエッチングが行われる。その
後、フォトレジスト２４を除去して、ポリシリコンの異
方性エッチングを行う。また、ＴＥＯＳによる酸化膜を
たとえば２０００Å堆積した後、そのＴＥＯＳによる酸
化膜をエッチングしてサイドウォール２６を形成する
（図８参照）。このように形成された図８のフィールド
シールドアイソレーションゲート２７は、素子を分離す
るためのゲートである。
【００２２】図８の状態から、ＳＯＩ層１２の表面に７
０Åのゲート酸化膜３０を形成し、そのゲート酸化膜３
０の上にポリシリコン３１をたとえば数千Å堆積する。
リソグラフィによりＰチャネルＭＯＳトランジスタが形
成される領域１６にフォトレジスト３２が配置される。
このフォトレジスト３２をマスクにしてポリシリコン３
１に砒素イオンが符号３３で示した矢印の方向に沿って
注入される（図９参照）。砒素イオンは、加速度電圧数
十ｋｅＶ、ドーズ量１×１０15〜１×１０16ｃｍ-2とい
う条件で打ち込まれる。それによりＮチャネルＭＯＳト
ランジスタが形成される領域１５のポリシリコン３１ａ
がｎ型になる。イオン注入の後、フォトレジスト３２が
除去される。
０Åのゲート酸化膜３０を形成し、そのゲート酸化膜３
０の上にポリシリコン３１をたとえば数千Å堆積する。
リソグラフィによりＰチャネルＭＯＳトランジスタが形
成される領域１６にフォトレジスト３２が配置される。
このフォトレジスト３２をマスクにしてポリシリコン３
１に砒素イオンが符号３３で示した矢印の方向に沿って
注入される（図９参照）。砒素イオンは、加速度電圧数
十ｋｅＶ、ドーズ量１×１０15〜１×１０16ｃｍ-2とい
う条件で打ち込まれる。それによりＮチャネルＭＯＳト
ランジスタが形成される領域１５のポリシリコン３１ａ
がｎ型になる。イオン注入の後、フォトレジスト３２が
除去される。
【００２３】リソグラフィによりＮチャネルＭＯＳトラ
ンジスタが形成される領域１５にフォトレジスト３４が
配置される。このフォトレジスト３４をマスクにしてボ
ロンイオンが符号３５で示した矢印の方向に沿って注入
される（図１０参照）。ボロンイオンは、加速度電圧数
十ｋｅＶ、ドーズ量１×１０15〜１×１０16ｃｍ-2とい
う条件で打ち込まれる。それによりＰチャネルＭＯＳト
ランジスタが形成される領域１６のポリシリコン３１ｂ
がｐ型になる。イオン注入の後、フォトレジスト３４が
除去される。その後、ＭＯＳトランジスタのゲート電極
形成に用いるためフォトレジストが配置される。このフ
ォトレジストをマスクにしてポリシリコンの異方性エッ
チングが行われ、図１１の状態が出現する。
ンジスタが形成される領域１５にフォトレジスト３４が
配置される。このフォトレジスト３４をマスクにしてボ
ロンイオンが符号３５で示した矢印の方向に沿って注入
される（図１０参照）。ボロンイオンは、加速度電圧数
十ｋｅＶ、ドーズ量１×１０15〜１×１０16ｃｍ-2とい
う条件で打ち込まれる。それによりＰチャネルＭＯＳト
ランジスタが形成される領域１６のポリシリコン３１ｂ
がｐ型になる。イオン注入の後、フォトレジスト３４が
除去される。その後、ＭＯＳトランジスタのゲート電極
形成に用いるためフォトレジストが配置される。このフ
ォトレジストをマスクにしてポリシリコンの異方性エッ
チングが行われ、図１１の状態が出現する。
【００２４】次に、リソグラフィによりＰチャネルＭＯ
Ｓトランジスタが形成される領域１６にフォトレジスト
４０が配置される。このフォトレジスト４０をマスクに
して砒素イオンが符号４１で示した矢印の方向に沿った
６０度斜めイオン注入により注入される（図１２参
照）。砒素イオンは、加速度電圧数十ｋｅＶ、ドーズ量
１×１０13〜５×１０14ｃｍ-2という条件で打ち込まれ
る。このイオン注入によって、ＳＯＩ層１２の一部領域
１２ａがｎ型になる。イオン注入後、フォトレジスト４
０が除去される。
Ｓトランジスタが形成される領域１６にフォトレジスト
４０が配置される。このフォトレジスト４０をマスクに
して砒素イオンが符号４１で示した矢印の方向に沿った
６０度斜めイオン注入により注入される（図１２参
照）。砒素イオンは、加速度電圧数十ｋｅＶ、ドーズ量
１×１０13〜５×１０14ｃｍ-2という条件で打ち込まれ
る。このイオン注入によって、ＳＯＩ層１２の一部領域
１２ａがｎ型になる。イオン注入後、フォトレジスト４
０が除去される。
【００２５】次に、リソグラフィによりＮチャネルＭＯ
Ｓトランジスタが形成される領域１５にフォトレジスト
４５が配置される。このフォトレジスト４５をマスクに
してフッ化ホウ素（ＢＦ2）が符号４６で示した矢印の
方向に沿って注入される（図１３参照）。フッ化ホウ素
は、加速度電圧数十ｋｅＶ、ドーズ量１×１０13〜５×
１０14ｃｍ-2という条件で打ち込まれる。このイオン注
入によって、ＳＯＩ層１２の一部領域１２ｂがｐ型にな
る。イオン注入後、フォトレジスト４５が除去される。
Ｓトランジスタが形成される領域１５にフォトレジスト
４５が配置される。このフォトレジスト４５をマスクに
してフッ化ホウ素（ＢＦ2）が符号４６で示した矢印の
方向に沿って注入される（図１３参照）。フッ化ホウ素
は、加速度電圧数十ｋｅＶ、ドーズ量１×１０13〜５×
１０14ｃｍ-2という条件で打ち込まれる。このイオン注
入によって、ＳＯＩ層１２の一部領域１２ｂがｐ型にな
る。イオン注入後、フォトレジスト４５が除去される。
【００２６】次に、ＴＥＯＳによる酸化膜が数１００Å
堆積される。エッチングによってサイドウォール４９が
形成される。その後、リソグラフィによってＰチャネル
ＭＯＳトランジスタが形成される領域１６にフォトレジ
スト４７が配置される。このフォトレジスト４７をマス
クにして砒素イオンが符号４８で示した矢印の方向に沿
って注入される（図１４参照）。砒素イオンは、加速度
電圧数十ｋｅＶ、ドーズ量１×１０15〜５×１０15ｃｍ
-2という条件で打ち込まれる。この砒素のイオン注入に
よって、ＳＯＩ層１２の一部領域１２ａのうち、サイド
ウォール４９の下の領域を除く領域１２ａａの不純物濃
度が高くなる。イオン注入の後、フォトレジスト４７が
除去される。
堆積される。エッチングによってサイドウォール４９が
形成される。その後、リソグラフィによってＰチャネル
ＭＯＳトランジスタが形成される領域１６にフォトレジ
スト４７が配置される。このフォトレジスト４７をマス
クにして砒素イオンが符号４８で示した矢印の方向に沿
って注入される（図１４参照）。砒素イオンは、加速度
電圧数十ｋｅＶ、ドーズ量１×１０15〜５×１０15ｃｍ
-2という条件で打ち込まれる。この砒素のイオン注入に
よって、ＳＯＩ層１２の一部領域１２ａのうち、サイド
ウォール４９の下の領域を除く領域１２ａａの不純物濃
度が高くなる。イオン注入の後、フォトレジスト４７が
除去される。
【００２７】次に、リソグラフィによってＮチャネルＭ
ＯＳトランジスタが形成される領域１５にフォトレジス
ト５０が配置される。このフォトレジスト５０をマスク
にしてフッ化ホウ素が符号５１で示した矢印の方向に沿
って注入される（図１５参照）。砒素イオンは、加速度
電圧数十ｋｅＶ、ドーズ量１×１０15〜５×１０15ｃｍ
-2という条件で打ち込まれる。このホウ素イオンの注入
によって、ＳＯＩ層１２の一部領域１２ｂのうち、サイ
ドウォール４９の下の領域を除く領域１２ｂｂの不純物
濃度が高くなる。イオン注入の後、フォトレジスト５０
が除去される。
ＯＳトランジスタが形成される領域１５にフォトレジス
ト５０が配置される。このフォトレジスト５０をマスク
にしてフッ化ホウ素が符号５１で示した矢印の方向に沿
って注入される（図１５参照）。砒素イオンは、加速度
電圧数十ｋｅＶ、ドーズ量１×１０15〜５×１０15ｃｍ
-2という条件で打ち込まれる。このホウ素イオンの注入
によって、ＳＯＩ層１２の一部領域１２ｂのうち、サイ
ドウォール４９の下の領域を除く領域１２ｂｂの不純物
濃度が高くなる。イオン注入の後、フォトレジスト５０
が除去される。
【００２８】スパッタにより約１００Åの厚さにコバル
トが堆積される。窒素雰囲気中におけるランプアニール
により、ゲート電極を構成しているポリシリコン３１の
上およびＳＯＩ層１２の上にコバルトシリサイド５５が
形成される（図１６参照）。ゲート酸化膜３０とポリシ
リコン３１とサイドウォール４９とシリサイド５５によ
りゲート電極５６が構成されている。
トが堆積される。窒素雰囲気中におけるランプアニール
により、ゲート電極を構成しているポリシリコン３１の
上およびＳＯＩ層１２の上にコバルトシリサイド５５が
形成される（図１６参照）。ゲート酸化膜３０とポリシ
リコン３１とサイドウォール４９とシリサイド５５によ
りゲート電極５６が構成されている。
【００２９】シリケートガラス６０は、まずウェーハ１
０の上に１μｍ堆積された後、化学的機械的研磨によっ
て約５０００Åになるまで研磨されて平坦化される。そ
のシリケートガラス６０の上に、リンを含んだシリケー
トガラス６１を約５０００Å堆積する。リソグラフィに
よってタングステンプラグを形成すべき箇所を除くシリ
ケートガラス６１の全面にフォトレジストを形成する。
そのフォトレジストをマスクとするドライエッチングに
より、シリケートガラス６０，６１にホール６２を形成
する。ホール６２形成後、フォトレジストを除去するこ
とによって図１７に示す状態となる。
０の上に１μｍ堆積された後、化学的機械的研磨によっ
て約５０００Åになるまで研磨されて平坦化される。そ
のシリケートガラス６０の上に、リンを含んだシリケー
トガラス６１を約５０００Å堆積する。リソグラフィに
よってタングステンプラグを形成すべき箇所を除くシリ
ケートガラス６１の全面にフォトレジストを形成する。
そのフォトレジストをマスクとするドライエッチングに
より、シリケートガラス６０，６１にホール６２を形成
する。ホール６２形成後、フォトレジストを除去するこ
とによって図１７に示す状態となる。
【００３０】図１７の状態からＣＶＤ法によりタングス
テンを５０００Å堆積する。このタングステンをエッチ
バックしてタングステンプラグ６３を形成する。チタン
６４の上にアルミニウム銅を５０００Å〜１．０μｍ堆
積する。リソグラフィによってフォトレジストをパター
ニングして、そのフォトレジストをマスクにしてアルミ
ニウム銅６５をドライエッチングする。アルミニウム銅
６５のパターニングが終了した後にフォトレジストを除
去すると、図１８に示す状態になる。
テンを５０００Å堆積する。このタングステンをエッチ
バックしてタングステンプラグ６３を形成する。チタン
６４の上にアルミニウム銅を５０００Å〜１．０μｍ堆
積する。リソグラフィによってフォトレジストをパター
ニングして、そのフォトレジストをマスクにしてアルミ
ニウム銅６５をドライエッチングする。アルミニウム銅
６５のパターニングが終了した後にフォトレジストを除
去すると、図１８に示す状態になる。
【００３１】図５および図６に示したチャネル領域の製
造工程において、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタのチャネル領域の不純物濃度
プロファイルをそれぞれ１回のイオン注入で形成するこ
とにより、製造工程が簡略化される。
造工程において、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタのチャネル領域の不純物濃度
プロファイルをそれぞれ１回のイオン注入で形成するこ
とにより、製造工程が簡略化される。
【００３２】なお、実施の形態１では、ＮチャネルＭＯ
Ｓトランジスタについて説明したが、ＰチャネルＭＯＳ
トランジスタについても、パンチスルーを抑えるため
に、ＳＯＩ層の界面と埋め込み絶縁層の界面の不純物濃
度を高くすることが要求される。この場合にも、しきい
値電圧の観点からＳＯＩ層の表面の不純物濃度は低く抑
えておくことが必要となり、実施の形態１で説明したよ
うな不純物濃度プロファイルを持たせることによって、
しきい値電圧を低く抑えつつパンチスルーを抑制するこ
とができる。図１９はＰチャネルＭＯＳトランジスタの
チャネル領域の不純物濃度の一例を示すグラフである。
このＰチャネルＭＯＳトランジスタは１６００Åの厚さ
のＳＯＩ層を持っている。ＳＯＩ層と埋め込み絶縁層と
の間にピークを有する図１９のような不純物濃度プロフ
ァイルを持つＰチャネルＭＯＳトランジスタのリーク電
流は、図２０に示すようになる。図２０のグラフは、ソ
ースに０Ｖ、ドレインに−２Ｖを印加した状態で測定さ
れたものである。図２０において、ゲート電圧が０Ｖの
時のドレイン電流を観ると１０-10Ａよりも小さな値に
なっている。このことから、図１９の不純物濃度プロフ
ァイルを持つＰチャネルＭＯＳトランジスタでは、パン
チスルーが起きていないことがわかる。
Ｓトランジスタについて説明したが、ＰチャネルＭＯＳ
トランジスタについても、パンチスルーを抑えるため
に、ＳＯＩ層の界面と埋め込み絶縁層の界面の不純物濃
度を高くすることが要求される。この場合にも、しきい
値電圧の観点からＳＯＩ層の表面の不純物濃度は低く抑
えておくことが必要となり、実施の形態１で説明したよ
うな不純物濃度プロファイルを持たせることによって、
しきい値電圧を低く抑えつつパンチスルーを抑制するこ
とができる。図１９はＰチャネルＭＯＳトランジスタの
チャネル領域の不純物濃度の一例を示すグラフである。
このＰチャネルＭＯＳトランジスタは１６００Åの厚さ
のＳＯＩ層を持っている。ＳＯＩ層と埋め込み絶縁層と
の間にピークを有する図１９のような不純物濃度プロフ
ァイルを持つＰチャネルＭＯＳトランジスタのリーク電
流は、図２０に示すようになる。図２０のグラフは、ソ
ースに０Ｖ、ドレインに−２Ｖを印加した状態で測定さ
れたものである。図２０において、ゲート電圧が０Ｖの
時のドレイン電流を観ると１０-10Ａよりも小さな値に
なっている。このことから、図１９の不純物濃度プロフ
ァイルを持つＰチャネルＭＯＳトランジスタでは、パン
チスルーが起きていないことがわかる。
【００３３】実施の形態２．実施の形態１の半導体装置
では、不純物濃度プロファイルのピークをＳＯＩ層と埋
め込み絶縁層の界面（以下、単に界面という。）か、ま
たはそれよりも深いところに形成する場合について説明
した。それに対し、実施の形態２の半導体装置では界面
よりも若干浅いところに不純物濃度のピーク形成する場
合について説明する。例えば、ＳＯＩ層を図２の半導体
装置よりも厚くして界面に不純物濃度のピークが設定さ
れ、界面の不純物濃度が図２のプロファイルと同じ値に
なるようなプロファイル（以下、第１プロファイルとい
う。）は、図２のプロファイルに較べてＳＯＩ層の表面
の不純物濃度が下がる。従って、図２のプロファイルと
同じしきい値電圧の半導体装置を得るためには、第１プ
ロファイルよりも全体の不純物濃度を高くすることがで
きる。そこで、この第１プロファイルの不純物濃度を全
体的に高く、すなわち第１プロファイルを示す特性曲線
を不純物濃度が高くなる方向にシフトした第２プロファ
イについて考える。すると、第２プロファイルでは、図
２のプロファイルに較べて界面の不純物濃度が高くな
る。このことから、第１プロファイルよりもＳＯＩ層の
表面の不純物濃度が高く、第２プロファイルよりも界面
の不純物濃度が低い第３のプロファイルの存在が予想さ
れる。このような第３プロファイルは、ピークの位置を
界面よりも若干浅いところに設定することができる。
では、不純物濃度プロファイルのピークをＳＯＩ層と埋
め込み絶縁層の界面（以下、単に界面という。）か、ま
たはそれよりも深いところに形成する場合について説明
した。それに対し、実施の形態２の半導体装置では界面
よりも若干浅いところに不純物濃度のピーク形成する場
合について説明する。例えば、ＳＯＩ層を図２の半導体
装置よりも厚くして界面に不純物濃度のピークが設定さ
れ、界面の不純物濃度が図２のプロファイルと同じ値に
なるようなプロファイル（以下、第１プロファイルとい
う。）は、図２のプロファイルに較べてＳＯＩ層の表面
の不純物濃度が下がる。従って、図２のプロファイルと
同じしきい値電圧の半導体装置を得るためには、第１プ
ロファイルよりも全体の不純物濃度を高くすることがで
きる。そこで、この第１プロファイルの不純物濃度を全
体的に高く、すなわち第１プロファイルを示す特性曲線
を不純物濃度が高くなる方向にシフトした第２プロファ
イについて考える。すると、第２プロファイルでは、図
２のプロファイルに較べて界面の不純物濃度が高くな
る。このことから、第１プロファイルよりもＳＯＩ層の
表面の不純物濃度が高く、第２プロファイルよりも界面
の不純物濃度が低い第３のプロファイルの存在が予想さ
れる。このような第３プロファイルは、ピークの位置を
界面よりも若干浅いところに設定することができる。
【００３４】このような第３プロファイルを持つ実施の
形態２による半導体装置の一例として、ＮチャネルＭＯ
Ｓトランジスタについて図２１を用いて説明する。図２
１は実施の形態２によるＮチャネルＭＯＳトランジスタ
のチャネル領域における不純物濃度プロファイルを示す
グラフである。このプロファイルは、ボロンを用いて加
速度電圧４５ｋｅＶ、ドーズ量１０13ｃｍ-2の１回のイ
オン注入で形成される。そのため、不純物濃度プロファ
イルのピークの位置は、１３００Åの深さにある。この
実施の形態２のＮチャネルＭＯＳトランジスタの構造
は、ＳＯＩ層の厚みとチャネル領域の不純物濃度プロフ
ァイルとを除いて実施の形態１のＮチャネルＭＯＳトラ
ンジスタと同じになるように構成される。
形態２による半導体装置の一例として、ＮチャネルＭＯ
Ｓトランジスタについて図２１を用いて説明する。図２
１は実施の形態２によるＮチャネルＭＯＳトランジスタ
のチャネル領域における不純物濃度プロファイルを示す
グラフである。このプロファイルは、ボロンを用いて加
速度電圧４５ｋｅＶ、ドーズ量１０13ｃｍ-2の１回のイ
オン注入で形成される。そのため、不純物濃度プロファ
イルのピークの位置は、１３００Åの深さにある。この
実施の形態２のＮチャネルＭＯＳトランジスタの構造
は、ＳＯＩ層の厚みとチャネル領域の不純物濃度プロフ
ァイルとを除いて実施の形態１のＮチャネルＭＯＳトラ
ンジスタと同じになるように構成される。
【００３５】チャネル領域の不純物濃度が図２１のよう
なプロファイルを持つ実施の形態２のＮチャネルＭＯＳ
トランジスタも、実施の形態１のＮチャネルＭＯＳトラ
ンジスタと同様に、図３に示すような放射線耐性を持
つ。実施の形態２によるＮチャネルＭＯＳトランジスタ
のチャネル領域、即ちＳＯＩ層の深さは１６００Åであ
るが、このようにチャネル領域の厚さを厚くすると不純
物濃度プロファイルのピークの位置を深くすることがで
きる。不純物濃度プロファイルのピーク一を例えば１３
００Åまで深くしてＳＯＩ層の表面近傍の不純物濃度を
抑えることによってしきい値電圧が０．３Ｖに下げられ
る。それに対し、例えば、実施の形態１のＮチャネルＭ
ＯＳトランジスタのしきい値電圧は０．６Ｖになる。以
上のように、実施の形態２のＮチャネルＭＯＳトランジ
スタにおいては、０．３Ｖという低いしきい値電圧と、
図３に示すような高い放射線耐性とを同時に達成するこ
とができる。なお、ＳＯＩ層の厚みを１６００Åよりも
さらに厚くして、不純物濃度プロファイルのピークを１
３００Åよりもさらに深いところに設定することによっ
てしきい値電圧の設定と放射線耐性をさらに容易に向上
させられる。
なプロファイルを持つ実施の形態２のＮチャネルＭＯＳ
トランジスタも、実施の形態１のＮチャネルＭＯＳトラ
ンジスタと同様に、図３に示すような放射線耐性を持
つ。実施の形態２によるＮチャネルＭＯＳトランジスタ
のチャネル領域、即ちＳＯＩ層の深さは１６００Åであ
るが、このようにチャネル領域の厚さを厚くすると不純
物濃度プロファイルのピークの位置を深くすることがで
きる。不純物濃度プロファイルのピーク一を例えば１３
００Åまで深くしてＳＯＩ層の表面近傍の不純物濃度を
抑えることによってしきい値電圧が０．３Ｖに下げられ
る。それに対し、例えば、実施の形態１のＮチャネルＭ
ＯＳトランジスタのしきい値電圧は０．６Ｖになる。以
上のように、実施の形態２のＮチャネルＭＯＳトランジ
スタにおいては、０．３Ｖという低いしきい値電圧と、
図３に示すような高い放射線耐性とを同時に達成するこ
とができる。なお、ＳＯＩ層の厚みを１６００Åよりも
さらに厚くして、不純物濃度プロファイルのピークを１
３００Åよりもさらに深いところに設定することによっ
てしきい値電圧の設定と放射線耐性をさらに容易に向上
させられる。
【００３６】なお、上記実施の形態２では、Ｎチャネル
ＭＯＳトランジスタについて説明したが、同様のことが
ＰチャネルＭＯＳトランジスタについても適用でき、Ｐ
チャネルＭＯＳトランジスタでも不純物濃度プロファイ
ルのピークを界面よりも浅いところに設定できる場合が
ある。
ＭＯＳトランジスタについて説明したが、同様のことが
ＰチャネルＭＯＳトランジスタについても適用でき、Ｐ
チャネルＭＯＳトランジスタでも不純物濃度プロファイ
ルのピークを界面よりも浅いところに設定できる場合が
ある。
【００３７】また、実施の形態２の不純物濃度プロファ
イルを有するチャネル領域を備えるＮチャネルＭＯＳト
ランジスタも、ＰチャネルＭＯＳトランジスタと同じ基
板に作り込むことができる。例えば、実施の形態１の図
４〜図１８で説明した製造工程において、一部の層の厚
みとイオン注入の条件を変えるだけで、実施の形態１と
同様に半導体装置を製造することができる。また、実施
の形態１および実施の形態２において、アニールによっ
て不純物濃度プロファイルを安定させることができるの
は、従来と同様である。
イルを有するチャネル領域を備えるＮチャネルＭＯＳト
ランジスタも、ＰチャネルＭＯＳトランジスタと同じ基
板に作り込むことができる。例えば、実施の形態１の図
４〜図１８で説明した製造工程において、一部の層の厚
みとイオン注入の条件を変えるだけで、実施の形態１と
同様に半導体装置を製造することができる。また、実施
の形態１および実施の形態２において、アニールによっ
て不純物濃度プロファイルを安定させることができるの
は、従来と同様である。
【００３８】
【発明の効果】以上説明したように、請求項１または請
求項３記載の半導体装置によれば、しきい値電圧の上昇
を抑えつつ高い放射線耐性または高いパンチスルーを抑
制する働きを得ることができるという効果がある。
求項３記載の半導体装置によれば、しきい値電圧の上昇
を抑えつつ高い放射線耐性または高いパンチスルーを抑
制する働きを得ることができるという効果がある。
【００３９】請求項２記載の半導体装置によれば、請求
項１に記載の半導体装置を容易に実現できるという効果
がある。
項１に記載の半導体装置を容易に実現できるという効果
がある。
【００４０】請求項４記載の半導体装置によれば、放射
線によるＮチャネルＭＯＳトランジスタのエラーを少な
くすることができるという効果がある。
線によるＮチャネルＭＯＳトランジスタのエラーを少な
くすることができるという効果がある。
【００４１】請求項５記載の半導体装置によれば、パン
チスルーによるＰチャネルＭＯＳトランジスタの誤動作
を少なくすることができるという効果がある。
チスルーによるＰチャネルＭＯＳトランジスタの誤動作
を少なくすることができるという効果がある。
【図１】 実施の形態１の半導体装置のチャネル領域に
おける不純物濃度プロファイルを説明するための図であ
る。
おける不純物濃度プロファイルを説明するための図であ
る。
【図２】 実施の形態１の半導体装置のチャネル領域に
おける不純物濃度プロファイルを示すグラフである。
おける不純物濃度プロファイルを示すグラフである。
【図３】 図１の半導体装置の放射線耐性を示すグラフ
である。
である。
【図４】 実施の形態１の半導体装置についての製造工
程の一例を説明するための断面図である。
程の一例を説明するための断面図である。
【図５】 実施の形態１の半導体装置についての製造工
程の一例を説明するための断面図である。
程の一例を説明するための断面図である。
【図６】 実施の形態１の半導体装置についての製造工
程の一例を説明するための断面図である。
程の一例を説明するための断面図である。
【図７】 実施の形態１の半導体装置についての製造工
程の一例を説明するための断面図である。
程の一例を説明するための断面図である。
【図８】 実施の形態１の半導体装置についての製造工
程の一例を説明するための断面図である。
程の一例を説明するための断面図である。
【図９】 実施の形態１の半導体装置についての製造工
程の一例を説明するための断面図である。
程の一例を説明するための断面図である。
【図１０】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１１】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１２】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１３】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１４】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１５】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１６】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１７】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１８】 実施の形態１の半導体装置についての製造
工程の一例を説明するための断面図である。
工程の一例を説明するための断面図である。
【図１９】 実施の形態１によるＰチャネルＭＯＳトラ
ンジスタのチャネル領域の不純物濃度プロファイルの一
例を示すグラフである。
ンジスタのチャネル領域の不純物濃度プロファイルの一
例を示すグラフである。
【図２０】 図１９の不純物濃度プロファイルを持つＰ
チャネルＭＯＳトランジスタのゲート電圧とドレイン電
流の関係を示すグラフである。
チャネルＭＯＳトランジスタのゲート電圧とドレイン電
流の関係を示すグラフである。
【図２１】 実施の形態２の半導体装置のチャネル領域
における不純物濃度プロファイルの一例を示すグラフで
ある。
における不純物濃度プロファイルの一例を示すグラフで
ある。
【図２２】 従来の半導体装置のチャネル領域における
不純物濃度プロファイルを示すグラフである。
不純物濃度プロファイルを示すグラフである。
【図２３】 半導体装置の平面構成を説明するためのレ
イアウト図である。
イアウト図である。
【図２４】 図２２のＡＡ線断面を示す断面図である。
【図２５】 図２１の半導体装置の放射線耐性を示すグ
ラフである。
ラフである。
【図２６】 発明の背景となる半導体装置のチャネル領
域における不純物濃度プロファイルを示すグラフであ
る。
域における不純物濃度プロファイルを示すグラフであ
る。
【図２７】 図２５の半導体装置の放射線耐性を示すグ
ラフである。
ラフである。
【図２８】 アニールについて説明するための図であ
る。
る。
【図２９】 素子分離について説明するための断面図で
ある。
ある。
【符号の説明】 １ 半導体基板、２ ゲート電極、３ ソース領域、４
ドレイン領域、５シリコン酸化膜、７，１２ ＳＯＩ
層、８，３０ ゲート酸化膜。
ドレイン領域、５シリコン酸化膜、７，１２ ＳＯＩ
層、８，３０ ゲート酸化膜。
Claims (5)
- 【請求項１】 埋め込み絶縁層および、前記埋め込み絶
縁層上から一方主面にかけて存在する半導体層を有する
ＳＯＩ基板と、 前記半導体層上に配置されているゲート絶縁膜と、 前記ゲート絶縁膜上に配置されているゲート電極とを備
え、 前記半導体層は、前記ゲート電極の下の領域に配置され
ているチャネル領域並びに、当該チャネル領域を挟むよ
うに、前記ゲート電極の下の前記領域外に配置されてい
るソース領域およびドレイン領域を含み、 前記チャネル領域は、当該半導体層と前記埋め込み絶縁
層との境界かまたはそれよりも深いところに唯一のピー
クを持った不純物濃度プロファイルを有することを特徴
とする半導体装置。 - 【請求項２】 前記半導体層は、１０００Å以上である
ことを特徴とする、請求項１記載の半導体装置。 - 【請求項３】 埋め込み絶縁層および、前記埋め込み絶
縁層上から一方主面にかけて存在する半導体層を有する
ＳＯＩ基板と、 前記半導体層上に配置されているゲート絶縁膜と、 前記ゲート絶縁膜上に配置されているゲート電極とを備
え、 前記半導体層は、前記ゲート電極の下の領域に配置され
て１０００Åよりも厚いチャネル領域並びに、当該チャ
ネル領域を挟むように、前記ゲート電極の下の前記領域
外に配置されているソース領域およびドレイン領域を含
み、 前記チャネル領域は、当該半導体層と前記埋め込み絶縁
層との境界近傍に唯一のピークを持った不純物濃度プロ
ファイルを有することを特徴とする半導体装置。 - 【請求項４】 前記半導体装置は、ＮチャネルＭＯＳト
ランジスタであることを特徴とする、請求項１から請求
項３のうちのいずれか一項に記載の半導体装置。 - 【請求項５】 前記半導体装置は、ＰチャネルＭＯＳト
ランジスタであることを特徴とする、請求項１記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11012880A JP2000216388A (ja) | 1999-01-21 | 1999-01-21 | 半導体装置 |
| US09/305,278 US6414354B1 (en) | 1999-01-21 | 1999-05-05 | Semiconductor device having a semiconductor layer with a channel region having a continuously increasing impurity concentration profile |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11012880A JP2000216388A (ja) | 1999-01-21 | 1999-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216388A true JP2000216388A (ja) | 2000-08-04 |
| JP2000216388A5 JP2000216388A5 (ja) | 2006-03-02 |
Family
ID=11817736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11012880A Pending JP2000216388A (ja) | 1999-01-21 | 1999-01-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6414354B1 (ja) |
| JP (1) | JP2000216388A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4698793B2 (ja) * | 2000-04-03 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7336105B2 (en) * | 2005-06-28 | 2008-02-26 | International Business Machines Corporation | Dual gate transistor keeper dynamic logic |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5238857A (en) * | 1989-05-20 | 1993-08-24 | Fujitsu Limited | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
| US5293052A (en) * | 1992-03-23 | 1994-03-08 | Harris Corporation | SOT CMOS device having differentially doped body extension for providing improved backside leakage channel stop |
| JPH07221310A (ja) | 1994-01-31 | 1995-08-18 | Fujitsu Ltd | Ｍｏｓｆｅｔの製造方法 |
| US5401982A (en) * | 1994-03-03 | 1995-03-28 | Xerox Corporation | Reducing leakage current in a thin-film transistor with charge carrier densities that vary in two dimensions |
| JPH09199716A (ja) | 1996-01-17 | 1997-07-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5795813A (en) * | 1996-05-31 | 1998-08-18 | The United States Of America As Represented By The Secretary Of The Navy | Radiation-hardening of SOI by ion implantation into the buried oxide layer |
| JP3556407B2 (ja) | 1996-09-19 | 2004-08-18 | 株式会社東芝 | 半導体装置の製造方法 |
| US5874329A (en) * | 1996-12-05 | 1999-02-23 | Lsi Logic Corporation | Method for artificially-inducing reverse short-channel effects in deep sub-micron CMOS devices |
-
1999
- 1999-01-21 JP JP11012880A patent/JP2000216388A/ja active Pending
- 1999-05-05 US US09/305,278 patent/US6414354B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6414354B1 (en) | 2002-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7105399B1 (en) | Selective epitaxial growth for tunable channel thickness | |
| US7981783B2 (en) | Semiconductor device and method for fabricating the same | |
| US8125044B2 (en) | Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture | |
| JP4665141B2 (ja) | 半導体装置とその製造方法 | |
| US5340759A (en) | Method of making a vertical gate transistor with low temperature epitaxial channel | |
| US7919801B2 (en) | RF power transistor structure and a method of forming the same | |
| US6174754B1 (en) | Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors | |
| US20080001183A1 (en) | Silicon-on-insulator (SOI) junction field effect transistor and method of manufacture | |
| US8133783B2 (en) | Semiconductor device having different structures formed simultaneously | |
| WO2000038227A1 (en) | Method of making a semiconductor device including an asymmetrical field-effect transistor | |
| JP2001156290A (ja) | 半導体装置 | |
| KR20010110768A (ko) | 반도체 디바이스 제조 방법 | |
| US6228729B1 (en) | MOS transistors having raised source and drain and interconnects | |
| JP2000216388A (ja) | 半導体装置 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH07283302A (ja) | 半導体集積回路装置の製造方法 | |
| US7202118B1 (en) | Fully depleted SOI MOSFET arrangement with sunken source/drain regions | |
| US20030124824A1 (en) | High yield and high speed CMOS process | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| US9922868B2 (en) | Integrated circuits using silicon on insulator substrates and methods of manufacturing the same | |
| KR100606288B1 (ko) | 자기정렬 공정을 이용한 고집적 ｖｄｍｏｓ 트랜지스터제조 방법 | |
| JPH06318698A (ja) | 半導体装置およびその製造方法 | |
| JP2506947B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001257346A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060118 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090430 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090901 |