FR2835969A1 - Dispositif a semiconducteur, procede de fabrication et tranche de semiconducteur - Google Patents

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Takuji Matsumoto
Toshiaki Iwamatsu
Shigenobu Maeda
Yuuichi Hirano
Shigeto Maegawa
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Abstract

Tranche de semiconducteur sur laquelle est formé un dispositif ayant un transistor MOS sur une couche SOI (3) d'un substrat SOI obtenu en superposant séquentiellement un substrat semiconducteur (1), une pellicule isolante enterrée (2) et la couche SOI (3), cette tranche comprenant : un premier motif de contrôle (MPA) ayant la même structure qu'une pellicule d'oxyde d'isolation partielle ayant la couche SOI (3) sous la pellicule d'oxyde d'isolation partielle; et un second motif de contrôle (MPB) ayant la même structure qu'une pellicule d'oxyde d'isolation complète traversant la couche SOI (3) et atteignant la pellicule isolante enterrée (2) du substrat SOI.

Description

DISPOSITIF A SEMICONDUCTEUR, PROCEDE DE FABRICATION
ET TRANCHE DE SEMICONDUCTEUR
La présente invention concerne un dispositif à semiconducteur et, plus particulièrement, un procédé de fabrication d'un dispositif à semi-
conducteur ayant une pellicuie d'oxyde d'isolation par tranchée.
Un dispositif à semiconducteur d'une structure "silicium sur iso-
lant" (ou SOI pour "Silicon On Insulator") (qu'on appelle ci-dessous un dispositif SOI), formé sur un substrat SOI dans lequel une pellicule
d'oxyde enterrée et une couche SOI sont formées sur un substrat en sili-
clum, a des caractéristiques telles qu'une capacité parasite réduite, une
vitesse de fonctionnement élevée et une faible consommation de puis-
sance, et il est utilisé pour un dispositif portable et autres.
La technologie de microfabrication et la technique d'intégration à haut niveau progressent également de façon notable pour un dispositif
massif formé directement sur un substrat en silicium, et la vitesse de dé-
veloppement du dispositif massif augmente.
En association avec le progrès d'une technique de fabrication de dispositifs, la concentration d'une impureté de canal et celle d'une impureté de source/drain deviennent plus élevées et, en outre, un profii d'impureté abrupt est de plus en plus exigé. Il y a donc une tendance à effectuer à basse température et en courte durée le traitement thermique
après implantation d'impuretés.
D'autre part, pour un dispositif ayant une structure d'isolation
par tranchée formée en établissant une tranchée dans une couche de sili-
clum et en remplissant la tranchée avec un matériau isolant, un traitement
thermique à température élevée pendant une longue durée est indispen-
sable pour former la structure d'isolation.
A titre d'exemple du dispositif SOI, la figure 64 montre une configuration en coupe partielle d'un dispositif SOI 70 dans lequel des transistors MOS sont isolés électriquement les uns des autres par une tranchée. Sur la figure 64, dans un substrat SOI dans lequel une pellicule d'oxyde enterrée 102 et une couche SOI 103 sont formées sur un substrat en silicium 101, un transistor MOS de type à canal N (transistor NMOS) NM1 et un transistor MOS du type à canal P (transistor PMOS) PM1 sont formés sur la couche SOI 103 et sont complètement isolés électriquement l'un de l'autre par une pellicule d'oxyde d'isolation 104. La pellicule d'oxyde d'isolation 104 est formee de façon à entourer le transistor NMOS NM1 et le transistor PMOS PM1. Chaque transistor parmi le transistor NMOS NM1 et le transistor PMOS PM1 est constitué d'une région de source/drain SD formée dans la couche SOI 103, d'une région de formation de canal CH, d'une pellicule d'oxyde de grille GO formée sur la région de formation de canal CH, d'une électrode de grille GT formée sur la pellicule d'oxyde de grille GO, et d'une pellicule d'oxyde de paroi latérale SW recouvrant des faces latéra
les de la pellicule de grille GO.
Dans le dispositif SOI 70, le transistor NMOS NM1 et le transis tor PMOS PM1 ne sont pas seulement rendus indépendants l'un de l'autre par la pellicule d'oxyde d'isolation 104 dans la couche SOi 103, mais sont également complètement isolés vis-à-vis d'autres dispositifs à semi conducteur, etc. Le dispositif SOI 70 a donc une structure dans laquelle un déclenchement parasite ne se produit théoriquement pas dans les tran sistors. Dans le cas de la fabrication d'un dispositif SOI ayant un tran sistor CMOS, il y a donc un avantage consistant en ce que la largeur d'isolation minimale déterminée par la technologie de microfabrication peut être utilisée, et l'aire de puce peut être réduite. Il y a cependant di vers problèmes occasionnés par un effet de flottement du substrat, comme l'accumulation de porteurs (trous dans le transistor NMOS) géné rés par un phénomène d'ionisation par chocs dans la région de formation de canal, l'apparition d'une non-linéarité due aux porteurs accumulés, la dégradation de la tension de claquage en fonctionnement, et l'apparition d'une dépendance de la durée de retard vis-à-vis de la fréquence, occa
sionnée par un potentiel instable de la région de formation de canal.
Par conséquent, on a imaginé une structure d'isolation par tran chée partielle. La figure 65 montre une configuration en coupe partielle d'un dispositif SOI 80 ayant une structure d'isolation par tranchée par
tielle (structure PTI).
Sur la figure 65, un transistor NMOS NM1 et un transistor PMOS PM1 sont formés sur une couche SOI 103 et sont isolés l'un de l'autre par une pellicule d'oxyde d'isolation partielle 105 sous laquelle une région de caisson WR est formée. La pellicule d'oxyde d'isolation partielle 105 est disposée de façon à entourer le transistor NMOS NM1 et le transistor
PMOS PM1.
Par opposition à la pellicule d'oxyde d'isolation partielle 105, une structure pour effectuer une isolation électrique complète de disposi tifs par une pellicule d'oxyde de tranchée atteignant la pellicule d'oxyde enterrée 102, comme la pellicule d'oxyde d'isolation 104 dans le dispositif SOI 70, sera appelée une structure d'isolation par tranchée complète (structure FTI), et la pellicule d'oxyde sera appelée une pellicule d'oxyde
d'isolation complète.
Bien que le transistor NMOS NM1 et le transistor PMOS PM1 soient isolés l'un de l'autre par la pellicule d'oxyde d'isolation partielle 105, des porteurs peuvent se déplacer par l'intermédiaire de la région de caisson WR sous la pellicule d'oxyde d'isolation partielle 105. On peut éviter que les porteurs s'accumulent dans la région de formation de canal, et on peut fixer le potentiel de la région de formation de canal par l'inter médiaire de la région de caisson WR (fixation par la région de corps). Par conséquent, il y a un avantage consistant en ce que les divers problèmes
dûs à l'effet de flottement du substrat ne se produisent pas.
A titre de dispositif SOI ayant une structure PTI avec une fiabili té améliorée davantage pour un transistor MOS, on peut mentionner un transistor MOS 90 qu'on décrira ci-dessous. On décrira ci-dessous un procédé de fabrication du transistor MOS 90 en se référant aux figures 66 à 73. La configuration du transistor MOS 90 est représentée sur la
figure 73 pour expliquer le processus final.
Premièrement, comme représenté sur la figure 66, en employant un procédé SIMOX pour former une pellicule d'oxyde enterrée 102 par im plantation ionique d'oxygène, assemblage ou autres, on prépare le subs trat SOI constitué d'un substrat en silicium 101, d'une pellicule d'oxyde
enterrée 102 et d'une couche SOI 103.
On forme par dépôt chimique en phase vapeur (CVD) ou par oxydation thermique une pellicule d'oxyde 106 ayant une épaisseur de 10 à 30 nm (100 à 300 ) et, après ceci, on forme une pellicule de nitrure 107 ayant une épaisseur de 30 à 200 nm (3000 à 2000 ). Ensuite, on forme un masque de matière de réserve RM1 sur la pellicule de nitrure 107, par une opération de définition de motif. Le masque de matière de réserve RM1 a une ouverture pour former une tranchée. Ensuite, en utilisant le masque de matière de réserve RM1 à
titre de masque, on définit un motif par gravure dans la pellicule de ni-
trure 107, la pellicule d'oxyde 106 et la couche SOI 103, pour former ainsi une tranchée partieile TR dans la couche SOI 103, comme représenté sur
la figure 67. On effectue la gravure de façon à ne pas enlever complète-
ment la couche SOI 103 pour mettre à nu la pellicule d'oxyde enterrée 102, mais on ajuste les conditions de gravure de façon que la couche SOI
103 ayant une épaisseur prédéterminée reste sur le fond de la tranchée.
Du fait que la tranchée partielle TR est formée de façon à s'étendre presque perpendiculairement au substrat en silicium 101 avec
une largeur prédéterminée, il est possible de réaliser une isolation de dis-
positifs qui maintient la finesse sans dégrader le niveau d'intégration.
Dans le processus représenté sur la figure 66, on dépose une pellicule d'oxyde ayant une épaisseur d'environ 500 nm (5000 ), on polit sur une partie de l'épaisseur la pellicule de nitrure 107, par polissage chimiomécanique (CM P), et après ceci, on enlève la pellicule de nitrure 107 et la pellicule d'oxyde 106, pour former ainsi la pellicule d'oxyde d'isolation partielle 105. La région du côté gauche de la pellicule d'oxyde d'isolation partielle 105 sur la figure 68 est prise comme une première ré gion R1 dans iaquelle on forme un transistor ayant une faible tension de seuil, et la région du côté droit de la pellicule d'oxyde d'isolation partielle est prise comme une seconde région R2 dans laquelle on forme un
transistor ayant une tension de seuil générale et une fiabilité élevée.
Ensuite, on forme une pellicule d'oxyde OX101 sur la surface entière de la couche SOI 103 dans le processus représenté sur la figure 69. L'épaisseur de la pellicule d'oxyde OX101 est de 3 à 10 nm (30 à 100 ). Après ceci, on forme un masque de matière de réserve RM2 de façon à recouvrir la seconde région R2, et on effectue une implantation ionique d'une impureté de semiconducteur dans la couche SOI 103 dans la pre mière région R1, à travers la pellicule d'oxyde OX101. Les paramètres d'implantation dans ce cas sont des paramètres pour former un transistor ayant une faible tension de seuil. Dans le cas o on forme par exemple un transistor NMOS, on implante des ions de bore (B) avec une énergie de 5 à 40 keV et une dose de 1 x 1014 à 3 x 1044/cm2. Avant le processus, on accomplit un processus de formation d'une région de caisson en implan- tant des ions de bore avec une énergie de 30 à 100 keV et une dose de 1
x 1042 à 1 x 1014/cm2.
Dans le processus représenté sur la figure 70, on forme un masque de matière de réserve RM3 de façon à recouvrir la première ré gion R1, et on introduit une impureté de semiconducteur dans la couche SOI 103 dans la seconde région R2 à travers la pellicule d'oxyde OX101, par implantation ionique. Les paramètres d'implantation dans ce cas sont
des paramètres pour former un transistor ayant une tension de seuil géné-
rale. Dans le cas o on forme par exemple un transistor NMOS, on im plante des ions de bore (B) avec une énergie de 5 à 40 keV et une dose
de 3 x 1044 à 5 x 1014/cm2.
Dans le processus représenté sur la figure 71, on forme un
masque de matière de réserve RM4 de façon à recouvrir la seconde ré-
gion R2, et on enlève la pellicule d'oxyde OX101 dans la première région R1. Après avoir enlevé le masque de matière de réserve RM4, on forme une pellicule d'oxyde sur toute l'étendue dans le processus repré senté sur la figure 72. A ce moment, une pellicule d'oxyde OX102 ayant une épaisseur de 1 à 4 nm (10 à 40 ) est formée dans la région R1, et une pellicule d'oxyde OX103 est obtenue en augmentant l'épaisseur de la pellicule d'oxyde OX101 dans la région R2. Après ceci, on forme sur toute l'étendue une couche de siliclum polycristallin (qu'on appellera ci- dessous une couche de "polysilicium") PS1 remplissant la fonction d'une électrode
de grille.
Ensuite, dans le processus représenté sur la figure 73, en défi nissant un motif dans la couche de polysiliclum PS1 et dans les pellicules d'oxyde OX102 et OX103, on forme des électrodes de grille GT1 et GT2 et des pellicules d'oxyde de grille GO1 et GO2, et en formant une pellicule d'oxyde de paroi latérale SW et une couche de source/drain SD, on forme des transistors NMOS NM3 et NM4. La région de caisson WR est présente
sous la pellicule d'oxyde d'isolation partielle 105.
On forme une pellicule isolante inter-couche sur les transistors NMOS NM3 et NM4. On forme une multiplicité de trous de contact (non représentés) traversant la pellicule isolante inter-couche et atteignant la couche de source/drain SD. De cette manière, un dispositif SOI 90 est formé. Comme décrit ci-dessus, le dispositif SOI ayant la structure PTI est largement utilisé en tant que dispositif capable de résoudre divers problèmes occasionnés par l'effet de flottement de substrat. Cependant, il y a un cas dans lequel, dans la région de caisson sous la pellicule d'oxyde d'isolation partielle, la concentration en impureté diminue à cause d'un phénomène de ségrégation au moment de la formation d'une pellicule d'oxyde, et le type de conductivité s'inverse. Pour éviter ceci, on effectue une implantation d'arrêt de canal consistant à implanter des impuretés du
même type de conductivité que celui des impuretés de la région de cais-
son. Cependant, comme décrit ci-dessus, au moment de la formation de la
structure d'isolation par tranchée, un traitement thermique de longue du-
rée à température élevée est indispensable. Par conséquent, même si l'implantation d'arrêt de canal est effectuée avant la formation de la struc
ture d'isolation par tranchée, il y a la possibilité que les impuretés diffu-
sent dans le traitement thermique qui est effectué après celle-ci, ce qui
fait que le profil est perturbé et un effet désiré ne peut pas être obtenu.
A titre de procédé pour résoudre le problème, on peut mention-
ner un procédé d'implantation dimpuretés après formation de la structure d'isolation par tranchée. Cependant, dans ce cas, il apparat un problème
consistant en ce qu'il est difficile d'implanter des impuretés avec une con-
centration élevée seulement dans la région situse sous la pellicule
d'oxyde d'isolation par tranchée.
De façon spécifique, comme représenté sur la figure 74, dans le cas de la formation de la pellicule d'oxyde d'isolation partielle 105 dans la
surface de la couche SOI 103 et de l'implantation d'ions à travers la pelli-
cule d'oxyde d'isolation partielle 105 à l'intérieur de la région situse sous la pellicule d'oxyde d'isolation partielle 105, les impuretés à concentration élevée sont également introduites dans une région active AR dans la quelle un dispositif à semiconducteur tel qu'un transistor MOS doit être
formé, et une couche d'impureté XL est formée.
Ceci se produit du fait qu'une marche d'isolation (par exemple nm) est basse, cette hauteur étant spécifiée par la hauteur L d'une partie de la pellicule d'oxyde d'isolation partielle 105 faisant saillie à par tir de la surface principale de la couche SOI 103. Si l'implantation est ef fectuée avec une énergie telle que des impuretés sont implantées à tra vers la pellicule d'oxyde d'isolation partielle 105, et le pic d'un profil d'im pureté est formé dans la région de caisson sous la pellicule d'oxyde d'iso lation partielle 105, la couche d'impureté XL de concentration élevée est également formée dans la région active AR. Le type de conductivité de la couche d'impureté XL est opposé à celui de la couche de source/ drain. Il en résulte qu'il devient difficile d'ajuster la valeur de seuil d'un transistor MOS et de faire en sorte que la couche de source/drain du transistor MOS ou une couche de déplétion formoe autour d'une jonction PN de la couche de source/drain atteigne la pellicule d'oxyde enterrée 102. La figure 75 montre une configuration dans laquelle un transis tor MOS est formé dans la région active AR. Du fait de l'existence de la couche d'impureté XL, des impuretés de la source et du drain sont com pensoes, et la région de source/drain SD n'atteint pas la pellicule d'oxyde enterrée 102. La couche de désertion formée autour de la jonction PN de la couche de source/drain ne peut également pas atteindre la pellicule
d'oxyde enterrce 102, à cause de l'existence de la couche d'impureté XL.
D'autre part, lorsqu'on donne une valeur élevée à la marche d'isolation de la pellicuie d'oxyde d'isolation partielle 105, il est possible d'empêcher que la couche d'impureté XL ayant une concentration élevée soit formée dans la région active AR. Du point de vue de la microfabrica tion d'un dispositif à semiconducteur, il est souhaitable que la marche
d'isolation soit fixée à 20 nm ou moins.
Un but de la présente invention est de procurer un procédé de fabrication d'un dispositif à semiconducteur dans lequel une dégradation d'une caractéristique de transistor soit évitée en empêchant la formation
d'une couche d'impiantation d'arrêt de canal dans une région active.
Selon un premier aspect de la présente invention, un procédé de fabrication d'un dispositif à semiconducteur incluant un transistor MOS sur une couche SOI dun substrat SOI obtenu en superposant séquentiel lement un substrat semiconducteur, une pellicule isolante enterrée et la couche SOI, et une pellicule d'oxyde d'isolation par tranchée qui définit une région active constituant une région dans laquelle le transistor MOS est formé, et qui isole électriquement le transistor MOS, comprend les
étapes (a) et (b) suivantes.
De façon spécifique, I'étape (a) consiste à former une pellicule auxiliaire utilisée pour former la pellicule d'oxyde d'isolation par tranchée sur la couche SOI. L'étape (b) consiste à former une tranchée traversant la pellicule auxiliaire et atteignant une profondeur prédétermince dans la couche SOI, par gravure de tranchée. L'étape (b) comprend une étape consistant à mesurer au moins une fois l'épaisseur de la couche SOI et à
commander la gravure de la tranchée pendant la formation de la tranchée.
Du fait que l'épaisseur de la couche SOI est mesurée au moins une fois pendant la formation d'une tranchée pour la pellicule d'oxyde d'isolation par tranchée, et la gravure de la tranchée est commandée, il est possible de faire en sorte que la profondeur finale de la tranchée soit
uniforme dans des lots.
Selon un second aspect de la présente invention, un procédé de fabrication d'un dispositif à semiconducteur incluant un transistor MOS sur une couche SOI d'un substrat SOI obtenu en superposant séquentiel lement un substrat semiconducteur, une pellicule isolante enterrée et la couche SOI, et une pellicule d'oxyde disolation par tranchée qui définit une région active constituant une région dans laquelle le transistor MOS est formé, et qui isole électriquement le transistor MOS, comprend les
étapes (a) à (d) suivantes.
De façon spécifiq ue, I'éta pe (a) cons iste à former u ne pel li cu le auxiliaire utilisée pour former la pellicule d'oxyde d'isolation par tranchée sur la couche SOI. L'étape (b) consiste à former une tranchée traversant la pellicuie auxiliaire et atteignant une profondeur prédéterminée dans la couche SOI, par gravure de tranchée. L'étape (c) consiste à mesurer une épaisseur de la couche SOI restant après formation de la tranchée et à calculer la vitesse de gravure la plus récente pour la couche SOI, sur la base de l'épaisseur de la couche SOI restante. L'étape (d) consiste à fournir des données de la vitesse de gravure la plus récente à l'étape de
gravure de tranchée d'un lot de fabrication différent du dispositif à semi-
conducteur. Après avoir formé la tranchée pour la pellicule d'oxyde d'isola tion par tranchée, on calcule la vitesse de gravure la plus récente pour la
couche SO1, et on fournit les données de la vitesse de gravure la plus ré-
cente à l'étape de gravure de tranchée pour un lot de fabrication différent
d'un dispositif à semiconducteur, de façon à pouvoir réduire des varia-
tions entre lots en ce qui concerne la profondeur finale de la tranchée.
Un troisième aspect de l'invention porte sur un procédé de fa brication d'un dispositif à semiconducteur, et le dispositif à semiconduc teur comprend un transistor MOS sur une couche SOI d'un substrat SOI obtenu en superposant séquentiellement un substrat semiconducteur, une pellicule isolante enterrée, et la couche SOI, et une pellicule d'oxyde
d'isolation par tranchée qui définit une région active remplissant la fonc-
tion d'une région dans laquelle le transistor MOS est formé, et qui isole électriquement le transistor MOS. Le procédé comprend les étapes (a) à
(c) suivantes.
De façon spécifique, la pellicule d'oxyde d'isolation par tranchée
comprend une pellicule d'oxyde d'isolation combinée qui est une combi-
naison d'une pellicule d'oxyde d'isolation complète traversant la couche SOI et atteignant la pellicule isolante enterrée du substrat SOI, et d'une pellicule d'oxyde d'isolation partielle ayant la couche SOI sous la pellicule d'oxyd e d isolation partiel le, et d a ns l a pel l icu le doxyd e d 'isolati on com
binée, u ne pa rtie située autour de la rég i on active à 1'exception d'u ne par-
tie proche d'une électrode de grille du transistor MOS est constituée de la pellicule d'oxyde d'isolation complète, et l'autre partie est constituée de la pellicule d'oxyde d'isolation partielle, et l'étape (a) consiste à préparer des données de zone de champ d'une couche de source/drain pour former une tranchée partielle qui définit une région dans laquelle la couche de
source/drain est formée dans la région active. L'étape (b) consiste à pré-
parer des donnces de grille pour former l'électrode de grille. L'étape (c)
consiste à préparer des données d'isolation complète pour former la pelli-
cule d'oxyde d'isolation complète. L'étape (c) comprend une étape d'ob tention des données d'isolation complète à partir des données de champ 1 0 l
et des données de grille.
Lorsqu'une pellicule d'oxyde d'isolation combinée est incluse
pour la pellicule d'oxyde d'isolation par tranchée, et une partie située au-
tour de la région active à l'exception d'une partie proche d'une électrode de grille du transistor MOS est constituée de la pellicule d'oxyde d'isola-
tion complète, et l'autre partie est constituée de la pellicule d'oxyde d'iso-
lation partielle, on peut aisément obtenir des données d'isolation complète pour former une tranchée complète pour former une pellicule d'oxyde
d'isolation complète.
D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La suite de la des cription se réfère aux dessins annexés, dans lesquels: Les figures 1 à 20 sont des coupes montrant un procédé de fa brication d'un dispositif à semiconducteur qui évite qu'une couche d'im
plantation d'arrêt de canal soit formée dans une région active.
La figure 21 est une coupe montrant un procédé de fabrication d'un dispositif à semiconducteur d'un premier mode de réalisation con
forme à l'invention.
La figure 22 est un organigramme pour expliquer le procédé de fabrication du dispositif à semiconducteur du premier mode de réalisation
conforme à l'invention.
La figure 23 est un organigramme dans le cas o on accomplit seulement un processus de rétroaction dans le procédé de fabrication du dispositif à semiconducteur du premier mode de réalisation conforme à l'invention. Les figures 24 et 25 sont des organigrammes pour expliquer une modification du procédé de fabrication du dispositif à semiconducteur du
premier mode de réalisation conforme à l'invention.
La figure 26 est une coupe montrant un motif de contrôle pour accomplir le procédé de fabrication du dispositif à semiconducteur du
premier mode de réalisation conforme à l'invention.
La figure 27 est une coupe pour expliquer un procédé de fabri cation d'un dispositif à semiconducteur d'un second mode de réalisation
conforme à l'invention.
Les figures 28 à 30 sont des coupes pour expliquer une modifi-
cation du procédé de fabrication du dispositif à semiconducteur du second
mode de réalisation conforme à l'invention.
La figure 31 est une vue en plan pour expliquer un procédé de fabrication d'un dispositif à semiconducteur d'un troisième mode de réali-
sation conforme à l'invention.
Les figures 32 et 33 sont des coupes pour expliquer un procédé
de fabrication du dispositif à semiconducteur du troisième mode de réali-
sation conforme à l'invention.
La figure 34 est une vue en plan d'un masque de matière de ré serve utilisé pour le procédé de fabrication du dispositif à semiconducteur
du troisième mode de réalisation conforme à l'invention.
La figure 35 est une coupe pour expliquer le procédé de fabrica tion du dispositif à semiconducteur du troisième mode de réalisation
conforme à l'invention.
La figure 36 est une vue en plan d'un masque de matière de ré serve utilisé pour le procédé de fabrication du dispositif à semiconducteur
du troisième mode de réalisation conforme à l'invention.
Les figures 37 à 40 sont des coupes pour expliquer le procédé de fabrication du dispositif à semiconducteur du troisième mode de réali
sation conforme à l'invention.
La figure 41 est une vue en plan utilisée pour expliquer le pro cédé de fabrication du dispositif à semiconducteur du troisième mode de
réalisation conforme à l'invention.
Les figures 42 à 46 sont des vues en plan pour expliquer un exemple d'application du procédé de fabrication du dispositif à semi
conducteur du troisième mode de réalisation conforme à l'invention.
Les figures 47 à 51 sont des coupes pour expliquer un procédé de fabrication d'un dispositif à semiconducteur d'un quatrième mode de
réalisation conforme à l'invention.
Les figures 52 et 53 sont des coupes pour expliquer la configu ration d'un dispositif à semiconducteur d'un cinquième mode de réalisa
tion conforme à l'invention.
La figure 54 est une vue en plan pour expliquer la configuration du dispositif à semiconducteur du cinquième mode de réalisation con
conforme à l'invention.
Les figures 55 à 61 sont des coupes pour expliquer un procédé de fabrication du dispositif à semiconducteur du cinquième mode de réali
sation conforme à l'invention.
La figure 62 est une représentation graphique pour expliquer l'épaisseur optimale d'une couche DOI du dispositif à semiconducteur du
cinquième mode de réalisation conforme à l'invention.
La figure 63 est une coupe pour expliquer un procédé de fabri cation d'un dispositif à semiconducteur d'un sixième mode de réalisation
conforme à l'invention.
Les figures 64 et 65 sont des coupes pour expliquer la configu
ration d'un dispositif à semiconducteur classique.
Les figures 66 à 72 sont des coupes pour expliquer un procédé
de fabrication du dispositif à semiconducteur classique.
La figure 73 est une coupe pour expliquer la configuration du
dispositif à semiconducteur classique.
Les figures 74 et 75 sont des coupes pour expliquer des pro
blèmes du dispositif à semiconducteur classique.
A. Premier mode de réalisation En se référant aux figures 1 à 13, qui sont des coupes pour montrer séquentiellement un processus de fabrication, on décrira un pro cédé de fabrication de dispositif à semiconducteur qui empêche qu'une
couche d'implantation d'arrét de canal soit formée dans une région active.
Premièrement, comme représenté sur la figure 1, par le procédé SIMOX pour former une pellicule d'oxyde enterrée 2 (pellicule isolante enterrée) par implantation ionique d'oxygène, par assemblage, ou autres, on prépare un substrat SOI constitué d'un substrat en siliclum 1, d'une pelliculed'oxyde enterrée 2 et d'une couche SOI 3. Le substrat SOI peut
être formé par un procédé autre que les procédés ci-dessus.
Habituellement, I'épaisseur de pellicule de la couche SOI 3 est de 50 à 200 nm, et l'épaisseur de pellicule de la pellicule d'oxyde enterrée 2 est de 100 à 500 nm. Sur le substrat SOI, on forme une pellicule d'oxyde de silicium (qu'on appelle ci-après une pellicule d'oxyde) 4 ayant une épaisseur de 10 à 30 nm (100 à 300 ), par dépôt chimique en phase vapeur ou CVD (avec une condition de température d'environ 800 C) ou 1 3 par oxydation thermique (avec une condition de température de 800 à
1 000 C).
Après ceci, on forme sur la pellicule d'oxyde 4, par CVD, une pellicule de silicium polycristallin (qu'on appelle ci-dessous une pellicule de polysilicium) 5, ayant une épaisseur de 10 à 100 nm (100 à 1000 ). On forme sur la pellicule de polysilicium 5, par CVD ou oxyda tion thermique, une pellicule d'oxyde 6 ayant une épaisseur de 10 à 200 nm (100 à 2000 ) , et on forme sur la pellicule d'oxyde 6, par CVD, une pellicule de polysilicium 7 ayant une épaisseur de 10 à 300 nm (100 à
3000 ).
En outre, on forme sur la pellicule de polysiliclum 7, par CVD (avec une condition de température d'environ 700 C), une pellicule de ni trure de silicium (qu'on appelle ci-dessous une pellicule de nitrure) 8 ayant une épaisseur de 30 à 200 nm (300 à 2000 ). Du fait que la pelli cule d'oxyde 4, la pellicule de polysilicium 5, la pellicule d'oxyde 6, la pel licule de polysiliclum 7 et la pellicule de nitrure 8 remplissent des fonctions auxiliaires pour former une pellicule d'oxyde d'isolation par tranchée qui
sera formée ultérieurement, on peut les appeler des pellicules auxiliaires.
On définit sur la pellicule de nitrure 8 le motif d'un masque de matière de réserve ayant des ouvertures correspondant aux positions dans lesquelles ia pellicule d'oxyde d'isolation par tranchée doit être for mée, et on enlève sélectivement par gravure par voie sèche ou par gravure
par voie humide la pellicule de nitrure 8 et la pellicule de poiysilicium 7.
Après ceci, comme représenté sur la figure 2, on utiilse à titre de masque de gravure la pellicule de nitrure 8 dans laquelle on a défini un motif, on grave la pellicule d'oxyde 6, la pellicule de polysiliclum 5 et la pellicule d'oxyde 4, et on grave la couche SOI 3 jusqu'à une profondeur prédéterminée, pour former ainsi une tranchée TR1. Les conditions de gravure de la gravure sont ajustées de façon à ne pas enlever complète ment la couche SOI 3 en mettant à nu la pellicule d'oxyde enterrée 2, mais de façon à laisser la couche SOI 3 ayant une épaisseur prédétermi
nse sur le fond de la tranchée.
Du fait que la tranchée partielle TR1 est formée de façon à s'étendre dans la direction presque perpendiculaire au substrat en sili cium 1 avec une largeur prédéterminée, sans dégrader le degré d'intégra tion, l'isolation de dispositifs peut étre accomplie tout en maintenant la
possibilité de microfabrication.
Dans un processus représenté sur la figure 3, on oxyde les pa-
rois intérieures de la tranchée TR1 pour former une pellicule d'oxyde OX1. Dans un processus représenté sur la figure 4, on remplit la tranchée
TR1 avec une pellicule d'oxyde OX2.
Il est suffisant de former la pellicule d'oxyde OX2 en employant par exemple le dépôt chimique en phase vapeur (CVD) par plasma à haute densité (ou HDP pour "High-Density-Plasma"). Le procédé CVD par plasma à haute densité utilise un plasma ayant une densité supérieure d'un ou de deux ordres de grandeur à la densité dans le procédé CVD par
plasma général, et il dépose une pellicule d'oxyde en effectuant simulta-
nément une puivérisation cathodique et un dépôt. Le procédé de CVD par plasma à haute densité permet d'obtenir une pellicule d'oxyde ayant une
excellente qualité de pellicule.
Après ceci, on définit sur la pellicule d'oxyde OX2 un motif d'un masque de matière de réserve RM11 ayant des ouvertures correspondant
à des régions actives dans chacune desquelles un dispositif à semi-
conducteur tel qu'un transistor MOS doit être formé, et on grave la pelli cule d'oxyde OX2 jusqu'à une profondeur prédéterminée conformément au motif d'ouvertures du masque de matière de réserve RM11. Après ceci, on enlève le masque de matière de réserve RM11. La raison pour laquelle on effectue un tel processus est d'enlever uniformément la pellicule d'oxyde OX2 dans un processus de polissage chimio-mécanique (ou CMP pour "Chemical Mechanical Polishing") suivant, pour enlever la pellicule d'oxyde OX2. En enlevant la pellicule d'oxyde OX2 par CMP, la pellicule d'oxyde OX2 est laissée seulement dans la tranchée TR1. Après ceci, on enlève la pellicule de nitrure 8 par de l'acide phosphorique chaud et, en
outre, on enlève la pellicule de polysilicIum 7, pour obtenir ainsi une pelli-
cule d'oxyde d'isolation partielie PT11 représentée sur la figure 5. On peut enlever la pellicule de polysilicium 7 par gravure par voie humide en
utilisant une solution alcaline (par exemple une solution de KOH (hy-
droxyde de potassium), ou une solution en mélange d'ammoniaque et de peroxyde d'hydrogène, ou par gravure par voie sèche ayant une sélectivi 1 5
té vis-à-vis d'une pellicule d'oxyde.
La pellicule d'oxyde d'isolation partielle PT11 fait saillie à partir
de la surface principale de la pellicule d'oxyde 6, et l'épaisseur de l'en-
semble est d'environ 600 nm (6000 ). Lorsque l'épaisseur de la pellicule d'oxyde d'isolation partielle PT11 dans la couche SOI 3 est fixée à envi-
ron 100 nm, ce qu'on appelle une marche d'isolation est d'environ 500 nm.
Dans un processus représenté sur la figure 6, on forme un mas-
que de matière de réserve RM12 ayant une ouverture correspondant à une région PR dans laquelle un transistor PMOS doit être formé. En effec tuant une implantation d'arrêt de canal avec une énergie par laquelle le
pic d'un profil d'impureté est formé dans la couche SOI 3, à travers la pel-
licule d'oxyde d'isolation partielle PT11, une couche d'arrêt de canal N1
est formée dans la couche SOI 3 sous la pellicule d'oxyde d'isolation par-
tielle PT11, c'est-à-dire dans ia région d'isolation.
Les impuretés à implanter ici sont des impuretés de type N. Lorsqu'on utilise du phosphore (P), son énergie d'implantation est par exemple de 60 à 120 keV, et la densité de la couche d'arrêt de canal N1
est de 1 x 1017 à 1 x 1019/cm3.
Dans ce cas, dans la couche SOI 3 correspondant à la région active AR, les impuretés de l'implantation d'arrêt de canal ne sont pas arrêtées mais sont implantées dans la pellicule d'oxyde enterrée 2 et le substrat en silicium 1 sous la pellicule d'oxyde enterrée 2. La figure 6 montre un exemple de formation d'une couche d'impureté N 11 dans le
substrat en siliclum 1.
Dans un processus représenté sur la figure 7, on forme un mas que de matière de réserve RM13 ayant une ouverture correspondant à une région NR dans laquelle un transistor NMOS doit être formé. On ef fectue une implantation d'arrêt de canal avec une énergie par laquelle un pic d'un profil d'impureté est formé dans la couche SSOI 3, à travers la pellicule d'oxyde d'isolation partielle PT11, et on forme une couche d'arrêt de canal P1 dans la couche SOI 3 sous la pellicule d'oxyde d'isolation
partielle PT11, c'est-à-dire dans ia région d'isolation.
Des impuretés à implanter ici sont des impuretés de type P. Lorsqu'on utilise du bore (B), son énergie d'implantation est fixée par exemple à 30 à 60 keV, et la densité de la couche d'arrêt de canal P1 est
fixée à 1 x 1017 à 1 x 1019/cm3.
A ce moment, dans la couche SOI 3 correspondant à la région active AR, les impuretés d'implantation d'arrêt de canal ne sont pas arrê tées, mais sont implantées dans la pellicule d'oxyde enterrée 2 et dans le substrat en siliclum 1 sous la pellicule d'oxyde enterrée 2. La figure 7 montre un exemple dans lequel la couche d'impureté P11 est formée dans
le substrat en silicium 1.
En effectuant une implantation d'arrêt de canal par l'utilisation de la marche d'isolation comme décrit ci-dessus, les couches d'arrêt de canal N1 et P1 de densité élevée peuvent être formées d'une manière
auto-alignée dans les régions d'isolation.
Dans un processus représenté sur la figure 8, on grave par un procédé à l'acide fluorhydrique la pellicule d'oxyde d'isolation partielle PT11 et la pellicule d'oxyde de paroi interne OX1, pour mettre à nu la pel licule d'oxyde d'isolation partielle P11 et la pellicule d'oxyde de paroi in terne OX1, en employant une solution d'acide fluorhydrique à 2% ayant un rapport entre l'eau (H2O) et l'acide fluorhydrique (HF) de 50:1, pour for mer ainsi une pellicule d'oxyde d'isolation partielle PT1 avec une marche
d'isolation réduite.
Dans un processus représenté sur la figure 9, on enlève la pelli cule de polysilicium 5 sur la pellicule d'oxyde 4, par gravure par voie hu mide ou gravure par voie sèche ayant une sélectivité vis-à-vis d'une pelli
cule d'oxyde.
Dans un processus représenté sur la figure 10, on forme un masque de matière de réserve RM14 de façon que son ouverture corres
ponde à une région PR dans laquelle un transistor PMOS doit être formé.
En implantant une impureté de type n pour l'implantation de canal, par exemple l'un quelconque des corps comprenant P (phosphore), As (arse
nic) et Sb (antimoine), on fixe une tension de seuil d'un transistor.
A titre d'exemple de paramètres d'impureté à ce moment, dans le cas de l'utilisation de phosphore, I'énergie d'implantation est de 20 à
keV, et une dose est de 1 x 1010 à 1 x 1044/cm2.
Dans un processus représenté sur la figure 11, on forme un masque de matière de réserve RM15 de façon que son ouverture corres ponde à une région NR dans iaquelle un transistor NMOS est formé. En implantant une impureté de type p pour l'implantation de canal, par exem
ple B (bore) ou In (indIum), une tension de seuil d'un transistor est fixée.
A titre d'exemple de paramètres d'impureté à ce moment, dans le cas de l'utilisation de bore, I'énergie d'implantation est de 5 à 40 keV, et une dose est de 1 x 1010 à 1 x 1044/cm2. Pour fixer la tension de seuil à une valeur inférieure, il suffit de rébuire la dose. Après l'implantation de canal, on effectue une traitement thermique pendant une courte durée
dans le but de réparer les dommages occasionnés par l'implantation.
Après ceci, on enlève la pellicule d'oxyde 4 par gravure par voie humide. A la place, comme représenté sur la figure 12, on forme sur la couche SOI 3 une pellicule isolante 11 ayant une épaisseur de 1 à 4 nm (10 à 40 ). Pour la formation, on peut utiliser l'oxydation thermique, I'oxydation thermique rapide, le dépôt par CVD ou des techniques sem blables. En outre, on dépose sur la pellicule isolante 11, par CVD, une pellicule de polysilicium 12 ayant une épaisseur de 100 à 400 nm (1000 à
4000 ).
Comme représenté sur la figure 13, dans des régions PR et NR, un motif est défini dans la pellicule isolante 11 et la pellicule de polysili cium 12 pour former la pellicule isolante de grille 11 et l'électrode de grille 12. En effectuant une implantation d'impureté (implantation à drain faiblement dopé ou LDD), tout en utilisant l'électrode de grille 12 à titre de masque d'implantation, une couche de drain (ou une couche d'exten
sion de source/drain) 14, faiblement dopée, est formée.
* Après ceci, on forme sur les parois latérales de la pellicule iso lante de grille 11 et de l'électrode de grille 12 un élément d'espacement (élément d'espacement de paroi latérale) 13 consistant en une peilicule isolante. En effectuant une implantation d'impureté pour former la couche de source/drain (implantation de source/drain) tout en utilisant l'électrode de grille 12 et l'élément d'espacement de paroi latérale 13 à titre de mas
que d'implantation, on forme une couche de source/drain 15.
En outre, on effectue un traitement thermique de courte durée pour la réparation des dommages d'implantation et pour l'activation d'ions implantés. On forme sur la surface entière, par pulvérisation cathodique, une couche de métal réfractaire consistant en Co (cobalt) ou autres. Un 1 8 traitement thermique provoque une réaction de formation de siliciure avec
le silicium, ce qui forme une couche de siliciure. Par la résction de forma-
tion de siliclure, des couches de siliciure 16 et 17 sont formées sur l'élec-
trode de grille 12 et la couche de source/drain 15, et la couche de métal réfractaire qui n'a pas réagi est enlevée.
Après ceci, on forme une pellicule inter-couche ZL sur la sur-
face entière, et on forme un tampon de contact CP traversant la pellicule
isolante inter-couche ZL et atteignant la couche de siliclure 17. En con-
nectant une couche d'interconnexion WL au tampon de contact CP, on
forme un dispositif SOI 100 représenté sur la figure 13.
Conformément au procédé de fabrication de dispositif à semi conducteur décrit ci-dessus, on forme une pellicule d'oxyde d'isolation partielle PT11 ayant une grande marche d'isolation et on effectue une im plantation d'a rrêt de canal à travers la pel l i cu le d'oxyde d'i sol ation par tielle PT11, ce qui permet de former d'une manière auto-alignée, dans les régions d'isolation, des couches d'arrêt de canal N1 et P1 ayant une den sité élevée. Dans ce cas, du fait qu'une couche d'arrêt de canal n'est pas formée dans la couche SOI 3 correspondant à la région active AR, la va leur de seuil d'un transistor MOS peut être ajustée sans difficulté, et on peut faire en sorte que la couche de source/drain du transistor MOS ou une couche de déplétion formée autour de la jonction PN de la couche de sourceldrain atteigne la pellicule d'oxyde enterrce 2. On peut obtenir un dispositif à semiconducteur dans lequel une dégradation des caractéristi
ques du transistor est évitée.
Du fait que la pellicule d'oxyde d'isolation partielle PT11 est gravée de façon à réduire la marche d'isolation après l'implantation d'ar rêt de canal, pour obtenir ainsi finalement la pellicuie d'oxyde d'isolation partielle PT1 ayant la marche d'isolation de 20 nm ou moins, un problème associé à la réduction de taille du dispositif à semiconducteur n'apparat pas. Du fait que cinq couches de pellicule d'oxyde 4, de pellicule de polysilicium 5, de pellicule d'oxyde 6, de pellicule de polysilicium 7 et de pellicule de nitrure 8 sont formées sur la couche SOI 3 et la pellicule d'oxyde d'isolation partielle PT11 est formée en utilisant la tranchée TR1 traversant les cinq couches, il est possible de former une grande marche d'isolation. En outre, la pellicule de nitrure 8 remplit la fonction d'un mas que de gravure utilisé pour la tranchée TR1, la pellicule de polysiliclum 7 est une pellicule pour former une grande marche d'isolation, la pellicule d'oxyde 6 remplit la fonction d'un élément d'arrêt d'attaque au moment de I'enlèvement de la pellicule de polysilicium 7, et la pellicule de polysili cium 5 remplit la fonction d'une pellicule de protection de la région active au moment de la réduction de ia marche d'isolation de la pellicule d'oxyde d'isolation partielle PT11 par gravure. La pellicule d'oxyde 4 est égale ment appelée une pellicule d'oxyde de plot et elle remplit la fonction d'une pellicule de protection pour la couche SOI 3 au moment de la réduction d'un dommage occasionné par l'implantation d'impuretés dans la couche
SOI 3 et de l'enlèvement d'une couche supérieure.
Bien que la configuration dans laquelle on effectue l'implanta tion d'arrêt de canal à travers la pellicule d'oxyde d'isolation partielle ayant une grande marche d'isolation ait été décrite comme un procédé de fabrication de dispositif à semiconducteur qui empêche que la couche d 'i mpla ntation d 'arrêt de canal soit formée da ns la rég ion active, I' i m p la n tation d'arrêt de canal peut également être effectuée par un procédé dé crit ci-dessous en référence aux figures 14 à 20 qui sont des coupes mon trant séquentiellement le processus de fabrication. Les composants iden tiques à ceux du procédé de fabrication de dispositif à semiconducteur décrit en référence aux figures 1 à 13 sont désignés par les mêmes numé
ros de référence et leur description ne sera pas répétée.
Premièrement, comme représenté sur la figure 14, on prépare
un substrat SOI et on forme une pellicule d'oxyde 4 sur le substrat SOI.
On forme sur la pellicule d'oxyde 4, par CVD, une pellicule de polysiliclum 21 ayant une épaisseur de 5 à 300 nm (50 à 3000 ). On forme sur la pellicule de polysiliclum 21, par CVD, une pellicule de nitrure 22 ayant une épaisseur de 100 à 200 nm (1000 à 2000 ). La pellicule d'oxyde 4, la pellicule de polysiliclum 21 et la pellicule de nitrure 22 rem plissent des fonctions d'éléments auxiliaires pour former une pellicule d'oxyde d'isolation, ce qui fait qu'on peut les appeler des pellicules auxi liaires. Après ceci, on enlève sélectivement la pellicule de nitrure 22 et la pellicule de polysiliclum 21 par gravure par voie sèche ou gravure par
voie humide.
Comme représenté sur la figure 15, en utiiisant à titre de mas-
que de gravure la pellicule de nitrure 22 dans laquelle on a défini un mo-
tif, on effectue une opération de gravure traversant la pellicule d'oxyde 4 et on grave la couche SOI 3 jusqu'à une profondeur prédéterminée, pour former ainsi une tranchée TR2. Les conditions de gravure sont ajustées de façon à ne pas enlever complètement la couche SOI 3 en mettant à nu la pellicule d'oxyde enterrée 2, mais à laisser la couche SOI 3 ayant une
épaisseur prédéterminée sur le fond de la tranchée.
Dans un processus représenté sur la figure 16, on oxyde les pa rois intérieures de la tranchée TR2 pour former une pellicule d'oxyde de paroi interne OX1. Dans un processus représenté sur la figure 17, on
remplit la tranchée TR2 avec une pellicule d'oxyde OX2.
Après ceci, on définit sur la pellicule d'oxyde OX2 un motif dans un masque de matière de réserve RM2 ayant des ouvertures corres: pondant à des régions actives dans chacune desquelles un dispositif à semiconducteur tel qu'un transistor MOS doit être formé, et on grave la pellicule d'oxyde OX2 jusqu'à une profondeur prédéterminée, conformé ment au motif d'ouvertures du masque de matière de réserve RM21. Après
ceci, on enlève le masque de matière de réserve RM21.
En enlevant la pellicule d'oxyde OX2 sur la pellicule de nitrure 22, par polissage chimio-mécanique, on laisse la pellicule d'oxyde OX2 seulement dans la tranchée TR2. De cette manière, on obtient une pelli
cule d'oxyde d'isolation partielle PT21 représentée sur la figure 18.
Dans un processus représenté sur la figure 19, on grave la pel licule d'oxyde d'isolation partielle PT21 et la pellicule d'oxyde de paroi i nterne OX1 par un procédé à l'acide fluorhyd riq ue (H F), pour former ainsi une pellicule d'oxyde d'isolation partielle PT2 avec une marche d'isolation réduite. On suppose que l'épaisseur de la pellicule d'oxyde d'isolation PT2 est de 100 à 150 nm (1000 à 1500 ) et que la marche d'isolation est
d'environ 20 nm.
Après ceci, on forme un masque de matière de réserve RM22 de façon que son ouverture corresponde à une région PR dans laquelie un transistor PMOS doit être formé. En effectuant une implantation d'arrêt de canal avec une énergie par laquelle un pic d'un profil d'impureté est formé dans la couche SOI 3, à travers la pellicule d'oxyde d'isolation partielle PT2, la couche d'arrêt de canal N1 est formée dans la couche SOI 3 sous la pellicule d'oxyde d'isolation partielle PT2, c'est-à-dire dans la région d'isolation. Une impureté devant être implantée ici est une impureté de type N. Dans le cas o on utilise du phosphore (P), son énergie d'implantation est fixée par exemple à 100 à 300 keV, et la densité de la couche d'arrêt
de canal N1 est fixée à 1 x 1017 à 1 x 1019/cm3.
A ce moment, la pellicule de polysilicium 21 et la pellicule de nitrure 22 restent sur la couche SOI 3 correspondant à la région active AR, et l'épaisseur est d'environ 400 nm (4000 ), de façon que les impu retés ne puissent pas traverser la pellicule de polysilicium 21 et la pelli cule de nitrure 22 avec l'énergie décrite ci-dessus. Les impuretés de l'im plantation d'arrêt de canal ne peuvent pas être implantées dans la couche
SOI 3 correspondant à la région active AR.
Ensuite, dans un processus représenté sur la figure 20, on forme un masque de matière de réserve RM23 de fa,con que son ouverture corresponde à la région NR dans laquelle un transistor NMOS doit être formé. On accomplit une implantation d'arrêt de canal avec une énergie par laquelle un pic d'un profil d'impureté peut être formé dans la couche SOI 3 à travers la pellicuie d'oxyde d'isolation partielle PT2, pour former ainsi la couche d'arrêt de canal P1 dans la couche SOI 3 sous la pellicule
d'oxyde d'isolation partielle PT2, c'est-à-dire la région d'isolation.
L'impureté devant être implantée ici est une impureté de type P. Dans le cas o on utilise du bore (B), I'énergie d'implantation est fixée par exemple à 30 à 100 keV, et la densité de la couche d'arrêt de canal P1
est fixée à 1 x 1o17 à 1 x 1049/cm3.
A ce moment, I'impureté de l'implantation d'arrêt de canal n'est
pas implantée dans la couche SOI 3 correspondant à la région active AR.
Après ceci, on enlève la pellicule de nitrure 22 avec de l'acide phosphorique chaud, et on enlève la pellicule de polysilicium 21 par gra vure par voie humide ou gravure par voie sèche ayant une sélectivité vis à-vis de la pellicule d'oxyde. Ensuite, en accomplissant les processus dé crits en référence aux figures 10 à 13, on obtient le dispositif SOI 100 re
présenté sur la figure 13.
Conformément au procédé de fabrication décrit ci-dessus, en effectuant une implantation d'arrêt de canal avec une énergie par laquelle la couche d'arrét de canal est formée dans la couche SOI 3 à travers la pellicule d'oxyde d'isolation partielle PT2 ayant une petite marche d'isola tion, tout en laissant la pellicule de polysilicium 21 et la pellicule de ni trure 22 sur la région active AR, des couches d'arrét de canal N1 et P1 de densité élevée peuvent être formées d'une manière auto-alignée dans les régions d'isolation. Dans ce cas, aucune couche d'arrêt de canal n'est formée dans la couche SOI 3 correspondant à la région active AR, ce qui fait que la valeur de seuil d'un transistor MOS peut étre ajustée sans dif ficulté, et il est possible de faire en sorte que la couche de source/drain du transistor MOS ou une couche de déplétion formée autour de la jonc tion PN de la couche de source/drain atteigne la pellicule d'oxyde enter rée 2. On peut obtenir un dispositif à semiconducteur dans lequel une dé
gradation des caractéristiques de transistor est évitée.
En laissant la pellicule de polysiliclum 21 et la pellicule de ni trure 22 sur la couche SOI 3 correspondant à la région active AR, les ions d'impureté utilisés au moment de l'implantation d'arrêt de canal restent dans la pellicuie de polysiliclum 21 et/ou la pellicule de nitrure 22, et la
possibilité que les ions d'irepureté atteignent la couche SOI 3 est faible.
Par conséquent, les ions d'impureté ne sont pas susceptibles d'occasion ner des dommages se produisant lorsqu'ils traversent la couche SOI 3, et il est possible d'améliorer la fiabilité de la pellicule isolante de grille de
vant être formée sur la couche SOI 3.
Le procédé de fabrication de dispositif à semiconducteur décrit ci-dessus, qui empêche que la couche d'implantation d'arrêt de canal soit formée dans la région active, est similaire en ce qui concerne le point consistant en ce qu'une tranchée pour former la pellicule d'oxyde d'isola tion par tranchée est formée dans la couche SOI 3. Dans la formation de la tranchée, en employant un procédé qu'on décrira dans ce qui suit, il est
possible d'uniformiser la profondeur de la tranchée.
A-1. Procédé de fabrication qui uniformise la profondeur de tranchée On décrira ci-dessous en référence aux figures 21 à 25, à titre de premier mode de réalisation conforme à l'invention, un procédé de fa
brication qui uniformise la profondeur d'une tranchée. Dans la description
suivante, dans la condition selon laquelle l'invention est appliquée au pro cédé de fabrication de dispositif à semiconducteur qui a été décrit en ré férence aux figures 14 à 20, les composants identiques à ceux décrits sur les figures 14 à 20 sont désignés par les mêmes numéros de référence et
on ne fera pas une description répétitive.
La figure 21 est un schéma pour décrire de façon plus détaillée le processus de fabrication décrit en référence à la figure 14, et elle mon tre un processus pour enlever sélectivement la pellicule de nitrure 22 et la pellicule de polysiliclum 21 par gravure par voie sèche ou gravure par voie humide en utilisant un masque de matière de réserve RM 51 dont on
a défini un motif sur la pellicule de nitrure 22.
Dans la gravure du nitrure de siliclum (SiN), du fait que la sélec tivité vis-à-vis du polysiliclum ou de l'oxyde de silicium (SiO2) n'est géné ralement pas élevoe, il y a la possibilité que non seulement la pellicule de polysiliclum 21, mais également la pellicule d'oxyde de silicium (qu'on ap pelle ci-dessous pellicule d'oxyde) 4 soient gravées, et que même la cou
che SOI 3 soit logèrement gravée.
Si la couche SOI 3 est gravée à ce stade et les profondeurs des couches SOI varient de lot en lot (unité de production de dispositifs à se miconducteur), dans le cas de la gravure de la couche SOI 3 jusqu'à une profondeur prédéterminée pour former la tranchée TR2, les profondeurs
finales des tranchées TR2 varient de lot en lot.
En utilisant l'organigramme représenté sur la figure 22, on dé crira cidessous le procédé de fabrication conforme au premier mode de réalisation. Lorsqu'un processus sur un n-ième lot est commencé, premiè rement, comme décrit en relation avec la figure 21, on forme un motif dans la pellicule de nitrure 22 à l'étape S1. A ce moment, comme décrit ci-dessus, il y a ia possibilité que non seulement la pellicule de polysili clum 21, mais également la pellicule d'oxyde 4, soient gravoes, et dans
certains cas, même la couche SOI 3 est gravée.
Par conséquent, après avoir défini un motif dans la pellicule de nitrure 22, on mesure l'épaisseur de la couche SOI 3 (étape S2), et on détermine des conditions de gravure (comme un temps de gravure) pour la couche SO I 3 (étape S3). Pour mesurer l'épaisseu r de la couche SO I 3, il est suffisant d'utiliser l'ellipsométrie spectroscopique dans laquelle on irradie la surface d'un substrat avec de la lumière polarisée de façon li néaire et on observe la lumière polarisoe de façon elliptique qui est réflé
chie par la surface d'une substance.
Lorsqu'un temps de gravure est déterminé à titre de condition de gravure, on effectue un processus décrit ci-dessous. De façon spécifi que, lorsqu'on suppose maintenant que l'épaisseur mesurée de la couche SOI 3 est XS1, I'épaisseur de la couche SOI 3 au début est XSOI, et une profondeur de tranchée cible (qui est définie comme une profondeur àpartir de la surface principale de la couche SOI 3 qui n'est pas encore gravée) est XTR, dans le cas o la vitesse de gravure est ER1, le temps
de gravure ET1 est déterminé par l'expression mathématique (1) suivante.
ET1 = XTR - (XSOI - XS1)... (1)
On utilise la condition de gravure déterminée et on forme la tranchée TR2 en utilisant à titre de masque de gravure la pellicule de ni trure 22 dans laquelle on a défini un motif (étape S4). Du fait que le pa ramètre du processus en avançant dans la direction de progression du processus dans le lot est corrigé, le processus ci-dessus est appelé un
processus d'action prédictive.
Dans la gravure, la couche SOI 3 est évidemment iaissée entre
le fond de la tranchée et la pellicule d'oxyde enterrée 2.
Après avoir gravé la tranchée TR2, on mesure l'épaisseur de la couche SOI 3 qui reste sur le fond de la tranchée (étape S5). En utilisant le résultat de la mesure, on calcule la vitesse de gravure la plus récente
pour la couche SOI 3 (étape S6).
Si l'épaisseur mesurée de la couche SOI 3 est XS2, d'après le résultat de mesure XS1 à l'étape S2 et le temps de gravure ET1, on peut calculer la vitesse de gravure la plus récente ER2 par l'expression ma
thématique (2) suivante.
ER2 = XS1- XS2... (2)
Du fait que la vitesse de gravure peut varier, bien que légère ment, pour chaque gravure conformément aux conditions d'un appareil de gravure, la vitesse de gravure pour la couche SOI 3 désigne l'une des va leurs de vitesses de gravure ou une valeur moyenne, et on utilise l'ex pression "la plus récente" qui désigne une valeur numérique actualisoe. La vitesse de gravure la plus récente ER2 est fournie au pro cessus du (n+1)-ième lot suivant (étape S7), et elle est utilisée pour cal culer le temps de gravure pour la couche SOl 3 à l'étape S3. Ainsi, en uti lisant la vitesse de gravure ER2 au lieu de la vitesse de gravure ER1 de l'expression mathématique (1) utilisée dans le processus sur le n-ième lot, on calcule le temps de gravure pour la couche SOI 3. De cette manière, des variations de la profondeur finale de la tranchée TR2 entre des lots
peuvent être réduites davantage.
Du fait que le processus est un processus de correction du pa ramètre d'un processus en arrière dans la direction de progression du
processus dans le lot, on l'appelle un processus de rétroaction.
Les processus des étapes S1 à S7, décrits ci-dessus, sont éga
lement accomplis sur chacun du (n+2)-ième lot et du (n+3)-ième lot.
Il est également possible de ne pas accomplir le processus d 'a ction préd ictive mais d'accompl i r seu le ment le processu s de rétroac tion. La figure 23 montre un organigramme dans le cas o on accomplit
seulement le processus de rétroaction.
A l'étape S11 de la figure 23, on définit un motif dans la pelli cule de nitrure 22. Après ceci, en utilisant à titre de masque de gravure la pellicule de nitrure 22 dans laquelle on a défini un motif, on forme une tranchée TR2 (étape S12). Dans la gravure de la tranchée TR2, on utilise une vitesse de gravure connue pour la couche SOl 3. Dans la formation d'un motif dans ia pellicule de nitrure 22, on fixe le temps de gravure en
supposant que la couche SOl 3 n'est pas gravée.
Après l'achèvement de la gravure pour former la tranchée TR2, on mesure l'épaisseur de la couche SOl 3 qui reste sur le fond de la tran chée (étape S13). En utilisant le résultat de mesure, on calcule la vitesse
de gravure la plus récente pour la couche SOI 3 (étape S14).
On peut obtenir la vitesse de gravure la plus récente en calcu lant la profondeur de la tranchée à partir de l'épaisseur de la couche SOI 3 qui reste sur le fond de la tranchée mesurée, et de la profondeur initiale de la couche SOI 3, et en divisant la valeur calculée par le temps de gra vure. La vitesse de gravure la plus récente est fournie au processus du (n+1)-ième lot suivant (étape S15) et elle est utilisée à la place de la vitesse de gravure connue pour la couche SOI 3 au moment de la fixation
du temps de gravure pour la couche SOI 3 à l'étape S12.
Il est également possible de ne pas accomplir le processus de rétroaction, mais d'accomplir seulement le processus d'action prédictive Dans ce cas, il suffit d'omettre les étapes S5 à S7 dans l'organigramme
de la figure 22.
A-2. Action et effet Comme décrit ci-dessus, dans le procédé de fabrication du pre mier mode de réalisation, dans chaque lot, après avoir défini un motif dans la pellicule de nitrure 22, on mesure au moins une fois l'épaisseur de la couche SOl 3, et en utilisant le résultat de la mesure, on détermine la condition de gravure pour la couche SOl 3, grâce à quoi la profondeur
finaie de la tranchée TR2 peut être uniforme de lot en lot.
On mesure également l'épaisseur de la couche SOI 3 après la formation de la tranchée TR2, et on calcule la vitesse de gravure la plus récente en utilisant le résultat de la mesure, et on la renvoie en arrière pour le processus du lot suivant. Des variations de ict en lot de la profon
deur finale de la tranchée TR2 peuvent donc être réduites davantage.
A-3 Modification 1 Le procédé de fabrication du premier mode de réalisation pré cédent a été décrit dans la condition selon laquelie dans la définition d'un motif dans la pellicule de nitrure 22, la pellicule de polysiliclum 21 et la pellicule d'oxyde 4 sont gravées, et même la couche SOI 3 est gravée. De plus, dans le cas o la sélectivité de la gravure sur la pellicule de nitrure 22 peut être augmentée, et dans le cas o la pellicule de polysiliclum 21 est suffisamment épaisse et la couche SOI 3 n'est pas gravée, le résultat de mesure de l'épaisseur de la couche SOI 3 peut être utilisé de la façon suivante. On décrira ci-dessous l'utilisation du résultat de mesure de
I'épaisseur de la couche SOI 3 en utilisant l'organigramme de la figure 24.
Lorsque le processus du n-ième lot est commencé, première-
ment, comme décrit en référence à la figure 21, à l'étape S21 on définit un motif dans la pellicule de nitrure 22. On suppose maintenant que la sélectivité de gravure de la pellicule de nitrure 22 peut être augmentée et
que seule la pellicule de nitrure 22 est gravée.
Ensuite, en utilisant la pellicule de nitrure 22 à titre de masque de gravure, on définit des motifs dans la pellicule de polysilicium 21 et la
pellicule d'oxyde 4, respectivement aux étapes S22 et S23.
Après ceci, la gravure pour la première fois est effectuée sur la couche SOI 3 en utilisant la pellicule de nitrure 22 à titre de masque de gravure (étape S24). Dans la gravure, on fixe le temps de gravure en uti lisant la vitesse de gravure connue pour la couche SOI 3. Bien entendu, on le fixe de façon que la profondeur de la gravure n'atteigne pas la pro
fondeur finale de la tranchée TR2.
On mesure pour la première fois l'épaisseur de la couche SOI 3 (étape S25) . En se référant à la première vitesse de gravure calculée en utilisant le résultat de mesure et à l'épaisseur mesurée de la couche SOI 3, on détermine à l'étape S26 des conditions de gravure (comme le temps de gravure) pour effectuer la gravure pour la seconde fois sur la couche
SOI 3 (processus d'action prédictive).
On peut obtenir la vitesse de gravure de la première fois en cal culant la profondeur de la tranchée à partir de l'épaisseur de la couche SOI 3 qui reste sur le fond de la tranchée mesurée, et de la profondeur initiale de la couche SOI 3, et en divisant la valeur calculée par ie temps
de gravure de la première fois.
Ensuite, on effectue la gravure en utilisant des conditions de gravure de la seconde fois pour la couche SOI 3, déterminées à l'étape S26. On effectue la gravure jusqu'à la profondeur finale de la tranchée
TR2 (étape S27).
Après ceci, on mesure pour la seconde fois l'épaisseur de la couche SOI 3 (étape S28), et on calcule la vitesse de gravure la plus ré
cente en utilisant le résultat de mesure (étape S29).
On peut obtenir la vitesse de gravure la plus récente en calcu lant la profondeur de la seconde gravure, en soustrayant l'épaisseur de la couche SOI 3 qui reste sur le fond de la tranchée rnesurée pour la se conde fois, de l'épaisseur de la couche SOI 3 restant sur le fond de la tranchée mesurée pour la première fois, et en divisant la valeur calculée
par le temps de gravure de la seconde fois.
La vitesse de gravure la plus récente est fournie au processus du (n+1)ième lot suivant (processus de rétroaction) I'étape S30, et elle est utilisée pour calculer les conditions de gravure de la gravure pour la
première fois sur la couche SOI 3, à l'étape S24.
Comme décrit ci-dessus, dans la formation de la tranchée TR2, la couche SOI 3 est gravée deux fois, la vitesse de gravure est calculée chaque fois et le processus d'action prédictive et le processus de rétroac tion sont accomplis, de façon que la profondeur finale de la tranchée TR2
puisse être rendue uniforme de lot en lot.
A-4. Modification 2 Bien que l'exemple consistant à graver deux fois la couche SOI 3 ait été décrit dans la modification 1 décrire ci-dessus, la couche SOI 3 peut être gravée une seule fois comme représenté dans l'organigramme
de la figure 25.
De façon spécifique, premièrement, à l'étape S31, on définit un motif dans la pellicule de nitrure 22. On suppose maintenant que la sélec tivité de gravure de la pellicule de nitrure 22 peut être augmentée et que
le motif est formé seulement dans la pellicule de nitrure 22.
Ensuite, en utilisant la pellicule de nitrure 22 à titre de masque de gravure, on définit des motifs dans la pellicule de polysilicium 21 et la
pellicule d'oxyde 4, respectivement aux étapes S32 et S33.
Après ceci, on grave le couche SOI 3 en utilisant la pellicule de nitrure 22 à titre de masque de gravure, pour former ainsi la tranchée TR2 (étape S34). Dans la gravure, on fixe le temps de gravure en utilisant la vitesse de gravure connue pour la couche SOI 3, et on fixe la profondeur
de gravure de façon qu'elle soit la profondeur finale de la tranchée TR2.
Après ceci, on mesure l'épaisseur de la couche SOI 3 (étape S35). En utilisant le résultat de mesure, on ca cule la vitesse de gravure
la plus récente (étape S36).
On peut obtenir la vitesse de gravure la plus récente en calcu lant la profondeur de la tranchée à partir de l'épaisseur de la couche SOI 3 qui reste sur le fond de la tranchée mesurée et de l'épaisseur initiale de
la couche SOI 3, et en divisant la valeur calculée par le temps de gravure.
La vitesse de gravure la plus récente est f"Durnie au processus du (n+1)ième lot suivant (processus de rétroaction) à l'étape S37, et elle est utilisée pour calculer des condition de gravure pour la gravure à
l'étape S34.
A-5. Motif de contrôle
Dans le premier mode de réalisation précédent et ses modifica-
tions, on a décrit le procédé de fabrication consistant à former avec pré cision une tranchée utilisée pour former une pellicule d'oxyde d'isolation partielle dans ce qu'on appelle la pellicule d'oxyde d'isolation partielle dans laquelle on fait en sorte que la couche SOI 3 reste entre le fond
d'une tranchée et la pellicule d'oxyde enterrée 2.
Pour mesurer l'épaisseur de la couche SO I 3 qui reste sur le fond d'une tranchée, on utilise en réalité un motif de contrôle formé dans la partie périphérique de la tranche SOI. Concrètement, on utilise un motif de contrôle MPA représenté sur la figure 26. Le motif de contrôle MPA est une pellicule d'oxyde d'isolation partielle ayant une forme en plan simple (par exemple une forme rectangulaire), et ayant une aire suffisamment
grande pour pouvoir effectuer une mesure par ellipsométrie spectroscopique.
L'épaisseur de la couche SOI 3 est mesurée dans un processus de formation du motif de contrôle MPA. Après l'achèvement du motif de contrôle MPA, on forme une pellicule isolante inter-couche ZL de façon à couvrir la surface entière de la tranche. Du fait qu'un trou de contact est formé dans la pellicule isolante inter-couche ZL, pour empêcher que le trou de contact soit surgravé, une information d'épaisseur exacte de la
pellicule isolante inter-couche ZL est nécessaire.
Par conséquent, on mesure l'épaisseur de la pellicule isolante intercouche ZL par ellipsométrie spectroscopique. A ce moment, lors qu'on mesure la pellicule isolante inter-couche ZL sur le motif de contrôle MPA, il y a la possibilité que le résultat exact ne soit pas obtenu, pour la
raison suivante.
De façon spécifique, lorsqu'on considère la configuration du substrat en silicium 1, on note qu'il existe sur le substrat en silicium 1, dans la partie du motif de contrôle MPA, la pellicule d'oxyde enterrée 2, la
couche SOI 3, le motif de contrôle MPA et la pell icule isolante inter-
couche ZL, et il est formé une structure multicouche d'une pellicule d'oxyde et d'une couche de siliclum. Par conséquent, dans le cas o on effectue l'ellipsométrie spectroscopique, un résultat de mesure est analy sé sur la base de la structure multicouche. L'analyse est compliquée et il
est difficile d'obtenir l'épaisseur exacte de la pellicule isolante inter-
couche ZL.
Par conséquent, il est souhaitable de former des motifs de con-
trôle MPB et MPC représentés sur la figure 26.
De façon spécifique, le motif de contrôle MPB a une structure d'isolation par tranchée complète qui traverse la couche SOI 3 dans la partie centrale et atteint la pellicule d'oxyde enterrée 2. A chacune des parties d'extrémité, le motif de contrôle MPB a une structure d'isolation par tranchée partielle dans laquelle la couche SOI 3 reste sous le motif de contrôle MPB. Par conséquent, le motif de contrôle MPB a la forme d'une pellicule d'oxyde d'isolation combinée dans laquelle une pellicule d'oxyde d'isolation partielle et une pellicule d'oxyde d'isolation complète sont combinées. Le motif de contrôle MPC est une pellicule d'oxyde d'isolation complète. Par conséquent, lorsqu'on considère la configuration du substrat en siliclum 1, on note qu'il a la structure dans laquelle seules les pellicu les d'oxyde existent sur le substrat en silicium dans chacune des parties de motifs de contrôle MPB et MPC, ce qui fait que l'analyse du résultat de
mesure de l'ellipsométrie spectroscopique est facilitée.
B. Second mode de réalisation B-1. Configuration de base Le procédé de fabrication de dispositif à semiconducteur qui empêche que la couche d'implantation d'arrêt de canal soit formée dans une région active, décrit en référence aux figures 14 à 20, comporte le processus de formation de la pellicule d'oxyde de paroi interne OX1 par oxydation de la paroi interne de tranchée TR2, avant le remplissage de la tranchée TR2 avec une pellicule d'oxyde HDP, comme décrit en référence à la figure 6. Il est davantage préférable d'utiliser pour le processus d'oxydation une oxydation à sec effectuée par recuit au four dans une at
mosphère d'oxygène (O2) de 800 à 1000 C.
La figure 27 montre une forme en coupe de la pellicule d'oxyde de paroi interne OX1 formée par oxydation à sec. Lorsqu'on effectue
l'oxydation à sec comme représenté sur la figure 27, I'épaisseur de la pel-
licule d'oxyde de paroi interne OX1 n'est pas uniforme dans différentes parties. De façon spécifique, lorsque l'épaisseur d'une partie formée sur
une paroi latérale de la tranchée TR2 de la pellicule d'oxyde de paroi in-
terne OX1 est J1, I'épaisseur d'une partie formée au coin du coté inférieur de la tranchée TR2 est J2, et l'épaisseur d'une partie formée sur le fond
de la tranchée TR2 est J3, les relations d'épaisseur sont J1 > J3 > J2.
B-2. Action et effet Lorsque la pellicule d'oxyde de paroi interne OX1 a une telle
structure, on peut obtenir une structure avec une faible fuite de jonction.
La raison est que lorsque les parois latérales et le fond de la tranchée TR2 sont oxydés, une pellicule d'oxyde épaisse est formée et un volume augmente. Cependant, dans le cas de l'oxydation à sec. dans la partie de coin sur le côté inférieur de la tranchée TR2, la proportion d'oxydation est faible. Même si la pellicule d'oxyde sur la paroi latérale et le fond se dilate vers la partie de coin, la pellicule d'oxyde dans la partie de coin ne devient pas aussi épaisse que la pellicule d'oxyde dans la paroi latérale et celle sur le fond. Lorsqu'une pellicule d'oxyde épaisse est formée au coin sur le côté inférieur, une contrainte est concentrée sur la pellicule d'oxyde épaisse. Dans le cas o il existe une jonction PN près du coin, une fuite de jonction se produit. Cependant, dans l'oxyda tion à sec comme décrit ci-dessus, la pellicule d'oxyde au coin ne peut pas devenir épaisse, ce qui permet de réduire l'apparition de la fuite de jonction. B-3. Modification 1 La forme en coupe de la tranchée TR2 représentée sur la figure
27 n'est pas une forme rectangulaire, et le coin du fond est incliné de fa-
çon à s'étendre vers l'ouverture. Ceci est dû à la lente progression de la gravure dans la partie de coin au moment o on effectue la gravure pour
former la tranchée.
Dans une telle structure, la largeur de l'isolation définie par la largeur de la face de fond de la tranchée est rétrécie, et l'isolant pour
l'isolation se dégrade. Ceci n'est pas souhaitable pour l'isolation par tran-
chée. Par conséquent, au moment de l'accomplissement de la gravure
$ pour former la tranchée, on fixe les conditions de gravure de façon à ef-
fectuer plutôt une surgravure, ce qui forme une tranchée TR21 ayant une
forme en coupe de mesa, comme représenté sur la figure 28.
Les parois latérales de la tranchée TR21 sont inclinées de façon que l'ouverture soit élargie à partir du côté de la pellicule de nitrure 22 vers le fond, et l'angle d'inclinaison est d'environ 95 à 110 . La figure 29 montre un état dans lequel la pellicule d'oxyde de paroi interne OX1, for mée par exemple par oxydation à sec dans la tranchée TR1, a une telle forme. Comme représenté sur la figure 29, même lorsque la pellicule d'oxyde de paroi interne OX1 est formée et les coins sont arrondis, du fait
que la tranchée TR21 a, en coupe, la forme de mesa, une largeur d'isola-
tion W1 (la largeur de la face de fond de la tranchée après la formation de la pellicule d'oxyde de paroi interne OX1) n'est pas rétrécie. A la place, les parois latérales de la tranchée deviennent proches de la condition perpendiculaire, et il est possible d'éviter une dégradation de l'isolant
pour l'isolation.
Lorsqu'on définit un motif de la pellicule de nitrure 22 pour for-
mer la tranchée TR21, du fait que la tranchée TR"1 a, en coupe, une forme de mesa, une largeur W2 de l'ouverture formée dans la pellicule de nitrure 22 peut être rétrécie. En rétrécissant l'ouverture dans la pellicule de nitrure 22, I'intervaile entre des tranchées est rétréci davantage, et le
degré d'intégration d'un dispositif à semiconducteur peut être amélioré.
B-4. Modification 2 Le second mode de réalisation précédent et la première modifi
cation sont mis en oeuvre dans la condition dans laquelle les parois inter-
nes des tranchées TR2 et TR21 sont soumises à une oxydation thermique pour former des pellicules d'oxydation de paroi interne OX1. Du point de
vue consistant à ne pas arrondir les coins de la partie de fond de la tran-
chée, il suffit d'utiliser une pellicule d'oxyde formée par CVD, à la place de la pellicule d'oxyde de paroi interne OX1 formée par oxydation thermi que. La figure 30 montre un état dans lequel une pellicule d'oxyde de paroi interne OX10 est formée par CVD sur les parois internes de la tran chée TR2. On notera que l'arrondissement des coins du fond de la tran chée est rébuit et une largeur d'isolation W3, relativernent grande, est ob tenue. La pellicule d'oxyde de paroi interne OX10 est également formée
sur la surface de la pellicule de nitrure 22.
Dans le cas de la formation d'une pellicule d'oxyde par CVD, contrairement à l'oxydation thermique, une couche sous-jacente (couche SOI 3 dans ce cas) n'est pas exposée à une température élevée. Par conséquent, il y a la possibilité qu'une réparation d'un dommage occa sionné par la gravure pour former une tranchée da ns la couche sous jacente ne soit pas effectuée, ce qui fait que l'état de l'interface entre la pellicule d'oxyde formée par CVD et la couche sous-jacente peut ne pas être bon. Cependant, en effectuant l'oxydation thermique un peu après la formation de la pellicule d'oxyde formée par CVD, il est possible d'amélio
rer l'état de l'interface avec la couche sous-jacente.
C. Troisième mode de réalisation Les premier et second modes de rénlisation ont été décrits en considérant la condition dans laquelle la pellicule d'oxyde d'isolation par
tielle est uti l isée comme une pe l l i cu le d 'oxyd e d'i so lation pa r tra n chée.
Dans le troisième mode de réalisation et les suivants, on décrira l'inven tion mise en oeuvre dans le cas de l'utilisation de la pellicule d'oxyde
d 'isolation complète et de la pel l icu le d 'oxyde d' isol ation com bi née.
Dans la fabrication d'un dispositif à semiconducteur, on utilise une multiplicité de masques, comme un masque de gravure et un masque d'implantation. Dans le troisième mode de réalisation conforme à l'inven tion, on décrit un procédé pour obtenir aisément des données de masque d'un masque spécifique utilisé pour la fabrication d'un dispositif à semi
conducteur, en traitant d'autres donnces de masque.
C-1. Configuration de dispositif La figure 31 est une vue en plan montrant la configuration utili sée dans le cas o on isole électriquement un transistor MOS en utilisant
une pellicule d'oxyde d'isolation combinée.
Sur la figure 31, une région active rectangulaire AR dans la quelle on doit former un transistor MOS est définie par une pellicule d'oxyde d'isolation combinée BT. Une électrode de grille 12 est disposée de façon à diviser en deux parties la région active rectangulaire AR, et une partie de contact de corps BD pour la fixation à un potentiel de corps
est formée sur une ligne de prolongement de l'électrode de grille 12.
L'aire pour former la partie de contact de corps BD est également définie
par la pellicule d'oxyde d'isolation combinée BT.
La fixation au potentiel de corps désigne la fixation d'un poten tiel dans une région de formation de canal par l'intermédiaire d'une région
de caisson qui reste sous une pellicule d'oxyde d'isolation partielle.
La pellicule d'oxyde combinée BT a une structure dans laquelle la pellicule d'oxyde d'isolation complète et la pellicule d'oxyde d'isolation partielle sont combinées. Sur la figure 31, la pellicule d'oxyde d'isolation combinée BT comporte une pellicule d'oxyde d'isolation partielle FT (indi quée par des hachures) disposée le long de la périphérie de la région ac tive AR. Dans l'autre région, la pellicule d'oxyde d'isolation partielle est formoe. La pel li cu le d'oxyde d'isolation com pl ète FT est i nte rrompue près de l'électrode de grille 12. En vue en plan, la pellicule d'oxyde d'iso lation complète FT a une forme dans laquelle deux pellicules d'oxyde d'isolation complète FT, ayant chacune presque la forme de la lettre C,
entourent la région active AR.
Les figures 32 et 33 montrent respectivement la configuration en une coupe selon la ligne A-A de la figure 31 et celle en une coupe selon la ligne B-B. La configuration d'un transistor MOS représenté sur chacune des figures 32 et 33 est similaire à celle de la figure 13. Les mêmes com posants sont désignés par les mêmes numéros de référence et leur des cription ne sera pas répétée. Sur la figure 32, un exemple d'un état dans lequel une couche de déplétion DL est formée est représenté par une li
gne en pointillés.
Comme représenté sur la figure 32, la pellicule d'oxyde d'isola tion complète FT est disposée autour de la région active AR dans la direc tion de la longueur de grille de l'électrode de grille 12, de façon à isoler complètement la région active AR. Comme représenté sur la figure 33, la pellicule d'oxyde d'isolation partielle PT est disposée autour de la région active AR dans la direction de la largeur de grille de l'électrode de grille 12, de façon à isoler partiellement la région active AR. Par conséquent, la région active AR est connectée électriquement à une région de corps (ré gion d'impureté) BR de la partie de contact de corps BD, par l'intermé-
diaire de la couche SO I 3 sous la pellicule d'oxyde d'isolation partiel le PT.
Le potentiel de la région active AR est fixé au potentiel de la partie de contact de corps BD (fixation au potentiel de corps), et une composante de bord de champ d'une capacité de jonction PN peut être réduite, ce qui fait que le fonctionnement du dispositif est stabilisé et il est possible de
parvenir à un fonctionnement rapide et une faible consommation de puis-
sance. Pour former deux pellicules d'oxyde d'isolation complète FT ayant chacune presque la forme de la lettre C, comme représenté sur la figure 31, un masque de gravure spécifique est nécessaire. Cependant,
du travail est nécessaire pour fabriquer le masque de gravure.
A titre de troisième mode de réalisation conforme à l'invention, on décrira ci-dessous un procédé pour obtenir aisément un masque de
gravure utilisé pour former la pellicule d'oxyde d'isolation complète FT.
C-2. Procédé de fabrication Avant de décrire le procédé de formation du masque de gravure, on décrira séquentieliement des processus de fabrication du transistor
MOS représenté sur la figure 31.
P remièrement, dans u n process us représe nté su r la fig u re 34, on dispose sur la couche SOI un masque de matière de réserve RM71
pour définir la région active AR. Dans la description suivante, la région
active indique fondamentalement une région dans laquelle une couche de source/drain est formée. Par conséquent, des données pour former le masque de matière de réserve RM71 sont appelées des données de champ L31 de la couche de source/drain. Bien qu'un masque de matière de réserve soit disposé également sur la partie de contact de corps BD,
dans ce qui suit, il est seulement montré sur le dessin et sa description
ne sera pas répétée.
La figure 35 montre la configuration dans la coupe selon la iigne C-C de la figure 34. La pellicuie d'oxyde 4, la pellicule de polysiliclum 21 et la pellicule de nitrure 22 sont empilées sur la couche SOI 3, qui est un composant du substrat SOI. Un masque de gravure utilisé pour définir un motif dans la pellicule de nitrure 22 est le masque de matière de réserve RM71. Sur la figure 35, dans un état dans lequel le masque de matière de réserve RM71 est laissé, la tranchée TR2 pour la pellicule d'oxyde d'isola- tion partielle est formée, et la pellicule d'oxyde de paroi interne OX1 est formée. En réalité, la gravure pour former une tranchée dans la pellicule d'oxyde 4, la peilicule de polysiliclum 21 et la couche SOI 3 est effectuée comme décrit ci-dessus en enlevant le masque de matière de réserve RM1, et on utilise la pellicule de nitrure 22 dans laquelle un motif a été défini.
Ensuite, dans un processus représenté sur la figure 36, on dis- pose sur le substrat SOI un masque de matière de réserve RM72 pour
former une pellicule d'oxyde d'isolation complète.
Le masque de matière de réserve RM72 est un masque ayant des ouvertures FTO, chacune d'elles ayant presque la forme de la lettre C, correspondant à la partie de formation de la pellicule d'oxyde d'isola tion complète. Les deux ouvertures FTO sont disposées de facon à être partiellement en chevauchement avec la partie périphérique de la région active AR. Des données pour former le masque de matière de réserve
RM72 sont appelées des données d'isolation complète F1.
On suppose que, dans l'ouverture FTO, une partie en chevau chement avec l'extérieur de la région active AR a une largeur prédétermi nce a, une partie en chevauchement avec la région active AR a une lar geur prédéterminée, et qu'il y a une distance entre l'électrode de grille 12 (partie de ligne en pointillés) devant étre formée ultérieurement, et les
deux extrémités de l'ouverture FTO.
La figure 37 montre la configuration dans la coupe selon la ligne D-D sur la figure 36. Comme représenté sur la figure 37, chacune des deux ouvertures FTO dans le masque de matière de réserve RM72 est en chevauchement sur la tranchée TR2 seulement sur la largeur a, et en chevauchement sur la région active AR seulement de la largeur,B. La fi gure 38 montre un état dans lequel la couche SOI 3 est gravée en utili
sant le masque de matière de réserve RM72.
Comme représenté sur la figure 38, une tranchée complète FTR atteignant la pellicule d'oxyde enterrée 2 est formée dans une partie correspondant à la largeur x de la tranchée TR2. Bien que la partie
correspondant à la largeur de la pellicule de nitrure 22 sur la région ac-
tive AR soit gravée, il n'y a aucun problème du fait que la pellicule de ni-
trure de silicium 22 est finalement enlevée. La figure 39 montre un état dans lequel la tranchée TR2 et la tranchée complète FTR sont enterrées par une pellicule d'oxyde HDP OX2. Après ceci, la pellicule d'oxyde HDP OX2 est aplanie, et la pellicule de nitrure 22, la pellicule de polysilicium 21 et la pellicule d'oxyde 4 sont enlevées, pour obtenir ainsi la pellicule d'oxyde d'isolation combinée BT finale, comme représenté sur la figure 40. En définissant un motif dans la pellicule isolante 11 et la pellicule de polysilicium 12 sur la région active AR définie par la pellicule d'oxyde d'isolation combinée BT, on obtient la
pellicule isolante de grille 11 et l'électrode de grille 12.
Après avoir formé ia pellicule d'oxyde d'isolation combinée BT, on forme sélectivement la pellicule isolante de grille 11 et l'électrode de grille 12 sur la région active AR. Le masque de gravure utilisé à ce mo ment est un masque de matière de réserve RM73 représenté sur la figure 41. Le masque de matière de réserve RM73 est disposé sélectivement sur la pellicule d'oxyde et la pellicule de polysilicium formées sur la surface entière du substrat SOI, et il a un motif correspondant à la forme, en vue en plan, de l'électrode de grille 12. En définissant un motif dans la pelli cule d'oxyde et la pellicule de polysilicium, on forme la pellicule isolante de grille 11 et l'électrode de grille 12. Des donnéss pour former le masque
de matière de réserve RM73 seront appelées des données de grille L33.
C-3. Procédé de génération de données d'isolation complète
* Comme décrit ci-dessus, pour former le transistor MOS repré-
senté sur la figure 31, au moins trois masques de matière de réserve, comprenant les masques de matière de réserve RM71 à RM73, sont né cessaires. Cependant, en employant le procédé suivant, on peut aisément obtenir des données d'isolation complète F1 pour former le masque de
matière de réserve RM72.
Dans ia génération des donnces d'isolation complète F1, en plus des données de champ L31 et des données de grille L33 de la couche de
source/drain, on définit ce qui suit.
Un processus de sous-dimensionnement de données est exprimé par un opérateur UN.
Un processus de surdimensionnement de données est exprimé par un opérateur OV.
Une soustraction de données est exprimée par un opérateur"-".
Le processus de sous-dimensionnement désigne un processus pour réduire de manière isotrope des données cibles, seulement d'une quantité prédéterminée. Par exemple, dans le cas de (L31 UN 0,1,um), lorsque des données de champ initiales L31 définissent une région rec tangulaire, cette expression désigne le fait que chacun des quatre côtés
se déplacent vers l'intérieur de 0,1,um.
Au contraire, le processus de surdimensionnement désigne un processus consistant à augmenter de façon isotrope des données cibles, seulement d'une quantité prédéterminée. Par exemple, dans le cas de (L31 OV 0,1 um), lorsque des données de champ initiales L31 définissent une région rectangulaire, cette expression indique que chacun des quatre
côtés se déplacent vers l'extérieur de 0,1,um.
Par l'expression arithmétique (3) suivante, utilisant les valeurs a,,B et qui montrent les longueurs comme des coefficients dans le pro
cessus, on peut obtenir les données d'isolation complète F1.
F1 = (L310Va) - (L3 UN,B) - (L33 OV) (3) Lorsqu'on suppose maintenant que chacun des coefficients a,,3 et est de 0,15,um, conformément à (L31 OV a), on obtient une région rectangulaire en dilatant de façon isotrope, de 0, 15,um, la région rectan gulaire spécifiée par les données de champ L31 de la couche de source/ drain. Conformément à (L31 UN p), en soustrayant de la région rectangu laire dilatée une région rectangulaire obtenue en réduisant de façon iso trope de 0,15,um la région rectangulaire spécifiée par les données de champ L31 de la couche de source/drain, on obtient la région de boucle
rectangulaire ayant une largeur de a + (= 0,3,um).
En outre, conformé me nt à (L33 OV y), en so ustraya nt de la ré gion de boucle rectangulaire une région obtenue en dilatant de façon iso trope une région de grille spécifiée par les données de grille L33, on peut obtenir les données d'isolation complète F1 pour générer le masque de matière de réserve RM72 ayant deux ouvertures FTO en forme de C, en
regard, comme représenté sur la figure 36.
C-4. Action et effet Conformément au procédé décrit ci-dessus pour générer les données d'isolation complète, on peut obtenir les donnces d'isolation complète F1 à partir des données de champ L31 et de la couche de source/drain et des données de grille L33. Par conséquent, la fabrication
d'un masque de gravure pour former la pellicule d'oxyde d'isolation com-
plète FT qui est exigée au moment de la formation de la pellicule d'oxyde
d'isolation combinée BT, est facilitée, et le coût de fabrication du disposi-
tif à semiconducteur peut être réduit.
C-5. Exe mple d 'app li cati on 1
Le procédé décrit ci-dessus peut être appliqué de la façon sui-
va nte.
La figure 42 est une vue en plan montrant la configuration dans laquelle deux transistors MOS sont disposés de façon mutuellement adja cente. Les électrodes de grille 12 des deux transistors sont disposées de façon à être parallèles l'une à l'autre. Chacun des transistors MOS est électriquement isolé par la pellicule d'oxyde d'isolation combinée dans laquelle une partie entourant la région active AR remplit la fonction d'une
pellicule d'oxyde d'isolation complète FT.
Cependant, une région d'isolation partielle X dans laquelle la pellicule d'oxyde d'isolation complète FT n'est pas formée, existe entre des régions actives AR voisines. Dans la région, une pellicule d'oxyde d'isolation partielle est formée, et la couche SOI existe sous la pellicule
d'oxyde d'isolation partielie.
Lorsqu'une région d'isolation partielle étroite existe comme dé-
crit ci-dessus, le motif du masque de gravure est compliqué et le coût de fabrication augmente. Par conséquent, il est souhaitable d'éviter autant
que possible la région d'isolation partielle étroite. Dans un tel cas égale-
ment, le procédé décrit ci-dessus po u r gé nérer d es d on nces d 'isolation
complète est effectif.
La figure 43 est un schéma exprimant des données d'isolation complète F1 obtenues sur la base de l'expression arithmétique (3), pour obtenir la configuration de la figure 42. La largeur de la région d'isolation
partielle X entre des ouvertures FTO voisines est 2â.
Lorsque le processus est effectué sur la base de donnéss, on obtient la configuration représentée sur la figure 42. Dans l'exemple, les donnses d'isolation complète F1 sont traitées en plus par l'expression
arithmétique (4) suivante, pour obtenir ainsi les données d'isolation com-
plète F2.
F2 = (F10Vâ)UNâ... (4)
Lorsqu'une longueur correspondant à la moitié de la largeur de la région d'isolation partielie X est prise comme un coefficient dans
chaque processus, et le coefficient â est environ de 0,15,um, conformé-
ment à (F1 OV 3), une ouverture FTO spécifiée par les données d'isola-
tion complète F1 est élargie de manière isotrope de 0,15,um. Pour être exact, l'ouverture FTO devrait étre appelée données pour former l'ouver ture FTO, mais on l'appellera l'ouverture FTO pour simplifier. Les autres ouvertures suivantes seront appelées de façon similaire. Il est également possible de prendre pour le coefficient â la moitié, non pas de la largeur de la région d'isolation partielle X entre des ouvertures FTO voisines, mais de la largeur des régions actives voisines. En résumé, on peut utili ser n'importe quelle valeur à condition qu'elle soit déterminée sur la base
de l'intervalle pour disposer des transistors MOS voisins, et qu'elle per-
mette à des ouvertures FTO voisines de venir en contact les unes avec
les autres de façon fiable.
La figure 44 montre schématiquement un état dans lequel des ouvertures FTO sont soumises au processus de surdimensionnement. Sur
la figure 44, des ouvertures FTO1 et FTO2 obtenues en effectuant le pro-
cessus de surdimensionnement sur des données d'isolation complète F1,
sont représentées par des lignes continues, et des ouvertures FTO initia-
les sont représentées par des lignes en pointillés. Comme représenté sur la figure 44, en effectuant le processus de surdimensionnement sur les données d'isolation complète F1, des ouvertures FTO voisines viennent en contact les unes avec les autres, et l'ouverture FTO1 a presque une forme en H (ou une forme en l) en vue en plan. Sur les deux côtés de
l'ouverture FT01, il est formé des ouvertures FT02 ayant chacune pres-
que une forme en C, et conservant la forme initiale de l'ouverture FTO.
Ensuite, conformément à (F1 OV â) UNâ, la figure 45 montre schématiquement un état dans lequel les ouvertures FT01 et FT02 sont soumises au processus de sous-dimensionnement. La figure 45 montre schématiquement des ouvertures FT011 et
FT012 obtenues en réduisant de façon isotrope de O,15 m des ouvertu-
res respectives FT01 et FT02. Il en résulte que l'ouverture FT012 est pratiquement la même que l'ouverture FTO dans les données d'isolation complète F1, et l'ouverture FT011 est rébuite tout en maintenant la forme presque en H. La figure 46 est une vue en plan de transistors MOS fabriqués
en utilisant le masque de gravure formé sur la base des données d'isola-
tion complète F2, ayant des ouvertures FT011 et FT012 de telles formes.
Comme représenté sur la figure 46, sur ies parties d'extrémités des régions actives AR voisines, et entre les régions actives AR voisines de deux transistors MOS disposés de façon mutuellement adjacente, la pellicule d'oxyde d'isolation complète FT1 ayant une forme presque en H est formée. Dans chacun des deux transistors MOS, la région active AR du côté opposé à la région active AR entourée par la pellicule d'oxyde d'isolation complète FT1, est entourée par la pellicule d'oxyde d'isolation
complète FT, comme représenté sur la figure 42.
Comme décrit ci-dessus, par le tra itement d es d on nées d'isola tion complète par une opération arithmétique simple, on évite l'existence d'une région d'isolation partielle étroite entre les régions actives voisines des deux transistors MOS disposés de façon adjacente l'un à l'autre. Le motif du masque de gravure est simplifié, ce qui fait que le coût de fabri
cation peut être réduit.
C-6. Exemple d'application 2 Bien qu'on ait mentionné le procédé pour obtenir aisément des données de masque pour la formation d'une pellicule d'oxyde d'isolation complète, faisant partie de la pellicule d'oxyde d'isolation combinée, en traitant d'autres données de masque, il est également possible d'obtenir par le même procédé les données de champ L31 de la couche de source/ drain. L'addition de données est exprimée par un opérateur "+", et un processus d'addition de données est exprimé par un opérateur ET. Toutes les données de champ sont exprimées sous la forme de données de champ entières L301, des données pour définir une région d'implantation d'impureté de type P pour former un caisson de type P sont exprimées comme des données de caisson de type P L24, des données pour définir une région d'implantation d'impureté de type N pour former un caisson de type N sont exprimées par des données de caisson de type N L20, des données pour définir une région d'implantation d'impureté de type N pour former une couche de source/drain de type N sont exprimées par des données de source/drain de type N. L18, et des données pour définir une région d'implantation d'impureté de type P pour former une couche de source/drain de type P sont exprimées comme des données de source/ drain de type P L17. Les données de champ L31 de la couche de source/ drain peuvent être obtenues sur la base de l'expression arithmétique (5) suivante.
L1 = L31 ET L24 ET L18+L31 ET L20 ET L17... (5)
D. Quatrième mode de réalisation Dans le procédé de fabrication de dispositif à semiconducteur décrit en référence aux figures 1 à 20, au moment de former une pellicule
d'oxyde d'isolation partielle, on forme une tranchée partielle et, après ce-
ci, on forme une pellicule d'oxyde de paroi interne dans la tranchée par-
tielle. De plus, dans la formation d'une pellicule d'oxyde d'isolation com-
plète et d'une pellicule d'oxyde d'isolation combinée, on forme une seule
fois une tranchée partielle, on forme une pellicule d'oxyde de paroi in-
terne et, après ceci, on forme une tranchée complète désirée, grâce à
quoi on obtient les effets suivants.
D-1. Procédé de fabrication Premièrement, en se référant aux figures 46 à 51, qui sont des coupes montrant séquentiellement le processus de fabrication, on décrira un procédé de fabrication de dispositif à semiconducteur d'un quatrième
mode de réalisation conforme à l'invention.
La figure 47 est un schéma correspondant au processus décrit en référence à la figure 16, et elle montre un état dans lequel la paroi in terne de la tranchée TR2 est oxydée pour former ainsi la pellicule d'oxyde
de paroi interne OX1.
Ensuite, comme représenté sur la figure 48, dans le but de for mer une tranchée complète, on forme sur la surface entière du substrat SOI un masque de matière de réserve RM81 ayant un motif d'ouvertures prédéterminé. Le motif d'ouvertures prédéterminé est un motif dans lequel la totalité de la tranchée TR2 du côté droit sur le dessin est une ouverture et, dans la tranchée TR2 du côté gauche sur le dessin, une partie proche de la partie d'extrémité de la région active AR est recouverte par une ma
tière de réserve et l'autre partie est ouverte.
En effectuant une gravure (gravure de tranchée complète) de la pellicule d'oxyde enterrée 2, en utilisant un tel masque de matière de ré serve RM81, comme représenté sur la figure 49, la tranchée complète FTR est formée du côté droit de la région active AR, sur le dessin, et la tranchée combinée BTR ayant la tranchée complète FTR et la tranchée partielle PTR est formée du côté gauche de la région active AR, sur le dessin. Dans ce cas, dans la tranchée compiète FTR, la surface de fond de la tranchée TR2 est enlevée par gravure, la pellicule d'oxyde de paroi interne OX1 existe seulement dans la partie supérieure d'une paroi laté rale de la couche SOI 3, et la peilicule d'oxyde de paroi interne OX1
n'existe pas dans la partie inférieur de la paroi latérale.
Dans la tranchée combinée BTR, la pellicule d'oxyde de paroi interne OX1 existe seulement dans la tranchée partielle PTR, et la pelli cule d'oxyde de paroi interne OX1 n'existe pas sur la paroi latérale de ia
couche SOI 3 de la tranchée complète FTR.
Du fait que la pellicule d'oxyde interne OX1 n'existe pas près de I'interface entre la pellicule d'oxyde enterrse 2 et la couche SOI 3, comme décrit ci-dessus, la pellicule d'oxyde de paroi interne OX1 n'entre pas
dans l'interface entre la pellicule d'oxyde enterrée 2 et la couche SOI 3.
On peut empêcher que la forme de la couche SOI 3 soit déformée en étant gauchie, qu'une contrainte mécanique soit appliquée, et qu'une fuite
de jonction se produise.
Sur les parois latérales de la couche SOI 3 du côté de la tran chée complète FTR, la pellicule d'oxyde de paroi interne OX1 devient pro gressivement plus mince comme la partie en forme de H représentée sur la figure 49, ce qui fait que la configuration contribue à réduire une con trainte macanique appliquée à la couche SOI 3. La figure 49 est une
coupe selon les lignes E-F-G-H de la figure 46.
On décrira à nouveau le processus. On enterre dans une pelli cule d'oxyde HDP la tranchée complète FTR et la tranchée combinée BTR et, après ceci, comme décrit en référence à la figure 19, on grave la pelli cule d'oxyde HDP jusqu'à une épaisseur prédéterminée par un procédé à l'acide fluorhydrique (HF), utilisant la pellicule de nitrure 22 comme un masque de gravure. Ensuite, on enlève la pellicule de nitrure 22 et la pel licule de polysiliclum 21. En outre, on enlève la pellicule d'oxyde 4 et, à la place, on forme la pellicule isolante de grille 11. L'électrode de grille 12 et
la couche de siliciure 16 sont formées sur la pellicule isolante de grille 11.
De cette manière, comme représenté sur la figure 50, on obtient une configuration dans iaquelle la pellicule d'oxyde d'isolation complète FT et la pellicule d'oxyde d'isolation combince BT sont respectivement formées
sur les côtés droit et gauche de la région active AR.
Bien qu'on ait décrit ci-dessus le procédé d'obtention de la con figuration dans laquelle la pellicule d'oxyde d'isolation complète FT et ia pellicule d'oxyde d'isolation combinée BT sont formées sur les côtés droit et gauche de la région active AR, en formant le motif d'ouvertures du masque de matière de réserve RM81, décrit en référence à la figure 48, comme un motif dans lequel à la fois les parties droite et gauche de la tranchée TR2 sont ouvertes, il est possible de former une tranchée com plète sur chacun des côtés droit et gauche de la région active AR, et fina lement, comme représenté sur la figure 51, on peut obtenir aisément une configuration dans laquelle la pellicule d'oxyde d'isolation complète FT est formée à la fois sur les côtés droit et gauche de la région active AR. Il y a également un cas dans lequel on obtient simultanément les deux configu
rations des figures 50 et 51.
D-2. Action et effet Comme décrit ci-dessus, conformément au procédé de fabrica tion de dispositif à semiconducteur du quatrième mode de réalisation, aussi bien dans la configuration dans laquel le la pel l i cu le d'oxyde d'isola tion complète FT et la pellicule d'oxyde d'isolation combince BT sont for mées sur les côtés droit et gauche de la région active AR, que dans la configuration dans laquelle la pellicule d'oxyde d'isolation complète FT est formée sur les côtés droit et gauche de la région active AR, il n'existe pas de pellicule d'oxyde de paroi interne OX1 près de l'interface entre ia pelli cule d'oxyde enterrée 2 et la couche SOI 3. Par conséquent, la pellicule d'oxyde de paroi interne OX1 n'entre pas dans l'interface entre la pellicule d'oxyde enterrée 2 et la couche SOI 3. On peut éviter que la forme de la couche SOI 3 soit déformée en étant gauchie, qu'une contrainte mécani
que soit appliquée, et qu'une fuite de jonction se produise.
Sur les parois latérales de la couche SOI 3 du côté de la tran chée complète FTR, la pellicule d'oxyde de paroi interne OX1 devient pro gressivement plus mince comme représenté dans une région H. ce qui fait que la configuration contribue à réduire une contrainte mécanique appli
quée à la couche SOI 3.
De façon classique, au moment de la formation d'une pellicule d 'oxyde d' isolation et d 'u ne pel l icu le d 'oxyde d 'i sol atio n co m bi née, on
forme une tranchée complète et, après ceci, on oxyde la paroi interne.
Dans ce cas, la pellicule d'oxyde de paroi interne entre dans l'interface entre la pellicule d'oxyde enterrce et la couche SOI, et la forme de la couche SOI est déformée en étant gauchie. Pour éviter la déformation,
dans certains cas, on emploie le procédé suivant.
De façon spécifique, au moment de la formation d'une tranchée complète dans la couche SOI, on forme une tranchée de façon que la couche SOI d'une épaisseur approximativement égale à l'épaisseur de la pellicule d'oxyde de paroi interne reste sur la face de fond et, après ceci, on effectue une oxydation thermique. Par conséquent, non seulement la couche SOI sur les parois latérales de la tranchée est oxydée, mais éga lement la couche SOI sur le fond de la tranchée est compiètement oxy
dée, en formant ainsi la pellicuie d'oxyde de paroi interne.
Par le procédé, on peut éviter dans une certaine mesure, mais pas complètement, qu'un oxydant (par exemple de l'oxygène) entre dans l'interface entre la pellicule d'oxyde enterrée et la couche SOI. Dans le cas o la couche SOI devant être laissée sur le fond de la tranchée est épaisse de fa,con imprévue à cause de variations dans la gravure et n'est
pas complètement oxydée, la couche SOI reste partiellement et peut oc-
casionner une fuite de courant.
Cependant, conformément au procèdé de fabrication de disposi tif à semiconducteur du quatrième mode de réalisation, la pellicule d'oxyde de paroi interne OX1 n'entre pas dans l'interface entre la pellicule d'oxyde enterrée 2 et la couche SOI 3, il est inutile de faire en sorte que la couche SOI reste au moment de la formation d'une tranchée complète,
et une tranchée complète peut être formée par une surgravore suffisante.
Par conséquent, il y a également un avantage consistant en ce que la
commande de la gravure est facilitée.
E. Cinquième mode de réalisation E-1. Configuration de dispositif Bien qu'on considère la structure d'isolation par tranchée par tielle (PTI) décrite ci-dessus comme une structure capable de réaliser la fixation au potentiel de corps, consistant à fixer le potentiel de la région de formation de canal par l'intermédiaire de la région de caisson restant
sous la pellicule d'oxyde d'isolation partielle, il n'est pas toujours néces-
saire de fixer toutes les régions du dispositif à semiconducteur. Il y a éga lement une région pour laquelle une structure flottante est employée de
préférence en utilisant les caractéristiques du dispositif SOI.
Par exemple, il peut y avoir un cas dans lequel, dans un sys-
tème à haut niveau d'intégration, une section de logique aléatoire a la structure PTI dans laquelle la fixation au potentiel de corps est effectuée,
et une section de mémoire vive statique (ou SRAM) a une structure flot-
tante comme la structure FTI (structure d'isolation par tranchée com-
plète). A titre de cinquième mode de réalisation conforme à l'invention, on décrira ci-dessous un dispositif à semiconducteur dans lequel la sec tion de logique aléatoire a la structure PTI et la section de SRAM a la
structure FTI.
La figure 52 est une coupe montrant la configuration dans le cas o un transistor MOS entouré par la structure PTI est fixé au potentiel de la partie de contact de corps. La région active AR est connectée électri quement à une région d'impureté (région de corps) BR de la partie de contact de corps BD par l'intermédiaire de la couche SOI 3 (caisson de type P) sous la pellicule d'oxyde d'isolation partielle PT, et le potentiel de la région active AR est fixé au potentiel de la partie de contact de corps BD (fixation au potentiel de corps). La partie de contact de corps BD est constituée d'une région d'impureté de type P formée dans la surface de la couche SOI 3, et une couche de siliclure 17 est formée sur la région d'im pureté de type P. Par conséquent, en appliquant un potentiel prédéterminé à la partie de contact de corps BD et en fixant le potentiel du transistor MOS représenté sur la figure 52 au potentiel de la partie de contact de corps, il est possible de réduire l'apparition de divers problèmes occasionnés par
un effet de flottement du substrat.
Le transistor MOS représenté sur la figure 52 est du type à ca nal N. la couche de source/drain 15 est une région d'impureté de type N. et la couche SOI 3 sous l'électrode de grille 12 est une région d'impureté de type P. Le transistor MOS représenté sur la figure 52 est fondamenta lement le même qu'un transistor NMOS illustré sur la figure 13, les mê mes composants sont désignés par les mêmes numéros de référence et
leur description ne sera pas répétée.
Le transistor MOS représenté sur la figure 52 est un transistor SOI-MOS à déplétion partielle (ou PD pour "Partially-Depleted"), et il est une caractéristique consistant en ce que la couche de déplétion DL juste audessous de l'électrode de grille 12 n'atteint pas la pellicule d'oxyde enterrée 2 en fonctionnement normal. Du fait de cette caractéristique, le transistor SOI-MOS PD offre une excellente matrise d'une tension de seuil. La figure 53 est une coupe montre montrant un transistor MOS entouré par la structure FTI. La région active AR est entourée par une pellicule d'oxyde d'isolation complète FT, et le transistor NMOS est élec
triq uement flottant.
Le transistor MOS représenté sur la figure 53 est un transistor SOI-MOS à déplétion complète (ou FD pour"Fully-Depleted") dans lequel la couche de déplétion juste au-dessous de l'électrode de grille 12 atteint la pellicule d'oxyde enterrée 2 en fonctionnement normal. Contrairement au transistor SOI-MOS PD représenté sur la figure 52, la couche de dé
plétion n'est pas représentée.
Le transistor SOI-MOS FD a des avantages consistant en une bonne caractéristique au-dessous du seuil et une excellente opération de commutation. En outre, du fait qu'un effet bipolaire parasite n'est pas bon, il a également un avantage consistant en ce que la résistance à une er
reur fugitive est élevée.
E-2. Action et effet Par conséquent, dans le système à haut niveau d'intégration, la structure PTI est employée pour la section de logique aléatoire, et le po tentiel du transistor MOS tel que le transistor SOIMOS PD est fixé au po tentiel de la partie de contact de corps, ce qui procure un fonctionnement
stable.
En utilisant la structure FTI pour la section de mémoire SRAM, et enutilisant le transistor SOI-MOS FD pour le transistor MOS de la sec tion de mémoire SRAM, on peut obtenir un transistor MOS ayant une ex cellente caractéristique de commutation et une résistance élevée à une
erreur fugitive.
La figure 54 montre schématiquement une disposition en plan
d'un système à haut niveau d'intégration ayant cette configuration.
Comme représenté sur la figure 54, une section de logique aléstoire RP a une partie de contact de corps BD. Au contraire, une section de mémoire
SRAM SP n'a pas de partie de contact de corps BD.
Dans un circuit périphérique PP de la section de mémoire SRAM SP, la structure PTI est employée pour la section de logique aléatoire, et le potentiel du transistor MOS tel que le transistor SOI-MOS PD est fixé
au potentiel de la partie de contact de corps.
Lorsque le transistor SOI-MOS PD est appliqué à un circuit d'E/S, un circuit analogique (boucle d'asservissement de phase et amplifi cateur de lecture), un circuit de génération de signaux de temps, un cir
cu it dynamiq ue, ou autres, il est parti cu l i èrement effectif.
E-3 Modification On a décrit ci-dessous la configuration dans laquelle, dans le système à haut niveau d'intégration, la structure PTI est employée pour la section de logique aléatoire, le potentiel du transistor MOS de la section de logique aléstoire est fixé à la partie de contact de corps, la structure FTI est employée pour la section de mémoire SRAM, et une structure flot tante est obtenue. Dans ce cas, I'épaisseur de la couche SOI dans la sec tion de logique aléatoire et celle dans la section de mémoire SRAM sont les mêmes. Cependant, en changeant correctement l'épaisseur de la couche SOI conformément à la sorte d'un circuit, on peut utiliser plus effective
ment les caractéristiques de la structure PTI et de la structure FTI.
Par exemple, on fabrique un circuit intégré à semiconducteur dans lequel une section de circuit analogique est formée dans une région épaisse de la couche SOI (région de pellicule épaisse) et est électrique ment isolée par la structure PTI, et une section de circuit numérique est formée dans une région mince de la couche SOI (région de pellicule
mince) et est électriquement isolée par la structure FTI.
On décrira ci-dessous en se rétérant aux figures 55 à 61 un
processus de fabrication du circuit intégré à semiconducteur.
Premièrement, dans le processus représenté sur la figure 55, on prépare un substrat SOI constitué d'un substrat en silicium 1 d'une pelli cule d'oxyde enterrée 2 et d'une couche SOI 3, et on forme sur la couche SOI 3 une pellicule d'oxyde OX5 ayant une épaisseur de 5 à 30 nm. La pellicule d'oxyde 5 est une pellicule d'oxyde sous-jacente pour changer
l'épaisseur de la couche SOI 3 conformément à des positions.
On forme sur la pellicuie d'oxyde OX5 un masque SN5 consis tant en une pellicule de nitrure dune épaisseur de 100 à 500 nm, ayant un motif incluant une ouverture correspondant à une partie dans laquelle
l'épaisseur de la couche SOI 3 est réduite.
Dans un processus représenté sur la figure 56, en employant l'oxydation par le procédé d'oxydation locale de siliclum LOCOS ("Local Oxidation of Silicon"), on fait crotre la pellicule d'oxyde OX5 dans la par tie qui n'est pas recouverte par la pellicule de nitrure SN5, pour amincir la couche SO I 3 dans la partie. Lorsq ue l'épaisseur initiale de la couche SO I 3 est de 10 à 200 nm, I'épaisseur de la couche SOI amincie 3 devient 10
à 50 nm.
Ensuite, dans un processus représenté sur la figure 57, on en lève la pellicuie de nitrure SN5 et la pellicule d'oxyde OX5. Une région dans laquelle l'épaisseur initiale est maintenue est appelée une région de pellicule épaisse R10, et la région amincie est appelée une région de pel
licule mince R20.
Après ceci, dans un processus représenté sur la figure 58, on forme séquentiellement sur la couche SO I 3 la pellicu le d'oxyde 4, la pel licule de polysilicium 21 et la pellicule de nitrure 22. A ce moment, la forme de marche de la couche SOI 3 est reproduite et la pellicule d'oxyde 4, la pellicule de polysilicium 21 et la pellicule de nitrure 22 sont formées avec la marche. Du fait que ces pellicules ont été décrites dans le procé dé de fabrication de dispositif à semiconducteur en référence aux figures
14 à 20, leur description ne sera pas répétée.
Dans un processus représenté sur la figure 59, on forme une tranchée combinée BTR1 pour former une pellicule d'oxyde d'isolation combinée à la frontière entre la région de pellicule épaisse R10 et la ré gion de pellicule mince R20. La tranchée combinée TR1 comprend une tranchée partielle du côté de la région de pellicule épaisse R10 et une
tranchée complète du côté de la région de pellicule mince R20.
Dans un processus représenté sur la figure 60, on enterre la tranchée combinée BTR1 avec une pellicule d'oxyde HDP, on aplanit la pellicule d'oxyde HDP et on enlève la pellicule de nitrure 22 et la pellicule de polysilicium 21, pour obtenir ainsi la pellicule d'oxyde d'isolation com
binée BT1 finale.
Comme représenté sur la figure 60, simultanément à la forma tion de la pellicule doxyde disolation combinée BT1, on forme une pelli cule d'oxyde d'isolation partielle PT dans la région de pellicule épaisse R10, on définit une région active AR1 conjointement à la pellicule d'oxyde d'isolation combince BT1, on forme une pellicule d'oxyde d'isolation com plète FT dans la région de pellicule mince R20, et on définit la pellicule
d'oxyde d'isolation combinée BT1 et la région active AR2.
Après ceci, comme représenté sur la figure 61, on forme dans la région active AR1 dans la région de pellicule épaisse R10 une pellicuie isolante de grille 111, une électrode de grille 121, un élément d'espace ment de paroi iatérale 131, une couche de drain faiblement dopé (type N) 141 et une couche de source/drain (type N) 151, pour former ainsi un transistor NMOS NM10. Dans la région active AR2 dans la région de pelli cule mince R20, on forme une pellicule isolante de grille 112, une élec trode de grille 122, un élément d'espacement de paroi latérale 132 et une couche de sourceldrain (type N) 152, pour former ainsi un transistor
NMOS NM20.
Chacun des transistors NMOS NM10 et NM20 est un transistor SOI-MOS à dépiétion partielle, ou PD, et il a une caractéristique consis tant en ce que la couche de déplétion juste au-dessous de l'électrode de grille n'atteint pas la pellicule d'oxyde enterrée 2. Du fait de cette caracté ristique, le transistor SOI-MOS PD offre une excellente matrise de la ten
sion de seuil.
Par les processus ci-dessus, la section de circuit analogique est formée dans la région de pellicule épaisse de la couche SOI et est élec triquement isolée par la structure PTI, et le potentiel est fixé à la partie de contact de corps. La section de circuit numérique est formée dans la région de pellicule mince de la couche SOI et est électriquement entière
ment isolée par la structure FTI.
En employant une telle configuration, dans la section de circuit analogique, on obtient la stabilité dans le fonctionnement du transistor MOS et la linéorité, et le bruit est réduit. Du fait que la section de circuit numérique est formée dans la région de pellicule mince de la couche SOI, la capacité parasite peut être rébuite, un fonctionnement à vitesse plus élevée peut avoir lieu et une moindre consommation de puissance peut
être obtenue.
En formant la section de logique aléstoire dans la région de pel licule épaisse de la couche SOI et en formant la section de mémoire SRAM dans la région de pellicule mince, on peut obtenir les effets indi qués dans le cinquième mode de réalisation. Dans ce cas, en utilisant le transistor SOI-MOS FD à isolation complète pour le transistor MOS de la section de mémoire SRAM, on obtient une excellente caractéristique de
commutation et on peut augmenter la résistance à une erreur fugitive.
Dans le cas o la section de mémoire SRAM est formée dans la région de pellicule épaisse de la couche SOI et la fixation au potentiel de corps est effectuée par isolation partielle, en ajustant l'épaisseur de la couche SOI,
on peut améliorer ia résistance à une erreur fugitive.
La figure 62 montre la dépendance d'un taux d'erreurs fugitives vis-à-vis de l'épaisseur de la couche SOI. Sur la figure 62, I'axe horizontal indique l'épaisseur (nm) de la couche SOI, et l'axe vertical indique le taux
d'erreurs fugitives par le nombre de bits erronés par unité de temps (bit/s).
Comme représenté sur la figure 62, dans le cas o la région ac tive est dans un état flottant dans la structure PTI, lorsque la couche SOI devient plus épaisse, le taux d'erreurs fugitives augrnente également, et la vitesse d'augmentation du taux d'erreurs fugitives augmente au-delà de l'épaisseur de 50 nm de la couche SOI. Dans le cas o le potentiel de la région active est fixé au potentiel de la partie de contact de corps par la structure FTI, on note que le taux d'erreurs fugitives devient le plus faible
au voisinage de l'épaisseur de 200 nm de la couche SOI.
Ainsi, en fixant à 180 à 220 nm l'épaisseur de la couche SOI dans laquelle la section de mémoire SRAM est formée, et en effectuant la fixation au potentiel de corps, on peut améliorer la résistance à une er
reur fugitive.
F. Sixième mode de réalisation F-1. Configuration de dispositif Comme décrit dans les premier à cinquième modes de réalisa tion, dans le cas o on isole électriquement les transistors MOS en utili sant la pellicule d'oxyde d'isolation partielle, du fait que la couche SOI est présente sous la pellicule d'oxyde d'isolation partielle entre des transis tors MOS, si des impuretés sont introduites dans la couche SOI et la ré sistance électrique est diminuée, il y a la possibilité que l'aptitude à l'iso
lation se dograde.
Par exemple, comme représenté sur la figure 63, dans la confi guration dans laquelle deux transistors MOS sont disposés de façon mu tuellement adj ace nte, la pel l icule d'oxyd e d 'isolati on pa rtie l le est formée dans une région G entre des régions actives AR des transistors. Par conséquent, si des impuretés pour former la couche de source/drain sont introduites dans la couche SOI dans la région, la résistance électrique se dégrade. Après avoir défini, par conception assistée par ordinateur ou une technique semblable, une région dans laquelle une impureté doit être implantée, on crée un masque négatif dans lequel l'autre région est une partie d'arrêt de lumière. On expose à la lumière une matière de réserve positive, en utilisant le masque négatif, pour générer un masque de priori té à l'ouverture. Par conséquent, au moment de l'implantation d'une impu reté de source/drain, on peut éviter que l'impureté de source/drain soit
implantée dans la région G entre deux transistors MOS.
La figure 63 montre un exemple dans lequel un masque de ma
tière de réserve RM91 est établi pour le masque de priorité à l'ouverture.
On effectue l'implantation d'impureté de source/drain à travers une ouver ture OP10 dans le masque de matière de réserve RM91. Sur la figure 63, les composants identiques à ceux décrits en référence à la figure 31 sont
désignés par les mêmes numéros de référence et leur description ne sera
pas répétée.
Selon une variante, on peut former le masque de priorité à l'ou verture par un procédé consistant à définir par une technique de concep tion assistée par ordinateur, ou autres, une région dans laquelle des im puretés doivent être implantées, à créer un masque positif ayant une par tie d'arrêt de lumière correspondant à la région, et à exposer à la lumière
une matière de réserve négative en utilisant le masque positif qui a été créé.
F-2. Action et effet Comme décrit ci-dessus, en utilisant le masque de priorité à l'ouverture au moment de l'implantation d'impureté d'un transistor MOS, des impuretés ne peuvent pas être introduites dans la couche SOI sous la pellicule d'oxyde d'isolation partielle ailleurs que dans l'ouverture, la ré sistance électrique ne peut pas être abaissée, et l'aptitude à l'isolation
peut être maintenue.
Il va de soi que de nombreuses modifications peuvent être ap portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention.

Claims (2)

REVENDICATIONS
1. Tranche de semiconducteur sur laquelle est formé un disposi-
tif ayant un transistor MOS sur une couche SOI (3) d'un substrat SOI ob tenu en superposant séquentiellement un substrat semiconducteur (1), une pellicule isolante enterrce (2) et la couche SOI (3), caractérisée en ce qu'elle comprend: un premier motif de contrôle (MPA) ayant la même structure qu'une pellicule d'oxyde d'isolation partielle ayant la couche SOI (3) sous la pellicule d'oxyde d'isolation partielle; et un second motif de
1û contrôle (MPB) ayant la même structure qu'une pellicule d'oxyde d'isola-
tion complète traversant la couche SOI (3) et atteignant la pellicule iso-
lante enterrée (2) du substrat SOI.
2. Tranche de semiconducteur selon la revendication 1, compre-
nant de plus un troisième motif de contrôle ayant la même structure que celle d'une pellicule d'oxyde d'isolation combinée en tant que combinaison de ladite pellicule d'oxyde d'isolation complète et de ladite pellicule
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