JPH10125773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10125773A JPH10125773A JP8277754A JP27775496A JPH10125773A JP H10125773 A JPH10125773 A JP H10125773A JP 8277754 A JP8277754 A JP 8277754A JP 27775496 A JP27775496 A JP 27775496A JP H10125773 A JPH10125773 A JP H10125773A
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Abstract
(57)【要約】
【課題】超薄膜のＳＯＩ層を有するＳＯＩ基板上に信頼
性の高い半導体装置を容易に形成する。 【解決手段】本発明の半導体装置の製造方法は、ＳＯＩ
基板上に半導体装置を形成する工程において、前記ＳＯ
Ｉ基板のＳＯＩ層表面にシリコン酸化膜と酸化耐性のあ
る絶縁膜とをこの順に堆積し積層膜を形成する工程と、
前記積層膜を所定のパターン形状にエッチングで形成し
前記ＳＯＩ層を露出させる工程と、前記露出したＳＯＩ
層上に選択的にシリコン薄膜層を形成する工程と、前記
積層膜を熱酸化のマスクとし前記シリコン薄膜層と前記
露出したＳＯＩ層とを選択的に熱酸化する工程とを含
む。
性の高い半導体装置を容易に形成する。 【解決手段】本発明の半導体装置の製造方法は、ＳＯＩ
基板上に半導体装置を形成する工程において、前記ＳＯ
Ｉ基板のＳＯＩ層表面にシリコン酸化膜と酸化耐性のあ
る絶縁膜とをこの順に堆積し積層膜を形成する工程と、
前記積層膜を所定のパターン形状にエッチングで形成し
前記ＳＯＩ層を露出させる工程と、前記露出したＳＯＩ
層上に選択的にシリコン薄膜層を形成する工程と、前記
積層膜を熱酸化のマスクとし前記シリコン薄膜層と前記
露出したＳＯＩ層とを選択的に熱酸化する工程とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕ
ｌａｔｏｒ）基板に形成される半導体装置の素子分離領
域の製造方法に関する。
法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕ
ｌａｔｏｒ）基板に形成される半導体装置の素子分離領
域の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ構造を有する半導体基板すなわち
ＳＯＩ基板のＳＯＩ層に搭載される半導体装置として
は、現在、電力制御用機器に用いられる高耐圧デバイス
が実用化されている。さらに、低電圧動作となる次世代
のＣＭＯＳデバイスがこのＳＯＩ基板に作製され、その
実用性が種々に検討されている。
ＳＯＩ基板のＳＯＩ層に搭載される半導体装置として
は、現在、電力制御用機器に用いられる高耐圧デバイス
が実用化されている。さらに、低電圧動作となる次世代
のＣＭＯＳデバイスがこのＳＯＩ基板に作製され、その
実用性が種々に検討されている。
【０００３】このような中で、超微細なＣＭＯＳトラン
ジスタを有する半導体デバイスは、極薄ＳＯＩ層を有す
るＳＯＩ基板に形成される（以下、このような半導体デ
バイスを超薄膜ＳＯＩデバイスという）。この場合に
は、チャネル層となるＳＯＩ層は完全に空乏化され短チ
ャネル効果が効果的に抑制される。
ジスタを有する半導体デバイスは、極薄ＳＯＩ層を有す
るＳＯＩ基板に形成される（以下、このような半導体デ
バイスを超薄膜ＳＯＩデバイスという）。この場合に
は、チャネル層となるＳＯＩ層は完全に空乏化され短チ
ャネル効果が効果的に抑制される。
【０００４】このようなＳＯＩ基板に搭載される半導体
デバイスの素子分離技術としては、通常のバルク型のシ
リコン基板に搭載される半導体デバイスの場合と同様
に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法が主に使用されている。超薄膜
ＳＯＩデバイスでも素子分離絶縁膜の形成方法として、
このＬＯＣＯＳ法が用いられる。この超薄膜ＳＯＩデバ
イスでの従来の技術として、１９９３年 ＶＬＳＩ Ｓ
ｙｍｐｏｓｉｕｍのテクニカル ダイジェストＰ２５〜
２６に記載されている。
デバイスの素子分離技術としては、通常のバルク型のシ
リコン基板に搭載される半導体デバイスの場合と同様
に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法が主に使用されている。超薄膜
ＳＯＩデバイスでも素子分離絶縁膜の形成方法として、
このＬＯＣＯＳ法が用いられる。この超薄膜ＳＯＩデバ
イスでの従来の技術として、１９９３年 ＶＬＳＩ Ｓ
ｙｍｐｏｓｉｕｍのテクニカル ダイジェストＰ２５〜
２６に記載されている。
【０００５】以下、図５と図６に基づいて従来の技術を
説明する。図５および図６は、ＳＯＩ基板での素子分離
絶縁膜の製造工程順の断面図である。
説明する。図５および図６は、ＳＯＩ基板での素子分離
絶縁膜の製造工程順の断面図である。
【０００６】図５（ａ）に示すように、シリコン基板２
１上に埋込み酸化膜層２２が形成されている。そして、
この埋込み酸化膜層２２上にＳＯＩ層２３が形成されて
いる。ここで、このＳＯＩ基板はＳＩＭＯＸ（Ｓｅｐａ
ｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）基板であり、ＳＯＩ層２３の膜厚は約６０ｎｍ、埋
込み酸化膜層２２の膜厚は４００ｎｍである。
１上に埋込み酸化膜層２２が形成されている。そして、
この埋込み酸化膜層２２上にＳＯＩ層２３が形成されて
いる。ここで、このＳＯＩ基板はＳＩＭＯＸ（Ｓｅｐａ
ｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）基板であり、ＳＯＩ層２３の膜厚は約６０ｎｍ、埋
込み酸化膜層２２の膜厚は４００ｎｍである。
【０００７】次に、ＳＯＩ層２３上にシリコン酸化膜マ
スク２４とシリコン窒化膜マスク２５が、フォトリソグ
ラフィ技術とドライエッチング技術とでパターニングさ
れて形成される。続いて、シリコン窒化膜マスク２４が
酸化マスクにされて、露出するＳＯＩ層２３が熱酸化さ
れる。この熱酸化で、図５（ｂ）に示すように露出する
ＳＯＩ層は素子分離絶縁膜２６に変わる。ここで、この
素子分離絶縁膜２６の膜厚は１００ｎｍ程度になる。
スク２４とシリコン窒化膜マスク２５が、フォトリソグ
ラフィ技術とドライエッチング技術とでパターニングさ
れて形成される。続いて、シリコン窒化膜マスク２４が
酸化マスクにされて、露出するＳＯＩ層２３が熱酸化さ
れる。この熱酸化で、図５（ｂ）に示すように露出する
ＳＯＩ層は素子分離絶縁膜２６に変わる。ここで、この
素子分離絶縁膜２６の膜厚は１００ｎｍ程度になる。
【０００８】次に、熱酸化で形成されたシリコン窒化膜
マスク２５上のシリコン酸化膜はフッ酸水溶液中でエッ
チング除去される。そして、シリコン窒化膜マスク２５
は１８０℃程度のリン酸水溶液中でエッチング除去され
る。さらに、シリコン酸化膜マスク２４がフッ酸水溶液
中でエッチングされる。このようにして、図５（ｃ）に
示すようにＳＯＩ層２３の表面が露出される。上記のシ
リコン酸化膜のエッチング工程で素子分離絶縁膜２６の
表面もエッチングされその膜厚は減少するようになる。
マスク２５上のシリコン酸化膜はフッ酸水溶液中でエッ
チング除去される。そして、シリコン窒化膜マスク２５
は１８０℃程度のリン酸水溶液中でエッチング除去され
る。さらに、シリコン酸化膜マスク２４がフッ酸水溶液
中でエッチングされる。このようにして、図５（ｃ）に
示すようにＳＯＩ層２３の表面が露出される。上記のシ
リコン酸化膜のエッチング工程で素子分離絶縁膜２６の
表面もエッチングされその膜厚は減少するようになる。
【０００９】次に、図６（ａ）に示すようにＳＯＩ層２
３の表面が熱酸化され、保護酸化膜２７が形成される。
そして、この保護酸化膜２７を通して不純物イオン注入
が行われる。このイオン注入により、ＳＯＩ層２３中の
不純物濃度が調整されＣＭＯＳトランジスタのチャネル
領域が形成されることになる。
３の表面が熱酸化され、保護酸化膜２７が形成される。
そして、この保護酸化膜２７を通して不純物イオン注入
が行われる。このイオン注入により、ＳＯＩ層２３中の
不純物濃度が調整されＣＭＯＳトランジスタのチャネル
領域が形成されることになる。
【００１０】続いて、図６（ｂ）に示すようにＳＯＩ層
２３上の保護酸化膜２７は、フッ酸水溶液中でエッチン
グ除去される。このエッチング工程で素子分離絶縁膜２
６表面はさらにエッチングされる。そして、残存素子分
離絶縁膜２６ａが形成されることになる。この残存素子
分離絶縁膜２６ａの膜厚は非常に薄くなる。あるいは、
この残存素子分離絶縁膜２６ａは無くなり、シリコン基
板２１上の埋込み酸化膜２２がエッチングされることも
起こる。
２３上の保護酸化膜２７は、フッ酸水溶液中でエッチン
グ除去される。このエッチング工程で素子分離絶縁膜２
６表面はさらにエッチングされる。そして、残存素子分
離絶縁膜２６ａが形成されることになる。この残存素子
分離絶縁膜２６ａの膜厚は非常に薄くなる。あるいは、
この残存素子分離絶縁膜２６ａは無くなり、シリコン基
板２１上の埋込み酸化膜２２がエッチングされることも
起こる。
【００１１】その後、図６（ｂ）に示すＳＯＩ基板は熱
酸化されて、ＳＯＩ層２３の表面にゲート酸化膜が形成
される。そして、このゲート酸化膜上にゲート電極が形
成され、さらにソース・ドレイン領域が設けられてＣＭ
ＯＳトランジスタが形成されることになる。
酸化されて、ＳＯＩ層２３の表面にゲート酸化膜が形成
される。そして、このゲート酸化膜上にゲート電極が形
成され、さらにソース・ドレイン領域が設けられてＣＭ
ＯＳトランジスタが形成されることになる。
【００１２】
【発明が解決しようとする課題】以上に説明したような
従来の技術では、ＣＭＯＳトランジスタのゲート酸化膜
の絶縁耐圧が低下したり、あるいは、絶縁耐圧がＳＯＩ
基板上で大きくばらつくようになる。
従来の技術では、ＣＭＯＳトランジスタのゲート酸化膜
の絶縁耐圧が低下したり、あるいは、絶縁耐圧がＳＯＩ
基板上で大きくばらつくようになる。
【００１３】これは、従来の技術の説明の中で触れたよ
うに、超薄膜ＳＯＩデバイスのＳＯＩ層の膜厚は非常に
薄くなり、もともとの素子分離絶縁膜２６の膜厚が薄く
なることに起因するものである。すなわち、このように
素子分離絶縁膜２６の膜厚が薄くなると、超薄膜ＳＯＩ
デバイスの製造工程で素子分離絶縁膜２６は上述したよ
うにエッチング除去され易くなる。あるいは、ＳＯＩ基
板上で素子分離絶縁膜のエッチング除去される領域が生
じ、その領域で埋込み酸化膜層２２も部分的にエッチン
グされるようになる。そして、ＳＯＩ層２２の端部の埋
込み酸化膜層２２がえぐられ、くさび形の形状になった
ＳＯＩ層端部が形成されるようになる。このようなＳＯ
Ｉ層端部に形成されるゲート酸化膜の絶縁耐圧は大幅に
低下するようになる。
うに、超薄膜ＳＯＩデバイスのＳＯＩ層の膜厚は非常に
薄くなり、もともとの素子分離絶縁膜２６の膜厚が薄く
なることに起因するものである。すなわち、このように
素子分離絶縁膜２６の膜厚が薄くなると、超薄膜ＳＯＩ
デバイスの製造工程で素子分離絶縁膜２６は上述したよ
うにエッチング除去され易くなる。あるいは、ＳＯＩ基
板上で素子分離絶縁膜のエッチング除去される領域が生
じ、その領域で埋込み酸化膜層２２も部分的にエッチン
グされるようになる。そして、ＳＯＩ層２２の端部の埋
込み酸化膜層２２がえぐられ、くさび形の形状になった
ＳＯＩ層端部が形成されるようになる。このようなＳＯ
Ｉ層端部に形成されるゲート酸化膜の絶縁耐圧は大幅に
低下するようになる。
【００１４】本発明の目的は、超薄膜ＳＯＩデバイスの
形成においても信頼性の高い素子分離絶縁膜を有するよ
うになる半導体装置の製造方法を提供することにある。
形成においても信頼性の高い素子分離絶縁膜を有するよ
うになる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、ＳＯＩ基板上に半導体装置を形成
する工程において、前記ＳＯＩ基板のＳＯＩ層表面にシ
リコン酸化膜と酸化耐性のある絶縁膜とをこの順に堆積
し積層膜を形成する工程と、前記積層膜を所定のパター
ン形状にエッチングで形成し前記ＳＯＩ層を露出させる
工程と、前記露出したＳＯＩ層上に選択的にシリコン薄
膜層を形成する工程と、前記積層膜を熱酸化のマスクと
し前記シリコン薄膜層と前記露出したＳＯＩ層とを選択
的に熱酸化する工程とを含む。
体装置の製造方法は、ＳＯＩ基板上に半導体装置を形成
する工程において、前記ＳＯＩ基板のＳＯＩ層表面にシ
リコン酸化膜と酸化耐性のある絶縁膜とをこの順に堆積
し積層膜を形成する工程と、前記積層膜を所定のパター
ン形状にエッチングで形成し前記ＳＯＩ層を露出させる
工程と、前記露出したＳＯＩ層上に選択的にシリコン薄
膜層を形成する工程と、前記積層膜を熱酸化のマスクと
し前記シリコン薄膜層と前記露出したＳＯＩ層とを選択
的に熱酸化する工程とを含む。
【００１６】ここで、前記熱酸化で前記シリコン薄膜層
と前記露出したＳＯＩ層とが全て熱酸化されて素子分離
絶縁膜に変換され、前記素子分離絶縁膜はこの領域下に
ある埋込み酸化膜層に接するように形成される。
と前記露出したＳＯＩ層とが全て熱酸化されて素子分離
絶縁膜に変換され、前記素子分離絶縁膜はこの領域下に
ある埋込み酸化膜層に接するように形成される。
【００１７】そして、前記シリコン薄膜層は選択的にエ
ピタキシャル成長された単結晶シリコン膜である。
ピタキシャル成長された単結晶シリコン膜である。
【００１８】あるいは、前記シリコン薄膜層は選択的に
エピタキシャル成長された単結晶シリコン膜であり、且
つ、前記単結晶シリコン膜の端部にはファセット面が形
成されている。
エピタキシャル成長された単結晶シリコン膜であり、且
つ、前記単結晶シリコン膜の端部にはファセット面が形
成されている。
【００１９】あるいは、前記シリコン薄膜層は多結晶シ
リコン膜である。
リコン膜である。
【００２０】このように、本発明の半導体装置の製造方
法では、素子分離絶縁膜に変換されるＳＯＩ層上に予め
選択的にシリコン薄膜層が形成される。このために、素
子分離絶縁膜の膜厚は厚くなり、半導体装置の製造工程
を経過した後でも充分な膜厚の素子分離絶縁膜が確保さ
れる。
法では、素子分離絶縁膜に変換されるＳＯＩ層上に予め
選択的にシリコン薄膜層が形成される。このために、素
子分離絶縁膜の膜厚は厚くなり、半導体装置の製造工程
を経過した後でも充分な膜厚の素子分離絶縁膜が確保さ
れる。
【００２１】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。図１乃至図２は本発
明の製造方法を説明するための製造工程順の断面図であ
る。
を図１と図２に基づいて説明する。図１乃至図２は本発
明の製造方法を説明するための製造工程順の断面図であ
る。
【００２２】以下の実施の形態では、最終の出来上がり
ＳＯＩ層の膜厚が３０ｎｍ程度になる場合について具体
的に説明する。図１（ａ）に示すように、シリコン基板
１上に埋込み酸化膜層２が形成されている。そして、こ
の埋込み酸化膜層２上にＳＯＩ層３が形成されている。
ここで、このＳＯＩ基板は、従来の技術で説明したよう
に、ＳＩＭＯＸ基板であり、ＳＯＩ層３の膜厚は６０ｎ
ｍ、埋込み酸化膜層２の膜厚は４００ｎｍにそれぞれ設
定される。
ＳＯＩ層の膜厚が３０ｎｍ程度になる場合について具体
的に説明する。図１（ａ）に示すように、シリコン基板
１上に埋込み酸化膜層２が形成されている。そして、こ
の埋込み酸化膜層２上にＳＯＩ層３が形成されている。
ここで、このＳＯＩ基板は、従来の技術で説明したよう
に、ＳＩＭＯＸ基板であり、ＳＯＩ層３の膜厚は６０ｎ
ｍ、埋込み酸化膜層２の膜厚は４００ｎｍにそれぞれ設
定される。
【００２３】次に、膜厚が３０ｎｍのシリコン酸化膜が
熱酸化でＳＯＩ層３の表面に形成され、このシリコン酸
化膜上に化学気相成長（ＣＶＤ）法でシリコン窒化膜が
堆積される。このシリコン窒化膜の膜厚は１５０ｎｍ程
度である。次に、フォトリソグラフィ技術でレジストマ
スク６が形成され、これをマスクにして上記シリコン窒
化膜およびシリコン酸化膜がドライエッチングされる。
このようにして、図１（ａ）に示すように、ＳＯＩ層３
上にシリコン酸化膜マスク４とシリコン窒化膜マスク５
が形成される。
熱酸化でＳＯＩ層３の表面に形成され、このシリコン酸
化膜上に化学気相成長（ＣＶＤ）法でシリコン窒化膜が
堆積される。このシリコン窒化膜の膜厚は１５０ｎｍ程
度である。次に、フォトリソグラフィ技術でレジストマ
スク６が形成され、これをマスクにして上記シリコン窒
化膜およびシリコン酸化膜がドライエッチングされる。
このようにして、図１（ａ）に示すように、ＳＯＩ層３
上にシリコン酸化膜マスク４とシリコン窒化膜マスク５
が形成される。
【００２４】次に、レジストマスク６が除去される。そ
して、図１（ｂ）に示すようにＳＯＩ層３の露出する領
域にエピタキシャル層７が形成される。ここで、このエ
ピタキシャル層７は膜厚が５０ｎｍの単結晶シリコン膜
であり、次のようにして選択的に堆積される。すなわ
ち、反応ガスとしてＳｉ2 Ｈ6 とＣｌ2 とが使用され、
成膜温度は７５０程度に設定される。このような条件で
のＵＨＶ（ＵｌｕｔｒａＨｉｇｈ Ｖａｃｕｕｍ）ＣＶ
Ｄ法により単結晶のシリコン膜が、露出するＳＯＩ層３
表面にのみ選択的にエピタキシャル成長される。
して、図１（ｂ）に示すようにＳＯＩ層３の露出する領
域にエピタキシャル層７が形成される。ここで、このエ
ピタキシャル層７は膜厚が５０ｎｍの単結晶シリコン膜
であり、次のようにして選択的に堆積される。すなわ
ち、反応ガスとしてＳｉ2 Ｈ6 とＣｌ2 とが使用され、
成膜温度は７５０程度に設定される。このような条件で
のＵＨＶ（ＵｌｕｔｒａＨｉｇｈ Ｖａｃｕｕｍ）ＣＶ
Ｄ法により単結晶のシリコン膜が、露出するＳＯＩ層３
表面にのみ選択的にエピタキシャル成長される。
【００２５】次に、シリコン窒化膜マスク５が酸化マス
クにされて、エピタキシャル層７およびその下のＳＯＩ
層３が熱酸化される。この熱酸化で、図１（ｃ）に示す
ようにエピタキシャル層７およびその下のＳＯＩ層３は
素子分離絶縁膜８に変わる。ここで、この素子分離絶縁
膜８の膜厚は約２１０ｎｍ程度になる。
クにされて、エピタキシャル層７およびその下のＳＯＩ
層３が熱酸化される。この熱酸化で、図１（ｃ）に示す
ようにエピタキシャル層７およびその下のＳＯＩ層３は
素子分離絶縁膜８に変わる。ここで、この素子分離絶縁
膜８の膜厚は約２１０ｎｍ程度になる。
【００２６】次に、従来の技術で説明したのと同様にし
て、熱酸化で形成されるシリコン窒化膜マスク５上のシ
リコン酸化膜はフッ酸水溶液中でエッチング除去され
る。そして、シリコン窒化膜マスク５はホットリン酸水
溶液中でエッチング除去される。さらに、シリコン酸化
膜マスク４がフッ酸水溶液中でエッチングされる。この
ようにして、図２（ａ）に示すようにＳＯＩ層３の表面
が露出される。このようなシリコン酸化膜のエッチング
工程で、素子分離絶縁膜８の表面は６０ｎｍ程度エッチ
ングされその膜厚は減少するようになる。
て、熱酸化で形成されるシリコン窒化膜マスク５上のシ
リコン酸化膜はフッ酸水溶液中でエッチング除去され
る。そして、シリコン窒化膜マスク５はホットリン酸水
溶液中でエッチング除去される。さらに、シリコン酸化
膜マスク４がフッ酸水溶液中でエッチングされる。この
ようにして、図２（ａ）に示すようにＳＯＩ層３の表面
が露出される。このようなシリコン酸化膜のエッチング
工程で、素子分離絶縁膜８の表面は６０ｎｍ程度エッチ
ングされその膜厚は減少するようになる。
【００２７】次に、図２（ｂ）に示すようにＳＯＩ層３
の表面が熱酸化され、保護酸化膜９が形成される。ここ
で、保護酸化膜９の膜厚は１５ｎｍ程度に設定される。
そして、この保護酸化膜９を通して不純物イオン注入が
行われる。このイオン注入により、ＳＯＩ層３中の不純
物濃度が調整されＣＭＯＳトランジスタのチャネル領域
が形成されることになる。
の表面が熱酸化され、保護酸化膜９が形成される。ここ
で、保護酸化膜９の膜厚は１５ｎｍ程度に設定される。
そして、この保護酸化膜９を通して不純物イオン注入が
行われる。このイオン注入により、ＳＯＩ層３中の不純
物濃度が調整されＣＭＯＳトランジスタのチャネル領域
が形成されることになる。
【００２８】続いて、図２（ｃ）に示すようにＳＯＩ層
３上の保護酸化膜９は、フッ酸水溶液中でエッチング除
去される。このエッチング工程で素子分離絶縁膜８表面
はさらに３０ｎｍ程度エッチングされる。そして、残存
素子分離絶縁膜８ａが形成されることになる。ここで、
この残存素子分離絶縁膜８ａの膜厚は１００ｎｍ以上に
なる。
３上の保護酸化膜９は、フッ酸水溶液中でエッチング除
去される。このエッチング工程で素子分離絶縁膜８表面
はさらに３０ｎｍ程度エッチングされる。そして、残存
素子分離絶縁膜８ａが形成されることになる。ここで、
この残存素子分離絶縁膜８ａの膜厚は１００ｎｍ以上に
なる。
【００２９】その後、従来の技術で説明したように、Ｓ
ＯＩ層３の表面にゲート酸化膜が形成される。そして、
このゲート酸化膜上にゲート電極が形成され、さらにソ
ース・ドレイン領域が設けられてＣＭＯＳトランジスタ
が形成されることになる。
ＯＩ層３の表面にゲート酸化膜が形成される。そして、
このゲート酸化膜上にゲート電極が形成され、さらにソ
ース・ドレイン領域が設けられてＣＭＯＳトランジスタ
が形成されることになる。
【００３０】本発明の実施の形態では、選択的に形成さ
れるエピタキシャル層７も熱酸化されてシリコン酸化膜
に変わる。このために、素子分離絶縁膜８の膜厚は従来
の技術の場合の２倍程度と厚く形成される。
れるエピタキシャル層７も熱酸化されてシリコン酸化膜
に変わる。このために、素子分離絶縁膜８の膜厚は従来
の技術の場合の２倍程度と厚く形成される。
【００３１】このように、本発明の製造方法では、超薄
膜ＳＯＩデバイスの場合でも厚い素子分離絶縁膜が容易
に形成できる。このため、従来の技術の説明の中で触れ
たような素子分離絶縁膜の膜厚が薄くなることに起因す
るゲート酸化膜の絶縁耐圧の低下は完全に無くなる。あ
るいは、その絶縁耐圧のバラツキは大幅に低減するよう
になる。
膜ＳＯＩデバイスの場合でも厚い素子分離絶縁膜が容易
に形成できる。このため、従来の技術の説明の中で触れ
たような素子分離絶縁膜の膜厚が薄くなることに起因す
るゲート酸化膜の絶縁耐圧の低下は完全に無くなる。あ
るいは、その絶縁耐圧のバラツキは大幅に低減するよう
になる。
【００３２】次に、本発明の第２の実施の形態を図３に
基づいて説明する。図３は本発明の別の製造方法を説明
するための工程順の断面図である。この場合の第１の実
施の形態との違いは、露出したＳＯＩ層上に形成される
エピタキシャル層がファセット面を有する点である。以
下、その相違点が主に説明される。
基づいて説明する。図３は本発明の別の製造方法を説明
するための工程順の断面図である。この場合の第１の実
施の形態との違いは、露出したＳＯＩ層上に形成される
エピタキシャル層がファセット面を有する点である。以
下、その相違点が主に説明される。
【００３３】図３（ａ）に示すように、第１の実施の形
態で説明したのと同様に、シリコン基板１上に埋込み酸
化膜層２が形成されている。そして、この埋込み酸化膜
層２上にＳＯＩ層３が形成されている。ここで、ＳＯＩ
層３の膜厚は４０ｎｍ、埋込み酸化膜層２の膜厚は２０
０ｎｍにそれぞれ設定される。
態で説明したのと同様に、シリコン基板１上に埋込み酸
化膜層２が形成されている。そして、この埋込み酸化膜
層２上にＳＯＩ層３が形成されている。ここで、ＳＯＩ
層３の膜厚は４０ｎｍ、埋込み酸化膜層２の膜厚は２０
０ｎｍにそれぞれ設定される。
【００３４】次に、膜厚が１５ｎｍのシリコン酸化膜が
熱酸化でＳＯＩ層３の表面に形成され、このシリコン酸
化膜上にＣＶＤ法でシリコン窒化膜が堆積される。この
シリコン窒化膜の膜厚は１００ｎｍ程度である。次に、
フォトリソグラフィ技術とドライエッチング技術とで上
記シリコン窒化膜およびシリコン酸化膜がパターニング
される。このようにして、ＳＯＩ層３上にシリコン酸化
膜マスク４とシリコン窒化膜マスク５が形成される。
熱酸化でＳＯＩ層３の表面に形成され、このシリコン酸
化膜上にＣＶＤ法でシリコン窒化膜が堆積される。この
シリコン窒化膜の膜厚は１００ｎｍ程度である。次に、
フォトリソグラフィ技術とドライエッチング技術とで上
記シリコン窒化膜およびシリコン酸化膜がパターニング
される。このようにして、ＳＯＩ層３上にシリコン酸化
膜マスク４とシリコン窒化膜マスク５が形成される。
【００３５】そして、ＳＯＩ層３の露出する領域にエピ
タキシャル層１０が形成される。ここで、このエピタキ
シャル層１０は膜厚が６０ｎｍの単結晶シリコン膜であ
り、ファセット面を持っている。
タキシャル層１０が形成される。ここで、このエピタキ
シャル層１０は膜厚が６０ｎｍの単結晶シリコン膜であ
り、ファセット面を持っている。
【００３６】このようなエピタキシャル層１０は次のよ
うにして選択的に堆積される。すなわち、反応ガスとし
てＳｉ2 Ｈ6 とＣｌ2 とが使用され、成膜温度は８５０
程度に設定される。このような条件でのＵＨＶ−ＣＶＤ
法により単結晶のシリコン膜が、露出するＳＯＩ層３表
面にのみ選択的にエピタキシャル成長される。
うにして選択的に堆積される。すなわち、反応ガスとし
てＳｉ2 Ｈ6 とＣｌ2 とが使用され、成膜温度は８５０
程度に設定される。このような条件でのＵＨＶ−ＣＶＤ
法により単結晶のシリコン膜が、露出するＳＯＩ層３表
面にのみ選択的にエピタキシャル成長される。
【００３７】この場合に、ＳＯＩ層３の結晶面を｛１０
０｝とするとファセット面は｛１１１｝面あるいは｛３
１１｝等となる。ここで、形状のよいファセット面を形
成するために、上記パターニングされたシリコン酸化膜
マスク４およびシリコン窒化膜マスク５のパターン端部
の方位が〈１１０〉になるように設定される。
０｝とするとファセット面は｛１１１｝面あるいは｛３
１１｝等となる。ここで、形状のよいファセット面を形
成するために、上記パターニングされたシリコン酸化膜
マスク４およびシリコン窒化膜マスク５のパターン端部
の方位が〈１１０〉になるように設定される。
【００３８】次に、図３（ｂ）に示すように、シリコン
窒化膜マスク５が酸化マスクにされて、エピタキシャル
層１０およびその下のＳＯＩ層３が熱酸化される。この
熱酸化で、エピタキシャル層１０およびその下のＳＯＩ
層３は素子分離絶縁膜８に変わる。ここで、この素子分
離絶縁膜８の膜厚は約２１０ｎｍ程度になる。
窒化膜マスク５が酸化マスクにされて、エピタキシャル
層１０およびその下のＳＯＩ層３が熱酸化される。この
熱酸化で、エピタキシャル層１０およびその下のＳＯＩ
層３は素子分離絶縁膜８に変わる。ここで、この素子分
離絶縁膜８の膜厚は約２１０ｎｍ程度になる。
【００３９】後の工程は、第１の実施の形態で説明した
のと同一である。以下、詳細な説明は省略される。
のと同一である。以下、詳細な説明は省略される。
【００４０】この実施の形態では、エピタキシャル層１
０の端部にファセット面が形成される。このために、素
子分離絶縁膜８の形成のための熱酸化時の熱応力は第１
の実施の形態の場合より小さくなる。そして、ＳＯＩ層
への結晶欠陥導入は低減される。
０の端部にファセット面が形成される。このために、素
子分離絶縁膜８の形成のための熱酸化時の熱応力は第１
の実施の形態の場合より小さくなる。そして、ＳＯＩ層
への結晶欠陥導入は低減される。
【００４１】また、エピタキシャル層１０の端部すなわ
ちシリコン酸化膜マスク４の端部での酸化が容易にな
り、エピタキシャル層１０は短時間の熱酸化で完全にシ
リコン酸化膜に変換されるようになる。これに対し、エ
ピタキシャル層１０の端部にファセット面が無いとこの
領域の熱酸化が遅くなる。そして、酸化時間が長くなっ
てしまう。
ちシリコン酸化膜マスク４の端部での酸化が容易にな
り、エピタキシャル層１０は短時間の熱酸化で完全にシ
リコン酸化膜に変換されるようになる。これに対し、エ
ピタキシャル層１０の端部にファセット面が無いとこの
領域の熱酸化が遅くなる。そして、酸化時間が長くなっ
てしまう。
【００４２】次に、本発明の第３の実施の形態を図４に
基づいて説明する。図４は本発明の別の製造方法を説明
するための工程順の断面図である。
基づいて説明する。図４は本発明の別の製造方法を説明
するための工程順の断面図である。
【００４３】第１の実施の形態で説明したのと同様に、
図４（ａ）に示すように、シリコン基板１上に埋込み酸
化膜層２が形成される。そして、この埋込み酸化膜層２
上にＳＯＩ層３が形成される。ＳＯＩ層３の膜厚は５０
ｎｍ、埋込み酸化膜層２の膜厚は４００ｎｍにそれぞれ
設定される。
図４（ａ）に示すように、シリコン基板１上に埋込み酸
化膜層２が形成される。そして、この埋込み酸化膜層２
上にＳＯＩ層３が形成される。ＳＯＩ層３の膜厚は５０
ｎｍ、埋込み酸化膜層２の膜厚は４００ｎｍにそれぞれ
設定される。
【００４４】次に、膜厚が１５ｎｍのシリコン酸化膜が
熱酸化でＳＯＩ層３の表面に形成され、このシリコン酸
化膜上にＣＶＤ法でシリコン窒化膜が堆積される。この
シリコン窒化膜の膜厚は５０ｎｍ程度である。次に、フ
ォトリソグラフィ技術とドライエッチング技術とで上記
シリコン窒化膜およびシリコン酸化膜がパターニングさ
れる。このようにして、ＳＯＩ層３上にシリコン酸化膜
マスク４とシリコン窒化膜マスク５が形成される。
熱酸化でＳＯＩ層３の表面に形成され、このシリコン酸
化膜上にＣＶＤ法でシリコン窒化膜が堆積される。この
シリコン窒化膜の膜厚は５０ｎｍ程度である。次に、フ
ォトリソグラフィ技術とドライエッチング技術とで上記
シリコン窒化膜およびシリコン酸化膜がパターニングさ
れる。このようにして、ＳＯＩ層３上にシリコン酸化膜
マスク４とシリコン窒化膜マスク５が形成される。
【００４５】次に、図４（ａ）に示すように、ポリシリ
コン薄膜１１がＳＯＩ基板上全面にＣＶＤ法で堆積され
る。ここで、このポリシリコン薄膜１１の膜厚は８０ｎ
ｍ程度である。
コン薄膜１１がＳＯＩ基板上全面にＣＶＤ法で堆積され
る。ここで、このポリシリコン薄膜１１の膜厚は８０ｎ
ｍ程度である。
【００４６】次に、化学的機械研磨（ＣＭＰ）法でポリ
シリコン薄膜１１が研磨される。ここで、シリコン窒化
膜マスク５はＣＭＰのストッパー層として機能する。こ
のようにして、図４（ｂ）に示すように、パターニング
されたシリコン酸化膜マスク４とシリコン窒化膜マスク
５の間に埋設されるようにして、露出したＳＯＩ層３上
にポリシリコン層１２が形成される。ここで、ポリシリ
コン層１２の膜厚は５０ｎｍ程度になる。
シリコン薄膜１１が研磨される。ここで、シリコン窒化
膜マスク５はＣＭＰのストッパー層として機能する。こ
のようにして、図４（ｂ）に示すように、パターニング
されたシリコン酸化膜マスク４とシリコン窒化膜マスク
５の間に埋設されるようにして、露出したＳＯＩ層３上
にポリシリコン層１２が形成される。ここで、ポリシリ
コン層１２の膜厚は５０ｎｍ程度になる。
【００４７】次に、シリコン窒化膜マスク５が酸化マス
クにされて、ポリシリコン層１２およびその下のＳＯＩ
層３が熱酸化される。この熱酸化で、図４（ｃ）に示す
ようにポリシリコン層１２およびその下のＳＯＩ層３は
素子分離絶縁膜８に変わる。ここで、埋込み酸化膜層２
上の素子分離絶縁膜８の膜厚は約２００ｎｍ程度にな
る。
クにされて、ポリシリコン層１２およびその下のＳＯＩ
層３が熱酸化される。この熱酸化で、図４（ｃ）に示す
ようにポリシリコン層１２およびその下のＳＯＩ層３は
素子分離絶縁膜８に変わる。ここで、埋込み酸化膜層２
上の素子分離絶縁膜８の膜厚は約２００ｎｍ程度にな
る。
【００４８】後の工程は、第１の実施の形態で説明した
のと同一である。以下、詳細な説明は省略される。
のと同一である。以下、詳細な説明は省略される。
【００４９】以上の実施の形態ではエピタキシャル層、
ポリシリコン層にリンあるいはボロン等の不純物が含有
されてもよい。
ポリシリコン層にリンあるいはボロン等の不純物が含有
されてもよい。
【００５０】
【発明の効果】以上に説明したように、本発明の半導体
装置の製造方法でＳＯＩ基板のＳＯＩ層に素子分離領域
を形成する場合には、素子分離絶縁膜に変換されるＳＯ
Ｉ層上に予め選択的にシリコン薄膜層が形成される。こ
のために、素子分離絶縁膜の膜厚は厚くなり、半導体装
置の製造工程を経過した後でも充分な膜厚の素子分離絶
縁膜が確保される。
装置の製造方法でＳＯＩ基板のＳＯＩ層に素子分離領域
を形成する場合には、素子分離絶縁膜に変換されるＳＯ
Ｉ層上に予め選択的にシリコン薄膜層が形成される。こ
のために、素子分離絶縁膜の膜厚は厚くなり、半導体装
置の製造工程を経過した後でも充分な膜厚の素子分離絶
縁膜が確保される。
【００５１】そして、従来の技術で生じていた、ＳＯＩ
基板に搭載されるＣＭＯＳトランジスタのゲート酸化膜
の耐圧劣化、あるいは、絶縁耐圧の大きなバラツキ等は
無くなる。このような本発明の効果は、超薄膜ＳＯＩデ
バイスの製造において顕著に現れるようになる。
基板に搭載されるＣＭＯＳトランジスタのゲート酸化膜
の耐圧劣化、あるいは、絶縁耐圧の大きなバラツキ等は
無くなる。このような本発明の効果は、超薄膜ＳＯＩデ
バイスの製造において顕著に現れるようになる。
【００５２】そして、本発明の半導体装置の製造方法
は、信頼性の高い超薄膜ＳＯＩデバイスの製造を容易に
する。
は、信頼性の高い超薄膜ＳＯＩデバイスの製造を容易に
する。
【図１】本発明の第１の実施の形態である半導体装置の
製造工程順の断面図である。
製造工程順の断面図である。
【図２】本発明の第１の実施の形態である半導体装置の
製造工程順の断面図である。
製造工程順の断面図である。
【図３】本発明の第２の実施の形態である半導体装置の
製造工程順の断面図である。
製造工程順の断面図である。
【図４】本発明の第３の実施の形態である半導体装置の
製造工程順の断面図である。
製造工程順の断面図である。
【図５】従来の技術を説明するための半導体装置の製造
工程順の断面図である。
工程順の断面図である。
【図６】従来の技術を説明するための半導体装置の製造
工程順の断面図である。
工程順の断面図である。
１，２１ シリコン基板 ２，２２ 埋込み酸化膜層 ３，２３ ＳＯＩ層 ４，２４ シリコン酸化膜マスク ５，２５ シリコン窒化膜マスク ６ レジストマスク ７，１０ エピタキシャル層 ８，２６ 素子分離絶縁膜 ８ａ，２６ａ 残存素子分離絶縁膜 ９，２７ 保護酸化膜 １１ ポリシリコン薄膜 １２ ポリシリコン層
Claims (5)
- 【請求項１】 ＳＯＩ基板上に半導体装置を形成する工
程において、前記ＳＯＩ基板のＳＯＩ層表面にシリコン
酸化膜と酸化耐性のある絶縁膜とをこの順に堆積し積層
膜を形成する工程と、前記積層膜を所定のパターン形状
にエッチングで形成し前記ＳＯＩ層を露出させる工程
と、前記露出したＳＯＩ層上に選択的にシリコン薄膜層
を形成する工程と、前記積層膜を熱酸化のマスクとし前
記シリコン薄膜層と前記露出したＳＯＩ層とを選択的に
熱酸化する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記熱酸化で前記シリコン薄膜層と前記
露出したＳＯＩ層とが全て熱酸化されて素子分離絶縁膜
に変換され、前記素子分離絶縁膜はこの領域下にある埋
込み酸化膜層に接するように形成されることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記シリコン薄膜層が選択的にエピタキ
シャル成長された単結晶シリコン膜であることを特徴と
する請求項１または請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記シリコン薄膜層が選択的にエピタキ
シャル成長された単結晶シリコン膜であり、且つ、前記
単結晶シリコン膜の端部にファセット面が形成されてい
ることを特徴とする請求項１または請求項２記載の半導
体装置の製造方法。 - 【請求項５】 前記シリコン薄膜層が多結晶シリコン膜
であることを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277754A JPH10125773A (ja) | 1996-10-21 | 1996-10-21 | 半導体装置の製造方法 |
| KR1019970053786A KR100293009B1 (ko) | 1996-10-21 | 1997-10-20 | 반도체장치의제조방법 |
| US08/954,613 US5981359A (en) | 1996-10-21 | 1997-10-20 | Method of manufacturing semiconductor device having isolation film on SOI substrate |
| EP97118200A EP0837501A3 (en) | 1996-10-21 | 1997-10-20 | Method of manufacturing an isolation region in a SOI substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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