KR100562058B1 - 반도체장치의 제조방법 - Google Patents

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KR100562058B1
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쓰지우치미키오
이와마쓰토시아키
마에다시게노부
히라노유이치
마에가와시게토
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미쓰비시덴키 가부시키가이샤
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Abstract

채널스톱 주입층이 활성영역에 형성되는 것을 방지하고, 트랜지스터 특성의 저하를 방지한 반도체장치의 제조방법에 있어서, 한층 더 개량을 행한다. 질화막(22)의 패터닝후에, SOI층(3)의 두께를 측정하고(S2), 그 결과를 사용하여, SOI층(3)의 에칭조건(에칭시간 등)을 결정한다(S3). 또한, SOI층(3)의 두께 측정에는, 물체표면에 직선 편광된 빛을 조사하며, 물체표면에서 반사되는 타원편광을 관측하는 분광 엘립소메트리(ellipsometry)를 사용하면 된다. 그리고 결정된 에칭조건을 사용하여, 패터닝된 질화막(22)을 에칭마스크로서 트렌치 TR2를 형성한다(S4).
반도체, 편광, 질화막, 패터닝, 에칭, 트랜지스터, 마스크, 활성영역

Description

반도체장치의 제조방법 { METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE }
도 1은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 2는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 3은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 4는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 5는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 6은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 7은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 8은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 9는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 10은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 11은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 12는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 13은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 14는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 15는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 16은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 17은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 18은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 19는 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 20은 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법을 나타내는 단면도이다.
도 21은 본 발명에 관한 실시예 1의 반도체장치의 제조방법을 설명하는 단면도이다.
도 22는 본 발명에 관한 실시예 1의 반도체장치의 제조방법을 설명하는 플로우차트이다.
도 23은 본 발명에 관한 실시예 1의 반도체장치의 제조방법중, FB 처리만을 행하는 경우의 플로우차트이다.
도 24는 본 발명에 관한 실시예 1의 반도체장치의 제조방법의 변형예를 설명하는 플로우차트이다.
도 25는 본 발명에 관한 실시예 1의 반도체장치의 제조방법의 변형예를 설명하는 플로우차트이다.
도 26은 본 발명에 관한 실시예 1의 반도체장치의 제조방법을 실시하기 위한 모니터패턴을 나타내는 단면도이다.
도 27은 본 발명에 관한 실시예 2의 반도체장치의 제조방법을 설명하는 단면도이다.
도 28은 본 발명에 관한 실시예 2의 반도체장치의 제조방법의 변형예를 설명하는 단면도이다.
도 29는 본 발명에 관한 실시예 2의 반도체장치의 제조방법의 변형예를 설명하는 단면도이다.
도 30은 본 발명에 관한 실시예 2의 반도체장치의 제조방법의 변형예를 설명하는 단면도이다.
도 31은 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 평면도이다.
도 32는 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 33은 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 34는 본 발명에 관한 실시예 3의 반도체장치의 제조방법에 사용되는 레지스트 마스크의 평면도이다.
도 35는 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 36은 본 발명에 관한 실시예 3의 반도체장치의 제조방법에 사용되는 레지스트 마스크의 평면도이다.
도 37은 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 38은 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 39는 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 40은 본 발명에 관한 실시예 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 41은 본 발명에 관한 실시예 3의 반도체장치의 제조방법에 사용되는 레지스트 마스크의 평면도이다.
도 42는 본 발명에 관한 실시예 3의 반도체장치의 제조방법의 응용예를 설명하는 평면도이다.
도 43은 본 발명에 관한 실시예 3의 반도체장치의 제조방법의 응용예를 설명하는 평면도이다.
도 44는 본 발명에 관한 실시예 3의 반도체장치의 제조방법의 응용예를·4설명하는 평면도이다.
도 45는 본 발명에 관한 실시예 3의 반도체장치의 제조방법의 응용예를 설명하는 평면도이다.
도 46은 본 발명에 관한 실시예 3의 반도체장치의 제조방법의 응용예를 설명하는 평면도이다.
도 47은 본 발명에 관한 실시예 4의 반도체장치의 제조방법을 설명하는 단면도이다.
도 48은 본 발명에 관한 실시예 4의 반도체장치의 제조방법을 설명하는 단면도이다.
도 49는 본 발명에 관한 실시예 4의 반도체장치의 제조방법을 설명하는 단면도이다.
도 50은 본 발명에 관한 실시예 4의 반도체장치의 제조방법을 설명하는 단면도이다.
도 51은 본 발명에 관한 실시예 4의 반도체장치의 제조방법을 설명하는 단면도이다.
도 52는 본 발명에 관한 실시예 5의 반도체장치의 구성을 설명하는 단면도이다.
도 53은 본 발명에 관한 실시예 5의 반도체장치의 구성을 설명하는 단면도이다.
도 54는 본 발명에 관한 실시예 5의 반도체장치의 구성을 설명하는 평면도이다.
도 55는 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 56은 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 57은 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 58은 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 59는 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 60은 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 61은 본 발명에 관한 실시예 5의 반도체장치의 제조방법을 설명하는 단면도이다.
도 62는 본 발명에 관한 실시예 5의 반도체장치의 SOI층의 최적 두께를 설명하는 도면이다.
도 63은 본 발명에 관한 실시예 6의 반도체장치의 제조방법을 설명하는 단면도이다.
도 64는 종래의 반도체장치의 구성을 설명하는 단면도이다.
도 65는 종래의 반도체장치의 구성을 설명하는 단면도이다.
도 66은 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 67은 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 68은 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 69는 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 70은 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 71은 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 72는 종래의 반도체장치의 제조방법을 설명하는 단면도이다.
도 73은 종래의 반도체장치의 구성을 설명하는 단면도이다.
도 74는 종래의 반도체장치의 문제점을 설명하는 단면도이다.
도 75는 종래의 반도체장치의 문제점을 설명하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 SOI층 4,6 산화막
5,7,21 폴리실리콘막 8,22 질화막
TR1, TR2 트렌치 N1, P1 채널스톱층
MPA, MPB, MPC 모니터패턴
BT 병합분리 산화막
PT 부분분리 산화막
FT 완전분리 산화막
BR 보디영역.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 트렌치분리 산화막을 가지는 반도체장치의 제조방법에 관한 것이다.
실리콘 기판상에 매립산화막 및 SOI(Silicon On Insulator)층이 배치된 SOI 기판에 형성되는 SOI구조의 반도체장치(이후, SOI 디바이스라 호칭함)는, 기생용량을 저감할 수 있고, 고속동작 및 저소비전력이라는 특징을 가지며, 휴대기기 등에 사용되고 있다.
또한, 실리콘 기판상에 직접 형성되는 벌크 디바이스(bulk device)도, 미세화 기술, 고집적화 기술의 진척은 현저하고, 그 개발의 속도는 가속하는 추세이다.
디바이스 기술의 진척에 따라, 채널 불순물이나 소스/드레인 불순물의 농도는 높아지며, 더욱이 가파르고 험준한 불순물 프로파일이 요구되는 경향에 있다. 이 때문에, 불순물 주입후의 열처리는 저온에서, 단시간으로 행하는 경향에 있다.
한편으로는, 실리콘층내에 트렌치(trench)를 설치하고, 그 트렌치내에 절연물을 매립함으로써 형성된 트렌치 분리구조를 가지는 디바이스에서는, 그 분리구조의 형성에, 고온에서, 장시간의 열처리가 필수로 되어 있다.
여기서, SOI 디바이스의 일예로서, 도 64에 트렌치 분리에 의해 MOS 트랜지스터 사이를 전기적으로 분리한 SOI 디바이스(7O)의 부분 단면구성을 나타낸다.
도 64에서, 실리콘 기판(101)상에 매립산화막(102) 및 SOI층(103)이 배치된 SOI기판에서, SOI층(103)상에는 N채널형 M0S 트랜지스터(NMOS 트랜지스터) NM1 및 P채널형 MOS 트랜지스터(PMOS 트랜지스터) PM1이 배치되고, 양자의 사이는, 분리산화막(104)에 의해 전기적으로 완전히 분리되어 있다. 또한, 분리산화막(104)은 NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1을 둘러싸도록 배치되어 있다.
NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1은, SOI층(103)중에 형성되는 소스 ·드레인영역 SD, 채널 형성영역 CH, 채널 형성영역 CH상에 형성되는 게이트 산화막 GO, 게이트산화막 G0상에 형성되는 게이트전극 GT 및, 게이트전극 GT의 측면을 덮는 사이드월 산화막 SW로 구성된다.
이와 같이 SOI 디바이스(70)에서는, NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1은, SOI층(103)중에서 분리산화막(104)에 의해 서로 독립하고 있을 뿐만 아니라, 다른 반도체소자 등으로부터도 완전히 분리되어 있으므로, 양 트랜지스터에어서는 래치업(latch up)이 원리적으로 발생하지 않는 구조를 나타내고 있다.
따라서, CMOS 트랜지스터를 가지는 SOI 디바이스를 제조하는 경우는, 미세 가공기술로 정해지는 최소 분리폭을 사용할 수 있어 칩 면적을 축소할 수 있는 장점이 있었다. 그러나, 충돌전리현상에 의해 발생하는 캐리어(NMOS에서는 홀)가 채널 형성영역에 쌓이고, 이것에 따라 킹크(kink)가 발생하거나, 동작내압이 열화하거나, 또한, 채널 형성영역의 전위가 안정하지 않기 때문에 지연시간의 주파수 의존성이 발생하는 등의 기판 부유효과에 의해 생기는 여러가지의 문제점이 있었다.
그래서 고안된 것이, 파셜트렌치(partial trench) 분리구조이다. 도 65에, 파셜트렌치 분리구조(PTI 구조)를 가지는 SOI 디바이스(80)의 부분 단면구성을 나타낸다.
도 65에서, SOI층(103)상에 NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1이 배치되고, 양자의 사이는, 그 하부에 웰영역 WR이 배치된 부분분리 산화막(105)에 의해 분리되어 있다. 또한, 부분분리 산화막(105)은 NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1을 둘러싸도록 배치되어 있다.
여기서, 산화막(105)에 대하여, SOI 디바이스(70)에서의 분리산화막(104)과 같이, 매립산화막(102)에 도달하는 트렌치 산화막으로 소자사이를 전기적으로 완전히 분리하는 구조를 풀(full)트렌치 분리구조(FTI 구조)라 호칭하며, 그 산화막을 완전분리 산화막이라 호칭한다.
이와 같이, NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1은 부분분리 산화막(105)에 의해 분리되지만, 부분분리 산화막(105)의 하부의 웰영역 WR을 통하여 캐리어의 이동이 가능하고, 캐리어가 채널 형성영역에 쌓인다는 것을 방지할 수 있으며, 또한 웰영역 WR을 통하여 채널 형성영역의 전위를 고정(보디고정)할 수 있으므로, 기판 부유효과에 의한 여러가지의 문제가 발생하지 않는다는 이점이 있었다.
또한, MOS 트랜지스터의 신뢰성을 더욱 향상시킨 PTI 구조의 SOI 디바이스로서, 이하에 설명하는 MOS 트랜지스터(90)를 들을 수 있다. 이하, 도 66∼도 73을 사용하여 MOS 트랜지스터(90)의 제조방법을 설명한다. 또한, MOS 트랜지스터(90)의 구성은, 최종 공정을 설명하는 도 73에 나타낸다.
우선, 도 66에 나타내는 바와 같이, 산소 이온주입함으로써 매립산화막(102)을, 형성하는 SlMOX법이나, 본딩법 등에 의해, 실리콘 기판(101), 매립산화막(102) 및 SOI층(103)으로 구성되는 SOI기판을 준비한다.
그리고, SOI기판상에, CVD법 혹은 열산화에 의해 10∼30nm(100∼300Å)의 산화막(106)을 형성한 후, 그 위에 두께 30∼200nm(300∼2000Å)의 질화막(107)을 형성한다. 이어서, 질화막(107)상에 패터닝에 의해 레지스트 마스크 RM1을 형성한다. 레지스트 마스크 RM1은, 트렌치를 형성하기 위한 개구부를 가지고 있다.
계속해서, 레지스트 마스크 RM1을 마스크로서 질화막(107), 산화막(106) 및 SOI층(103)을 에칭함으로써 패터닝하고, 도 67에 나타내는 바와 같이 SOI층(103)에 부분트렌치 TR을 형성한다. 이 에칭에서는, SOI층(103)을 완전히 에칭하여 매립산화막(102)을 노출시키는 것은 아니며, 트렌치의 바닥부에 소정 두께의 SOI층(103)이 남도록 에칭조건을 조정한다.
또한, 부분트렌치 TR은, 소정의 폭으로 실리콘 기판(101)에 대하여 거의 수직방향으로 연장되어 형성되기 때문에, 집적도를 손상시키지 않고 미세화를 유지한 소자분리를 행할 수 있다.
다음에, 도 68에 나타내는 공정에서, 두께 500nm(5000Å) 정도의 산화막을 퇴적하고, CMP(Chemical Mechanical Polishing) 처리에 의해 질화막(107)의 도중까지 연마하며, 그 후, 질화막(107) 및 산화막(106)의 제거를 행함으로써, 부분분리 산화막(105)을 형성한다. 여기서, 도 68에서 부분분리 산화막(105)보다 좌측의 영역은, 임계전압이 낮은 트랜지스터를 형성하는 제1 영역 R1로 하고, 부분분리 산화막(105)보다 우측의 영역은, 일반적인 임계전압을 가지며, 또한 신뢰성이 높은 트랜지스터를 형성하는 제2 영역 R2로 한다.
다음에, 도 69에 나타내는 공정에서 SOI층(103)상에 전역에 걸쳐 산화막 OX101을 형성한다. 산화막 OX101의 두께는 3~10nm(30∼100Å)이다. 그 후, 제2 영역 R2상을 덮도록 레지스트 마스크 RM2를 형성하고, 산화막 OXl01을 통하여 제1 영역 R1의 SOI층(103)내에 반도체 불순물을 이온주입하는 것에 의해 도입한다. 이 경우의 주입조건은 임계전압이 낮은 트랜지스터를 형성하기 위한 조건이며, 예컨대 NMOS 트랜지스터를 형성하는 것이면, 붕소(b)이온을 에너지5∼40keV, 도우즈(dose)량 1×1011∼3×1011/cm2로 주입한다. 또한, 이것에 앞서, 붕소이온을 에너지 30∼100keV, 도우즈량 1×1012∼1×1014/cm2로 주입함으로써 웰영역을 형성하는 공정을 가지고 있다.
다음에, 도 70에 나타내는 공정에서는 제1 영역 R1상을 덮도록 레지스트 마스크 RM3을 형성하고, 산화막 OX101을 통하여 제2 영역 R2의 SOI층(103)내에 반도체 불순물을 이온주입하는 것에 의해 도입한다. 이 경우의 주입조건은 일반적인 임계전압의 트랜지스터를 형성하기 위한 조건이며, 예컨대 NMOS 트랜지스터를 형성하는 것이면, 붕소(b)이온을 에너지5∼40keV, 도우즈량 3×1011∼5×1011/cm2이다.
다음에, 도 71에 나타내는 공정에서, 제2 영역 R2상을 덮도록 레지스트 마스크 RM4를 형성하고, 제1 영역 R1의 산화막 OX101을 제거한다.
레지스트 마스크 RM4를 제거한 후, 도 72에 나타내는 공정에서 전역에 걸쳐 산화막을 형성한다. 이때, 영역 R1에서는 두께가 1∼4nm(10∼40Å)인 산화막 OX102가 형성되고, 영역 R2에서는 산화막 OX101의 두께가 증가하여 산화막 OX1O3으로 된다. 그 후, 전역에 걸쳐, 게이트전극이 되는 다결정 실리콘층(이하, 폴리실리콘층이라 호칭함) PS1을 형성한다.
계속해서, 도 73에 나타내는 공정에서, 폴리실리콘층 PS1, 산화막 OX1O2 및 0X103을 패터닝하고, 게이트전극 GT1 및 GT2, 게이트 산화막 GO1 및 GO2를 형성하며, 측벽산화막 SW의 형성, 소스 ·드레인층 SD의 형성에 의해 NMOS 트랜지스터 NM3및 NM4를 형성한다. 또한, 부분분리 산화막(105)의 하부는 웰영역 WR로 되어있다.
또한, NMOS 트랜지스터 NM3 및 NM4 상에는 층간절연막이 형성되고, 층간절연막을 관통하여 소스 ·드레인층 SD에 도달하는 복수의 콘택트홀이 형성되어 SOI 디바이스(90)를 구성하지만, 그것들에 대해서는 도시를 생략한다.
이상 설명한 바와 같이, PTI 구조의 SOI 디바이스는, 기판 부유효과에 의한 여러가지의 문제를 해소할 수 있는 디바이스로서 널리 사용되고 있지만, 부분분리 산화막 하부의 웰영역은, 산화막 형성시의 편석현상에 의해 불순물 농도가 저하하여 도전형이 반전하는 경우가 있다. 이것을 방지하기 위해, 웰영역과 동일한 도전형의 불순물을 주입하는, 채널스톱 주입을 행한다. 그러나, 먼저 설명한 바와 같이, 트렌치 분리구조의 형성시에는, 고온에서, 장시간의 열처리가 필수적이므로, 트렌치 분리구조의 형성전에 채널스톱 주입을 행하여도, 그 후의 열처리에 의해 불순물이 확산하여 프로파일이 흩어져, 소기의 효과를 얻을 수 있는 가능성이 없다.
이것을 해소하는 방법으로는, 트렌치 분리구조 형성후에 불순물을 주입하는 방법을 들을 수 있지만, 그 경우에는, 트렌치분리 산화막의 하부에만 고농도의 불순물을 주입하는 것이 어렵다는 문제가 생긴다.
즉, 도 74에 나타내는 바와 같이, SOI층(103)의 표면내에 부분분리 산화막(105)을 형성한 후, 부분분리 산화막(105)의 상부로부터 이온주입을 행하고, 부분분리 산화막(105)의 하부에 불순물을 주입하는 경우, MOS 트랜지스터 등의 반도체소자를 형성하는 활성영역 AR에도 고농도의 불순물이 도입되며, 불순물층 XL이 형성된다.
이것은, 부분분리 산화막(105)의, SOI층(103)의 주표면에서 돌출하는 부분의 높이 L로 규정되는 분리단차가 낮기 때문이며(예컨대 20nm), 부분분리 산화막(105)을 통과하여, 그 하부의 웰영역에 불순물 프로파일의 피크가 형성되는 에너지로 주입을 행하면, 활성영역 AR중에서도 고농도의 불순물층 XL이 형성되게 된다. 이 불순물층 XL의 도전형은 소스 ·드레인층이과는 반대이다.
이 결과, MOS 트랜지스터의 임계치 조정이 어려워지거나, MOS 트랜지스터의 소스 ·드레인층 혹은 소스 ·드레인층의 PN 접합부의 주위에 형성되는 공핍층을 매립산화막(102)까지 도달시키는 것이 곤란하게 된다.
도 75에는, 활성영역 AR에 MOS 트랜지스터를 형성한 구성을 나타내고 있고, 소스·드레인영역 SD는 불순물층 XL의 존재에 의해, 소스·드레인 불순물이 상쇄되며, 매립산화막(102)까지 도달하고 있지 않다. 또한, 소스 ·드레인층의 PN 접합의 주위에 형성되는 공핍층도 불순물층 XL의 존재에 의해 매립산화막(102)까지 도달할 수 없다.
한편, 부분분리 산화막(105)의 분리단차를 크게 하면, 활성영역 AR에 고농도의 불순물층 XL이 형성되지 않도록 할 수 있지만, 반도체장치의 미세화의 관점에서는, 분리단차는 20nm 이하로 하는 것이 바람직하다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 채 널스톱 주입층이 활성영역에 형성되는 것을 방지하고, 트랜지스터 특성의 저하를 방지한 반도체장치의 제조방법에 있어서, 한층 더 개선을 행하는 것을 목적으로 한다.
본 발명에 관한 제1 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정(a)과, 트렌치에칭에 의해 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정(b)을 구비하며, 상기 공정(b)은, 상기 트렌치의 형성중에, 상기 SOI층의·두께를 적어도 1회는 측정하여, 상기 트렌치에칭을 제어하는 공정을 포함하고 있다.
본 발명에 관한 제2 국면의 반도체장치의 제조방법은, 상기 공정(b)이, 적어도 상기 보조막을 관통하는 제1 에칭을 행한 후, 상기 SOI층의 제1 나머지 두께를 측정하고, 그 제1 나머지 두께에 의거하여, 제2 에칭에 의해, 상기 SOI층의 상기 소정 깊이에 도달하기 위한 에칭조건을 결정하는 공정(b-1)과, 상기 결정된 에칭조건에 의거하여, 상기 제2 에칭을 행하는 공정(b-12)을 포함하고 있다.
본 발명에 관한 제3 국면의 반도체장치의 제조방법은, 상기 공정(b-1)이, 상 기 에칭조건으로서, 상기 SOI층의 에칭시간을 산출하는 공정을 포함하고, 상기 에칭시간의 산출공정은, 상기 SOI층의 당초 두께에서 상기 제1 나머지 두께를 빼내어 상기 제1 에칭에 의한 과잉 에칭의 깊이를 산출하는 공정과, 상기 SOI층의 소정 깊이에서 상기 과잉 에칭의 깊이를 빼내어 상기 제2 에칭에 의해 에칭해야 할 깊이를 산출하는 공정과, 상기 에칭해야 할 깊이를 상기 SOI층의 에칭레이트로 나누는 공정을 포함하고 있다.
본 발명에 관한 제4 국면의 반도체장치의 제조방법은, 상기 공정(b)후에, 상기 SOI층의 최신의 에칭레이트를 산출하는 공정(c)과, 상기 최신의 에칭레이트의 데이터를, 상기 반도체장치와 다른 제조로트의, 상기 공정(b-1)에 주는 공정(d)을 더 구비하고, 상기 공정(c)은, 상기 SOI층의 제2 나머지 두께를 측정하는 공정과, 상기 제1 나머지 두께에서 상기 제2 나머지 두께를 빼내어 상기 제2 에칭에 의한 에칭깊이를 산출하는 공정과, 상기 에칭깊이를 상기 에칭시간으로 나누는 공정을 포함하고 있다.
본 발명에 관한 제5 국면의 반도체장치의 제조방법은, 상기 공정(b)이, 상기 보조막의 에칭후, 상기 SOI층에 대하여, 상기 소정 깊이에 도달하지 않는 깊이의 제1 에칭을 행한 후, 상기 SOI층의 제1 나머지 두께를 측정하고, 그 제1 나머지 두께에 의거하여, 제2 에칭에 의해, 상기 SOI층의 상기 소정 깊이에 도달하기 위한 에칭조건을 결정하는 공정(b-1)과, 상기 결정된 에칭조건에 의거하여, 상기 제2 에칭을 행하는 공정(b-2)을 포함하고 있다.
본 발명에 관한 제6 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연 막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정(a)과, 트렌치에칭에 의해 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정(b)과, 상기 트렌치를 형성한 후, 상기 SOI층의 나머지 두께를 측정하고, 그 나머지 두께에 의거하여, 상기 SOI층의 최신의 에칭레이트를 산출하는 공정(c)과, 상기 최신의 에칭레이트의 데이터를, 상기 반도체장치와 다른 제조로트의, 상기 트렌치에칭 공정에 주는 공정(d)을 구비하고 있다.
본 발명에 관한 제7 국면의 반도체장치의 제조방법은, 상기 공정(c)이, 상기 SOI층의 당초 두께에서 상기 나머지 두께를 빼내어 상기 에칭에 의한 에칭의 깊이를 산출하는 공정과, 상기 에칭깊이를 상기 SOI층의 에칭시간으로 나누는 공정을 포함하고 있다.
본 발명에 관한 제8 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정(b)과, 상기 트렌치 내벽을 드라이산화하여 내벽산화막을 형성하는 공정(c)을 구비하고 있다.
본 발명에 관한 제9 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정(b)과, 상기 트렌치 내벽에 내벽산화막을 형성하는 공정(c)을 구비하며, 상기 공정(b)은, 에칭에 의해, 상기 트렌치의 단면형상을, 바닥부로 향함에 따라 개구부가 넓어지는 메사(mesa) 모양으로 하는 공정(b-1)을 포함하고 있다.
본 발명에 관한 제10 국면의 반도체장치의 제조방법은, 상기 공정(b-1)이, 상기 내벽산화막을 드라이산화에 의해 형성하는 공정을 포함하고 있다.
본 발명에 관한 제11 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊 이에 도달하는 트렌치를 형성하는 공정(b)과, 상기 트렌치 내벽에, 열산화를 행하지 않고 CVD법에 의해 내벽산화막을 형성하는 공정(c)을 구비하고 있다.
본 발명에 관한 제12 국면의 반도체장치의 제조방법은, 상기 공정(c)후에, 열산화를 행함으로써, 상기 내벽산화막과, 그 베이스층과의 계면상태를 리포밍(reforming)하는 공정을 더 구비한다.
본 발명에 관한 제13 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 트렌치분리 산화막은, 상기 SOI층을 관통하여 상기 SOI기판의 상기 매립절연막에 도달하는 완전분리 산화막과, 그 하부에 SOI층을 가지는 부분분리 산화막이 병합한 병합분리 산화막을 포함하며, 상기 병합분리 산화막은 상기 MOS 트랜지스터의 게이트전극의 근방을 제외하는 활성영역의 주위가, 상기 완전분리 산화막이고, 그것 이외의 부분이, 상기 부분분리 산화막이며, 상기 활성영역중 소스 ·드레인층이 형성되는 영역을 규정하는 부분트렌치를 형성하기 위한 소스 ·드레인층의 필드 데이터를 준비하는 공정(a)과, 상기 게이트전극형성을 위한 게이트 데이터를 준비하는 공정(b)과, 상기 완전분리 산화막 형성을 위한 완전분리 데이터를 준비하는 공정(c)을 구비하고, 상기 공정(c)은, 상기 완전분리 데이터를, 상기 필드 데이터와 상기 게이트 데이터에서 얻는 공정을 포함하고 있다.
본 발명에 관한 제14 국면의 반도체장치의 제조방법은, 상기 활성영역의 평 면형상이 직사각형으로서, 상기 완전분리 데이터는, 상기 활성영역 주위의 상기 부분트렌치의 형성영역상 및 상기 활성영역의 단연부(端緣部)상에, 각각 제1 및 제2 폭에서 오버랩하는 평면시 형상이 대략 C자형의 1쌍의 개구부를 형성하는 데이터에 있어서, 상기 공정(c)은, 상기 제1 폭을 α, 상기 제2 폭을 β, 상기 게이트전극과 상기 개구부의 단부와의 간격을 γ, 상기 완전분리 데이터를 F1, 상기 소스 ·드레인층의 필드 데이터를 L31, 상기 게이트 데이터를 L33으로 하여, 데이터의 언더사이즈(undersize)처리를 연산자 UN, 데이터의 오버사이즈(oversize)처리를 연산자 OV, 데이터의 뺄셈을 연산자 -로 나타낸 경우로, 하기연산은,
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에 의해 상기 완전분리 데이터를 얻는 공정을 포함하고 있다.
본 발명에 관한 제15 국면의 반도체장치의 제조방법은, 상기 MOS 트랜지스터는 복수로서, 상기 SOI층상에, 각각의 상기 게이트전극이 병렬하도록 인접하여 배치되고, 상기 공정(c)은, 상기 완전분리 데이터를 얻은 후, 상기 완전분리 데이터에 대하여 소정 계수의 오버사이즈 처리를 행한 후, 상기 소정 계수의 언더사이즈 처리를 행하는 공정을 더 구비하고, 상기 소정 계수는, 병렬하는 상기 MOS 트랜지스터의 배치간격에 의거하여 결정된다.
본 발명에 관한 제16 국면의 반도체장치의 제조방법은, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구 비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서, 상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정(a)과, 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정(b)과, 상기 트렌치 내벽에 내벽산화막을 형성한 후에, 상기 활성영역의 적어도 일부에 대하여 상기 보조막을 에칭마스크로 하여, 상기 트렌치를 선택적으로 더 에칭하며, 상기 SOI기판의 상기 매립절연막에 도달하는 완전트렌치를 형성하는 공정(c)과, 상기 공정(c)후에, 상기 트렌치 및 상기 완전트렌치를 산화막으로 매립하여, 상기 트렌치분리 산화막을 형성하는 공정(d)을 구비하고 있다.
본 발명에 관한 제17 국면의 반도체장치의 제조방법은, 상기 공정(c)이, 상기 활성영역이, 상기 SOI층을 관통하여 상기 SOI기판의 상기 매립절연막에 도달하는 완전분리 산화막과, 상기 완전분리 산화막 및, 그 하부에 SOI층을 가지는 부분분리 산화막이 병합한 병합분리 산화막에 의해 규정되도록, 상기 완전트렌치를 선택적으로 형성하는 공정을 포함하고 있다.
본 발명에 관한 제18 국면의 반도체장치의 제조방법은, 상기 공정(c)이, 상기 활성영역이, 상기 SOI층을 관통하여 상기 SOI기판의 상기 매립절연막에 도달하는 완전분리 산화막에 의해 규정되도록, 상기 완전트렌치를 선택적으로 형성하는 공정을 포함하고 있다.
본 발명에 관한 제19 국면의 반도체장치는, 반도체기판, 매립절연막 및 SOI 층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하여 구성되는, 기능이 다른 복수의 반도체집적 회로영역을 구비한 반도체장치에 있어서, 상기 반도체장치는, 랜덤로직부와, SRAM부를 가지며, 상기 랜덤로직부는, 그 하부에 상기 SOI층을 가지는 부분분리 산화막에 의해 전기적으로 분리되고, 상기 SRAM부는, 상기 SOI층을 관통하여 상기 SOI기판의 상기 매립절연막에 도달하는 완전분리 산화막에 의해 전기적으로 분리되며, 상기 랜덤로직부는, 상기 SOI층에 설정되어, 외부에서 전위고정 가능한 보디영역을 구비하고, 상기 보디영역은, 상기 부분분리 산화막 하부의 상기 SOI층에 접하여 형성되어 있다.
본 발명에 관한 제20 국면의 반도체장치는, 상기 랜덤로직부의 상기 MOS 트랜지스터가 통상 동작시에, 그 소스 ·드레인층에서 연장되는 공핍층이 상기 매립절연막에 도달하지 않는 모드에서 동작하는 PD(Partially-Depleted) SOI-MOS 트랜지스터이고, 상기 SRAM부의 상기 MOS 트랜지스터는, 통상 동작시에, 그 소스 ·드레인층에서 연장되는 공핍층이 상기 매립절연막에 도달하는 모드에서 동작하는 FD(Fully-Depleted) SOI-M0S 트랜지스터이다.
본 발명에 관한 제21 국면의 반도체장치는, 상기 SRAM부가 형성되는 상기 SOI층의 두께가, 상기 랜덤로직부가 형성되는 상기 SOI층보다도 얇다.
본 발명에 관한 제22 국면의 반도체장치는, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하여 구성되는, 기능이 다른 복수의 반도체집적 회로영역을 구비한 반도체장치에 있어서, 상기 반도체장치는, SRAM부를 적어도 가지며, 상기 SRAM부는, 그 하부에 상기 SOI층 을 가지는 부분분리 산화막에 의해 전기적으로 분리되어, 상기 SOI층에 설치된, 외부에서 전위고정 가능한 보디영역을 구비하고, 상기 보디영역은, 상기 부분분리 산화막 하부의 상기 SOI층에 접하여 형성되어 있다.
본 발명에 관한 제23 국면의 반도체장치는, 상기 SRAM부가 형성되는 상기 SOI층의 두께가, 180nm∼220nm 이다.
본 발명에 관한 제24 국면의 반도체장치는, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하여 구성되는, 기능이 다른 복수의 반도체집적 회로영역을 구비한 반도체장치에 있어서, 상기 반도체장치는, 아날로그 회로부와, 디지털 회로부를 가지며, 상기 아날로그 회로부는, 그 하부에 상기 SOI층을 가지는 부분분리 산화막에 의해 전기적으로 분리되고, 상기 디지털 회로부는, 상기 SOI층을 관통하여 상기 SOI기판의 상기 매립절연막에 도달하는 완전분리 산화막에 의해 전기적으로 분리되며, 상기 아날로그 회로부는, 상기 SOI층에 설치되어, 외부에서 전위고정 가능한 보디영역을 구비하고, 상기 보디영역은, 상기 부분분리 산화막 하부의 상기 SOI층에 접하여 형성되어 있다.
본 발명에 관한 제25 국면의 반도체장치의 제조방법은, 상기 아날로그 회로부 및 상기 디지털 회로부의 상기 MOS 트랜지스터가, 통상 동작시에, 그 소스 ·드레인층에서 연장되는 공핍층이 상기 매립절연막에 도달하지 않는 모드에서 동작하는 PD(Partially-Depleted) SOI-MOS 트랜지스터이다.
본 발명에 관한 제26 국면의 반도체장치의 제조방법은, 상기 디지털 회로부 가 형성되는 상기 SOI층의 두께가, 상기 아날로그 회로부가 형성되는 상기 SOI층보다도 얇다.
본 발명에 관한 제27 국면의 반도체장치는, 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치에 있어서, 상기 트렌치분리 산화막은, 상기 SOI층의 소정 깊이에 도달하는 트렌치의 내벽에 배치된 내벽산화막을 가지며, 상기 내벽산화막은, 상기 트렌치의 측벽에 형성되는 부분의 제1 두께가, 상기 트렌치의 바닥부측 각부(corner on the bottom side)에 형성되는 부분의 제2 두께보다도 두껍다.
본 발명에 관한 제28 국면의 반도체장치는, 상기 내벽산화막의, 상기 트렌치의 바닥부에 형성되는 부분의 제3 두께가, 상기 제1 두께보다도 얇고, 상기 제2 두께보다도 두껍다.
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(실시예)
<A. 실시예 1>
우선, 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법에 대하여, 제조공정을 순서대로 나타내는 단면도인 도 1∼도 13을 사용하여 설명한다.
우선, 도 1에 나타내는 바와 같이, 산소 이온주입함으로써 매립산화막(2)(매립절연막)을 형성하는 SlMOX법이나, 본딩법 등에 의해, 실리콘 기판(1), 매립산화막(2) 및 SOI층(3)으로 구성되는 SOI기판을 준비한다. 또한, SOI기판은 상기 이외의 방법으로 형성된 것이라도 된다.
통상, SOI층(3)의 막두께는 50∼200nm, 매립산화막(2)의 막두께는 100∼500nm 이다. 그리고, SOI기판상에, CVD법(800℃ 정도의 온도조건) 혹은 열산화(800∼100O℃의 온도조건)에 의해 두께 10∼30nm(100∼300Å)의 실리콘 산화막(이후, 산화막이라 호칭함)(4)을 형성한다.
그 후, 산화막(4)상에 CVD법에 의해, 두께 10∼100nm(100∼1000Å)의 다결정 실리콘막(이후. 폴리실리콘막이라 호칭함)(5)을 형성한다.
그리고, 폴리실리콘막(5)상에, CVD법 혹은 열산화에 의해 두께 10∼200nm(100∼2000Å)의 산화막(6)을 형성하고, 산화막(6)상에 CVD법에 의해, 두 께 10∼300nm(10O∼3000Å)의 폴리실리콘막(7)을 형성한다.
더욱이, 폴리실리콘막(7)상에, CVD법(700℃ 정도의 온도조건)에 의해 두께 30∼200nm(300∼2000Å)의 실리콘 질화막(이후, 질화막이라 호칭함)(8)을 형성한다. 또한, 산화막(4), 폴리실리콘막(5), 산화막(6), 폴리실리콘막(7) 및 질화막(8)은 후에 형성되는 트렌치분리 산화막 형성을 위해 보조적으로 기능하므로 보조막이라 호칭하는 일도 있다.
그 후, 질화막(8)상에, 트렌치분리 산화막의 형성위치에 대응하는 부분이 개구부로 된 레지스트 마스크를 패터닝하고, 질화막(8) 및 폴리실리콘막(7)을 드라이에칭 혹은 웨트에칭에 의해 선택적으로 제거한다.
그 후, 도 2에 나타내는 바와 같이, 패터닝된 질화막(8)을 에칭마스크로 하여, 산화막(6), 폴리실리콘막(5), 산화막(4)을 관통함과 동시에, SOI층(3)을 소정 깊이까지 에칭하여 트렌치 TR1을 형성한다. 이 에칭에서는, SOI층(3)을 완전히 에칭하여 매립산화막(2)을 노출시키는 것은 아니며, 트렌치의 바닥부에 소정 두께의 SOI층(3)이 남도록 에칭조건을 조정한다.
또한, 부분트렌치 TR1은, 소정의 폭으로 실리콘기판(1)에 대하여 거의 수직방향에 연장되어 형성되므로, 집적도를 손상시키지 않고 미세화를 유지한 소자분리를 행할 수 있다.
다음에, 도 3에 나타내는 공정에서, 트렌치 TR1의 내벽을 산화하여 산화막 OX1을 형성하며, 도 4에 나타내는 공정에서 트렌치 TR1내에 산화막 OX2를 매립한다.
이 산화막 OX2는, 예컨대 HDP(High-Density-Plasma)-CVD법으로 형성하면 된다. HDP-CVD법은 일반적인 플라즈마 CVD보다도 1자리∼2자리 높은 밀도의 플라즈마를 사용하여, 스퍼터링과 디포지션을 동시에 행하면서 산화막을 퇴적하는 것이며, 막질의 양호한 산화막을 얻을 수 있다.
그 후, 산화막 OX2상에, MOS 트랜지스터 등의 반도체소자를 형성하는 활성영역에 대응하는 부분이 개구부로 된 레지스트 마스크 RM11을 패터닝하고, 레지스트 마스크 RM11의 개구패턴에 합쳐서 산화막 OX2를 소정 깊이까지 에칭한 후, 레지스트 마스크 RM11을 제거한다. 이와 같은 처리를 행하는 이유는, 후에 행하는 CMP(Chemical Mechanical Polishing)처리에서 산화막 OX2를 제거하지만, 그 때에, 산화막 OX2가 균일하게 제거되게 하기 위해서이다.
그리고, CMP에 의해 산화막 OX2를 제거하여, 트렌치 TR1내에만 산화막 OX2를 남긴 후, 열인산으로 질화막(8)을 제거하고, 또한 폴리실리콘막(7)을 제거함으로써, 도 5에 나타내는 부분분리 산화막 PT11을 얻는다. 여기서, 폴리실리콘막(7)의 제거는, 알카리액, 예컨대 KOH(수산화칼륨)용액 혹은 암모니아와 과산화 수소수와의 혼합용액을 사용한 웨트에칭을 사용해도 되며, 산화막과의 선택성이 있는 드라이에칭을 사용해도 된다.
부분분리 산화막 PT11은, 산화막(6)의 주표면에서 돌출하고, 전체의 두께는 600nm(6000Å) 정도이다. 또한, SOI층(3)내에서의 두께를 100nm 정도로 하면, 소위 분리단차는 500nm 정도가 된다.
다음에, 도 6에 나타내는 공정에서, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM12를 형성한다. 그리고, 부분분리 산화막 PT11을 통과하여 SOI층(3)내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널스톱 주입을 행하고, 부분분리 산화막 PT11의 하부의 SOI층(3)내, 즉 분리영역에 채널스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물이고, 인(P)을 사용하면, 그 주입에너지는, 예컨대 60∼120keV로 하고, 채널스톱층 N1의 농도는 1×1017∼1×1019/cm3 로 한다.
이때, 활성영역 AR에 대응하는 SOI층(3)내에서는, 채널스톱 주입의 불순물은 정지하지 않고, 매립산화막(2)이나 그 하부의 실리콘기판(1)내에 주입되게 된다. 도 6에서는, 실리콘기판(1)내에 불순물층 N11이 형성된 예를 나타내고 있다.
다음에, 도 7에 나타내는 공정에서, NM0S 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM13을 형성한다. 그리고, 부분분리 산화막 PT11을 통과하여 SOI층(3)내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널스톱 주입을 행하고, 부분분리 산화막 PT11의 하부의 SOI층(3)내, 즉 분리영역에 채널스톱층 P1을 형성한다.
여기서, 주입되는 불순물은 P형 불순물이고, 붕소(B)를 사용하면, 그 주입에너지는, 예컨대 30∼60keV로 하고, 채널스톱층 P1의 농도는 1×1017∼1×1019/cm3 으로 한다.
이때, 활성영역 AR에 대응하는 SOI층(3)내에서는, 채널스톱 주입의 불순물은 정지하지 않고, 매립산화막(2)이나 그 하부의 실리콘기판(1)내에 주입되게 된다. 도 7에서는, 실리콘기판(1)내에 불순물층 P11이 형성된 예를 나타내고 있다.
이와 같이, 분리단차를 이용하여 채널스톱 주입을 행함으로써, 분리영역에 자기정합적으로 고농도인 채널스톱층 N1 및 P1을 형성할 수 있다.
다음에, 도 8에 나타내는 공정에서, 부분분리 산화막 PT11 및 내벽산화막 OX1을, 물(H20)대 불산(HF)의 비율이 50대 1의 2% 불산 용액에 100∼2000초 노출하는 불산 처리에 의해 부분분리 산화막 PT11 및 내벽산화막 OX1을 에칭하여, 분리단차를 저감한 부분분리 산화막 PT1을 형성한다.
다음에, 도 9에 나타내는 공정에서, 웨트에칭 혹은 산화막과의 선택성이 있는 드라이에칭에 의해, 산화막(4)상의 폴리실리콘막(5)을 제거한다.
다음에, 도 10에 나타내는 공정에서, PM0S 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM14를 형성한다. 그리고, 채널주입으로서 N형 불순물, 예컨대 P(인), As(비소), Sb(안티몬) 중 어느 하나를 주입하여, 트랜지스터의 임계치전압을 설정한다.
이때의 주입조건의 일예로서는, 인을 사용하는 경우에는, 주입에너지 20∼100keV에서, 도우즈량 1×1010∼1×1014/cm2로 한다.
다음에, 도 11에 나타내는 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM15를 형성한다. 그리고, 채널주입으로서 P형 불순물, 예컨대 B(붕소)혹은 In(인듐)을 주입하여, 트랜지스터의 임계치전 압을 설정한다.
이때의 주입조건의 일예로서는, 붕소을 사용하는 경우에는, 주입에너지 15∼40keV에서, 도우즈량 1×1010∼1×1014/cm2로 한다. 또한, 임계전압을 보다 낮게 하는 것이면 도우즈량을 감하면 된다. 채널주입후, 주입데미지 회복을 목적으로 단시간의 열처리를 행한다.
그 후, 산화막(4)을 웨트에칭에 의해 제거하고, 대신에, 도 12에 나타내는 바와 같이, SOI층(3)상에 1∼4nm(10∼40Å) 두께의 절연막(11)을 형성한다. 이것에는, 열산화법, Rapid Thermal Oxidation법, CVD법 등이 사용할 수 있다. 또한, 절연막(11)상에 10O∼400nm(1000∼4000Å) 두께의 폴리실리콘막(12)을 CVD법에 의해 퇴적한다.
그리고, 도 13에 나타내는 바와 같이, 영역 PR 및 NR에서, 절연막(11) 및 폴리실리콘막(12)을 패터닝하여 게이트 절연막(11) 및 게이트전극(12)으로 하며, 게이트전극(12)을 주입마스크로서 불순물 주입(LDD 주입)을 행함으로써 낮은 도프(lightly doped) 드레인층(혹은 소스·드레인 익스텐션(extension)층)(14)을 형성한다.
그 후, 게이트 절연막(11) 및 게이트전극(12)의 측벽에 절연막의 스페이서(사이드월 스페이서)(13)를 형성하고, 게이트전극(12) 및 사이드월 스페이서(13)를 주입마스크로서, 소스 ·드레인층 형성을 위한 불순물 주입(소스·드레인 주입)을 행함으로써 소스 ·드레인층(15)을 형성한다.
또한, 주입데미지 회복 및 주입이온 활성화를 위해 단시간의 열처리를 행한 다.
그 후, 전체면에 걸쳐 Co(코발트) 등의 고융점 금속층을 스퍼터링법으로 형성하고, 열처리에 의해 실리콘과의 실리사이드 반응을 일으켜 실리사이드층을 형성한다. 또한, 해당 실리사이드 반응에 의해, 게이트전극(12)의 상부 및 소스 ·드레인층(15)의 상부에, 각각 실리사이드층(16, 17)이 형성되며, 미반응의 고융점 금속층을 제거한다.
그 후, 전체면에 걸쳐 층간막 ZL을 형성하고, 층간절연막 ZL을 관통하여 실리사이드층(17)에 도달하는 콘택트 플러그 CP를 설치하며, 콘택트 플러그 CP에 배선층 WL을 접속함으로써, 도 13에 나타내는 SOI 디바이스(100)가 형성된다.
이상 설명한 반도체장치의 제조방법에 의하면, 분리단차가 큰 부분분리산화. 막 PT11을 형성하고, 부분분리 산화막 PT11을 통하여 채널스톱 주입을 행함으로써, 분리영역에 자기정합적으로 고농도의 채널스톱층 N1 및 P1을 형성할 수 있다. 그리고, 이 경우에는, 활성영역 AR에 대응하는 SOI층(3)내에는, 채널스톱층은 형성되지 않으므로, MOS 트랜지스터의 임계치 조정을 지장없이 행할 수 있으며, 또한, MOS 트랜지스터의 소스 ·드레인층 혹은 소스 ·드레인층의 PN 접합부의 주위에 형성되는 공핍층을 매립산화막(2)까지 도달시키는 것이 가능해지고, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수 있다.
또한, 부분분리 산화막 PT11은, 채널스톱 주입후에 분리단차를 작게 하도록 에칭하여, 최종적으로는 분리단차가 20nm 이하의 부분분리 산화막 PT1로 하므로, 반도체장치의 미세화에 따른 문제가 생기는 일이 없다.
또한, SOI층(3)상에, 산화막(4), 폴리실리콘막(5), 산화막(6), 폴리실리콘막(7) 및 질화막(8)의 5층막을 형성하고, 이들을 관통하는 트렌치 TR1을 사용하여 부분분리 산화막 PT11을 형성하므로, 분리단차를 크게 할 수 있다. 더욱이, 질화막(8)은 트렌치 TR1의 에칭마스크로서 기능하며, 폴리실리콘막(7)은 큰 분리단차를 형성하기 위한 막이고, 산화막(6)은 폴리실리콘막(7)의 제거시의 에칭 스톱퍼로서 기능하며, 폴리실리콘막(5)은, 에칭에 의해 부분분리 산화막 PT11의 분리단차를 작게 할 때에, 활성영역의 보호막으로서 기능한다. 산화막(4)은 패드산화막이라고도 호칭되고, SOI층(3)으로의 불순물 주입시에 데미지 저감이나, 상층 막의 제거시 SOl층(3)의 보호막으로서 기능한다.
이상 설명한 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법으로서는, 분리단차가 큰 부분분리 산화막을 통하여 채널스톱 주입을 행하는 구성을 나타냈지만, 이하 제조공정을 순서대로 나타내는 단면도인 도 14∼도 20을 사용하여 설명하는 방법에 의해 채널스톱 주입을 행해도 된다. 또한, 도 1∼도 13을 사용하여 설명한 반도체장치의 제조방법과 동일한 구성에 대해서는 동일한 부호를 부착하며, 중복하는 설명은 생략한다.
우선, 도 14에 나타내는 바와 같이 SOI기판을 준비하고, SOI기판상에 산화막(4)을 형성한다.
다음에, 산화막(4)상에 CVD법에 의해, 두께 5∼300nm(50∼300OÅ)의 폴리실리콘막(21)을 형성하고, 폴리실리콘막(21)상에, CVD법에 의해 두께 100∼200nm(100 0∼2000Å)의 질화막(22)을 형성한다. 또한, 산화막(4), 폴리실리콘막(21) 및 질화 막(22)은 분리산화막 형성을 위해 보조적으로 기능하므로 보조막이라 호칭하는 일도 있다.
그 후, 레지스트 마스크를 사용하여 질화막(22) 및 폴리실리콘막(21)을 드라이에칭 혹은 웨트에칭에 의해 선택적으로 제거한다.
그리고, 도 15에 나타내는 바와 같이, 패터닝된 질화막(22)을 에칭마스크로 하여, 산화막(4)을 관통함과 동시에, SOI층(3)을 소정 깊이까지 에칭하여 트렌치 TR2를 형성한다. 이 에칭에서는, SOI층(3)을 완전히 에칭하여 매립산화막(2)을 노출시키는 것은 아니며, 트렌치의 바닥부에 소정 두께의 SOI층(3)이 남도록 에칭조건을 조정한다.
다음에, 도 16에 나타내는 공정에서 트렌치 TR2의 내벽을 산화하여 내벽산화막 OX1을 형성하고, 도 17에 나타내는 공정에서 트렌치 TR2내에 산화막 OX2를 매립한다.
그 후, 산화막 OX2상에, MOS 트랜지스터 등의 반도체소자를 형성하는 활성영역에 대응하는 부분이 개구부로 된 레지스트 마스크 RM21을 패터닝하고, 레지스트 마스크 RM21의 개구패턴에 합쳐서 산화막 OX2를 소정 깊이까지 에칭한 후, 레지스트 마스크 RM21을 제거한다.
그리고, CMP에 의해 질화막(22)상의 산화막 OX2를 제거하여, 트렌치 TR2내에만 산화막 OX2를 남기는 것으로, 도 18에 나타내는 부분분리 산화막 PT21을 얻는다.
다음에, 도 19에 나타내는 공정에서, 불산(HF) 처리에 의해 부분분리 산화막 PT21 및 내벽산화막 OX1을 에칭하여, 분리단차를 저감한 부분분리 산화막 PT2를 형성한다. 이때, 분리산화막 PT2의 두께는 100∼150nm(1000∼1500Å)로 하고, 분리단차는 20nm 정도로 한다.
그 후, PMOS 트랜지스터가 형성되는 영역 PR의 상부가 개구부가 되도록 레지스트 마스크 RM22를 형성한다. 그리고, 부분분리 산화막 PT2를 통과하여 SOI층(3)내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널스톱 주입을 행하고, 부분분리 산화막 PT2의 하부의 SOI층(3)내, 즉 분리영역에 채널스톱층 N1을 형성한다.
여기서, 주입되는 불순물은 N형 불순물이고, 인(P)을 사용하면, 그 주입에너지는, 예컨대 10O∼300keV로 하고, 채널스톱층 N1의 농도는 1×1017∼1×1019/cm3 으로 한다.
이때, 활성영역 AR에 대응하는 SOI층(3)상에는 폴리실리콘막(21) 및 질화막(22)이 남아 있고, 그 두께는 약 400nm(4000Å)이므로, 전술한 에너지로는 폴리실리콘막(21) 및 질화막(22)을 통과할 수 없고, 활성영역 AR에 대응하는 SOI층(3)내에는 채널스톱 주입의 불순물은 주입되지 않는다.
다음에, 도 20에 나타내는 공정에서, NMOS 트랜지스터가 형성되는 영역 NR의 상부가 개구부가 되도록 레지스트 마스크 RM23을 형성한다. 그리고, 부분분리 산화막 PT2를 통과하여 SOI층(3)내에서 불순물 프로파일의 피크가 형성되는 에너지로 채널스톱 주입을 행하고, 부분분리 산화막 PT2의 하부의 SOI층(3)내, 즉 분리영역에 채널스톱층 P1을 형성한다.
여기서, 주입되는 불순물은 P형 불순물이고, 붕소(B)를 사용하면, 그 주입에너지는, 예컨대 30∼100keV로 하고, 채널스톱층 P1의 농도는 1×1017∼1×1019/cm3 으로 한다.
이때, 활성영역 AR에 대응하는 SOI층(3)내에는 채널스톱 주입의 불순물은 주입되지 않는다.
그 후, 열인산(hot phosphoric acid)으로 질화막(22)을 제거하고, 웨트에칭 혹은 산화막과의 선택성이 있는 드라이에칭에 의해, 폴리실리콘막(21)을 제거한다. 이후, 도 10∼도 13을 사용하여 설명한 공정을 거침으로써, 도 13에 나타내는 SOI 디바이스(100)를 얻는다.
이상 설명한 제조방법에 의하면, 활성영역 AR상에는 폴리실리콘막(21) 및 질화막(22)을 남기고, 분리단차가 작은 부분분리 산화막 PT2를 통과하여 SOI층(3)내에서 채널스톱층이 형성되는 에너지로 채널스톱 주입을 행함으로써, 분리영역에 자기정합적으로 고농도의 채널스톱층 N1 및 P1을 형성할 수 있다. 그리고, 이 경우에는, 활성영역 AR에 대응하는 SOI층(3)내에는, 채널스톱층은 형성되지 않으므로, MOS 트랜지스터의 임계치 조정을 지장 없이 행할 수 있고, 또한, MOS 트랜지스터의 소스 ·드레인층 혹은 소스 ·드레인층의 PN 접합부의 주위에 형성되는 공핍층을 매립산화막(2)까지 도달시키는 것이 가능해지며, 트랜지스터 특성의 저하를 방지한 반도체장치를 얻을 수 있다.
또한, 활성영역 AR에 대응하는 SOI층(3)상에는 폴리실리콘막(21) 및 질화막(22)을 남김으로써, 채널스톱 주입시 불순물 이온은, 폴리실리콘막(21) 및 질화막(22)의 한쪽 또는 양쪽의 내부에 멈추고, SOI층(3)에 도달하는 가능성은 작으므로, 불순물 이온이 SOI층(3)을 통과하는 것에 의한 손상을 받기 어려우며, 후에 SOI층(3)상에 형성되는 게이트 절연막의 신뢰성을 향상할 수 있다.
이상 설명한 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법에 있어서는, 실리콘 질화막(이후, 질화막이라 호칭함)을 에칭마스크로 하여, SOI층(3)내에 트렌치분리 산화막 형성을 위한 트렌치를 형성하는 점에서 공통이고 있지만, 해당 트렌치의 형성에서는, 이하와 같은 수법을 채용함으로써, 트렌치의 깊이를 균일하게 할 수 있다.
<A-1. 트렌치의 깊이를 균일하게 하는 제조방법>
이하, 본 발명에 관한 실시예 1로서 트렌치의 깊이를 균일하게 하는 제조방법에 대하여, 도 21∼도 25를 사용하여 설명한다. 또한, 이하의 설명에 있어서는, 도 14∼도 20을 사용하여 설명한 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법에 적용하는 것을 전제로 하며, 도 14∼도 20을 사용하여 설명한 구성과 동일한 구성에 대해서는 동일한 부호를 부착하고, 중복하는 설명은 생략한다.
도 21은, 도 14를 사용하여 설명한 제조공정을 더욱 상세하게 설명하는 도면이고, 질화막(22)상의 패터닝된 레지스트 마스크 RM51을 사용하여, 질화막(22) 및 폴리실리콘막(21)을 드라이에칭 혹은 웨트에칭에 의해 선택적으로 제거하는 공정을 나타내고 있다.
질화실리콘(SiN)의 에칭은, 일반적으로 폴리실리콘이나 산화실리콘(SiO2)과 의 선택성이 높지 않으므로, 폴리실리콘막(21)뿐만 아니라 실리콘 산화막(이후, 산화막이라 호칭함)(4)도 에칭되며, SOI층(3)까지도 약간 에칭될 가능성이 있다.
이 단계에서 SOI층(3)이 에칭되고, 그 깊이가 로트(반도체장치의 생산단위)사이에서 변동하면, SOI층(3)을 소정 깊이까지 에칭하고 트렌치 TR2를 형성하는 경우에, 트렌치 TR2가 최종적인 깊이가 로트 사이에서 변동하게 된다.
이하, 도 22에 나타내는 플로우차트를 사용하여, 실시예 1에 관한 제조방법에 대하여 설명한다.
n번의 로트의 처리를 개시하면, 우선, 도 21을 사용하여 설명한 바와 같이, 스텝 S1에서, 질화막(22)을 패터닝한다. 이때, 먼저 설명한 바와 같이 폴리실리콘막(21)뿐만 아니라 산화막(4)도 에칭되고, 경우에 따라서는 SOI층(3)까지도 에칭될 가능성이 있다.
그래서, 질화막(22)의 패터닝후에, SOI층(3)의 두께를 측정하고(스텝 S2), 그 결과를 사용하여, SOI층(3)의 에칭조건(에칭시간 등)을 결정한다(스텝 S3). 또한, SOI층(3)의 두께 측정에는, 물체표면에 직선 편광된 빛을 조사하고, 물체표면에서 반사되는 타원편광을 관측하는 분광 엘립소메트리를 사용하면 된다.
여기서, 에칭조건으로서 에칭시간을 결정하는 경우, 이하와 같은 처리를 행한다. 즉, 측정한 SOI층(3)의 두께가 XS1이고, SOI층(3)의 당초의 두께를 XSOI, 목표로 하는 트렌치 깊이(에칭전의 SOI층(3)의 주표면으로부터의 깊이로 정의)를 XTR로 하면, 에칭레이트가 ER1의 경우에는, 에칭시간 ET1은, 이하의 수식(1)으로 결정된다.
Figure 112002033820451-pat00002
이 결정된 에칭조건을 사용하여, 패터닝된 질화막(22)을 에칭마스크로 하여 트렌치 TR2를 형성한다(스텝 S4). 이것을, 로트내에서의 공정 진행방향 전방의 공정의 조건을 보정하므로, 피드포워드처리(FF 처리)라 호칭한다.
또한, 이 에칭에서는, 트렌치의 바닥부와 매립산화막(2)과의 사이에 SOI층(3)을 남기는 것은 말할 필요도 없다.
다음에, 트렌치 TR2의 에칭이 종료한 후, 트렌치의 바닥부에 남는 SOI층(3)의 두께를 측정한다(스텝 S5). 그리고, 그 결과를 사용하여, SOl층(3)의 최신의 에칭레이트를 산출한다(스텝 S6).
즉, 측정한 SOI층(3)의 두께가 XS2이면, 스텝 S2에서의 측정결과 XS1과, 에칭시간 ET1으로부터, 이하의 수식(2)으로 최신의 에칭레이트 ER2가 산출할 수 있다.
Figure 112002033820451-pat00003
여기서, 「최신」이라는 호칭은, 에칭레이트는 조금이지만 에칭장치의 상태에 의해, 에칭마다 다른 것이 생각되며, SOI층(3)의 에칭레이트라고 해도, 그 중의 1개의 값, 혹은 평균값이므로, 갱신된 수치의 의미로「최신」이라는 호칭을 사용했다.
이 최신의 에칭레이트 ER2는, 다음 n+1번째의 로트처리에 주어지고(스텝 S7), 전술한 스텝 S3에서 SOI층(3)의 에칭시간의 산출에 사용된다. 즉, n번째의 로트처리에서 사용한 수식(1)의 에칭레이트 ER1의 대신에, 에칭레이트 ER2를 사용하여, SOI층(3)의 에칭시간을 산출한다. 이것에 의해 , 트렌치 TR2의 최종적인 깊이의 로트 사이에서의 격차를 더욱 억제할 수 있다.
또한, 이 처리는, 로트내에서의 공정 진행방향 후방의 공정의 조건을 보정하는 처리이므로, 피드백처리(FB 처리)라 호칭한다.
이상 설명한 스텝 S1∼S7의 처리를, n+2번째의 로트, n+3번째의 로트에서도 행한다.
또한, FF 처리는 행하지 않고, FB 처리만을 행하도록 해도 된다. 도 23에는, FB 처리만을 행하는 경우의 플로우차트를 나타내고 있다.
도 23의 스텝 S11에서, 질화막(22)을 패터닝한다. 그 후, 패터닝된 질화막(22)을 에칭마스크로 하여 트렌치 TR2를 형성한다(스텝 S12). 또한, 트렌치 TR2의 에칭에서는, SOI층(3)의 기지의 에칭레이트를 사용하며, 또한, 질화막(22)의 패터닝에서는 SOI층(3)은 에칭되어 있지 않은 것으로 하여 에칭시간을 설정한다.
다음에, 트렌치 TR2의 에칭이 종료한 후, 트렌치의 바닥부에 남는 SOI층(3)의 두께를 측정한다(스텝 S13). 그리고, 그 결과를 사용하여, SOI층(3)의 최신의 에칭레이트를 산출한다(스텝 S14).
이 최신의 에칭레이트는, 측정한 트렌치의 바닥부에 남는 SOI층(3)의 두께와, SOI층(3)의 당초의 두께로부터 트렌치 깊이를 산출하고, 그 값을 에칭시간으로 나눔으로써 얻을 수 있다.
최신의 에칭레이트는, 다음 n+1번째의 로트처리에 주어지고(스텝 S15), 전술한 스텝 S12에서의 SOI층(3)의 에칭시간의 설정시에, SOI층(3)의 기지의 에칭레이트의 대신에 사용된다.
또한, FB 처리는 행하지 않고, FF 처리만을 행하도록 해도 되며, 그 경우에는, 도 22에 나타내는 플로우차트에서, 스텝 S5∼S7을 생략하면 된다.
<A-2. 작용효과>
이상 설명한 바와 같이, 실시예 1의 제조방법에 의하면, 각 로트에서, 질화막(22)의 패터닝후에, 적어도 1회는 SOI층(3)의 두께를 측정하고, 그 결과를 사용하여, SOI층(3)의 에칭조건을 결정함으로써, 트렌치 TR2의 최종적인 깊이를 로트 사이에서 균일하게 할 수 있다.
또한, 트렌치 TR2의 형성후에도 SOI층(3)의 두께를 측정하고, 그 결과를 사용하여 최신의 에칭레이트를 산출하며, 그 값을 다음 로트의 처리를 위해 피드백하므로, 트렌치 TR2의 최종적인 깊이의 로트 사이에서의 변동을 더욱 억제할 수 있다.
<A-3. 변형예 1>
이상 설명한 실시예 1의 제조방법에서는, 질화막(22)의 패터닝에서, 폴리실리콘막(21) 및 산화막(4)도 에칭되어, SOI층(3)까지 에칭이 미치는 것을 전제로 하여 설명했지만, 질화막(22)의 에칭의 선택성을 높일 수 있던 경우나, 폴리실리콘막(21)이 충분히 두껍고, 에칭이 SOI층(3)에 미치지 않은 경우라도, SOI 층(3) 두께의 측정결과에는 이하 같은 용도가 있다.
이하, SOI층(3) 두께의 측정결과의 용도에 대하여 도 24에 나타내는 플로우차트를 사용하여 설명한다.
n번의 로트의 처리를 개시하면, 우선, 도 21을 사용하여 설명한 바와 같이, 스텝 S21에서, 질화막(22)을 패터닝한다. 여기서는, 질화막(22)의 에칭의 선택성을 높일 수 있던 경우를 상정하고, 질화막(22)만이 패터닝되는 것으로 한다.
다음에, 질화막(22)을 에칭마스크로 하고, 스텝 S22 및 S23에서, 각각 폴리실리콘막(21) 및 산화막(4)을 패터닝한다.
그 후, 질화막(22)을 에칭마스크로 하여 SOI층(3)에 제1회째의 에칭을 행한다(스텝 S24). 이 에칭에서는, SOI층(3)의 기지의 에칭레이트를 사용하여 에칭시간을 설정하지만, 에칭깊이는. 트렌치 TR2의 최종적인 깊이에 미치지 않게 설정하는 것은 말할 필요도 없다.
다음에, SOI층(3) 두께의 제1회째의 측정을 행하고(스텝 S25), 그 결과를 사용하여 산출한 제1회째의 에칭레이트와 함께, 측정한 SOI층(3)의 두께를 참조하여, 스텝 S26에서 SOI층(3)의 제2회째의 에칭의 에칭조건(에칭시간 등)을 결정한다(FF 처리).
이 제1회째의 에칭레이트는, 측정한 트렌치의 바닥부에 남는 SOI층(3)의 두께와, SOI층(3)의 당초의 두께로부터 트렌치 깊이를 산출하고, 그 값을 1회째의 에칭의 에칭시간으로 나눔으로써 얻을 수 있다.
다음에 스텝 S26에서 결정한 SOI층(3)의 제2회째의 에칭의 조건을 사용하여, 에칭을 행한다. 이 에칭에서는, 트렌치 TR2의 최종적인 깊이에 도달하기까지 에칭을 행한다(스텝 S27).
그 후, SOI층(3) 두께의 제2회째의 측정을 행하고(스텝 S28), 그 결과를 사용하여 최신의 에칭레이트를 산출한다(스텝 S29).
이 최신의 에칭레이트는, 1회째에 측정한 트렌치의 바닥부에 남는 SOI층(3)의 두께에서, 2회째에 측정한 트렌치의 바닥부에 남는 SOI층(3)의 두께를 빼내어 2회째의 에칭의 깊이를 구하고, 그 값을 2회째의 에칭의 에칭시간으로 나눔으로써 얻을 수 있다.
이 최신의 에칭레이트는, 스텝 S30에서 다음의 n+1번째의 로트처리에 주어지고(FB 처리), 전술한 스텝 S24에서 SOI층(3)의 제1회째의 에칭의 에칭조건의 산출에 사용된다.
이와 같이, 트렌치 TR2의 형성에서, SOI층(3)의 에칭을 2회로 나누어 행하고, 그 때마다 에칭레이트를 산출하여, FF 처리 및 FB 처리를 행하므로, 트렌치 TR2의 최종적인 깊이를 로트 사이에서 균일하게 할 수 있다.
<A-4. 변형예 2>
이상 설명한 변형예 1에서는, SOI층(3)의 에칭을 2회로 나누어 행하는 예를 나타냈지만, 도 25에 플로우차트로 나타내는 바와 같이 SOI층(3)의 에칭을 1회로 행해도 된다.
즉, 우선, 스텝 S31에서, 질화막(22)을 패터닝한다. 여기서는, 질화막(22)의 에칭의 선택성을 높일 수 있던 경우를 상정하고, 질화막(22)만이 패터닝되게 한다.
다음에, 질화막(22)을 에칭마스크로 하고, 스텝 S32 및 S33에서, 각각 폴리실리콘막(21) 및 산화막(4)을 패터닝한다.
그 후, 질화막(22)을 에칭마스크로 하여 SOI층(3)을 에칭하여 트렌치 TR2를 형성한다(스텝 S34). 이 에칭에서는, SOI층(3)의 기지의 에칭레이트를 사용하여 에칭시간을 설정하며, 에칭깊이는 트렌치 TR2의 최종적인 깊이가 되도록 설정한다.
그 후, SOI층(3) 두께의 측정을 행하고(스텝 S35), 그 결과를 사용하여 최신의 에칭레이트를 산출한다(스텝 S36).
이 최신의 에칭레이트는, 측정한 트렌치의 바닥부에 남는 SOI층(3)의 두께와, SOI층(3)의 당초의 두께로부터 트렌치 깊이를 산출하고, 그 값을 에칭시간으로 나눔으로써 얻을 수 있다.
이 최신의 에칭레이트는, 스텝 S37에서 다음 n+1번째의 로트처리에 주어지고(FB 처리), 전술한 스텝 S34에서의 에칭시 에칭조건의 산출에 사용된다.
<A-5. 모니터패턴에 대해>
이상 설명한 실시예 1 및 그 변형예에서는, 트렌치의 바닥부와 매립산화막(2)과의 사이에 SOI층(3)을 남기는, 소위 부분분리 산화막에서, 부분분리 산화막 형성을 위한 트렌치를 정확히 형성하는 제조방법에 대하여 설명했다.
트렌치의 바닥부에 남는 SOI층(3) 두께의 측정에는, 실제로는, SOI 웨이퍼의 단연부(端緣部)에 설치한 모니터패턴을 사용한다. 구체적으로는, 도 26에 나타내는, 모니터패턴 MPA를 사용한다. 즉, 모니터패턴 MPA는 단순한 평면형상(예컨대 직사각형)의 부분분리 산화막이며, 분광 엘립소메트리에 의한 측정이 가능하도록 충 분한 면적을 가지고 있다.
이 모니터패턴 MPA의 형성과정에서 SOI층(3)의 두께를 측정하지만, 모니터패턴 MPA가 완성한 후는, 기판 전체 면을 덮도록 층간절연막 ZL이 형성되지만, 층간절연막 ZL에는 콘택트홀이 설정되므로, 콘택트홀의 오버에칭을 방지하기 위해, 층간절연막 ZL의 정확한 두께의 정보가 필요하게 된다.
그래서, 층간절연막 ZL의 두께를 분광 엘립소메트리에 의해 측정하지만, 그 때에 모니터패턴 MPA상의 층간절연막 ZL을 측정하면, 이하의 이유에 의해 정확한 결과가 얻어지지 않는 가능성이 있다.
즉, 실리콘기판(1)상의 구성에 착안한 경우, 모니터패턴 MPA 부분의 실리콘기판(1)상에는, 매립산화막(2), SOI층(3),모니터패턴 MPA 및 층간절연막 ZL이 존재하고 있고, 산화막과 실리콘층의 다층구조로 되어 있다. 따라서, 분광 엘립소메트리를 행하는 경우, 다층구조에 의거하여 측정결과의 해석을 행하게 되며, 해석이 복잡해져 층간절연막 ZL의 정확한 두께를 얻는 것이 어렵다.
그래서, 층간절연막 ZL의 두께 측정을 위해, 도 26에 나타내는 모니터패턴 MPB 및 MPC을 설치하는 것이 바람직하다.
즉, 모니터패턴 MPB는, 중앙부분에서는 SOI층(3)을 관통하여 매립산화막(2)에 도달하여 완전분리구조(풀트렌치(full trench) 분리구조)가 되고, 단연부에서는, 그 하부에 SOI층(3)을 가져 부분분리구조(파셜프렌치 분리구조)가 되며, 부분분리 산화막과 완전분리 산화막이 병합한 병합분리 산화막(combined isolation oxide film)의 형상을 가지고 있다. 또한, 모니터패턴 MPC는 완전분리 산화막이다.
따라서, 실리콘기판(1)상의 구성에 착안한 경우, 모니터패턴 MPB 및 MPC 부분의 실리콘기판(1)상은 산화막만 구조가 되며, 분광 엘립소메트리의 측정결과의 해석이 용이하게 된다.
<B. 실시예 2>
<B-1. 기판구성>
도 14∼도 20을 사용하여 설명한 채널스톱 주입층이 활성영역에 형성되는 것을 방지하는 반도체장치의 제조방법에 있어서는, 도 16을 사용하여 설명한 바와 같이, 트렌치 TR2내에의 HDP 산화막의 매립에 앞서, 트렌치 TR2의 내벽을 산화하여 내벽산화막 OX1을 형성하는 공정을 가지고 있었지만, 이 산화공정에는, 800∼1000℃의 산소(O2) 분위기 중에서의 퍼니스 어닐(furnace anneal)에 의한 드라이산화를 이용하는 것이, 보다 바람직하다.
도 27에 드라이산화에 의해 형성된 내벽산화막 OX1의 단면형상을 나타낸다. 도 27에 나타내는 바와 같이 드라이산화를 행하면, 내벽산화막 OX1의 두께가 각 부에서 균일하게는 되지 않는다.
즉, 내벽산화막 OX1의 트렌치 TR2의 측벽부에 형성되는 부분의 두께를 J1로 하고, 트렌치 TR2의 바닥부측 각부에 형성되는 부분의 두께를 J2로 하며, 트렌치 TR2의 바닥부에 형성되는 부분의 두께를 J3으로 하면, 두께의 대소관계는 J1>J3>J2로 된다.
<B-2. 작용효과>
내벽산화막 OX1이, 이와 같은 구조가 되는 것으로, 접합리크(junction leak) 가 적은 구조를 얻을 수 있다.
그 이유는, 트렌치 TR2의 측벽부 및 바닥부가 산화되면, 두꺼운 산화막이 형성되어 체적이 팽창하지만, 드라이산화의 경우, 트렌치 TR2의 바닥부측 각부에서는 산화의 촉진정도가 작고, 측벽부 및 바닥부의 산화막이 각부에까지 미치었다고해도, 각부의 산화막의 두께는 측벽부 및 바닥부는 두껍지 않다. 트렌치 TR2의 바닥부측 각부에 두꺼운 산화막이 형성되면, 거기에 응력이 집중하고, PN 접합부가 각부 근방에 존재하는 경우에는 접합리크가 발생하지만, 전술한 바와 같이 드라이산화에서는, 각부의 산화막의 두께가 두껍게 되는 것이 방지되므로, 접합리크의 발생을 억제할 수 있다.
<B-3. 변형예 1>
도 27에 나타낸 트렌치 TR2의 단면형상은 직사각형이 아니라, 그 바닥부의 각부가. 개구부로 향하여 넓어지게 경사지고 있었다. 이것은 트렌치에칭시에, 각부에서는 에칭의 진행이 느린 것에 기인하고 있다.
이와 같은 구조가 되면, 트렌치의 바닥면의 폭으로 규정되는 분리폭이 좁아지며, 분리내압이 저하하여 트렌치 분리로서는 바람직하지 않다.
그래서, 트렌치에칭시에, 오버에칭 경향으로 되도록 에칭조건을 설정함으로써, 도 28에 나타내는 바와 같은 메사모양의 단면형상을 가지는 트렌치 TR21을 형성한다.
트렌치 TR21은, 질화막(22)측에서 바닥부로 향함에 따라 개구부가 넓어지도록 측벽이 경사져 있고, 그 경사각도는 95°∼110°정도로 되어있다. 이와 같은 형 상의 트렌치 TR21에서, 예컨대 드라이산화에 의해 내벽산화막 OX1을 형성한 상태를 도 29에 나타낸다.
도 29에 나타내는 바와 같이, 내벽산화막 OX1이 형성되고, 각부(角部)가 원형이어(round)도 트렌치 TR21이 메사모양의 단면형상을 가지기 때문에, 분리폭 W1(내벽산화막 OX1형성후의 트렌치의 바닥면 폭)은 좁아지지 않고, 어느 쪽인지 말하자면, 트렌치 측벽이 수직으로 가까운 형상이 되며, 분리내압의 저하를 방지할 수 있다.
또한, 트렌치 TR21 형성을 위한 질화막(22)의 패터닝에서는, 트렌치 TR21이 메사모양의 단면형상을 가지므로, 질화막(22)에 설치하는 개구부의 폭 W2를 좁게 할 수 있고, 질화막(22)의 개구간격을 좁힘으로써, 트렌치 간격을 보다 좁게 하여, 반도체장치의 집적도를 향상하는 것도 가능하게 된다.
<B-4. 변형예 2>
이상 설명한 실시예 2 및 변형예 1에서는, 트렌치 TR2 및 TR21의 내벽을 열산화하여 내벽산화막 OX1을 형성하는 것을 전제로 했지만, 트렌치 바닥부의 각부를 라운드시키지 않는다는 관점에 서면, 열산화에 의해 형성한 내벽산화막 OX1의 대신에, CVD법에 의해 형성한 CVD 산화막을 사용하면 된다.
도 30은, 트렌치 TR2의 내벽에 CVD법에 의해 내벽산화막 OX10을 형성한 상태를 나타내고 있고, 트렌치 바닥부의 각부의 라운드가 억제되어, 비교적 넓은 분리폭 W3이 얻어진다는 것이 판정된다. 또한, 내벽산화막 OX10은, 질화막(22)의 표면에도 형성되어 있다.
CVD법에 의해 산화막을 형성하는 경우, 열산화와 같이 베이스층(underlayer)(여기서는 SOI층(3))이 고온에 노출되지 않으므로, 베이스층의 트렌치에칭의 데미지가 회복되지 않을 가능성이 있다. 이 때문에, CVD 산화막과 베이스층과의 계면상태가 양호하다고는 할 수 없는 상태가 될 가능성이 있지만, CVD 산화막 형성후에 약간의 열산화를 행함으로써, 베이스층과의 계면상태를 리포밍할 수 있다.
<C. 실시예 3>
이상 설명한 실시예 1 및 2에서는, 트렌치분리 산화막으로서, 부분분리 산화막을 사용하는 것을 전제로 하여 설명했지만, 실시예 3 이후에서는 완전분리 산화막 및 병합분리 산화막을 사용하는 경우의 발명에 대하여 설명한다.
반도체장치의 제조에는, 에칭마스크나 주입마스크 등, 복수의 마스크가 사용된다. 본 발명에 관한 실시예 3에서는, 반도체장치의 제조시에 사용되는 특정한 마스크의 마스크 데이터를, 다른 마스크 데이터를 가공함으로써 간편히 얻는 방법을 개시하는 것이다.
<C-1. 장치구성>
도 31에 병합분리 산화막을 사용하여 MOS 트랜지스터의 전기적 분리를 행하는 경우의 평면구성을 나타낸다.
도 31에서, MOS 트랜지스터가 형성되는 직사각형의 활성영역 AR은, 병합분리 산화막 BT에 의해 규정되어 있다. 그리고, 직사각형의 활성영역 AR을 2분하는 바와 같이 게이트전극(12)이 배치되고, 게이트전극(12)의 연장선상에는 보디고정용의 보 디콘택트부 BD가 설치되어 있다. 또한, 보디콘택트부 BD의 형성영역도 병합분리 산화막 BT에 의해 규정되어 있다.
여기서, 보디고정이란, 부분분리 산화막의 하부에 남는 웰영역을 통하여 채널 형성영역의 전위를 고정하는 것이다.
병합분리 산화막 BT는 완전분리 산화막과 부분분리 산화막을 병합한 구조를 가지고 있고, 도 31에서는 활성영역 AR의 외주에 따라 배치된 완전분리 산화막 FT(해칭으로 나타냄)를 가지고 있다. 또한, 그 밖의 영역은 부분분리 산화막으로 되어있다.
완전분리 산화막 FT는, 게이트전극(12)의 근방에서는 도중에 끊어져 있고, 평면시 형상이 대략 C자형의 2개의 완전분리 산화막 FT가 활성영역 AR을 둘러싸는 형상으로 되어있다.
도 31에서의 A-A선 및 B-B선에서의 화살표시 방향 단면의 구성을, 각각 도 32 및 도 33에 나타낸다. 또한, 도 32 및 도 33에 나타내는 MOS 트랜지스터의 구성은, 도 13에 나타내는 구성과 동일하고, 동일한 구성에는 동일한 부호를 부착하며, 중복하는 설명은 생략한다. 또한, 도 32에서는, 공핍층 DL의 형성상태의 일예를 점선으로 나타내고 있다.
도 32에 나타내는 바와 같이, 게이트전극(12)의 게이트길이 방향의 활성영역 AR 외주에는 완전분리 산화막 FT가 설치되어 완전분리되어 있고, 또한 도 33에 나타내는 바와 같이, 게이트전극(12)의 게이트폭 방향의 활성영역 AR 외주에는 부분분리 산화막 PT가 설치되어 부분분리 상태로 되어있다. 따라서, 활성영역 AR은 부 분분리 산화막 PT의 하부의 SOI층(3)을 통하여 보디콘택트부 BD의 보디영역(불순물영역) BR에 전기적으로 접속되어 있으며, 활성영역 AR의 전위는 보디콘택트부 BD의 전위에 고정(보디고정)됨과 동시에, 완전분리 산화막 FT에 의해 PN접합 용량의 필드에지 성분을 저감할 수 있으므로, 소자 동작이 안정하고, 또한, 고속동작, 저소비전력을 달성할 수 있다.
여기서, 도 31에 나타내는 바와 같은 대략 C자형의 2개의 완전분리 산화막 FT를 형성하기 위해서는, 전용의 에칭마스크가 필요하게 되지만, 그 에칭마스크의 제작에는 노동력을 요하고 있었다.
그래서, 본 발명에 관한 실시예 3으로서, 완전분리 산화막 FT 형성을 위한 에칭마스크를 간편히 얻을 수 있는 수법에 대하여 이하에 설명한다.
<C-2. 제조방법>
우선, 에칭마스크의 작성방법의 설명에 앞서, 도 31에 나타내는 MOS 트랜지스터의 제조공정을 순서대로 설명한다.
우선, 도 34에 나타내는 공정에서, 활성영역 AR을 규정하는 레지스트 마스크 RM71을 SOI기판상에 배치한다. 또한, 이하의 설명에서는 활성영역이란, 기본적으로 소스 ·드레인층의 형성영역을 나타낸다. 따라서, 레지스트 마스크 RM71을 형성하기 위한 데이터를 소스 ·드레인층의 필드 데이터 L31이라 호칭한다. 또한, 보디콘택트부 BD에도 레지스트 마스크를 배치하지만, 이하에 있어서는 도시하는데 중지하고, 설명은 생략한다.
도 34에서의 C-C선에서의 화살표시 방향 단면의 구성을 도 35에 나타낸다. 도 35에서, SOI기판을 구성하는 SOI층(3)상에는 산화막(4), 폴리실리콘막(21) 및 질화막(22)이 적층되어 있고, 질화막(22)을 패터닝하기 위한 에칭마스크가 레지스트 마스크 RM71로 된다. 또한, 도 35에서는 레지스트 마스크 RM71을 남긴 상태에서 부분분리 산화막용의 트렌치 TR2가 형성되며, 내벽산화막 OX1이 형성된 상태를 나타내고 있지만, 실제로는, 산화막(4), 폴리실리콘막(21) 및 SOI층(3)의 트렌치에칭은, 레지스트 마스크 RM1을 제거하고, 패터닝된 질화막(22)을 사용하는 것은 지금까지 설명한대로이다.
다음에, 도 36에 나타내는 공정에서, 완전분리 산화막 형성을 위한 레지스트 마스크 RM72를 SOI기판상에 배치한다.
레지스트 마스크 RM72는, 완전분리 산화막의 형성부분이 대략 C자형의 개구부 FTO로 된 마스크이며, 2개의 개구부 FTO는 활성영역 AR의 단연부에 일부가 중첩되도록 배치되어 있다. 이 레지스트 마스크 RM72를 형성하기 위한 데이터를 완전분리 데이터 F1이라 호칭한다.
여기서, 개구부 FTO 중, 활성영역 AR 밖으로 중첩되는 부분은 일정한 폭 α를 가지고, 활성영역 AR상에 겹치는 부분은 일정한 폭 β를 가지며, 후에 형성되는 게이트전극(12)(파선부)과 개구부 FTO의 양단부와의 사이에는 거리 γ를 가지는 것으로 한다.
도 36에서의 D-D 선에서의 화살표시 방향 단면의 구성을 도 37에 나타낸다. 도 37에 나타내는 바와 같이, 레지스트 마스크 RM72의 2개의 개구부 FTO는, 어느 것도, 폭 α만 트렌치 TR2상에 중첩되며, 폭 β만 활성영역 AR상에 중첩되게 배치 되어 있다. 해당 레지스트 마스크 RM72를 사용하여 SOI층(3)을 에칭한 상태를 도 38에 나타낸다.
도 38에 나타내는 바와 같이, 트렌치 TR2의 폭 α에 해당하는 부분에 매립산화막(2)에까지 도달하는 풀트렌치 FTR이 형성되어 있다. 또한, 활성영역 AR상의 질화막(22)도 폭 β에 대응하는 부분이 에칭되어 있지만, 질화막(22)은 최종적으로는 제거되므로 하등 문제는 없다.
도 39에는, 트렌치 TR2 및 풀트렌치 FTR을 HDP 산화막 OX2로 매립한 상태를 나타내고 있다. 이후, HDP 산화막 OX2를 평탄화한 후, 질화막(22), 폴리실리콘막(21) 및 산화막(4)을 제거하고, 도 40에 나타내는 바와 같은 최종적인 병합분리 산화막 BT를 얻는다. 또한, 병합분리 산화막 BT에서 규정되는 활성영역 AR상에 절연막(11) 및 폴리실리콘막(12)을 패터닝하여 게이트 절연막(11) 및 게이트전극(12)으로 한다.
또한, 병합분리 산화막 BT를 형성한 후, 활성영역 AR상에 게이트 절연막(11) 및 게이트전극(12)을 선택적으로 형성하지만, 그때에 사용되는 에칭마스크가 도 41에 나타내는 레지스트 마스크 RM73이다. 레지스트 마스크 RM73은, SOI기판의 전체면에 형성된 산화막이나 폴리실리콘막상에 선택적으로 배치되고, 게이트전극(12)의 평면시 형상에 대응하는 패턴을 가지고 있으며, 상기 산화막이나 폴리실리콘막을 패터닝하여 게이트 절연막(11) 및 게이트전극(12)을 형성한다. 이 레지스트 마스크 RM73을 형성하기 위한 데이터를 게이트 데이터 L33이라 호칭한다.
<C-3. 완전분리 데이터의 작성방법>
이상 설명한 바와 같이, 도 31에 나타내는 MOS 트랜지스터의 형성에는, 레지스트 마스크 RM71∼73 중 적어도 3장의 레지스트 마스크가 필요하지만, 이하의 수법을 채용함으로써, 레지스트 마스크 RM72 형성을 위한 완전분리 데이터 F1을 간편하게 얻을 수 있다.
완전분리 데이터 F1의 작성에서, 전술한 소스 ·드레인층의 필드 데이터 L31, 게이트 데이터 L33 외에, 이하의 정의를 행한다.
즉, 데이터의 언더사이즈 처리를 연산자 UN으로 나타낸다.
또한, 데이터의 오버사이즈 처리를 연산자 OV로 나타낸다.
또한, 데이터의 뺄셈을 연산자 -로 나타낸다.
여기서, 언더사이즈 처리란, 대상이 되는 데이터를 등방적으로 소정량만큼 작게 하는 처리이며, 예컨대(L31 UN0.1um)라 하면, 당초의 필드 데이터 L31이 직사각형영역을 규정하는 경우, 4변 각각이 O.1um씩 내측으로 이동하는 것을 의미한다.
반대로, 오버사이즈 처리란, 대상이 되는 데이터를 등방적으로 소정량만큼 크게 하는 처리이며, 예컨대(L31 OVO.1um)라 하면, 당초의 필드 데이터 L31이 직사각형영역을 규정하는 경우, 4변 각각이 0.1um씩 외측으로 이동하는 것을 의미한다.
그리고, 먼저 설명한 길이를 나타내는 α, β 및 γ의 값을 각 처리의 계수로서 사용한 하기의 연산식(3)에 의해, 완전분리 데이터 F1을 얻을 수 있다.
Figure 112002033820451-pat00004
여기서, 계수 α, β 및 γ을 0.15um로 하면, (L31OVα)에 의해, 소스 ·드레인층의 필드 데이터 L31로 규정되는 직사각형영역을 0.15um 등방적으로 넓힌 직사각형영역를 얻을 수 있고, 거기에서, (L31UNβ)에 의해, 소스 ·드레인층의 필드 데이터 L31로 규정되는 직사각형영역을 0.15um 등방적으로 작게 한 직사각형영역을 빼는 것으로, 환상부의 폭이 α+β(=0.3um)의 직사각형 환상영역을 얻는다.
또한 직사각형 환상영역에서, (L330Vγ)에 의해, 게이트 데이터 L33으로 규정되는 게이트영역을 0.15um 등방적으로 넓힌 영역을 빼는 것으로, 도 36에 나타내는 바와 같이, 마주 본 2개의 C자 형상의 개구부 FTO를 가지는 레지스트 마스크 RM72를 작성하기 위한 완전분리 데이터 F1을 얻을 수 있다.
<C-4. 작용효과>
이상 설명한, 완전분리 데이터의 작성방법에 의하면, 소스 ·드레인층의 필드 데이터 L31 및 게이트 데이터 L33으로부터 완전분리 데이터 F1을 얻을 수 있으므로, 병합분리 산화막 BT의 형성시에 필요하게 되는, 완전분리 산화막 FT 형성용의 에칭마스크의 제작이 용이하게 되고, 반도체장치의 제조비용을 저감할 수 있다.
<C-5. 응용예 1>
이상 설명한 수법을 사용하면, 이하와 같은 응용도 가능하다.
도 42는, 2개의 MOS 트랜지스터가 인접하여 설치된 구성을 나타내는 평면도 이고, 양 트랜지스터의 게이트전극(12)이 병렬하도록 배치되어 있다. 어느쪽의 MOS 트랜지스터도, 활성영역 AR을 둘러싸는 부분이 완전분리 산화막 FT로 된 병합분리 산화막에 의해 전기적으로 분리되어 있다.
그러나, 인접하는 활성영역 AR 사이에는 완전분리 산화막 FT가 형성되어 있지 않는 부분 분리영역 X가 존재하고 있다. 여기에는 부분분리 산화막이 형성되어 있고, 부분분리 산화막의 하부에는 SOI층이 존재한다.
이와 같이, 좁은 부분 분리영역이 존재하면, 에칭마스크의 패턴이 복잡하게 되고, 제조비용의 증가로 이어지므로, 될 수 있는 한 회피하는 것이 바람직하다. 이와 같은 경우에도, 전술한 완전분리 데이터의 작성방법이 유효하게 된다.
도 43은, 도 42의 구성을 얻기 위해, 전술한 연산식(3)에 의거하여 얻어진 완전분리 데이터 F1을 도면화한 도면이고, 인접하는 개구부 FTO 사이의 부분 분리영역 X의 폭은 2δ로 되어 있다.
이 데이터에 의거하여 공정을 진행시키면 도 42에 나타내는 구성을 얻을 수 있지만, 본 예에서는, 하기의 연산식(4)에 의해, 완전분리 데이터 F1을 더 가공하여, 완전분리 데이터 F2를 얻는다.
Figure 112002033820451-pat00005
여기서, 부분 분리영역 X의 폭의 1/2에 해당하는 길이 δ를, 각 처리에서의 계수. δ로 하고, 계수 δ를 0.15um 정도로 하면, ((F1) 0Vδ)에 의해, 완전분리 데이터 F1로 규정되는 개구부 FTO가 0.15um 등방적으로 넓어지게 된다. 또한, 상기 개구부 FTO와는, 정확에는 개구부 FTO를 형성하기 위한 데이터라고 해야할 것이지만, 간략화를 위해 개구부 FTO라 호칭한다. 이하에 나타내는 그 밖의 개구부에 대 해서도 동일하다. 또한, 인접하는 개구부 FTO 사이의 부분 분리영역 X의 폭이 아니며, 인접하는 활성영역사이의 폭의 반을 계수 δ로서도 된다. 요컨대, 인접하는 MOS 트랜지스터의 배치간격에 의거하여 결정되며, 인접하는 개구부 FT0을 확실히 접촉시킬 수 있는 값이면 된다.
도 44에 개구부 FTO를 오버사이즈 처리한 상태를 모식적으로 나타낸다. 도 44에서는, 완전분리 데이터 F1을 오버사이즈 처리하여 얻어진 개구부 FT01 및 FTO2를 실선으로 나타내고, 당초의 개구부 FTO를 파선으로 나타낸다. 도 44에 나타내는 바와 같이, 완전분리 데이터·F1을 오버사이즈 처리함으로써, 인접하는 개구부 FTO 끼리 접촉하고, 평면시 형상이 대략 H자형(혹은 I자형)의 개구부 FT01로 된다. 또한, 개구부 FTO1의 양측에는 개구부 FT0의 형상을 유지한 대략 C자형의 개구부 FTO2가 형성된다.
다음에, (F1OVδ)UNδ에 의해, 개구부 FTO1 및 FT02를 언더사이즈 처리한 상태를 도 45에 모식적으로 나타낸다.
도 45에 나타내는 바와 같이, 개구부 FTO1 및 FTO2가, 각각 O.15um 등방적으로 축소되고, FTO11 및 FTO12로 되어 있다. 이 결과, FTO12는, 완전분리 데이터 F1에서의 개구부 FTO와 실질적으로 동일하게 되지만, FTO11은 대략 H자형을 유지하여 축소된다.
이와 같은 형상의 개구부 FTO11 및 FTO12를 가지는 완전분리 데이터 F2에 의거하여 형성된 에칭마스크를 사용하여 제조된 MOS 트랜지스터의 평면도를 도 46에 나타낸다.
도 46에 나타내는 바와 같이, 인접하여 설치된 2개의 MOS 트랜지스터의, 인접하는 활성영역 AR의 단연부 및 인접하는 활성영역 AR사이에, 대략 H자형의 완전분리 산화막 FT1이 형성되어 있다. 또한, 2개의 MOS 트랜지스터의 각각에 있어서, 완전분리 산화막 FT1로 둘러싸인 활성영역 AR과는 반대측의 활성영역 AR은, 도 42와 동일하게 완전분리 산화막 FT로 둘러싸여져 있다.
이상 설명한 바와 같이, 완전분리 데이터를 간단한 연산에 의해 가공함으로써, 인접하여 설치된 2개의 MOS 트랜지스터의, 인접하는 활성영역사이에 좁은 부분 분리영역이 존재하는 것이 회피되고, 에칭마스크의 패턴을 단순화하며, 제조비용을 저감할 수 있다.
<C-16. 응용예 2>
이상의 설명에서는, 병합분리 산화막을 구성하는 완전분리 산화막의 형성을 위해 마스크 데이터를, 다른 마스크 데이터를 가공함으로써 간편히 얻는 방법에 대하여 언급했지만, 이 방법을 사용하여, 소스 ·드레인층의 필드 데이터 L31을 얻는 것도 가능하다.
즉, 데이터의 덧셈을 연산자+로 나타내고, 데이터의 중첩처리를 연산자 AND로 나타낸다. 그리고, 모든 필드 데이터를 전체 필드 데이터 L311, P형 웰을 형성하기 위한 P형 불순물 주입영역을 규정하는 데이터를 P형 웰 데이터 L24로 하고, N 형 웰을 형성하기 위한 N형 불순물 주입영역을 규정하는 데이터를 N형 웰 데이터 L20으로 하며, N형 소스 ·드레인층을 형성하기 위한 N형 불순물 주입영역을 규정하는 데이터를 N형 소스·드레인 데이터 L18로 하고, P형 소스 ·드레인층을 형성 하기 위한 P형 불순물 주입영역을 규정하는 데이터를 P형 소스·드레인 데이터 L17로 함으로써, 소스 ·드레인층의 필드 데이터 L31을 이하의 연산식(5)에 의거하여 얻을 수 있다.
Figure 112002033820451-pat00006
<D. 실시예 4>
도 1∼도 20을 사용하여 설명한 반도체장치의 제조방법에 있어서는, 부분분리 산화막의 형성에서는, 부분트렌치를 형성한 후, 부분트렌치내에 내벽산화막을 형성하는 구성을 나타냈지만, 완전분리 산화막 및 병합분리 산화막의 형성에서도, 일단, 부분트렌치(파셜트렌치)를 형성하고, 내벽산화막을 형성한 후에 소망의 완전트렌치(풀트렌치)를 형성함으로써, 이하에 설명하는 효과를 얻을 수 있다.
<D-1. 제조방법>
우선, 제조공정을 순서대로 나타내는 단면도인 도 47∼도 51을 사용하여, 본 발명에 관한 실시예 4의 반도체장치의 제조방법에 대하여 설명한다.
도 47은, 도 16을 사용하여 설명한 공정에 대응하는 도면이며, 트렌치 TR2의 내벽을 산화하여 내벽산화막 OX1을 형성한 상태를 나타내고 있다.
다음에 도 48에 나타내는 바와 같이, 완전트렌치를 형성하는 것을 목적으로 하여, 소정의 개구패턴을 가지는 레지스트 마스크 RM81을 SOI기판의 전체면에 형성한다.
여기서, 소정의 개구패턴은, 도면에 있어서 우측의 트렌치 TR2부분이 모두 개구부로 되며, 또, 도면에 있어서 좌측의 트렌치 TR2에 있어서는, 활성영역 AR의 단연부 근방부분이 레지스트로 덮어지고, 그 이외의 부분이 개구부로 된 패턴이다.
이와 같은 레지스트 마스크 RM81을 사용하여, 매립산화막(2)에까지 도달하는 에칭(풀트렌치에칭)을 행함으로써, 도 49에 나타내는 바와 같이, 활성영역 AR의 도면에서 우측에는 완전트렌치 FTR이 형성되고, 활성영역 AR의 도면에서 좌측에는 완전트렌치 FTR와 부분트렌치 PTR을 가진 병합트렌치 BTR이 형성되게 된다.
이때, 완전트렌치 FTR에서는, 트렌치 TR2의 바닥면이 에칭에 의해 제거되므로, SOI층(3)의 측벽에서는 상부측에만 내벽산화막 OX1이 존재하고, 측벽 하부측에는 내벽산화막 OX1은 존재하고 있지 않다.
또한, 병합트렌치 BTR에서는, 부분트렌치 PTR에만 내벽산화막 OX1이 존재하고, 완전트렌치 FTR의 SOI층(3)의 측벽에는 내벽산화막 OX1은 존재하고 있지 않다.
이와 같이, 매립산화막(2)과 SOI층(3)과의 계면근방에 내벽산화막 OX1이 존재하지 않으므로, 매립산화막(2)과 SOI층(3)과의 계면에 내벽산화막 OX1이 침입하는 일이 없어, SOI층(3)의 형상이 뒤틀리게 변형하고, 기계적 스트레스가 가해져 접합리크가 발생하는 것이 방지된다.
또한, 도 49에 나타내는 H부와 같이, 완전트렌치 FTR측의 SOI층(3)의 측벽에서는, 내벽산화막 OX1이 서서히 얇아지는 구성으로 되므로, SOI층(3)에 대한 기계적 스트레스의 저감에 기여한다. 또한, 도 46에 나타내는 E-F-G-H 선에서의 화살표시 단면도는, 도 49에 나타내는 바와 같은 구성이 된다.
공정의 설명에 되돌아가면, 다음에, 완전트렌치 FTR 및 병합트렌치 BTR을 HDP 산화막으로 매립하여 평탄화한 후, 도 19를 사용하여 설명한 바와 같이, 질화막(22)을 에칭마스크로 하여 불산(HF) 처리에 의해 HDP 산화막을 소정 두께까지 에칭한다. 그 후, 질화막(22) 및 폴리실리콘막(21)을 제거하고, 또한, 산화막(4)을 제거하며, 대신에 게이트 절연막(11)을 형성하고, 그 위에 게이트전극(12) 및 실리사이드층(16)을 형성함으로써 도 50에 나타내는 바와 같이, 활성영역 AR의 좌우에, 완전분리 산화막 FT 및 병합분리 산화막 BT를 가진 구성을 얻는다.
또한, 상기에서는, 활성영역 AR의 좌우에 완전분리 산화막 FT 및 병합분리 산화막 BT를 가진 구성을 얻는 방법에 대하여 설명했지만, 도 48을 사용하여 설명한 레지스트 마스크 RM81의 개구패턴을, 좌우의 트렌치 TR2부분이 모두 개구부가 되는 패턴으로 함으로써, 활성영역 AR의 좌우에 완전트렌치를 형성할 수 있고, 마지막으로, 도 51에 나타내는 바와 같이, 활성영역 AR의 좌우에 완전분리 산화막 FT를 가진 구성을 얻는 것도 용이하게 할 수 있다. 또한, 도 50의 구성 및 도 51의 구성을 동시에 구비하는 경우도 있다.
<D-2. 작용효과>
이상 설명한 바와 같이, 실시예 4의 반도체장치의 제조방법에 의하면, 활성영역 AR의 좌우에 완전분리 산화막 FT 및 병합분리 산화막 BT를 가진 구성에 있어서도, 또한, 활성영역 AR의 좌우에 완전분리 산화막 FT를 가진 구성에 있어서도, 매립산화막(2)과 SOI층(3)과의 계면근방에 내벽산화막 OX1이 존재하지 않으므로, 매립산화막(2)과 SOI층(3)과의 계면에 내벽산화막 OX1이 침입하는 일이 없어, SOI 층(3)의 형상이 뒤틀리게 변형하고, 기계적 스트레스가 가해져 접합리크가 발생하는 것이 방지된다.
또한, 완전트렌치 FTR측의 SOI층(3)의 측벽에서는, 영역 H에 나타내는 바와 같이, 내벽산화막 OX1이 서서히 얇아지는 구성으로 되므로, SOI층(3)에 대한 기계적 스트레스의 저감에 기여한다.
또한, 종래는, 완전분리 산화막 및 병합분리 산화막을 형성할 때에, 완전트렌치를 형성한 후에 내벽산화를 행하고 있었지만, 그 경우에는, 매립산화막과 SOI층과의 계면에 내벽산화막이 침입하여, SOI층의 형상이 뒤틀리게 변형하므로, 이것을 방지하기 위해 이하와 같은 수법을 채용하는 경우가 있다.
즉, SOI층에 완전트렌치를 형성할 때에, 내벽산화막의 두께 정도의 SOI층이 바닥면에 남도록 트렌치를 형성하고, 그 후, 열산화를 행함으로써, 트렌치 측벽의 SOI층을 산화할뿐만 아니라, 트렌치 바닥부의 SOI층을 완전히 산화하여 내벽산화막을 형성하도록 하고 있었다.
이 방법에서는 산화제(예컨대 산소)가 매립산화막과 SOI층과의 계면에 침입하는 것을 어느 정도는 방지할 수 있지만, 완전하지는 않다. 또한, 트렌치 바닥부에 잔존해야 할 SOI층이, 에칭의 편차에 의해 예상 밖으로 두껍게 되어, 완전히 산화되지 않는 경우는 SOI층이 부분적으로 남아, 전류리크의 원인이 되는 경우가 있었다.
그러나, 전술한 실시예 4의 반도체장치의 제조방법에 의하면, 매립산화막(2)과 SOI층(3)과의 계면에 내벽산화막 OX1이 침입하는 일이 없고, 또한, 완전트렌치 를 형성할 때에 SOI층을 남길 필요가 없으며, 충분한 오버에칭에 의해 완전트렌치를 형성할 수 있으므로, 에칭제어가 용이해진다는 이점도 있다.
<E. 실시예 5>
<E-1. 장치구성>
지금까지 설명한 파셜트렌치 분리구조(PTI 구조)는, 부분분리·산화막의 하부에 남는 웰영역을 통하여 채널 형성영역의 전위를 고정하는 보디고정을 실현할 수 있는 구조로서 착안되지만, 반도체장치에서 반드시 모든 부위를 보디고정할 필요는 없고, SOI 디바이스의 특징을 살려, 플로팅구조를 채용한 쪽이 양호한 부위도 존재한다.
예컨대, 시스템 LSI에서, 랜덤로직부는 PTI 구조로서 보디고정하고, SRAM부는 FTI 구조(풀트렌치 분리구조)로서 플로팅구조로 하는 경우가 생각된다.
이하, 본 발명에 관한 실시예 5로서, 랜덤로직부는 PTI 구조로 하고, SRAM부는 FTI 구조로 한 반도체장치에 대하여 설명한다.
도 52는 PTI 구조로 둘러싸인 MOS 트랜지스터를 보디고정하는 경우의 구성을 나타내는 단면도이고, 활성영역 AR은, 부분분리 산화막 PT의 하부의 SOI층(3)(P형 웰)을 통하여 보디콘택트부 BD의 불순물영역(보디영역) BR에 전기적으로 접속되어 있으며, 활성영역 AR의 전위는 보디콘택트부 BD의 전위로 고정( 보디고정)되는 구성으로 되어 있다. 보디콘택트부 BD는, SOI층(4)의 표면내에 형성된 P형 불순물영역으로 구성되고, P형 불순물영역상에는 실리사이드층(17)을 가지고 있다.
따라서, 보디콘택트부 BD에 소정의 전위를 주고, 도 52에 나타내는 MOS 트랜 지스터의 보디고정을 함으로써, 기판 부유효과에 의한 여러가지의 문제가 발생하는 것을 억제할 수 있다.
또한, 도 52에 나타내는 MOS 트랜지스터는 N 채널형이고, 소스 ·드레인층(15)은 N형 불순물영역으로 되어 있고, 게이트전극(12) 하부의 SOI층(3)은 P형 불순물영역으로 되어 있다. 또한, 도 52에 나타내는 MOS 트랜지스터는, 도 13에 나타내는 NMOS 트랜지스터와 기본적으로는 동일하고, 동일한 구성에 대해서는 동일한 부호를 부착하며, 중복하는 설명은 생략한다.
또한, 도 52에 나타내는 MOS 트랜지스터는 PD(Partially-Depleted) SOI-MOS 트랜지스터이고, 통상 동작시에, 게이트전극(12) 직하의 공핍층 DL이, 매립산화막(2)까지 도달하지 않는 특징을 가지고 있다. 이 특징 때문에, PDS0I-MOS 트랜지스터는 임계치전압의 제어성이 우수하다.
도 53은 FTI 구조로 둘러싸인 MOS 트랜지스터를 나타내는 단면도이고, 활성영역 AR은, 완전분리 산화막 FT로 둘러싸여져 있으며, NMOS 트랜지스터는 전기적으로 플로팅 상태로 되어 있다.
또한, 도 53에 나타내는 MOS 트랜지스터는 FD(Fully-Depleted) SOI-MOS 트랜지스터이고, 통상 동작시에, 게이트전극(12) 직하의 공핍층이, 매립산화막(2)까지 도달하고 있으며, 도 52에 나타내는 PDSOI-MOS 트랜지스터와 같이, 공핍층은 도시되어 있지 않다.
FDSOI-MOS 트랜지스터는, 서브스레스홀드(subthreshold) 특성이 양호하고, 스위칭 동작에 뛰어나다는 이점을 가짐과 동시에, 기생바이폴라 효과도 작으므로 소프트에러 내성이 높다는 이점도 가진다.
<E-2. 작용효과>
따라서, 시스템 LSI에서, 랜덤로직부에는 PTI 구조를 채용하고, 그 MOS 트랜지스터는 PDSOI-MOS 트랜지스터로서 보디고정함으로써, 안정한 동작을 얻을 수 있다.
또한, SRAM부는 FTI 구조를 채용하고, 그 MOS 트랜지스터는 FDSOI-MOS 트랜지스터로 함으로써, 스위칭 특성에 뛰어나고, 또한 소프트 내성이 높은 MOS 트랜지스터를 얻을 수 있다.
도 54에 상기 구성을 가진 시스템 LSI의 평면레이아웃을 모식적으로 나타낸다. 도 54에 나타내는 바와 같이, 랜덤로직부 RP는 보디콘택트부 BD를 가지는 것에 대하여, SRAM부 SP는 보디콘택트부 BD를 가지고 있지 않다.
또한, SRAM부 SP의 주변회로 PP는, 랜덤로직부에는 PTI 구조를 채용하여, 그 MOS 트랜지스터는 PDSOI-MOS 트랜지스터로서 보디고정되는 구성으로 되어있다.
또한, PDSOI-MOS 트랜지스터는, 보디전위고정이 강하게 요구되는 I/O회로, 아날로그회로(PLL, 센스앰프회로), 타이밍회로, 다이내믹회로 등에 적용하면, 특히 유효하다.
<E-3. 변형예>
이상의 설명에 있어서는, 시스템 LSI에서, 랜덤로직부는 PTI 구조로서 보디고정하고, SRAM부는 FTI 구조로서 플로팅구조로 하는 구성을 설명했지만, 이 경우는 SOI층의 두께는 랜덤로직부에서도 SRAM부에서도 동일했었다.
그러나, SOI층의 두께를, 회로의 종류에 따라 적절히 변경함으로써, PTI 구조 및 FTI 구조의 특성을 더 유효하게 활용할 수 있다.
예컨대, 아날로그 회로부를 SOI층이 두꺼운 영역(후막영역)에 형성하여, PTI 구조에 의해 전기적으로 분리하고, 디지털 회로부를 SOI층이 얇은 영역(박막영역)에 형성하여 FTI 구조에 의해 전기적으로 분리한 반도체 집적회로를 구성한다.
이하, 도 55∼도 61을 사용하여 해당 반도체 집적회로의 제조공정을 설명한다.
우선, 도 55에 나타내는 공정에서, 실리콘기판(1), 매립산화막(2) 및 SOI층(3)으로 구성되는 SOI기판을 준비하고, SOI층(3)상에 두께 5∼30nm의 산화막 OX5를 형성한다. 이 산화막 OX5는 SOI층(3)의 두께를 장소에 의해 바꾸기 위한 기초산화막이다.
그리고, SOI층(3)의 박막화를 행하는 부분이 개구부로 된 패턴을 가지는 두께 100∼500nm의 질화막 마스크 SN5를 산화막 OX5상에 형성한다.
다음에, 제56도에 나타내는 공정에서, LOCOS(Local Oxide of Silicon)산화에 의해, 질화막 SN5로 덮여지지 않는 부분의 산화막 OX5를 성장시켜, 해당 부분의 SOI층(3)의 두께를 얇게 한다. 여기서, SOI층(3)의 당초의 두께를 10∼200nm로 하면, 박막화 후의 SOI층(3) 두께는 10∼50nm로 된다.
다음에, 제57도에 나타내는 공정에서, 질화막 SN5 및 산화막 OX5를 제거한다. 여기서, 당초의 두께를 유지하는 영역을 후막영역 R10, 박막화된 영역을 박막영역 R20이라 호칭한다.
그 후, 도 58에 나타내는 공정에서, SOI층(3)상에, 산화막(4), 폴리실리콘막(21) 및 질화막(22)을 순차 형성한다. 이때, 산화막(4), 폴리실리콘막(21) 및 질화막(22)은 SOI층(3)의 단차형상을 반영하고, 단차를 가져 형성되게 된다. 또한, 이것들의 막은, 도 14∼도 20을 사용하여 설명한 반도체장치의 제조방법에서 설명하고 있으므로 중복하는 설명은 생략한다.
다음에, 도 59에 나타내는 공정에서, 후막영역 R10과 박막영역 R20과의 경계에 병합분리 산화막을 형성하기 위해 병합트렌치 BTR1을 형성한다. 병합트렌치 BTR1은, 후막영역 R10측이 부분트렌치, 박막영역 R20측이 완전트렌치로 되어있다.
다음에, 도 60에 나타내는 공정에서, 병합트렌치 BTR1내를 HDP 산화막으로 매립한 후, HDP 산화막을 평탄화한 후, 질화막(22), 폴리실리콘막(21)을 제거하고, 최종적인 병합분리 산화막 BT1을 얻는다.
또한, 도 60에 나타내는 바와 같이, 병합분리 산화막 BT1의 형성과 동시에, 후막영역 R10에는 부분분리 산화막 PT가 형성되고, 병합분리 산화막 BT1과 합쳐서 활성영역 AR1을 규정하며, 박막영역 R20에는 완전분리 산화막 FT가 형성되고, 병합분리 산화막 BT1과 합쳐서 활성영역 AR2를 규정한다.
그 후, 도 61에 나타내는 바와 같이, 후막영역 R10의 활성영역 AR1에는, 게이트 절연막(111) 게이트전극(121), 사이드월 스페이서(131), (N형)낮은 도프 레인층(141) 및 (N형)소스 ·드레인층(151)을 형성하여 NMOS 트랜지스터 NM1O를 형성하고, 박막영역 R20의 활성영역 AR2에는, 게이트 절연막(112), 게이트전극(122), 사이드월 스페이서(132), (N형)소스 ·드레인층(152)을 형성하여 NMOS 트랜지스터 NM20을 형성한다.
또한, NMOS 트랜지스터 NM10 및 NM20은, 어느 것도 PD(Partia11y-Depleted) SOI-MOS 트랜지스터이고, 게이트전극 직하의 공핍층이, 매립산화막(2)까지 도달하지 않는 특징을 가지고 있다. 이 특징 때문에, PDSOI-MOS 트랜지스터는 임계치전압의 제어성이 우수하다.
이상의 공정을 거쳐, SOI층의 후막영역에 아날로그 회로부가 형성되고, PTI 구조에 의해 전기적으로 분리되며, 보디고정이 가능하게 된다. 또한, SOI층의 박막영역에 디지털 회로부가 형성되어 FTI 구조에 의해 전기적으로 완전히 분리된 구성이 된다.
이와 같은 구성을 채용하는 것으로, 아날로그 회로부에서는, MOS 트랜지스터의 동작의 안정성이나, 선형성을 얻을 수 있고, 또한 노이즈도 적어진다. 디지털 회로부는 SOI층의 박막영역에 형성되므로, 기생용량을 작게 할 수 있어, 보다 고속동작이 가능하고, 저소비전력을 실현할 수 있다.
또한, SOI층의 후막영역에 랜덤로직부를 형성하고, 박막영역에 SRAM부를 형성하는 것에 의해서도, 실시예 5에서 나타낸 효과를 얻을 수 있다. 이 경우, SRAM부의 MOS 트랜지스터는 완전분리의 FDSOI-MOS 트랜지스터로 함으로써, 스위칭 특성에 뛰어나며, 또한 소프트에러 내성을 높일 수 있지만, SOI층의 후막영역에 SRAM부를 형성하여, 부분분리로 보디고정을 행하는 경우에는, SOI층의 두께를 조정함으로써, 소프트에러 내성을 개선할 수 있다.
도 62에, 소프트에러 레이트의 SOI층의 두께 의존성을 나타낸다. 도 62에서, 횡축에 SOI층의 두께(nm)를 나타내고, 세로축에 소프트에러 레이트를 단위시간당 에러비트의 수(비트/sec)로 나타낸다.
도 62에 나타내는 바와 같이, PTI 구조에서 활성영역이 플로팅 상태인 경우는, SOI층이 두꺼워지는 소프트에러 레이트도 증가하고, SOI층의 두께 50nm를 경계로 소프트에러 레이트의 증가율이 높아지지만, FTI 구조에서 활성영역이 보디고정되는 경우에는, SOI층의 두께 200nm의 근방에서, 가장 소프트에러 레이트가 작아지는 것이 판정된다.
따라서, SRAM부를 형성하는 SOI층의 두께는, 180∼220nm로서 보디고정함으로써, 소프트에러 내성을 개선할 수 있다.
<F. 실시예 6>
<F-1. 장치구성>
실시예 1~5에서 설명한 바와 같이, 부분분리 산화막을 사용하여 MOS 트랜지스터를 전기적으로 분리하는 경우, MOS 트랜지스터 사이의 부분분리 산화막의 하부에는 SOI층이 존재하므로, 거기에 불순물이 도입되어 전기저항이 저하하면, 분리능력이 저하할 가능성이 있다.
예컨대, 도 63에 나타내는 바와 같이, 2개의 MOS 트랜지스터가 인접하여 배치되는 구성에서, 양 트랜지스터의 활성영역 AR 사이의 영역 G에는, 부분분리 산화막이 형성되어 있으므로, 해당 영역의 SOI층에 소스 ·드레인층을 형성하기 위한 불순물이 주입되면, 전기저항이 저하한다.
그래서, 불순물을 주입해야 할 영역을 CAD 등으로 설계후, 해당 영역 이외의 영역을 차광부로 한 부 마스크(negative mask)를 작성하고, 그것을 사용하여 포지티브형 레지스트를 노광하여 개구우선 마스크를 형성함으로써, 소스·드레인 불순물 주입시에, 2개의 MOS 트랜지스터 사이의 영역 G에 소스·드레인 불순물이 주입되는 것을 방지할 수 있다.
도 63에는, 개구우선 마스크로서 레지스트 마스크 RM91을 설치한 예를 게시하고 있고, 레지스트 마스크 RM91의 개구부 OP10을 통하여, 소스·드레인 불순물 주입이 행해진다. 또한, 도 63에서, 도 31을 사용하여 설명한 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
또한, 개구우선 마스크의 작성방법으로서는, 불순물을 주입해야 할 영역을 CAD 등으로 설계후, 해당 영역을 그대로 마스크상의 차광부로 한 정(+)마스크를 작성하여, 그것을 사용하여 네거티브형 레지스트를 노광하도록 해도 된다.
<F12. 작용효과>
이상 설명한 바와 같이, MOS 트랜지스터의 불순물 주입시에는, 개구우선 마스크를 사용함으로써, 개구부 이외의 부분분리 산화막의 하부의 SOI층에 불순물이 도입되는 것이 방지되며, SOI층의 전기저항이 저하하는 것을 방지하고, 분리능력을 유지할 수 있다.
본 발명에 관한 제1 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산화막을 위한 트렌치의 형성중에, SOI층의 두께를 적어도 1회는 측정하여 트렌치에 칭을 제어하므로, 트렌치의 최종적인 깊이를 로트 사이에서 균일하게 할 수 있다.
본 발명에 관한 제2 국면의 반도체장치의 제조방법에 의하면, 트렌치에칭 제어의 구체적 수법을 얻을 수 있다.
본 발명에 관한 제3 국면의 반도체장치의 제조방법에 의하면, 에칭조건으로서, SOI층의 에칭시간을 조정하는 경우의 구체적 수법을 얻을 수 있다.
본 발명에 관한 제4 국면의 반도체장치의 제조방법에 의하면, 트렌치에칭후에, SOI층의 최신의 에칭레이트를 산출하며, 최신의 에칭레이트의 데이터를, 반도체장치가 다른 제조로트의, 트렌치에칭 공정에 주므로, 트렌치의 최종적인 깊이의 로트 사이에서의 편차를 더욱 억제할 수 있다.
본 발명에 관한 제5 국면의 반도체장치의 제조방법에 의하면, 트렌치의 형성에서, SOI층의 에칭을 2회로 나누어 행하고, 제1 에칭의 에칭레이트에 의거하여 제2 에칭을 행하므로, 트렌치의 최종적인 깊이의 로트 사이에서의 편차를 억제할 수 있다.
본 발명에 관한 제6 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산화막을 위한 트렌치의 형성후에, SOI층의 최신의 에칭레이트를 산출하며, 최신의 에칭레이트의 데이터를, 반도체장치가 다른 제조로트의, 트렌치에칭 공정에 주므로, 트렌치의 최종적인 깊이의 로트 사이에서의 격차를 억제할 수 있다.
본 발명에 관한 제7 국면의 반도체장치의 제조방법에 의하면, 최신의 에칭레이트 산출의 구체적 수법을 얻을 수 있다.
본 발명에 관한 제8 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산 화막을 위한 트렌치 내벽을 드라이산화하여 내벽산화막을 형성하므로, 내벽산화막의 트렌치의 바닥부측 각부에 형성되는 부분의 두께가, 트렌치의 측벽부 및 트렌치의 바닥부에 형성되는 부분의 두께보다도 얇게 되어, 접합리크가 적은 구조를 얻을 수 있다.
본 발명에 관한 제9 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산화막을 위한 트렌치의 단면형상을, 에칭에 의해, 바닥부로 향함에 따라 개구부가 넓어지는 메사모양으로 하므로, 내벽산화막이 형성된 경우에, 각부(角部)가 원형이라도, 내벽산화막 형성후의 트렌치의 바닥면 폭으로 정의하는 분리폭은 좁아지지 않고, 트렌치 측벽이 수직에 가까운 형상이 되어, 분리내압의 저하를 방지할 수 있다.
본 발명에 관한 제10 국면의 반도체장치의 제조방법에 의하면, 내벽산화막을 드라이산화에 의해 형성함으로써, 내벽산화막의 트렌치의 바닥부측 각부에 형성되는 부분의 두께가, 트렌치의 측벽부 및 트렌치의 바닥부에 형성되는 부분의 두께보다도 얇게 되어, 접합리크가 적은 구조를 얻을 수 있다.
본 발명에 관한 제11 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산화막을 위한 트렌치 내벽에 CVD법에 의해 내벽산화막을 형성하므로, 트렌치 바닥부의 각부를 라운드시키지 않은 구조를 얻을 수 있다.
본 발명에 관한 제12 국면의 반도체장치의 제조방법에 의하면, 내벽산화막을 형성후에 열산화를 행함으로써, 내벽산화막과, 그 베이스층과의 계면상태를 리포밍할 수 있다.
본 발명에 관한 제13 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산화막으로서, 병합분리 산화막을 포함하고, MOS 트랜지스터의 게이트전극의 근방을 제외하는 활성영역의 주위가 완전분리 산화막이고, 그것 이외의 부분이 부분분리 산화막인 경우에, 완전분리 산화막 형성을 위한 완전트렌치를 형성하는 완전분리 데이터를, 간편히 얻을 수 있다.
본 발명에 관한 제14 국면의 반도체장치의 제조방법에 의하면, 완전분리 데이터 취득의 구체적 수법을 얻을 수 있다.
본 발명에 관한 제15 국면의 반도체장치의 제조방법에 의하면, 완전분리 데이터를 간단한 연산에 의해 가공함으로써, 인접하여 설치된 2개의 MOS 트랜지스터의 사이에 좁은 부분 분리영역이 존재하는 것이 회피되고, 에칭마스크의 패턴을 단순화하며, 제조비용을 저감할 수 있다.
본 발명에 관한 제16 국면의 반도체장치의 제조방법에 의하면, 트렌치분리 산화막을 위한 트렌치 내벽에 내벽산화막을 형성한 후에, 트렌치를 선택적으로 더 에칭하여 완전트렌치를 형성하고, 그 후, 트렌치 및 완전트렌치를 산화막으로 매립하므로, 매립절연막과 SOI층과의 계면 근방에 내벽산화막이 존재하지 않는 구성으로 되고, 매립절연막과 SOI층과의 계면에 내벽산화막이 침입하는 일이 없어, SOI층의 형상이 뒤틀리게 변형하고, 기계적 스트레스가 가해져 접합리크가 발생하는 것이 방지된다. 또한, 완전트렌치측의 SOI층의 측벽에서는, 내벽산화막이 서서히 얇아지는 구성이 되므로, SOI층에 대한 기계적 스트레스의 저감에 기여한다.
본 발명에 관한 제17 국면의 반도체장치의 제조방법에 의하면, 활성영역이, 완전분리 산화막과, 병합분리 산화막에 의해 규정되는 구성에 있어서, 접합리크가 발생하는 것을 방지할 수 있다.
본 발명에 관한 제18 국면의 반도체장치의 제조방법에 의하면, 활성영역이, 완전분리 산화막에 의해 규정되는 구성에 있어서, 접합리크가 발생하는 것을 방지할 수 있다.
본 발명에 관한 제19 국면의 반도체장치에 의하면, 랜덤로직부가 부분분리 산화막에 의해 전기적으로 분리되고, SRAM부가 완전분리 산화막에 의해 전기적으로 분리되며, 또한, 랜덤로직부가 보디영역을 구비하고, 보디영역은, 부분분리 산화막 하부의 SOI층에 접하여 형성되므로, 랜덤로직부의 MOS 트랜지스터에 있어서 안정한 동작을 얻을 수 있고, SRAM부의 MOS 트랜지스터는 전기적으로 완전히 분리할 수 있다.
본 발명에 관한 제20 국면의 반도체장치에 의하면, SRAM부의 MOS 트랜지스터에 있어서는, 스위칭 특성이 양호해지고, 또한, 기생바이폴라 효과를 저감하여 소프트에러 내성을 높일 수 있다.
본 발명에 관한 제21 국면의 반도체장치에 의하면, SRAM부의 MOS 트랜지스터에 있어서, 소프트에러 내성을 향상시킬 수 있다.
본 발명에 관한 제22 국면의 반도체장치에 의하면, SRAM부가 부분분리 산화막에 의해 전기적으로 분리되고, 보디고정되므로, SRAM부의 MOS 트랜지스터에 있어서 기판 부유효과를 방지할 수 있다.
본 발명에 관한 제23 국면의 반도체장치에 의하면, SRAM부가 형성되는 SOI층 의 두께를 180nm∼220nm로 함으로써, 소프트에러 내성을 개선할 수 있다.
본 발명에 관한 제24 국면의 반도체장치에 의하면, 아날로그 회로부가 부분분리 산화막에 의해 전기적으로 분리되고, 디지털 회로부가 완전분리 산화막에 의해, 전기적으로 분리되며, 또한, 아날로그 회로부가 보디영역을 구비하고, 보디영역은, 부분분리 산화막 하부의 SOI층에 접하여 형성되므로, 아날로그 회로부에서는, MOS 트랜지스터의 동작의 안정성이나, 선형성을 얻을 수 있어, 또한 노이즈도 적어진다. 디지털 회로부는 SOI층의 박막영역에 형성되므로, 기생용량을 작게 할 수 있어, 보다 고속동작이 가능하며, 저소비전력을 실현할 수 있다.
본 발명에 관한 제25 국면의 반도체장치에 의하면, 아날로그 회로부 및 디지털 회로부의 MOS 트랜지스터는, 어느 것도 PDSOI-MOS 트랜지스터이므로, 임계치전압의 제어성이 우수하다.
본 발명에 관한 제26 국면의 반도체장치에 의하면, 디지털 회로부의 MOS 트랜지스터에 있어서, 소프트에러 내성을 향상시킬 수 있다.
본 발명에 관한 제27 국면의 반도체장치에 의하면, 트렌치분리 산화막을 위한 트렌치의 측벽에 형성되는 부분의 제1 두께가, 트렌치의 바닥부측 각부에 형성되는 부분의 제2 두께보다도 두꺼워서, 접합리크를 저감할 수 있다.
본 발명에 관한 제28 국면의 반도체장치에 의하면, 접합리크를 더욱 저감할 수 있다.
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Claims (12)

  1. 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a)상기 SOI층상에 상기 트렌치 분리 산화막 형성을 위한 보조막을 형성하는 공정과,
    (b)트렌치에칭에 의해 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정을 구비하고,
    상기 공정(b)은,
    상기 트렌치의 형성중에, 상기 SOI층의 두께를 적어도 1회는 측정하여, 상기 트렌치에칭을 제어하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI 기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a)상기 SOI층상에 상기 트렌치 분리 산화막 형성을 위한 보조막을 형성하는 공정과,
    (b)트렌치에칭에 의해 상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정과,
    (c)상기 트렌치를 형성한 후, 상기 SOI층의 나머지 두께를 측정하고, 그 나머지 두께에 의거하여, 상기 SOI층의 최신의 에칭레이트를 산출하는 공정과,
    (d)상기 최신의 에칭레이트의 데이터를, 상기 반도체장치와 다른 제조로트의, 상기 트렌치에칭 공정에 제공하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a)상기 SOI층상에 상기 트렌치 분리 산화막 형성을 위한 보조막을 형성하는 공정과,
    (b)상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정과,
    (c)상기 트렌치 내벽을 드라이산화하여 내벽산화막을 형성하는 공정을 구비 하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a)상기 SOI층상에 상기 트렌치 분리 산화막 형성을 위한 보조막을 형성하는 공정과,
    (b)상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정과,
    (c)상기 트렌치 내벽에 내벽산화막을 형성하는 공정을 구비하고,
    상기 공정(b)은,
    (b-1)에칭에 의해, 상기 트렌치의 단면형상을, 바닥부로 향함에 따라 개구부가 넓어지는 메사모양으로 하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a)상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정과,
    (b)상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정과,
    (c)상기 트렌치 내벽에, 열산화를 행하지 않고 CVD법에 의해 내벽산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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  7. 반도체기판, 매립절연막 및 SOI층이 순서대로 적층된 SOI기판의 상기 SOI기판상의 상기 SOI층상에 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터의 형성영역이 되는 활성영역을 규정함과 동시에, 상기 MOS 트랜지스터를 전기적으로 분리하는 트렌치분리 산화막을 구비한 반도체장치의 제조방법에 있어서,
    (a)상기 SOI층상에 상기 트렌치분리 산화막 형성을 위한 보조막을 형성하는 공정과,
    (b)상기 보조막을 관통함과 동시에, 상기 SOI층의 소정 깊이에 도달하는 트렌치를 형성하는 공정과,
    (c)상기 트렌치 내벽에 내벽산화막을 형성한 후에, 상기 활성영역의 적어도 일부에 대하여 상기 보조막을 에칭마스크로 하여, 상기 트렌치를 선택적으로 더 에 칭하여, 상기 SOI기판의 상기 매립절연막에 도달하는 완전트렌치를 형성하는 공정과,
    (d)상기 공정(c)의 후에, 상기 트렌치 및 상기 완전트렌치를 산화막으로 매립하여, 상기 트렌치분리 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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