JPH10200124A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10200124A JPH10200124A JP487897A JP487897A JPH10200124A JP H10200124 A JPH10200124 A JP H10200124A JP 487897 A JP487897 A JP 487897A JP 487897 A JP487897 A JP 487897A JP H10200124 A JPH10200124 A JP H10200124A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- soi
- silicon active
- island
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】複数のＳＯＩ型ＭＯＳトランジスタが集積形成
されてなる半導体装置において、これらのＳＯＩ型ＭＯ
Ｓトランジスタの中に分離幅が異なるものがあって、素
子特性のばらつきなどがない半導体装置を実現するこ
と。 【解決手段】ＳＯＩ層を酸化して素子分離絶縁膜を形成
し、この素子分離絶縁膜により、ＳＯＩ層を複数のＳＯ
Ｉ型ＭＯＳトランジスタとなる複数のシリコン活性層３
ａに分割する際に、シリコン活性層３ａのｐｎ接合部の
端部７となる面から最小加工幅Ｆだけ離れたところにダ
ミーシリコン活性層３ｂが形成されるようなマスクパタ
ーンを用い、このマスクパターンをマスクにしてＳＯＩ
層を酸化して素子分離絶縁膜４ａ，４ｂを形成する。
されてなる半導体装置において、これらのＳＯＩ型ＭＯ
Ｓトランジスタの中に分離幅が異なるものがあって、素
子特性のばらつきなどがない半導体装置を実現するこ
と。 【解決手段】ＳＯＩ層を酸化して素子分離絶縁膜を形成
し、この素子分離絶縁膜により、ＳＯＩ層を複数のＳＯ
Ｉ型ＭＯＳトランジスタとなる複数のシリコン活性層３
ａに分割する際に、シリコン活性層３ａのｐｎ接合部の
端部７となる面から最小加工幅Ｆだけ離れたところにダ
ミーシリコン活性層３ｂが形成されるようなマスクパタ
ーンを用い、このマスクパターンをマスクにしてＳＯＩ
層を酸化して素子分離絶縁膜４ａ，４ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板を用い
た半導体装置に関する。
た半導体装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高密度化、低消
費電力化が進み、それに伴って回路を構成する個々の素
子の微細化、動作電圧の低電圧化が強く求められてい
る。従来のバルク平面型素子においては、いくつかの素
子縮小則に従い素子の微細化が行なわれてきた。しか
し、素子の微細化がある程度進むと、いくつかの物理的
限界が顕在化し、さらなる微細化が困難となる。
費電力化が進み、それに伴って回路を構成する個々の素
子の微細化、動作電圧の低電圧化が強く求められてい
る。従来のバルク平面型素子においては、いくつかの素
子縮小則に従い素子の微細化が行なわれてきた。しか
し、素子の微細化がある程度進むと、いくつかの物理的
限界が顕在化し、さらなる微細化が困難となる。
【０００３】そこで、よりいっそうの微細化を達成する
ために、新たな素子構造がいくつか提案されている。そ
の１つとして、絶縁膜上に半導体層が形成されてなる基
板、いわゆるＳＯＩ基板に形成したＳＯＩ型素子があげ
られる。
ために、新たな素子構造がいくつか提案されている。そ
の１つとして、絶縁膜上に半導体層が形成されてなる基
板、いわゆるＳＯＩ基板に形成したＳＯＩ型素子があげ
られる。
【０００４】図７に、ＳＯＩ基板を用いて形成した従来
のＭＯＳトランジスタ（ＳＯＩ型ＭＯＳトランジスタ）
の断面図を示す。図中、８１はシリコン基板を示してお
り、このシリコン基板８１上には、シリコン酸化膜（Ｓ
ｉＯ2 膜）８２を介して、単結晶シリコンからなるシリ
コン活性層８３（ＳＯＩ層）が設けられている。
のＭＯＳトランジスタ（ＳＯＩ型ＭＯＳトランジスタ）
の断面図を示す。図中、８１はシリコン基板を示してお
り、このシリコン基板８１上には、シリコン酸化膜（Ｓ
ｉＯ2 膜）８２を介して、単結晶シリコンからなるシリ
コン活性層８３（ＳＯＩ層）が設けられている。
【０００５】このシリコン活性層８３上にはゲート酸化
膜８４を介してゲート電極８５が配設されている。この
ゲート電極８５を挟むようにシリコン活性層８３には、
ソース・ドレイン拡散層８６，８７が形成されている。
膜８４を介してゲート電極８５が配設されている。この
ゲート電極８５を挟むようにシリコン活性層８３には、
ソース・ドレイン拡散層８６，８７が形成されている。
【０００６】また、シリコン活性層８３には、シリコン
酸化膜８２に達する素子分離絶縁膜８８が形成されてい
る。この種のＳＯＩ型ＭＯＳトランジスタにおいては、
素子の電気特性を向上させるために、シリコン活性層８
３の厚さは１５０ｎｍ程度以下になっている。このよう
なＳＯＩ型ＭＯＳトランジスタを集積形成する場合に
は、個々の素子を絶縁体分離にて電気的に分離する手法
が通常用いられている。
酸化膜８２に達する素子分離絶縁膜８８が形成されてい
る。この種のＳＯＩ型ＭＯＳトランジスタにおいては、
素子の電気特性を向上させるために、シリコン活性層８
３の厚さは１５０ｎｍ程度以下になっている。このよう
なＳＯＩ型ＭＯＳトランジスタを集積形成する場合に
は、個々の素子を絶縁体分離にて電気的に分離する手法
が通常用いられている。
【０００７】ここで、素子分離幅の異なるような絶縁体
分離をＬＯＣＯＳ法により行なう場合には、以下のよう
な問題がある。素子分離幅が狭い素子分離領域のＳＯＩ
層には酸化剤が供給され難く、酸化量が減少し、素子分
離が不完全になる。そこで、通常、素子分離幅が狭い領
域に十分な量の酸化剤が供給されるような酸化を行な
う。
分離をＬＯＣＯＳ法により行なう場合には、以下のよう
な問題がある。素子分離幅が狭い素子分離領域のＳＯＩ
層には酸化剤が供給され難く、酸化量が減少し、素子分
離が不完全になる。そこで、通常、素子分離幅が狭い領
域に十分な量の酸化剤が供給されるような酸化を行な
う。
【０００８】この場合、素子分離幅が広い素子分離領域
のＳＯＩ層には、酸化剤が過剰に供給されることにな
る。その結果、素子形成領域のＳＯＩ層と素子分離領域
のＳＯＩ層との界面においては、素子分離領域のＳＯＩ
層の表面から供給される過剰な酸化剤が下地のシリコン
酸化膜にまで達し、ＳＯＩ層の下部からも酸化が進む。
のＳＯＩ層には、酸化剤が過剰に供給されることにな
る。その結果、素子形成領域のＳＯＩ層と素子分離領域
のＳＯＩ層との界面においては、素子分離領域のＳＯＩ
層の表面から供給される過剰な酸化剤が下地のシリコン
酸化膜にまで達し、ＳＯＩ層の下部からも酸化が進む。
【０００９】したがって、このようなＬＯＣＯＳ法によ
り素子分離を行なうと、図８に示すように、通常とは異
なる断面形状の素子分離絶縁膜８８が形成され、シリコ
ン活性層８３の端部に寄生素子８９が発生する。
り素子分離を行なうと、図８に示すように、通常とは異
なる断面形状の素子分離絶縁膜８８が形成され、シリコ
ン活性層８３の端部に寄生素子８９が発生する。
【００１０】寄生素子８９が形成されたトランジスタの
しきい値電圧は、所定の値からずれたものとなる。さら
に、素子分離幅が異なれば、異なる特性の寄生素子が形
成される。これにより、しきい値電圧等の素子特性にば
らつきが生じる。
しきい値電圧は、所定の値からずれたものとなる。さら
に、素子分離幅が異なれば、異なる特性の寄生素子が形
成される。これにより、しきい値電圧等の素子特性にば
らつきが生じる。
【００１１】また、ＳＯＩ層の下部からの酸化による体
積膨張により、シリコン活性層８３に歪みが生じる。こ
の歪みが生じている部分に応力が集中し、シリコン活性
層８３に結晶欠陥が誘起される。この結晶欠陥は、ソー
ス・ドレイン拡散層８６，８７とシリコン活性層８３と
によるｐｎ接合の本来の整流特性を失わせ、リーク電流
をもたらす原因となる。
積膨張により、シリコン活性層８３に歪みが生じる。こ
の歪みが生じている部分に応力が集中し、シリコン活性
層８３に結晶欠陥が誘起される。この結晶欠陥は、ソー
ス・ドレイン拡散層８６，８７とシリコン活性層８３と
によるｐｎ接合の本来の整流特性を失わせ、リーク電流
をもたらす原因となる。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のＬ
ＯＣＯＳ法を用いて分離幅の異なる素子分離絶縁膜を形
成する場合、素子分離幅の狭い素子分離領域のＳＯＩ層
が完全に酸化される量の酸化剤を用いていた。
ＯＣＯＳ法を用いて分離幅の異なる素子分離絶縁膜を形
成する場合、素子分離幅の狭い素子分離領域のＳＯＩ層
が完全に酸化される量の酸化剤を用いていた。
【００１３】この結果、分離幅が広い素子分離領域のＳ
ＯＩ層には過剰な酸化剤が供給され、酸化が強く進み、
素子形成領域のＳＯＩ層と接する部分の断面形状が、通
常とは異なる形状の素子分離絶縁膜が形成される。
ＯＩ層には過剰な酸化剤が供給され、酸化が強く進み、
素子形成領域のＳＯＩ層と接する部分の断面形状が、通
常とは異なる形状の素子分離絶縁膜が形成される。
【００１４】また、このような素子分離絶縁膜に接した
部分の素子形成領域のＳＯＩ層は、酸化の際の体積膨張
により、結晶欠陥が誘起される。したがって、このよう
な素子分離を用いてＳＯＩ型ＭＯＳトランジスタを集積
形成した半導体装置においては、断面形状の違いによる
しきい値電圧等の素子特性のばらつきや、結晶欠陥によ
るリーク電流等の素子特性の劣化が生じるという問題が
あった。
部分の素子形成領域のＳＯＩ層は、酸化の際の体積膨張
により、結晶欠陥が誘起される。したがって、このよう
な素子分離を用いてＳＯＩ型ＭＯＳトランジスタを集積
形成した半導体装置においては、断面形状の違いによる
しきい値電圧等の素子特性のばらつきや、結晶欠陥によ
るリーク電流等の素子特性の劣化が生じるという問題が
あった。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＯＩ層を酸化して素
子分離絶縁膜を形成しても、素子特性のばらつきや劣化
を抑制できるｐｎ接合部を有する半導体装置を提供する
ことにある。
ので、その目的とするところは、ＳＯＩ層を酸化して素
子分離絶縁膜を形成しても、素子特性のばらつきや劣化
を抑制できるｐｎ接合部を有する半導体装置を提供する
ことにある。
【００１６】
［構成］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、絶縁層上に形成され、この絶縁
層に達する素子分離絶縁膜により、互いに分離された複
数の島状半導体層を有する半導体装置において、前記複
数の島状半導体層が、ｐｎ接合部を有し、かつ該ｐｎ接
合部の端部が前記絶縁層および前記素子分離絶縁膜に接
する複数の第１の島状半導体層と、素子が形成されてい
ない第２の島状半導体層とから構成され、かつ前記第１
の島状半導体層の前記ｐｎ接合部の端部が存在する面
と、この面に接する前記素子分離絶縁膜の面との界面に
おける断面形状（以下、単に断面形状という）が、前記
複数の第１の島状半導体層において、全て実質的に同じ
であることを特徴とする。
体装置（請求項１）は、絶縁層上に形成され、この絶縁
層に達する素子分離絶縁膜により、互いに分離された複
数の島状半導体層を有する半導体装置において、前記複
数の島状半導体層が、ｐｎ接合部を有し、かつ該ｐｎ接
合部の端部が前記絶縁層および前記素子分離絶縁膜に接
する複数の第１の島状半導体層と、素子が形成されてい
ない第２の島状半導体層とから構成され、かつ前記第１
の島状半導体層の前記ｐｎ接合部の端部が存在する面
と、この面に接する前記素子分離絶縁膜の面との界面に
おける断面形状（以下、単に断面形状という）が、前記
複数の第１の島状半導体層において、全て実質的に同じ
であることを特徴とする。
【００１７】また、本発明に係る他の半導体装置（請求
項２）は、絶縁層上に形成され、この絶縁層に達する素
子分離絶縁膜により、互いに分離され、ｐｎ接合部を有
する複数の島状半導体層を有する半導体装置において、
前記島状半導体層となる半導体層上にマスクパターンを
形成し、このマスクパターンで覆われていない部分を選
択的に絶縁化して、前記素子分離絶縁膜を形成した場合
に、前記第１の島状半導体層の前記ｐｎ接合部の端部が
存在する面と、この面に接する前記素子分離絶縁膜の面
との界面における断面形状（以下、単に断面形状とい
う）が、前記複数の島状半導体層において、全て実質的
に同じなるように、前記素子分離絶縁膜および前記島状
半導体層の各々のパターンが選ばれていることを特徴と
する。
項２）は、絶縁層上に形成され、この絶縁層に達する素
子分離絶縁膜により、互いに分離され、ｐｎ接合部を有
する複数の島状半導体層を有する半導体装置において、
前記島状半導体層となる半導体層上にマスクパターンを
形成し、このマスクパターンで覆われていない部分を選
択的に絶縁化して、前記素子分離絶縁膜を形成した場合
に、前記第１の島状半導体層の前記ｐｎ接合部の端部が
存在する面と、この面に接する前記素子分離絶縁膜の面
との界面における断面形状（以下、単に断面形状とい
う）が、前記複数の島状半導体層において、全て実質的
に同じなるように、前記素子分離絶縁膜および前記島状
半導体層の各々のパターンが選ばれていることを特徴と
する。
【００１８】［作用］本発明（請求項１）は、素子が形
成されていない第２の島状半導体層を用いることによ
り、素子分離絶縁膜の形成工程に起因する、素子特性の
ばらつきや劣化を防止するというものである。
成されていない第２の島状半導体層を用いることによ
り、素子分離絶縁膜の形成工程に起因する、素子特性の
ばらつきや劣化を防止するというものである。
【００１９】具体的には、複数の第１の島状半導体層
（ｐｎ接合部を有する素子が形成される島状半導体層）
だけでは、第１の島状半導体層の素子分離幅は異なる
が、第１の島状半導体層と第２の島状半導体層の間で
は、素子分離幅が同じになるようにする。
（ｐｎ接合部を有する素子が形成される島状半導体層）
だけでは、第１の島状半導体層の素子分離幅は異なる
が、第１の島状半導体層と第２の島状半導体層の間で
は、素子分離幅が同じになるようにする。
【００２０】したがって、上記第１、第２の島状半導体
層のパターンを有するレジストパターンをＳＯＩ層上に
形成し、このレジストパターンをマスクにして、ＳＯＩ
層を酸化して素子分離絶縁膜を形成すれば、断面形状
は、複数の第１の島状半導体層において、実質的に全て
同じになり、断面形状の違いによる素子特性のばらつき
を防止できる。また、分離幅が同じであるので、酸化剤
の量を適当に選べば、ｐｎ接合部の端部が過剰に酸化さ
れることはなく、素子特性の劣化も防止できる。
層のパターンを有するレジストパターンをＳＯＩ層上に
形成し、このレジストパターンをマスクにして、ＳＯＩ
層を酸化して素子分離絶縁膜を形成すれば、断面形状
は、複数の第１の島状半導体層において、実質的に全て
同じになり、断面形状の違いによる素子特性のばらつき
を防止できる。また、分離幅が同じであるので、酸化剤
の量を適当に選べば、ｐｎ接合部の端部が過剰に酸化さ
れることはなく、素子特性の劣化も防止できる。
【００２１】また、本発明（請求項２）は、上記発明
（請求項１）のように従来ないもの（第２の島状半導体
層）を用いるのではなく、もともとある素子分離絶縁
膜、島状半導体層のパターン（平面形状や幅）を工夫す
ることにより、素子特性のばらつきや劣化を防止するも
のである。
（請求項１）のように従来ないもの（第２の島状半導体
層）を用いるのではなく、もともとある素子分離絶縁
膜、島状半導体層のパターン（平面形状や幅）を工夫す
ることにより、素子特性のばらつきや劣化を防止するも
のである。
【００２２】具体的には、ｐｎ接合部の端部となる領域
の部分に供給される酸化剤の量が、各島状半導体層に対
応したそれぞれの断面形状の全てが同じ形状かつ正常の
形状（寄生素子が形成されない形状）となるようなパタ
ーンを選ぶ。
の部分に供給される酸化剤の量が、各島状半導体層に対
応したそれぞれの断面形状の全てが同じ形状かつ正常の
形状（寄生素子が形成されない形状）となるようなパタ
ーンを選ぶ。
【００２３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
また、図２、図３は、それぞれ図１のＳＯＩ型ＭＯＳト
ランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
また、図４は素子形成前のＳＯＩ基板を示している。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
また、図２、図３は、それぞれ図１のＳＯＩ型ＭＯＳト
ランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
また、図４は素子形成前のＳＯＩ基板を示している。
【００２４】これを製造工程に従って説明すると、ま
ず、図４に示すような、シリコン基板１、埋め込み酸化
膜（ＳｉＯ2 膜）２およびシリコン活性層３からなるＳ
ＯＩ基板を形成する。
ず、図４に示すような、シリコン基板１、埋め込み酸化
膜（ＳｉＯ2 膜）２およびシリコン活性層３からなるＳ
ＯＩ基板を形成する。
【００２５】このようなＳＯＩ基板は、例えば、ＳＩＭ
ＯＸ法または張り合わせ法を用いて形成する。また、シ
リコン活性層３は、熱酸化法とＮＨ4 Ｆを用いて、元の
ＳＯＩ層の表面を除去したもので、その厚さは１５０ｎ
ｍ程度である。
ＯＸ法または張り合わせ法を用いて形成する。また、シ
リコン活性層３は、熱酸化法とＮＨ4 Ｆを用いて、元の
ＳＯＩ層の表面を除去したもので、その厚さは１５０ｎ
ｍ程度である。
【００２６】次にシリコン活性層３上にマスクパターン
を形成する。このマスクパターンは、図１に示すよう
に、ＳＯＩ型ＭＯＳトランジスタが形成される領域の島
状のシリコン活性層３ａ、および素子が形成されない疑
似的な素子形成領域の島状のシリコン活性層（以下、ダ
ミーシリコン活性層という）３ｂ以外の領域を覆うパタ
ーンである。
を形成する。このマスクパターンは、図１に示すよう
に、ＳＯＩ型ＭＯＳトランジスタが形成される領域の島
状のシリコン活性層３ａ、および素子が形成されない疑
似的な素子形成領域の島状のシリコン活性層（以下、ダ
ミーシリコン活性層という）３ｂ以外の領域を覆うパタ
ーンである。
【００２７】ダミーシリコン活性層３ｂは、図中丸で囲
まれたｐｎ接合部（ソース・ドレイン拡散層とチャネル
領域のシリコン活性層との接合部）の端部７が形成され
る領域のシリコン活性層３ａの面と対向する部分に形成
される。ダミーシリコン活性層３ｂとｐｎ接合部の端部
７が形成される領域のシリコン活性層３ａの面との間の
距離（分離幅）は、最小加工寸法Ｆである。
まれたｐｎ接合部（ソース・ドレイン拡散層とチャネル
領域のシリコン活性層との接合部）の端部７が形成され
る領域のシリコン活性層３ａの面と対向する部分に形成
される。ダミーシリコン活性層３ｂとｐｎ接合部の端部
７が形成される領域のシリコン活性層３ａの面との間の
距離（分離幅）は、最小加工寸法Ｆである。
【００２８】図には示していないが、このようなシリコ
ン活性層３ａとダミーシリコン活性層３ｂを必要な数だ
け形成し、かつ２つのシリコン活性層３ａの間の距離が
異なるものがある。２つのシリコン活性層３ａの間の距
離がＦであるとこにはダミーシリコン活性層３ｂは形成
しない。すなわち、各２つのシリコン層の間の距離がＦ
になるようにダミーシリコン活性層３ｂを形成する。
ン活性層３ａとダミーシリコン活性層３ｂを必要な数だ
け形成し、かつ２つのシリコン活性層３ａの間の距離が
異なるものがある。２つのシリコン活性層３ａの間の距
離がＦであるとこにはダミーシリコン活性層３ｂは形成
しない。すなわち、各２つのシリコン層の間の距離がＦ
になるようにダミーシリコン活性層３ｂを形成する。
【００２９】ダミーシリコン活性層３ｂのチャネル方向
の寸法は、シリコン活性層３ａのそれよりも小さくても
よい。要は、ダミーシリコン活性層３ｂとｐｎ接合部の
端部７が形成される領域のシリコン活性層３ａとの間の
距離がＦとなればよい。したがって、ｐｎ接合部の端部
７が形成されない領域のシリコン活性層３ａとその隣の
他のシリコン活性層３ａとの間の距離は必ずしもＦであ
る必要はない。
の寸法は、シリコン活性層３ａのそれよりも小さくても
よい。要は、ダミーシリコン活性層３ｂとｐｎ接合部の
端部７が形成される領域のシリコン活性層３ａとの間の
距離がＦとなればよい。したがって、ｐｎ接合部の端部
７が形成されない領域のシリコン活性層３ａとその隣の
他のシリコン活性層３ａとの間の距離は必ずしもＦであ
る必要はない。
【００３０】次に上記マスクパターンをマスクにし、シ
リコン活性層３ａとダミーシリコン活性層３ｂとの間の
シリコン層が完全に酸化され、かつ過剰に酸化されない
程度の量の酸化剤を用いて、素子分離絶縁膜４ａ，４ｂ
を形成する。
リコン活性層３ａとダミーシリコン活性層３ｂとの間の
シリコン層が完全に酸化され、かつ過剰に酸化されない
程度の量の酸化剤を用いて、素子分離絶縁膜４ａ，４ｂ
を形成する。
【００３１】このような酸化であれば、前記ダミーシリ
コン活性層３ｂと対向した部分のシリコン活性層３ａ
と、この部分のシリコン活性層３ａに接した素子分離絶
縁膜４ｂとの界面における断面形状（以下、単に断面形
状という）は正常通りになり、かつ各ＳＯＩ型ＭＯＳト
ランジスタに対応した上記断面形状は全てほぼ等しくな
る。
コン活性層３ｂと対向した部分のシリコン活性層３ａ
と、この部分のシリコン活性層３ａに接した素子分離絶
縁膜４ｂとの界面における断面形状（以下、単に断面形
状という）は正常通りになり、かつ各ＳＯＩ型ＭＯＳト
ランジスタに対応した上記断面形状は全てほぼ等しくな
る。
【００３２】これにより、寄生素子（ハンプ現象）によ
る素子特性のばらつきや、ｐｎ接合部の端部に結晶欠陥
が発生し、ｐｎ接合が劣化することによるリーク電流の
増大等の素子特性の劣化を防止できるようになる。
る素子特性のばらつきや、ｐｎ接合部の端部に結晶欠陥
が発生し、ｐｎ接合が劣化することによるリーク電流の
増大等の素子特性の劣化を防止できるようになる。
【００３３】次にシリコン活性層３ａのチャネル領域
に、しきい値電圧を調整するための不純物イオンを注入
した後、シリコン活性層３ａ上にゲート酸化膜５、ゲー
ト電極６を順次形成する。
に、しきい値電圧を調整するための不純物イオンを注入
した後、シリコン活性層３ａ上にゲート酸化膜５、ゲー
ト電極６を順次形成する。
【００３４】次にゲート電極６をマスクにして、シリコ
ン活性層３ａに不純物イオンを注入した後、ＴＲＡ等の
アニールにより、シリコン活性層３ａに注入した不純物
イオンを活性化し、ソース・ドレイン電極８，９を形成
する。
ン活性層３ａに不純物イオンを注入した後、ＴＲＡ等の
アニールにより、シリコン活性層３ａに注入した不純物
イオンを活性化し、ソース・ドレイン電極８，９を形成
する。
【００３５】最後に、全面に層間絶縁膜１０を形成した
後、ゲート配線１１、ソース・ドレイン電極（不図示）
を形成して完成する。本実施形態のプロセスは、基本的
には、酸化により素子分離絶縁膜を形成する際のマスク
パターンが従来と異なるだけ、工程数が増加したり、工
程が複雑になることはない。
後、ゲート配線１１、ソース・ドレイン電極（不図示）
を形成して完成する。本実施形態のプロセスは、基本的
には、酸化により素子分離絶縁膜を形成する際のマスク
パターンが従来と異なるだけ、工程数が増加したり、工
程が複雑になることはない。
【００３６】したがって、本実施形態によれば、ＳＯＩ
層を酸化して素子分離絶縁膜を形成し、素子間の距離が
異なるＳＯＩ型ＭＯＳトランジスタを形成しても、素子
特性のばらつきや劣化が抑制されたＳＯＩ型ＭＯＳトラ
ンジスタが集積形成されてなる半導体装置を容易に実現
できるようになる。
層を酸化して素子分離絶縁膜を形成し、素子間の距離が
異なるＳＯＩ型ＭＯＳトランジスタを形成しても、素子
特性のばらつきや劣化が抑制されたＳＯＩ型ＭＯＳトラ
ンジスタが集積形成されてなる半導体装置を容易に実現
できるようになる。
【００３７】なお、本実施形態ではチャネルのタイプに
ついては特に規定しなかったが、ｐチャネル、ｎチャネ
ルどちらのタイプでも本発明は有効である。また、本実
施形態では、ダミーシリコン活性層内に素子が形成され
ていない場合について説明したが、素子のｐｎ接合が素
子分離絶縁膜に接しない構造であれば、ダミーシリコン
活性層内に素子が形成されていても良い。 （第２の実施形態）図５は、本発明の第２の実施形態に
係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
ついては特に規定しなかったが、ｐチャネル、ｎチャネ
ルどちらのタイプでも本発明は有効である。また、本実
施形態では、ダミーシリコン活性層内に素子が形成され
ていない場合について説明したが、素子のｐｎ接合が素
子分離絶縁膜に接しない構造であれば、ダミーシリコン
活性層内に素子が形成されていても良い。 （第２の実施形態）図５は、本発明の第２の実施形態に
係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
【００３８】第１の実施形態では、従来構造にはないダ
ミーシリコン活性層を追加することにより、素子特性の
ばらつきや劣化を防止したが、本実施形態では、シリコ
ン活性層および素子分離絶縁膜のパターン（平面形状、
幅など）を工夫することにより、素子特性のばらつきや
劣化を防止する。
ミーシリコン活性層を追加することにより、素子特性の
ばらつきや劣化を防止したが、本実施形態では、シリコ
ン活性層および素子分離絶縁膜のパターン（平面形状、
幅など）を工夫することにより、素子特性のばらつきや
劣化を防止する。
【００３９】すなわち、本実施形態の特徴は、隣り合う
２つの島状のシリコン活性層２１で挟まれた素子分離絶
縁膜２２のチャネル幅方向の幅Ｗ１を、隣り合う２つの
島状のシリコン活性層２１で挟まれた素子分離絶縁膜２
２のチャネル長方向の幅Ｗ２よりも小さくしたことにあ
る。微細化のためには、幅Ｗ１はＦであることが好まし
い。
２つの島状のシリコン活性層２１で挟まれた素子分離絶
縁膜２２のチャネル幅方向の幅Ｗ１を、隣り合う２つの
島状のシリコン活性層２１で挟まれた素子分離絶縁膜２
２のチャネル長方向の幅Ｗ２よりも小さくしたことにあ
る。微細化のためには、幅Ｗ１はＦであることが好まし
い。
【００４０】なお、図中、２３はゲート電極配線、２４
はゲートコンタクト、１６，１７はソース・ドレインコ
ンタクトを示している。このようなパターンであれば、
図中丸で囲んだシリコン活性層２１のｐｎ接合部の端部
２７が存在する面１９と、この面に接する素子分離絶縁
膜２２の面との界面における断面形状（以下、単に断面
形状という）を正常通り、かつ各ＳＯＩ型ＭＯＳトラン
ジスタのそれぞれの断面形状を全てほぼ同じにできる。
はゲートコンタクト、１６，１７はソース・ドレインコ
ンタクトを示している。このようなパターンであれば、
図中丸で囲んだシリコン活性層２１のｐｎ接合部の端部
２７が存在する面１９と、この面に接する素子分離絶縁
膜２２の面との界面における断面形状（以下、単に断面
形状という）を正常通り、かつ各ＳＯＩ型ＭＯＳトラン
ジスタのそれぞれの断面形状を全てほぼ同じにできる。
【００４１】すなわち、シリコン活性層２１となる領域
のＳＯＩ層を選択的に覆うマスクパターンを形成し、こ
のマスクパターンをマスクして、素子分離領域のＳＯＩ
層が完全に絶縁化され、かつ過剰に酸化されない程度の
量の酸化剤を用いて酸化を行なえば、断面形状を正常通
り、かつ各ＳＯＩ型ＭＯＳトランジスタのそれぞれの断
面形状を全てほぼ同じにできる。
のＳＯＩ層を選択的に覆うマスクパターンを形成し、こ
のマスクパターンをマスクして、素子分離領域のＳＯＩ
層が完全に絶縁化され、かつ過剰に酸化されない程度の
量の酸化剤を用いて酸化を行なえば、断面形状を正常通
り、かつ各ＳＯＩ型ＭＯＳトランジスタのそれぞれの断
面形状を全てほぼ同じにできる。
【００４２】本実施形態のプロセスは、基本的には、酸
化により素子分離絶縁膜を形成する際のマスクパターン
が従来と異なるだけ、工程数が増加したり、工程が複雑
になることはない。
化により素子分離絶縁膜を形成する際のマスクパターン
が従来と異なるだけ、工程数が増加したり、工程が複雑
になることはない。
【００４３】したがって、本実施形態によれば、ＳＯＩ
層を酸化して素子分離絶縁膜を形成する場合において、
素子特性のばらつきや劣化が抑制されたＳＯＩ型ＭＯＳ
トランジスタからなる半導体装置を容易に実現できるよ
うになる。
層を酸化して素子分離絶縁膜を形成する場合において、
素子特性のばらつきや劣化が抑制されたＳＯＩ型ＭＯＳ
トランジスタからなる半導体装置を容易に実現できるよ
うになる。
【００４４】なお、幅Ｗ１を広くすることによっても、
各断面形状を同じ形状で正常通りのものとすることがで
きる。例えば、シリコン活性層１３の厚さが１００ｎｍ
であれば、各幅Ｗ１の各々を１μｍ以上とすればよい。
１μｍ以上であれば、各シリコン活性層２１間の幅Ｗ１
の値が異なっても、酸素の供給量は最終的には同じにな
るので、各断面形状のを同じ形状で正常通りのものとす
ることができる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
各断面形状を同じ形状で正常通りのものとすることがで
きる。例えば、シリコン活性層１３の厚さが１００ｎｍ
であれば、各幅Ｗ１の各々を１μｍ以上とすればよい。
１μｍ以上であれば、各シリコン活性層２１間の幅Ｗ１
の値が異なっても、酸素の供給量は最終的には同じにな
るので、各断面形状のを同じ形状で正常通りのものとす
ることができる。 （第３の実施形態）図６は、本発明の第３の実施形態に
係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
【００４５】本実施形態が第２の実施形態と異なる点
は、素子分離絶縁膜２２がシリコン活性層１３により部
分的に囲まれたような領域２０を有し、この領域２０に
ｐｎ接合部の端部２７が存在することにある。
は、素子分離絶縁膜２２がシリコン活性層１３により部
分的に囲まれたような領域２０を有し、この領域２０に
ｐｎ接合部の端部２７が存在することにある。
【００４６】第２の実施形態と同様に、シリコン活性層
２１となる領域のＳＯＩ層を選択的に覆うマスクパター
ンを形成し、このマスクパターンをマスクして、酸化剤
を用いて酸化を行なうと、上記マスクパターンによって
領域２０には酸化剤が供給され難くなり、過剰な酸化を
防止できる。この結果、各断面形状を同じ形状、かつ正
常通りのものとすることが可能となり、第２の実施形態
と同様な効果が得られる。
２１となる領域のＳＯＩ層を選択的に覆うマスクパター
ンを形成し、このマスクパターンをマスクして、酸化剤
を用いて酸化を行なうと、上記マスクパターンによって
領域２０には酸化剤が供給され難くなり、過剰な酸化を
防止できる。この結果、各断面形状を同じ形状、かつ正
常通りのものとすることが可能となり、第２の実施形態
と同様な効果が得られる。
【００４７】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、ＳＯＩ型
素子がＳＯＩ型ＭＯＳトランジスタの場合について説明
したが、本発明は、ＳＯＩ型バイポーラトランジスタや
ＳＯＩ型ＭＥＳ素子などの他のＳＯＩ型素子の場合にも
適用できる。
るものではない。例えば、上記実施形態では、ＳＯＩ型
素子がＳＯＩ型ＭＯＳトランジスタの場合について説明
したが、本発明は、ＳＯＩ型バイポーラトランジスタや
ＳＯＩ型ＭＥＳ素子などの他のＳＯＩ型素子の場合にも
適用できる。
【００４８】また、上記実施形態では、半導体層の主成
分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳＯＩ
基板の場合について説明したが、本発明は他の材料系の
ＳＯＩ(Semiconductor On Insulator)基板にも適用可能
である。また、ＳＯＳ基板のように、埋め込み酸化膜の
ないタイプのＳＯＩ基板を用いてもよい。
分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳＯＩ
基板の場合について説明したが、本発明は他の材料系の
ＳＯＩ(Semiconductor On Insulator)基板にも適用可能
である。また、ＳＯＳ基板のように、埋め込み酸化膜の
ないタイプのＳＯＩ基板を用いてもよい。
【００４９】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩ層を酸化して素子分離絶縁膜を形成しても、素子特
性のばらつきや劣化を抑制できる半導体装置を実現でき
るようになる。
ＯＩ層を酸化して素子分離絶縁膜を形成しても、素子特
性のばらつきや劣化を抑制できる半導体装置を実現でき
るようになる。
【図１】本発明の第１の実施形態に係るＳＯＩ型ＭＯＳ
トランジスタを示す平面図
トランジスタを示す平面図
【図２】図１のＳＯＩ型ＭＯＳトランジスタのＡ−Ａ´
断面図
断面図
【図３】図１のＳＯＩ型ＭＯＳトランジスタのＢ−Ｂ´
断面図
断面図
【図４】図１のＳＯＩ型ＭＯＳトランジスタの作成に用
いるＳＯＩ基板を示す断面図
いるＳＯＩ基板を示す断面図
【図５】本発明の第２の実施形態に係るＳＯＩ型ＭＯＳ
トランジスタを示す平面図
トランジスタを示す平面図
【図６】本発明の第３の実施形態に係るＳＯＩ型ＭＯＳ
トランジスタを示す平面図
トランジスタを示す平面図
【図７】従来のＳＯＩ型ＭＯＳトランジスタを示す断面
図
図
【図８】従来のＳＯＩ型ＭＯＳトランジスタの問題点を
説明するための断面図
説明するための断面図
１…シリコン基板 ２…埋め込み酸化膜 ３ａ…シリコン活性層 ３ｂ…ダミーシリコン活性層 ４ａ…素子分離絶縁膜 ４ｂ…素子分離絶縁膜 ５…ゲート酸化膜 ６…ゲート電極 ７…ｐｎ接合部の端部 ８…ソース・ドレイン拡散層 ９…ソース・ドレイン拡散層 １０…層間絶縁膜 １１…ゲート配線 ２１…シリコン活性層 ２２…素子分離絶縁膜 ２３…ゲート電極配線 ２４…ゲートコンタクト ２５…ソース・ドレイン拡散層 ２６…ソース・ドレイン拡散層 ２７…ｐｎ接合部の端部
Claims (2)
- 【請求項１】絶縁層上に形成され、この絶縁層に達する
素子分離絶縁膜により、互いに分離された複数の島状半
導体層を有する半導体装置において、 前記複数の島状半導体層は、ｐｎ接合部を有し、かつ該
ｐｎ接合部の端部が前記絶縁層および前記素子分離絶縁
膜に接する複数の第１の島状半導体層と、素子が形成さ
れていない第２の島状半導体層とから構成され、 かつ前記第１の島状半導体層の前記ｐｎ接合部の端部が
存在する面と、この面に接する前記素子分離絶縁膜の面
との界面における断面形状が、前記複数の第１の島状半
導体層において、全て実質的に同じであることを特徴と
する半導体装置。 - 【請求項２】絶縁層上に形成され、この絶縁層に達する
素子分離絶縁膜により、互いに分離され、ｐｎ接合部を
有する複数の島状半導体層を有する半導体装置におい
て、 前記島状半導体層となる半導体層上にマスクパターンを
形成し、このマスクパターンで覆われていない部分を選
択的に絶縁化して、前記素子分離絶縁膜を形成した場合
に、 前記島状半導体層の前記ｐｎ接合部の端部が存在する面
と、この面に接する前記素子分離絶縁膜の面との界面に
おける断面形状が、前記複数の島状半導体層において、
全て実質的に同じなるように、前記素子分離絶縁膜およ
び前記島状半導体層の各々のパターンが選ばれているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00487897A JP3648343B2 (ja) | 1997-01-14 | 1997-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00487897A JP3648343B2 (ja) | 1997-01-14 | 1997-01-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200124A true JPH10200124A (ja) | 1998-07-31 |
| JP3648343B2 JP3648343B2 (ja) | 2005-05-18 |
Family
ID=11595937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00487897A Expired - Fee Related JP3648343B2 (ja) | 1997-01-14 | 1997-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3648343B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373287B1 (ko) * | 2000-04-03 | 2003-02-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법 |
-
1997
- 1997-01-14 JP JP00487897A patent/JP3648343B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373287B1 (ko) * | 2000-04-03 | 2003-02-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3648343B2 (ja) | 2005-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6403405B1 (en) | Method of manufacturing SOI element having body contact | |
| US6677645B2 (en) | Body contact MOSFET | |
| KR100232668B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6689648B2 (en) | Semiconductor device having silicon on insulator and fabricating method therefor | |
| US7332776B2 (en) | Semiconductor device | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| JPH1070281A (ja) | 半導体装置およびその製造方法 | |
| JPS6244701B2 (ja) | ||
| JPH09199730A (ja) | 半導体装置及びその製造方法 | |
| US6093592A (en) | Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| US10916438B2 (en) | Method of multiple gate oxide forming with hard mask | |
| KR100349366B1 (ko) | 에스오아이 소자 및 그의 제조방법 | |
| US20060008962A1 (en) | Manufacturing method of semiconductor integrated circuit device | |
| KR20060077009A (ko) | 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체소자 | |
| JP3648343B2 (ja) | 半導体装置 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JP2002343964A (ja) | 半導体装置及びその製造方法 | |
| JP3275274B2 (ja) | 電界効果トランジスタ | |
| KR0137554B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR0135718B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11330266A (ja) | オープンドレイン入出力端を具備した半導体素子及びその製造方法 | |
| JPH0685251A (ja) | 半導体装置およびその製造方法 | |
| JPH08111511A (ja) | 半導体装置の製造方法 | |
| JPH07297379A (ja) | 電界効果型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20031211 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20040422 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20050214 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20090218 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20100218 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120218 |
|
| LAPS | Cancellation because of no payment of annual fees |