JPH0864671A

JPH0864671A - 半導体装置

Info

Publication number: JPH0864671A
Application number: JP19708994A
Authority: JP
Inventors: Kazuhiro Shimizu; 和裕清水; Seiichi Aritome; 誠一有留; Tetsuo Endo; 哲郎遠藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-22
Filing date: 1994-08-22
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】信頼性の高い、高性能の半導体装置を提供す
ることを目的とする。【構成】半導体基板に設けられた第１の不純物濃度を
有する半導体領域と、この半導体領域の表面に形成され
た第１の絶縁膜と、前記半導体領域の表面の前記第１の
絶縁膜が形成されていない領域の少なくとも一部に形成
された第２の絶縁膜と、前記第１の絶縁膜及び第２の絶
縁膜上に形成され、前記第１の絶縁膜上において溝を有
する導電性膜と、前記第１の絶縁膜の直下の半導体領域
内に形成され、第２の不純物濃度を有する不純物領域と
を具備し、前記不純物領域の中心と前記導電性膜の溝の
中心とが、半導体基板面に垂直な方向においてほぼ同一
線上に存在することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特
に、改良された素子分離構造を有する半導体装置に関す
る。

【０００２】

【従来の技術】メモリ，ロジック等に代表される半導体
装置では、トランジスタ，ダイオ―ド，キャパシタ，抵
抗などの素子を、熱酸化法，不純物拡散法，イオン注入
法，光露光法，部分エッチング法等の微細加工技術を用
いて、シリコン基板表面及びシリコン基板表面から数μ
ｍ深さの中に作りこみ、次いで、二酸化シリコン膜，窒
化シリコン膜等の絶縁膜によりシリコン基板表面及び素
子領域を覆って、各素子を電気的に分離し、必要箇所を
部分的に開口した後、この開口部を介して導体によって
素子とのオ―ミック接触を図り、電極の取りだしを行な
っている。

【０００３】上述のプレ―ナ技術では、各素子が電気的
に干渉し合わない事が、最も重要な点の１つであり、そ
のための素子分離の方法として、部分的にシリコン基板
を熱酸化するＬＯＣＯＳ分離法が広く用いられている。

【０００４】図１５に、ＬＯＣＯＳ分離法によって数個
のｎＭＯＳトランジスタを素子分離している例を示す。
図１１の（ａ）は平面図であり、（ｂ）及び（ｃ）はそ
れぞれ（ａ）においてＡ−Ａ′，Ｂ−Ｂ′で矢視してい
る断面図である。

【０００５】図１５では、ｐ型シリコン基板又はｐウエ
ル１０１内のトランジスタを形成する領域を、例えば４
００ｎｍ〜１μｍ程度の膜厚の厚い熱酸化膜１０２で囲
い、素子分離を行なっている。素子分離酸化膜１０２下
のボロンの不純物濃度は低下するので、素子分離膜１０
２の両側の拡散層間でパンチスル―耐圧が低下してしま
う。そのため、素子分離膜１０２の下のボロンの不純物
濃度を高めるために、素子分離膜１０２の下に高濃度領
域１０５を形成している。

【０００６】素子分離酸化膜１０２で囲まれた領域に
は、トランジスタのゲ―ト絶縁膜となる、例えば膜厚１
０ｎｍ〜５０ｎｍ程度の、素子分離酸化膜よりも薄い熱
酸化膜１０３が形成され、その上に導体材料、例えばｎ
型多結晶シリコンからなる導電性膜が堆積され、パタ―
ニングされてゲ―ト電極１０４が形成されている。この
ゲ―ト電極１０４をマスクとして用いてイオン注入法お
よび熱拡散法によって、トランジスタのソ―ス，ドレイ
ンとなる、例えばｎ⁺不純物拡散領域１２１ａ，１２１
ｂが形成されている。

【０００７】ソ―ス，ドレイン１２１ａ，１２１ｂから
の電極取りだしは、パシベ―ション用絶縁膜、例えばリ
ンやボロンを含む２酸化シリコン膜１２２で全領域を覆
うことにより平坦化を行なって、このパシベ―ション用
絶縁膜１２２のコンタクト領域に光露光法と反応性イオ
ンエッチング法やプラズマエッチング法等のエッチング
技術を用いて開口し、ソ―ス，ドレインの拡散層１２１
ａ，１２１ｂの一部を露出させ、電極用導体膜１２３、
例えばアルミニウム等の金属を堆積，パタ―ニングし
て、拡散層とオ―ミック接触を取って電極取りだしを行
なっている。ゲ―ト電極１０４の取りだしは、ソ―ス，
ドレイン１２１ａ，１２１ｂの取りだしと同様に、パシ
ベ―ション膜１２２を開口し、ゲ−ト電極１０４を構成
する例えばｎ⁺多結晶シリコン膜を露出させ、電極用導
体膜を堆積し、パタ―ニングすることにより行ってい
る。なお、ゲ―ト電極１０４の取りだしとソ―ス，ドレ
イン１２１ａ，１２１ｂの取りだしは同時に行なうこと
ができる。

【０００８】また、電極取りだし用のコンタクト孔は電
極の幅よりも広いので、各トランジスタ毎に取りだして
いてはチップサイズの増大を招く為、回路的に結線され
る電極は同一導体、例えばｎ⁺多結晶シリコンで形成さ
れる。つまり、１つのトランジスタのソ―ス、あるいは
ドレインと他のトランジスタのゲ―トが回路的に結線さ
れる場合には、それらは同一のｎ⁺多結晶シリコン膜で
形成される。同様に、１つのトランジスタのゲ―トと他
のトランジスタのゲ―トが結線される場合には、それら
は同一のｎ⁺多結晶シリコン膜で形成される。従って、
隣接するトランジスタ間のＬＯＣＯＳ酸化膜上をまたが
って電極が形成される場合が生じる。

【０００９】図１６に、ｐ型基板あるいはｐウエル内に
配置された隣接する２つのトランジスタとＬＯＣＯＳ酸
化膜上の配線状態の一例を示す。図１６の（ａ）はその
等価回路であり、（ｂ）は平面図、（ｃ）は（ｂ）でＡ
−Ａ′で矢視した断面図である。図１６に示す構造にお
いて、同一のｐウエル内において、ＬＯＣＯＳ酸化膜を
介してその両側に隣接するトランジスタの拡散層あるい
はチャネルが形成されるため、ゲ―ト電極に正の高電圧
が印加された場合に、ＬＯＣＯＳの下のシリコン表面が
反転し、ＬＯＣＯＳ下にチャネルが形成され、このチャ
ネルを介して隣接する２つのトランジスタが電気的に導
通してしまい、正常な回路動作が行なわれないという問
題が生じる。

【００１０】同様に、ｎ型基板あるいはｎウエル内の隣
接する２つのｐチャネルＭＯＳＦＥＴのゲ―ト電極がＬ
ＯＣＯＳ酸化膜をまたがって配置された場合には、ゲ―
ト電極に負の高電圧が印加された場合に、ＬＯＣＯＳ下
が反転してチャネルが形成され、このチャネルを介して
隣接する２つのトランジスタが電気的に導通してしまう
という問題も生ずる。

【００１１】上記のようなＬＯＣＯＳ下の反転を防ぐた
めには、ＬＯＣＯＳ膜厚を厚くしたり、基板又はウエル
の不純物濃度を高くする事が有効である。しかし、メモ
リあるいはロジック等の集積回路のチップ面積を縮小す
るに従って、トランジスタ等の素子寸法やＬＯＣＯＳ絶
縁膜の面積もまた微細化しなればならない。ＬＯＣＯＳ
酸化膜は、部分的に窒化シリコン膜を配置し、窒化シリ
コン膜で覆われていない領域のみを酸化して酸化膜を形
成するものであるため、ＬＯＣＯＳ膜厚を厚くするため
に長時間熱酸化を行なうと、窒化シリコン膜で覆われた
領域の端から中に徐々に熱酸化が進んでしまい、バ―ズ
ビ―ク酸化と呼ばれる現象が生ずる。この横方向の酸化
により、トランジスタ領域が所望のサイズより小さくな
ってしまい、この過剰酸化量を考慮してパタ―ンサイズ
を決定すると、チップサイズが大きくなってしまう。

【００１２】ｐウエルの場合を考えると、ｐウエルを形
成するためにシリコン基板に注入，拡散した不純物、例
えばボロンはシリコン中よりも２酸化シリコン中の遍析
係数が高いため、熱酸化が進むと、酸化膜／シリコン界
面から酸化膜中に不純物が吸込まれて、界面の不純物濃
度が低下してしまうという問題が生じる。これは、ＬＯ
ＣＯＳの下のパンチスル―耐圧や反転しきい電圧を低下
させるため、大きな問題となる。

【００１３】また、ウエル濃度を高くすると、同一のウ
エル内のトランジスタにおいてウエルにゲ―ト電圧と逆
方向のバイアスを印加した場合に、しきい電圧が大幅に
増加してしまう。また、トランジスタのソ―ス，ドレイ
ンを形成する拡散層とウエルによって形成されるｐｎ接
合のブレ―クダウン電圧が低下してしまう。

【００１４】以上の問題を解決する方法として、ＬＯＣ
ＯＳ酸化膜が形成される領域に、予めウエルの表面濃度
を高めるための、ウエルに含まれている不純物と同種の
不純物を注入しておく方法が知られている。図１７に、
この方法により形成されるＬＯＣＯＳ素子分離断面構造
とその形成法の一例を示す。

【００１５】図１７において、シリコン基板２０１表面
を熱酸化して１０ｎｍ程度の膜厚の酸化膜２０２を形成
した後、１００ｎｍ程度の膜厚の多結晶シリコン膜２０
３と１５０ｎｍ程度の膜厚の窒化シリコン膜２０４を連
続して堆積、形成する。次いで、素子分離領域の窒化シ
リコン膜２０４を、レジストパタ−ン２０５を用いてＰ
ＥＰ及び反応性イオンエッチングによってパタ―ニング
した後、窒化シリコン膜２０４をマスクとして用いて、
多結晶シリコン膜２０３及び熱酸化膜２０２を通してボ
ロン等の不純物をイオン注入し、不純物領域２０６を形
成する。

【００１６】次に、例えば１０００℃で熱酸化して、例
えば７００ｎｍ〜１μｍＬＯＣＯＳ酸化膜２０７を形成
する。この時、予めイオン注入した不純物は熱拡散して
不純物分布が広がり、かつ注入したボロンの一部はＬＯ
ＣＯＳ酸化膜２０７中に吸込まれ、表面濃度が低下す
る。従って、これらの不純物再分布効果を考慮して多め
に不純物をイオン注入しなければならない。つまり、Ｌ
ＯＣＯＳ酸化膜２０７の形成前に不純物を注入する方法
では、多量に注入された不純物が再分布してＬＯＣＯＳ
酸化膜２０７の下のみならず、隣接するトランジスタ領
域にまで不純物が拡散するという問題が生じる。なお、
ＬＯＣＯＳ酸化膜２０７に隣接する領域には、ゲ−ト酸
化膜２０８上にゲ−ト電極２０９が形成され、かつソ−
ス及びドレイン領域２１０ａ，２１０ｂが形成され、ト
ランジスタが設けられている。

【００１７】図１８は、熱拡散によってＬＯＣＯＳの下
のボロンが沁みだしてｎ型拡散層の間のｐｎ接合耐圧が
低下する場合の一例を示している。図１８の（ａ）は平
面図、（ｂ）は（ａ）でＡ−Ａ′で矢視した断面図、
（ｃ）は（ｂ）でＢ−Ｂ′で矢視した断面のｐｎ接合部
の不純物プロファイルの概念図を示している。ボロンの
沁みだしによって、ｎ型拡散層と接する接合点における
ボロンの濃度が高まるため、ｐｎ接合の逆方向耐圧が低
下してしまう。

【００１８】ＬＯＣＯＳの下のボロンの沁みだしは、そ
れ以外にも、基板バイアス効果の増大，トランジスタの
端におけるしきい電圧の上昇による狭チャネル効果の増
大等の望ましくないトランジスタ特性の悪化を招く事に
なる。

【００１９】上記の熱拡散による不純物プロファイルの
変化を抑制するために、ＬＯＣＯＳ酸化膜を形成した後
にＬＯＣＯＳ酸化膜を介してイオン注入を行なう方法が
提案されている。図１９に、この方法により形成される
ＬＯＣＯＳ素子分離断面構造とその形成法の一例を示
す。

【００２０】図１９において、ＬＯＣＯＳ酸化膜２０７
を形成した後（ａ）に、レジストで全面を覆い、イオン
注入する領域のレジストをＰＥＰで開孔してレジストパ
タ−ン２０５を形成し（ｂ）、このレジストパタ−ン２
０５をマスクとして用いてイオン注入を行なう。この方
法では、イオン注入後にＬＯＣＯＳ酸化工程が入らない
ので、不純物の再分布が抑制され、トランジスタのｐｎ
接合耐圧，基板バイアス効果，狭チャネル効果等のトラ
ンジスタ特性の悪化を大幅に改善する事が出来る。

【００２１】しかし、この方法では、ＬＯＣＯＳ酸化膜
２０７を介してイオン注入を行なうため、しきい電圧を
制御するためにＬＯＣＯＳ酸化膜２０７の膜厚のばらつ
きを考慮しなければならない。このため、イオン注入の
加速電圧およびド―ズ量のマ―ジンを大きくしなければ
ならず、このことは、チップサイズ縮小に伴うプロセス
の微細化の点から好ましくない。

【００２２】また、この方法では、ＬＯＣＯＳ酸化膜２
０７を形成した後に、イオン注入を行なうため、イオン
注入後にトランジスタのゲ―ト酸化膜２０８を形成する
時の熱工程でプロファイルが広がってしまうという問題
がある。ＬＯＣＯＳ下の不純物プロファイルの広がりが
トランジスタ特性に与える影響としてバックバアイス効
果および狭チャネル効果が考えられる。

【００２３】図２０（ａ）に示す回路は、ＣＭＯＳ回路
構成を用いずｎＭＯＳトランジスタのみで構成されたト
ランスファ回路である。入力Ｖ_inputを出力Ｖ_outに伝
達する場合、トランジスタＴｒ２及びＴｒ３のしきい電
圧Ｖ_TH2及びＶ_TH3だけ電圧が低下してしまう。そこ
で、振幅ｖ_ccの交流信号をＴｒ２の入力，Ｔｒ３のソ―
スに重畳すればＴｒ３およびＴｒ２で構成されるル―プ
のゲインＧはＧ＝Ｖ_input−Ｖ_TE2−Ｖ_TH3＋υ_cc （１）となり、ＧがＶ_input以上であれば出力にＶ_inputを伝
達する事ができる。従って、Ｖ_TH2＋Ｖ_TH3＜υ_cc （２）でなければならない。つまり、Ｔｒ２およびＴｒ３のし
きい電圧はできるだけ０Ｖに近い正の値であることが望
ましい。そのため、基板の不純物濃度を低く設定する必
要がある。

【００２４】ところで、Ｔｒ２およびＴｒ３は、ソ―ス
側がＶ_input以上に浮いた状態で用いられるため、実際
のしきい電圧は、基板バイアスＶ_inputが印加された場
合の値となる。ここで示した回路が、例えば不揮発性半
導体記憶装置であるＥＥＰＲＯＭの入力電圧を作る昇圧
回路端に用いられた場合、基板バイアスは１０Ｖ以上に
なる事が考えられる。この場合、チャネル下の空乏層の
延びが数μｍになるため、ＬＯＣＯＳ下の不純物プロフ
ァイルの広がり部分にまで空乏層が延びて、図２０
（ｂ）に示すように、不純物濃度の増加による基板バイ
アス効果の増大が起こり、しきい電圧が高くなってしま
うという問題が生じる。

【００２５】さらに、チャネル幅が狭いトランジスタの
場合、ＬＯＣＯＳの下からの不純物の沁みだしでトラン
ジスタエッジ部のしきい電圧が高くなる効果が顕著にな
って、しきい電圧が高くなる、いわゆる狭チャネル効果
が起こる。特に、基板濃度が薄く、バックバアイスが高
いほどこの効果は高くなるため、上記回路で用いられる
トランジスタではこの効果が無視できない問題となる。

【００２６】以上の問題は、いずれもパンチスル―防
止、およびＬＯＣＯＳ下反転防止のためにＬＯＣＯＳ下
に注入した不純物の熱工程における広がりにその要因が
あった。従って、ＬＯＣＯＳ下の不純物濃度を高める場
合に、出来るだけ深く、かつ狭く、濃度の高い不純物プ
ロファイルを形成することと、熱工程を避けてプロファ
イルの広がりを抑えることが極めて重要である。

【００２７】なお、以上の問題は、ＬＯＣＯＳ素子分離
のみならず、シリコン基板に穴を開け、絶縁膜を埋めて
素子分離を行なうトレンチ素子分離法においても、トレ
ンチ深さ程度にまでトランジスタのチャネル下の空乏層
が延びる低基板濃度，高耐圧トランジスタでは、同様の
問題となる。従って、以上の問題は半導体基板に素子を
作りこむ半導体装置に共通の問題である。

【００２８】

【発明が解決しようとする課題】以上のように、従来の
半導体装置では、例えばトランジスタ等の電子素子のＬ
ＯＣＯＳ素子分離において、ＬＯＣＯＳ下のしきい電圧
を高めること、隣接するトランジスタのｐｎ接合耐圧を
低下させないこと、基板バイアス効果を増長させないこ
と、及び狭チャネル効果を増長させないことを同時に満
たすことが出来なかった。これは、ＬＯＣＯＳ下の不純
物プロファイルを濃く、深く、狭くして不純物沁みだし
による広がりを抑えることができなかったことによる。

【００２９】以上の特性は、いずれも高性能と高信頼性
をともに有する半導体装置を実現する上で、１つもかか
すことのできないものである。

【００３０】本発明は、上記事情を考慮してなされたも
ので、素子分離しきい電圧を高めつつ、トランジスタの
ｐｎ接合耐圧を低下させないこと、基板バイアス効果を
増長させないこと、及び狭チャネル効果を増長させない
ことをすべて実現することを可能とする、信頼性の高
い、高性能の半導体装置を提供することにある。

【００３１】

【課題を解決するための手段】上記目的を達成するた
め、本発明（請求項１）は、半導体基板に設けられた第
１の不純物濃度を有する半導体領域と、この半導体領域
の表面に形成された第１の絶縁膜と、前記半導体領域の
表面の前記第１の絶縁膜が形成されていない領域の少な
くとも一部に形成された第２の絶縁膜と、前記第１の絶
縁膜及び第２の絶縁膜上に形成され、前記第１の絶縁膜
上において溝を有する導電性膜と、前記第１の絶縁膜の
直下の半導体領域内に形成され、第２の不純物濃度を有
する不純物領域とを具備し、前記不純物領域の中心と前
記導電性膜の溝の中心とが、半導体基板面に垂直な方向
においてほぼ同一線上に存在することを特徴とする半導
体装置を提供する。

【００３２】以上の本発明（請求項１）に係る半導体装
置は、第１の絶縁膜上に第１の導体膜を形成する工程
と、第１の導体膜の第１の絶縁膜上の部分を除去して第
１の導体膜を第１の絶縁膜上において分断する工程と、
第２の絶縁膜により第１の導体膜の除去された部分を覆
う工程と、第１の導体膜の除去された部分を覆う第２の
絶縁膜の少なくとも一部を除去する工程と、第１の絶縁
膜を介して第１の絶縁膜の直下に不純物を導入する工程
と、第２の導体膜を第１の導体膜上に形成して第１の絶
縁膜上で分断された第１の導体膜を第２の導体膜で電気
的に接続する工程とを具備する方法により製造される。

【００３３】本発明（請求項１）の望ましい実施態様と
しては、次のものが挙げられる。

【００３４】１．第１の絶縁膜が第２の絶縁膜よりも厚
く、特に、第１の絶縁膜は素子分離用酸化膜、例えばＬ
ＯＣＯＳ酸化膜であること。

【００３５】２．第２の絶縁膜はトランジスタのゲ―ト
絶縁膜であり、導電性膜はゲ―ト電極であり、第２の絶
縁膜と第１の不純物濃度を有する半導体領域とでＭＯＳ
構造を形成していること。

【００３６】４．第１の絶縁膜で素子分離されている隣
接するトランジスタのゲ―ト電極が同一の導電性膜で構
成されていること。

【００３７】また、本発明（請求項３）は、半導体基板
に設けられた第１の不純物濃度を有する半導体領域と、
この半導体領域の表面に形成された第１の絶縁膜と、前
記半導体領域の表面の前記第１の絶縁膜が形成されてい
ない領域の少なくとも一部に形成された第２の絶縁膜
と、少なくとも前記第２の絶縁膜上に形成された導電性
膜と、前記第１の絶縁膜の直下の半導体領域内に、その
少なくとも１部が埋め込まれた、第２の不純物濃度を有
する不純物含有半導体とを具備することを特徴とする半
導体装置を提供する。

【００３８】以上の本発明（請求項３）に係る半導体装
置は、第１の絶縁膜の一部を除去する工程と、一部が除
去された素子分離用絶縁膜をマスクとして用いて半導体
領域に溝を形成する工程と、この溝内に半導体領域より
も高い不純物濃度を有する不純物含有半導体を埋める工
程と、不純物含有半導体上部を第３の絶縁膜で覆う工程
とを備えたことを特徴とする方法により製造することが
出来る。

【００３９】

【作用】本発明に係る半導体装置では、第１の絶縁膜と
してのＬＯＣＯＳ下に高濃度、かつ急峻な不純物プロフ
ァイルを形成することが可能であるので、ＬＯＣＯＳ下
の反転耐圧を向上しつつ、ＬＯＣＯＳに隣接する、例え
ばトランジスタの拡散層との間のｐｎ接合耐圧の向上、
基板バイアス効果の抑制、狭チャネル効果の抑制を実現
することが出来る。

【００４０】即ち、本発明によれば、トランジスタのゲ
―ト電極となる導体膜とＬＯＣＯＳ膜を通じてＬＯＣＯ
Ｓ下に不純物をイオン注入することで、トランジスタの
ゲ―ト酸化膜を形成した後にイオン注入を行なう事が可
能であるので、熱酸化による不純物プロファイルの広が
りを抑制することが出来る。また、一旦ゲ―ト電極とな
る導体膜を堆積，形成した後に、イオン注入する領域の
みエッチングして除去し、その後、ＬＯＣＯＳ膜を通じ
てＬＯＣＯＳ下に不純物をイオン注入することで、イオ
ン注入時の加速電圧の低減と、導体膜を通じてゲ―ト酸
化膜に蓄積される電荷量を低減し、ゲ―ト酸化膜に与え
るストレスを減らす事が出来る。

【００４１】更に、一旦ゲ―ト電極となる導体膜を堆
積，形成した後に、イオン注入する領域のみエッチング
して除去し、その後、露出した導体膜の側壁に絶縁膜を
被せてからＬＯＣＯＳ膜を通じてＬＯＣＯＳ下に不純物
をイオン注入することで、イオン注入時に導体膜に電荷
が注入されないようにしてゲ―ト酸化膜に与えるストレ
スを無くすことが可能である。

【００４２】更にまた、ＬＯＣＯＳ酸化膜の一部分を除
去し、除去された溝をマスクにして下地の半導体をエッ
チングしてトレンチ穴を形成して、その溝内に高不純物
濃度を有する半導体材料を埋めこみ埋めこまれた半導体
の表面を絶縁膜で覆うことで、イオン注入に比べて数μ
ｍの深さで高不純物濃度部を狭い領域に作りこむことが
でき、極めて急峻な不純物濃度プロファイルをＬＯＣＯ
Ｓ下に形成する事が可能となる。

【００４３】

【実施例】以下、本発明の種々の実施例について説明す
る。

【００４４】まず、図１ないし８を参照して、本発明の
第１の態様に係る種々の実施例を示す。

【００４５】図１は、本発明の第１の態様に係る一実施
例のＬＯＣＯＳ素子分離領域を示し、そのうち（ａ）は
平面図であり、（ｂ）は（ａ）でＡ−Ａ′で矢視した断
面図である。

【００４６】図１に示すＬＯＣＯＳ素子分離領域では、
ｐ型シリコン基板１あるいはｐウエル１内に厚い素子分
離絶縁膜２が形成されている。素子分離膜２で分離され
た両側のｐウエル１の表面には、第１の絶縁膜として
の、例えば２０ｎｍの膜厚の熱酸化膜３が形成され、こ
の上に第１の導体膜４としての、例えばｎ型多結晶シリ
コン膜４が形成されている。第１の導体膜４は素子分離
絶縁膜２の上で溝状に切断されており、さらにその上に
第２の導体膜６が堆積され、それによって、切断された
第１の導体膜４が電気的に接続されている。

【００４７】第１の導体膜の溝直下には、基板１よりも
高濃度の不純物領域５が形成されている。図１の（ｂ）
においてＢ−Ｂ′で矢視した一点鎖線は、溝の横方向の
中心を通る基板に垂直な線を示しており、図２（ａ），
（ｂ）は、それぞれ図１（ｂ）のＢ−Ｂ′，Ｃ−Ｃ′で
矢視した深さ方向および広がり方向の不純物濃度プロフ
ァイルを示す。

【００４８】本実施例に係る不純物領域５の深さ方向の
不純物プロファイルは、図２（ａ）において曲線ａで示
した分布である。曲線ｂで示したプロファイルは、熱酸
化により第１の絶縁膜３を形成する前に、ＰＥＰで素子
分離膜２上に溝状のレジストパタ―ンを形成し、このレ
ジストパタ―ンをマスクとして用いて、同一ド―ズ量の
イオン注入を行なった場合に、トランジスタを形成した
後の深さ方向の不純物分布を示している。

【００４９】第１の絶縁膜３を形成する際の熱工程は、
例えば９００℃，１時間のドライ酸化工程であるが、本
実施例ではこの熱工程の後に不純物領域５を形成してい
るため、ＬＯＣＯＳ下の不純物プロファイルは急峻であ
り、最高不純物濃度値も高くなっているので、ＬＯＣＯ
Ｓ下の反転耐圧を高くすることが可能である。

【００５０】図２（ｂ）に示す不純物プロファイルの横
方向の広がりもまた、曲線ｄにより示される、熱酸化工
程の前に不純物のイオン注入を行なった場合の分布に比
べて、曲線ｃで示される、本実施例に係る分布の方が急
峻であり、第１の絶縁膜３の下の、例えばトランジスタ
拡散層との間のｐｎ接合耐圧を高くすることが可能であ
る。

【００５１】また、第１の導体膜４の溝の中心線に対し
て不純物プロファイルは対称分布となっている。これ
は、第１の導体膜４の溝パタ―ンをマスクにしてイオン
注入を行なったことを示している。ゲ―ト絶縁膜３を形
成した後で、第１の導体膜を形成する前にイオン注入を
行なう場合、ゲ―ト絶縁膜３上にレジストが堆積される
ため、例えばトランジスタの信頼性，電流駆動能力等の
電気的特性が損われるため、この方法を採用することは
困難である。従って、ゲ―ト絶縁膜を形成した後にイオ
ン注入を行なうにあたっては、イオン注入前にゲ―ト電
極となる第１の導体膜で絶縁膜を覆って、レジストと絶
縁膜とを接触させないことが重要であるといえる。

【００５２】なお、本実施例では第１の導体膜の溝をマ
スクにしてイオン注入を行なっているが、別のマスクを
用いてイオン注入してもかまわない。

【００５３】また、本実施例では、素子分離酸化膜２に
は通常のＬＯＣＯＳ素子分離を想定しているが、シリコ
ン基板にトレンチ穴を形成して絶縁膜を埋め直す、トレ
ンチ分離法を用いることも可能である。図３は、トレン
チ分離法を用いた場合の、トレンチ溝の下にイオン注入
を行なった状態を示し、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ′で矢視した断面図を示している。

【００５４】図３において、半導体基板１あるいはｐウ
エル１にトレンチ溝が形成されており、トレンチ溝の間
に、例えばトランジスタ等の素子領域が形成されてい
る。トレンチ溝内には、例えばＣＶＤ酸化膜等の素子分
離絶縁膜２が埋めこまれており、素子領域には例えばゲ
―ト絶縁膜３が形成され、その上に第１の導体膜４が堆
積され、トレンチ上で一部分が分断されている。トレン
チ溝下には第１の導体膜４のパタ―ンをマスクとして用
いて、不純物例えばボロンがイオン注入されており、基
板よりも高濃度を有する不純物領域５が形成されてい
る。第１の導体膜３は第２の導体膜６でトレンチ上で接
続されている。

【００５５】従来のトレンチ分離では、トレンチパタ―
ンをマスクとして用いて、溝下の全面にイオン注入がさ
れているが、埋めこみ用の絶縁膜２のエッチング耐性向
上のために行なわれる１０００℃でのアニ―ルによっ
て、素子領域にも不純物が広がってしまい、ＬＯＣＯＳ
素子分離と同様の問題が生じていた。これに対し、本実
施例のように、トレンチアニ―ル後に第１の導体膜の溝
をマスクとして用いてトレンチ溝の下にイオン注入すれ
ば、この問題が解決される。

【００５６】図４は、ＬＯＣＯＳ素子分離膜の下に第１
の導体膜を間に介してイオン注入を行なう実施例を示し
ている。この例では、まず、半導体基板１あるいはｐウ
エル１に素子分離用絶縁膜２，例えばＬＯＣＯＳ酸化膜
を形成する。次いで、素子分離用絶縁膜２以外の領域
に、例えばトランジスタのゲ―ト絶縁膜３を形成し、そ
の上に第１の導体膜，例えばｎ型多結晶シリコン膜４を
堆積し、形成する（図４（ａ））。

【００５７】このｎ型多結晶シリコン膜４の上にレジス
トを塗布し、ＰＥＰでパタ―ニングしてイオン注入を行
なう領域に溝を有するレジストパタ−ン７を形成し、こ
のレジストパタ−ン７をマスクとして用いて、第１の導
体膜４および素子分離用絶縁膜２を通して、素子分離用
絶縁膜２の直下に、基板よりも高濃度を有する不純物領
域５を形成する（図４（ｂ））。その後、第１導体膜を
パタ―ニングして配線を行なう。

【００５８】本実施例では、特別なＰＥＰなしに、ゲ―
ト絶縁膜形成後にイオン注入を行なうことができるが、
イオン注入時にレジストが正電荷でチャ―ジアップし、
その正電荷が第１の導体膜を介してゲ―ト絶縁膜上に流
れ、ゲ―ト破壊を引き起こすことが懸念される。電子シ
ャワ―によってレジスト帯電の中性化行なった場合にお
いても、完全に中性化が出来ない場合には酸化膜の不良
等の問題となる。

【００５９】図５及び図６に本発明の第１の態様に係る
他の実施例のＬＯＣＯＳ素子分離構造を示す。図５は素
子分離膜の直下への不純物領域形成工程を示す断面図、
図６は、各工程に対応する平面図である。

【００６０】図５及び図６において、半導体基板１ある
いはｐウエル１に素子分離用絶縁膜、例えばＬＯＣＯＳ
酸化膜２を形成する。素子分離用絶縁膜２以外の領域
に、例えばトランジスタのゲ―ト絶縁膜３を形成し、そ
の上に第１の導体膜，例えばｎ型多結晶シリコン膜４を
堆積，形成する（図５（ａ）、図６（ａ））。このｎ型
多結晶シリコン膜４の上にレジストを塗布し、ＰＥＰで
パタ―ニングして、イオン注入を行なう領域に溝形状を
有するレジストパタ―ン７を形成する。このレジストパ
タ―ン７をマスクとして用いて、第１の導体膜４をエッ
チングし、第１の導体膜４にレジストパタ―ン７を転写
する。

【００６１】このパタ―ンをマスクとして用いて、素子
分離用絶縁膜２を通して素子分離用絶縁膜２の直下に、
基板よりも高濃度を有する不純物領域５を形成する（図
５（ｂ）、図６（ｂ））。その後、第１の導体膜４上に
第２の導体膜６を堆積し、第１の導体膜４及び第２の導
体膜６をパタ―ニングして、配線を形成する（図５
（ｃ）、図６（ｃ））。

【００６２】本実施例では、第１の導体膜をエッチング
することにより、レジストに帯電した正電荷が第１の導
体膜に流れ込む量を減らしているので、図４に示す実施
例よりもゲ―ト絶縁膜の信頼性が高くなる。

【００６３】図７に本発明の第１の態様に係る更に他の
実施例を示す。図７において、半導体基板１あるいはｐ
ウエル１に素子分離用絶縁膜、例えばＬＯＣＯＳ酸化膜
２を形成する。素子分離用絶縁膜２以外の領域に、例え
ばトランジスタのゲ―ト絶縁膜３を形成し、その上に第
１の導体膜，例えばｎ型多結晶シリコン膜４を堆積，形
成し、さらに第３の絶縁膜８，例えば２酸化シリコン膜
あるいは窒化シリコン膜等を堆積する（図７（ａ））。

【００６４】その上にレジストを塗布し、ＰＥＰでパタ
―ニングして、イオン注入を行なう領域に溝形状を有す
るレジストパタ−ン７を形成する。このレジストパタ―
ン７をマスクとをして用いて第３の絶縁膜８及び第１の
導体膜４をエッチングして、第１の導体膜４にレジスト
パタ―ン７を転写する。この転写されたパタ―ンをマス
クとして用いて、素子分離用絶縁膜２を通して素子分離
用絶縁膜２の直下に、基板よりも高濃度を有する不純物
領域５を形成する（図７（ｂ））。

【００６５】その後、第３の絶縁膜８をはく離し、第１
の導体膜４上に第２の導体膜６を堆積し、第１の導体膜
４及び第２の導体膜６をパタ―ニングして配線を形成す
る（図７（ｃ））。

【００６６】本実施例では、第１の導体膜とレジストと
の間に第３の絶縁膜を挟んでいるので、図５及び６で示
した実施例よりも、正電荷が第１の導体膜に流れ込む量
をさらに減らしているので、図５，６に示す実施例より
もゲ―ト絶縁膜の信頼性が高くなる。

【００６７】図８に本発明の第１の態様に係る更に他の
実施例を示す。図８において、半導体基板１あるいはｐ
ウエル１に素子分離用絶縁膜、例えばＬＯＣＯＳ酸化膜
２を形成する。素子分離用絶縁膜２以外の領域に、例え
ばトランジスタのゲ―ト絶縁膜３を形成し、その上に第
１の導体膜，例えばｎ型多結晶シリコン膜４を堆積，形
成し、さらに第３の絶縁膜８，例えば２酸化シリコン膜
あるいは窒化シリコン膜等を堆積する（図８（ａ））。

【００６８】その上にレジストを塗布し、ＰＥＰでパタ
―ニングして、イオン注入を行なう領域に溝形状を有す
るレジストパタ−ン７を形成する。このレジストパタ―
ン７をマスクとして用いて、第３の絶縁膜７及び第１の
導体膜４をエッチングして、第１の導体膜４にレジスト
パタ―ン７を転写する。その後、第４の絶縁膜９，例え
ば２酸化シリコン膜や窒化シリコン膜等を堆積し、反応
性イオンエッチングで側壁部分に第４の絶縁膜９を残し
て、第１の導体膜４の露出している側面を絶縁膜で覆
う。このパタ―ンをマスクにして素子分離用絶縁膜２を
通じて素子分離用絶縁膜２直下に基板よりも高不純物濃
度を有する領域５を形成する（図８（ｂ））。

【００６９】その後、第４の絶縁膜９および第３の絶縁
膜８をはく離してから、第１の導体膜４上に第２の導体
膜６を堆積し、第１の導体膜４及び第２の導体膜６をパ
タ―ニングして配線を形成する（図８（ｃ））。

【００７０】本実施例では、第１の導体膜を第４の絶縁
膜で完全に覆っているので、正電荷が第１の導体膜に流
れ込まむことがない。従って、ゲ―ト絶縁膜にストレス
がかからず、信頼性はこれまでの実施例の中で最も高
い。

【００７１】次に、図９ないし図１４を参照して本発明
の第２の態様に係る種々の実施例について説明する。

【００７２】図９は、本発明の第２の態様に係る一実施
例のＬＯＣＯＳ素子分離領域を示している。（ａ）はそ
の平面図であり、（ｂ），（ｃ）はそれぞれ（ａ）でＡ
−Ａ′，Ｂ−Ｂ′で矢視した断面図を示す。図９におい
て、ｐ型シリコン基板１１あるいはｐウエル１１内に厚
い素子分離絶縁膜１２が形成されている。素子分離膜１
２で分離された両側には第１の絶縁膜としての、例えば
２０ｎｍの膜厚の熱酸化膜１３が形成され、また、素子
分離絶縁膜１２の一部分が溝状に切断，除去されてい
る。

【００７３】素子分離絶縁膜１２の除去された部分の下
地基板１１はエッチング除去され、その溝内に基板１１
よりも高不純物濃度を有する第２の半導体１９，例えば
ボロンが多量に含まれた多結晶シリコンが埋めこまれて
いる。埋めこまれた第２の半導体１９上は第３の絶縁膜
２０，例えば２酸化シリコン膜や窒化シリコン膜で覆わ
れており、第１の絶縁膜１３及び第３の絶縁膜２０上に
第１の導体膜，例えばｎ型多結晶シリコン膜１４が堆積
され、パタ―ニングされている。

【００７４】本実施例では、埋めこみ用半導体としてｐ
型多結晶シリコンを用いているが、ｐ型非晶質シリコン
やｐ型単結晶シリコンであってもよい。また、溝の全体
に埋めこまなくても溝の内壁が埋っていれば十分であ
る。

【００７５】イオン注入法を用いた場合、ド―ズ量を増
やしても深さ方向は拡散によって制御されるため、高濃
度プロファイルを深く均一に形成することができない。
また、不純物プロファイルが横方向にも広がりを持つた
め、横方向に狭い急峻な不純物プロファイルを形成する
ことができない。

【００７６】これに対して、本実施例のように基板に溝
を掘って、ｐ型半導体材料を埋めこむ構造を用いた場
合、深さ方向の濃度制御は溝の深さによって制御がで
き、深さ方向全域にわたって同一高濃度の不純物プロフ
ァイルを形成する事が可能であるので、極めて急峻な不
純物プロファイルを得る事が出来る。また、横方向は溝
の幅で制御されているので、少なくともフォトリソグラ
フィの加工寸法限界まで狭いプロファイルを得る事がで
きる。従って、反転耐圧，ｐｎ接合耐圧を極めて高くす
ることが可能である。

【００７７】図１０は及び図１１は、図９に示す構造の
製造工程を示す断面図である。まず、半導体基板１１あ
るいはｐウエル１１に素子分離用絶縁膜として、例えば
ＬＯＣＯＳ酸化膜１２を形成する。素子分離用絶縁膜１
２以外の領域に、例えばトランジスタのゲ―ト絶縁膜１
３を形成し、その上に第１の導体膜１４，例えばｎ型多
結晶シリコン膜１４を堆積、形成する。第１の導体膜１
４上に第３の絶縁膜１７，例えば２酸化シリコン膜や窒
化シリコン膜１７を堆積し、その上にレジストを塗布
し、ＰＥＰでパタ―ニングしてイオン注入を行なう領域
に溝形状を有するレジストパタ―ン１８を形成する。こ
のレジストパタ―ン１８をマスクとして用いて第１の導
体膜１４をパタ―ニングして、レジストパタ―ン１８を
第１の導体膜１４に転写する（図１０（ａ））。

【００７８】次いで、第１の導体膜１４のパタ―ンをマ
スクとして用いて、素子分離用絶縁膜１２とシリコン基
板１１をエッチングして、トレンチ状の溝をシリコン基
板内に形成する（図１０（ｂ））。次に、溝内に基板よ
りも高不純物濃度を有する第２の半導体１９，例えばボ
ロンを多量に含むｐ型多結晶シリコン１９を埋める（図
１０（ｃ））。そして、第２の半導体１９をエッチバッ
クして、溝内に第２の半導体１９を残す（図１０
（ｄ））。

【００７９】その後、第４の絶縁膜２０、例えば２酸化
シリコン膜や窒化シリコン膜で溝を覆って、第２の半導
体１９上を完全に覆う（図１１（ａ））。そして、第４
の絶縁膜２０をエッチバックし（図１１（ｂ））、第３
の絶縁膜１７をはく離して第２の導体膜１６を堆積し、
第２の導体膜１６及び第１の導体膜１４をパタ―ニング
して、配線を形成する（図１１（ｃ））。

【００８０】図１２及び図１３は、本発明の第２の態様
に係る他の実施例を示している。図１２（ａ）〜図１３
（ａ）までは、図１０（ａ）〜図１１（ａ）に示す工程
と同一プロセスである。その後、第４の絶縁膜２０と第
３絶縁膜１７をＰＥＰでパタ―ニングした後（図１３
（ｂ））、第２の導体膜１６を堆積し、第２の導体膜１
６及び第１の導体膜１４をパタ―ニングし、配線を形成
する（図１３（ｃ））。

【００８１】図１４は、図１０及び１１実施例および図
１２及び１３の実施例において、トレンチ内に埋めこま
れた第２の半導体膜１９の上端と、素子分離用絶縁膜１
２の下端との距離ｄ₁と、第２の半導体膜１９を覆って
いる第４の絶縁膜２０の厚さＴ_OXについて示している。
第２の導体膜１６に電圧が印加された場合、第２の半導
体１９と第４の絶縁膜２０の界面の反転の有無は、第４
の絶縁膜２０の厚さＴ_OXと第２の半導体２９の不純物濃
度とで決定される。

【００８２】第４の絶縁膜２０のエッチバック時に、第
４の絶縁膜２０の厚さが薄くなった場合、第４の絶縁膜
２０の直下が反転する場合が生じる。しかし、第４の絶
縁膜２０の直下の反転層と素子分離用絶縁膜１２直下の
反転層が接しなければ電流は流れないので、第２の半導
体膜１９の上端と素子分離用絶縁膜１２の下端の距離ｄ
₁が第４の絶縁膜直下の空乏層の厚さより厚ければよ
い。

【００８３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例ではｐ型基板あるいはｐウエ
ル内の素子分離膜に関して示したが、ｎ型基板あるいは
ｎウエル内の素子分離膜に関しても不純物をボロンから
リンやヒ素等のｎ型半導体とする不純物を用いることに
より、同様に適用可能である。

【００８４】本発明は、半導体装置全般にわたって適用
可能であるが、特に、１０Ｖ以上の高電圧をトランジス
タのゲ―ト電極に印加する不揮発性半導体記憶装置であ
るＥＥＰＲＯＭ等に、特に有効である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
が可能である。

【００８５】

【発明の効果】以上説明したように、本発明によると、
素子分離用絶縁膜直下に高不純物濃度でかつ急峻なプロ
ファイルを有する不純物領域を形成することにより、素
子分離反転耐圧と素子分離用絶縁膜に隣接した高濃度拡
散層との間のｐｎ接合耐圧を同時に高くしつつ、かつ周
辺のトランジスタのバックバイアス効果の抑制と狭チャ
ネル効果の抑制を実現することが可能になり、信頼性の
高い半導体装置を実現することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の態様に係る一実施例の半導体装
置を示す平面図及び矢視Ａ−Ａ′断面図。

【図２】図１の半導体装置の矢視Ｂ−Ｂ′，Ｃ−Ｃ′不
純物濃度プロファイルを示す特性図。

【図３】本発明のトレンチ素子分離法を用いた実施例に
係る半導体装置を示す平面図及び矢視Ａ−Ａ′断面図。

【図４】本発明の他の実施例に係る半導体装置の製造工
程を示す断面図。

【図５】本発明の他の実施例に係る半導体装置の製造工
程を示す断面図。

【図６】図５に示す断面図に対応する平面図。

【図７】本発明の他の実施例に係る半導体装置の製造工
程を示す断面図。

【図８】本発明の他の実施例に係る半導体装置の製造工
程を示す断面図。

【図９】本発明の第２の態様に係る一実施例の半導体装
置の平面図及び矢視Ａ−Ａ′、Ｂ−Ｂ′断面図。

【図１０】本発明の他の実施例に係る半導体装置の製造
工程を示す断面図。

【図１１】本発明の他の実施例に係る半導体装置の製造
工程を示す断面図。

【図１２】本発明の他の実施例に係る半導体装置の製造
工程を示す断面図。

【図１３】本発明の他の実施例に係る半導体装置の製造
工程を示す断面図。

【図１４】トレンチ内に埋めこむ不純物含有半導体の厚
さに関する説明図。

【図１５】従来のＬＯＣＯＳ素子分離法による半導体装
置を平面図及び断面図。

【図１６】従来のＬＯＣＯＳ素子分離法で素子分離され
ている２つの素子の関係を示す図。

【図１７】従来のイオン注入を用いた素子分離法の工程
を示す断面図。

【図１８】ｐｎ接合の耐圧低下を示す説明図。

【図１９】イオン注入を用いた素子分離法に関する別の
公知例を示す断面図。

【図２０】半導体装置で構成された論理回路の一例と、
基板バイアス効果と基板濃度の相対関係を示す説明図。

【符号の説明】

１，１１…ｐ型シリコン基板あるいはｐウエル２，１２…素子分離用絶縁膜３，１３…ゲ−ト絶縁膜４，１４…第１の導体膜５…高不純物濃度領域６…第２の導体膜７，１８…レジストパタ−ン８，１７…第３の絶縁膜９…側壁保護用絶縁膜１９…不純物含有半導体膜２０…第４の絶縁膜

Claims

【特許請求の範囲】

【請求項１】半導体基板に設けられた第１の不純物濃
度を有する半導体領域と、この半導体領域の表面に形成
された第１の絶縁膜と、前記半導体領域の表面の前記第
１の絶縁膜が形成されていない領域の少なくとも一部に
形成された第２の絶縁膜と、前記第１の絶縁膜及び第２
の絶縁膜上に形成され、前記第１の絶縁膜上において溝
を有する導電性膜と、前記第１の絶縁膜の直下の半導体
領域内に形成され、第２の不純物濃度を有する不純物領
域とを具備し、前記不純物領域の中心と前記導電性膜の
溝の中心とが、半導体基板面に垂直な方向においてほぼ
同一線上に存在することを特徴とする半導体装置。
【請求項２】前記第２の絶縁膜は、前記第１の絶縁膜
よりも薄く、前記第２の不純物濃度は、第１の不純物濃
度よりも高いことを特徴とする請求項１に記載の半導体
装置。
【請求項３】半導体基板に設けられた第１の不純物濃
度を有する半導体領域と、この半導体領域の表面に形成
された第１の絶縁膜と、前記半導体領域の表面の前記第
１の絶縁膜が形成されていない領域の少なくとも一部に
形成された第２の絶縁膜と、少なくとも前記第２の絶縁
膜上に形成された導電性膜と、前記第１の絶縁膜の直下
の半導体領域内に、その少なくとも１部が埋め込まれ
た、第２の不純物濃度を有する不純物含有半導体とを具
備することを特徴とする半導体装置。
【請求項４】前記導電性膜は、前記第１の絶縁膜上に
形成され、前記不純物含有半導体は、前記導電性膜の延
長方向を横切るように、その少なくとも１部が埋め込ま
れた、第１の不純物濃度よりも高い第２の不純物濃度を
有することを特徴とする請求項３に記載の半導体装置。