JP4027452B2 - 電圧安定化素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧安定化素子の製造方法に関し、特に、Ｎ形拡散領域とＰ形拡散領域との境界の位置合わせのずれの発生を回避し、特性のばらつきを抑えることの可能な電圧安定化素子の製造方法に関する。
【０００２】
【従来の技術】
例えば電波を用いた個体識別システム（以下、ＲＦ−ＩＤという。）用のＬＳＩ等は、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）と電力発生回路とがチップ上に搭載されて形成される。一般に電力発生回路には、電力発生回路の安定化のために、電圧安定化素子が必須となっている。
【０００３】
このＲＦ−ＩＤ用のＬＳＩに、電圧安定化素子としてツェナーダイオードを搭載する場合には、例えば図３に示すような工程で形成されている。まず、酸化雰囲気中でシリコン基板等の半導体基板２１表面を酸化して、半導体基板２１上に酸化シリコンの薄膜２２を形成した後、Ｓｉ3 Ｎ4 （ナイトライド）等の窒化シリコン膜２３のマスクを作り、これを酸化雰囲気中で酸化することにより、露出したシリコン表面領域に厚いシリコン酸化膜を形成してフィールド酸化膜２４を形成する（図３（ａ））。次に、窒化シリコン膜２３を除去した素子領域にＰ形領域形成用のレジスト２５を形成して例えばＢＦ2 等のアクセプタをイオン注入する（図３（ｂ））。
【０００４】
これにより、Ｐ形領域２６が形成され、次いで、Ｐ形領域形成用のレジスト２５を除去した後、Ｐ形領域２６をマスクするようにＮ形領域形成用のレジスト２７を形成し、例えばＰ及びＡｓ等のドナーをイオン注入する（図３（ｃ））。
【０００５】
これにより、Ｐ形領域２６を挟んでＮ形領域２８が形成される。そして、Ｎ形領域形成用のレジスト２７を除去した後、絶縁層２９及びコンタクト穴３０を形成し、メタル配線３１を行うようになっている（図３（（ｄ））。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧安定化素子の製造方法においては、図３（ｂ）の工程において形成したＰ形領域２６に合わせてＮ形領域形成用のレジスト２７を形成する必要があるため、アクティブ領域かＬＯＣＯＳ領域に形成された位置合わせ用のマークにＰ形領域形成用のレジスト２５及びＮ形領域形成用のレジスト２７を合わせて形成するようにしている。そのため、Ｐ形領域２６とＮ形領域２８との境界は、Ｐ形領域形成用のレジスト２５と位置合わせ用のマークとの位置合わせ精度、及びＮ形領域形成用のレジスト２７と位置合わせ用のマークとの位置合わせ精度に応じて決まることになり、二重に位置合わせ精度の影響を受けることになる。よって、Ｎ形領域形成用のレジスト２７とＰ形領域２６との位置がずれた場合には、図４（ａ）に示すように、Ｐ形領域２６とＮ形領域２８とが重なり合い、このとき、Ｐ形及びＮ形領域のイオン打ち込み量が同量である場合には、この部分が相殺し合って中性となる。逆に、図４（ｂ）に示すように、Ｐ形領域２６とＮ形領域２８とがオフセットされて形成されると、オフセット部分にはイオンが注入されないことになる。
【０００７】
そのため、逆方向特性が大きくばらついてしまうという問題があり、これを回避するために、例えば電圧安定化素子を形成するために、専用のインプラ工程を設けることも考えられるが、例えば、ＲＤ−ＩＦ用のＬＳＩの製造工程の場合等のように、ＥＥＰＲＯＭの製造工程にさらに、電圧安定化素子の製造工程を追加すると、ＬＳＩの製造工程が複雑になってしまうという問題がある。
【０００８】
そこで、この発明は上記従来の未解決の課題に着目してなされたものであり、逆方向特性のばらつきの少ない高性能な電圧安定化素子を容易に形成することの可能な電圧安定化素子の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電圧安定化素子の製造方法は、ＥＥＰＲＯＭと共に半導体基板上に配置される電圧安定化素子の製造方法であって、前記ＥＥＰＲＯＭの製造工程のうちＮ形の埋め込み伝導領域を形成する工程の際に、前記半導体基板上の電圧安定化素子領域にも前記Ｎ形の埋め込み伝導領域を形成し、前記ＥＥＰＲＯＭの製造工程のうち前記埋め込み伝導領域上に不純物非透過性の酸化膜を形成しこれにトンネル酸化膜形成用の開孔を形成する工程の際に、前記電圧安定化素子領域の埋め込み伝導領域上にも不純物非透過性の酸化膜を形成して開孔し、その後、前記電圧安定化素子領域の前記開孔を通して前記Ｎ形の埋め込み伝導領域にＰ形の伝導領域を形成するようにしたことを特徴としている。
【００１５】
この発明によれば、ＥＥＰＲＯＭの製造工程においてＮ形の埋め込み伝導領域を形成する工程では、ＥＥＰＲＯＭの素子領域に対して処理を行うと共に、半導体基板上の電圧安定化素子領域の所定の位置にもＮ形の埋め込み伝導領域が形成される。また、ＥＥＰＲＯＭの製造工程において埋め込み伝導領域上に不純物非透過性の酸化膜を形成しこれにトンネル酸化膜形成用の開孔を形成する工程では、電圧安定化素子領域のＮ形の埋め込み伝導領域上にも不純物非透過性の酸化膜が形成され、これにＰ形の伝導領域形成用の開孔が形成される。そして、電圧安定化素子領域のＰ形の伝導領域形成用の開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導領域が形成される。
【００１６】
よって、Ｐ形の伝導領域は、不純物非透過性の酸化膜をマスクとしてセルフアラインにより形成されることになるから、Ｎ形の埋め込み伝導領域とＰ形の伝導領域との境界は、オフセットも重なりもない状態に形成される。よって、Ｎ形の埋め込み伝導領域とＰ形の伝導領域との境界の状態の影響をうけて、電圧安定化素子の特性がばらつくことが回避され、ばらつきの少ない電圧安定化素子が形成されると共にＥＥＰＲＯＭの製造過程において同時に電圧安定化素子を形成することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
図１及び図２は、本発明に係る電圧安定化素子の製造工程の一部を示す部分断面図であり、この実施の形態は、半導体素子としてのＥＥＰＲＯＭの製造工程において、ツェナーダイオードからなる電圧安定化素子を形成するようにしたものである。
【００１８】
図１（ａ）に示す工程では、例えばＰ- 形の半導体基板１を高温の酸化雰囲気中にさらすこと等によってシリコン酸化膜を成長させ、このシリコン酸化膜の所定の部分にＮウェル領域をパターンニングし、この部分にリン等を熱拡散させてＮウェル層を形成する（図示せず。）。次いで、その部分に再度酸化膜（膜厚５００Å）を成長させ、さらに、Ｓｉ3 Ｎ4 （ナイトライド）膜（膜厚１５００Å）２を成長させる。
【００１９】
そして、Ｐ- 形基板領域にＳｉ3 Ｎ4 膜２をパターンニングし、ＥＥＰＲＯＭ素子領域１ａとツェナーダイオード素子領域１ｂとを分離するフィールド酸化膜領域のＳｉ3 Ｎ4 膜を除去し、パターンニングされたフィールド酸化膜領域にイオン注入を行った後これを熱拡散させ、チャネルストッパが形成されたフィールド酸化膜３を形成する。
【００２０】
次いで、Ｓｉ3 Ｎ4 膜２をパターンニングして、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂのＢＮ+ （埋め込みＮ+ ）領域のＳｉ3 Ｎ4 膜２を除去し、例えばドナーとしてＡｓ+ を使用し、エネルギー８０ＫｅＶ，ドーズ量５．０Ｅ１４の条件でイオン注入し、ＥＥＰＲＯＭ及びツェナーダイオードのＢＮ+ （埋め込みＮ+ ）拡散層４（第１の導電形の埋め込み伝導領域）を形成する（第１工程）。
【００２１】
次いで、図１（ｂ）に示す工程では、半導体基板１を酸化雰囲気中にさらし、ＢＮ+ 拡散層４上に酸化膜（膜厚３６００Å）５（不純物非透過性の厚い酸化膜）を形成する。
【００２２】
次いで、図１（ｃ）に示す工程では、Ｓｉ3 Ｎ4 膜２を除去し、ゲート酸化膜（膜厚４８０Å）６を形成した後、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂの酸化膜５にトンネル窓７（開孔）を形成し（第２工程）、トンネル酸化膜（膜厚１００Å）８を形成する。
【００２３】
次いで、図１（ｄ）に示す工程では、減圧ＣＶＤ法等によってポリシリコン膜（膜厚３７００Å）を形成し、これにＰＨＯＳをドーピングした後、パターンニングしてＥＥＰＲＯＭ素子領域１ａにフローティングゲート９を形成する。
【００２４】
図１（ｄ）に示す工程に続いて、図２（ａ）に示す工程では、半導体基板１を酸化雰囲気中で酸化して、フローティングゲート９上に絶縁用酸化膜（膜厚４００Å）１０を形成する。そして、再度ポリシリコン膜（膜厚４５００Å）を形成し、これにＰＨＯＳをドーピングした後、パターンニングして絶縁用酸化膜１０上にコントロールゲート１１を形成する。
【００２５】
次いで、図２（ｂ）に示す工程では、ツェナーダイオード素子領域１ｂのトンネル窓７部にレジスト１２を形成した後、例えばＰ及びＡｓをドナーとしてイオン注入し、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂにＮ+ 拡散層１３を形成する。
【００２６】
次いで、図２（ｃ）に示す工程では、ＥＥＰＲＯＭ素子領域１ａからツェナーダイオード素子領域１ｂのＮ+ 拡散層１３部にかけてレジスト１４を形成した後、例えばＢＦ2 をドナーとして使用し、エネルギー７０ＫｅＶ，ドーズ量７．５Ｅ１５の条件でイオン注入し、ツェナーダイオード素子領域１ｂのＢＮ+ 領域４にＰ+ 拡散層１５（第２の導電形の伝導領域）を形成する（第３工程）。
【００２７】
次いで、図２（ｄ）に示す工程では、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂに、ＴＥＯＳ（テトラエトキシシラン），ＰＳＧ（Ｐｈｓｐｈ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）等からなる層間絶縁膜１６を形成した後、各コンタクト孔１７を形成する。そして、Ｍｏ−Ｓｉ膜或いはＡｌ−Ｓｉ−Ｃｕ膜を形成し、これをエッチングする等によって所望の金属配線１８を形成した後、ＰＳＧ或いはＳｉＮによって保護膜を形成し、ボンディングパッドを形成する。
【００２８】
以上の工程により、半導体基板１のＥＥＰＲＯＭ素子領域１ａにはＥＥＰＲＯＭが形成され、ツェナーダイオード素子領域１ｂにはツェナーダイオードが形成された。
【００２９】
上記の工程によれば、Ｎ+ 拡散層４を形成した後、トンネル窓７を形成した酸化膜５をマスクとしてセルフアラインによりＰ+ 拡散層１５を形成しているから、ツェナーダイオードを形成するＮ+ 拡散層４とＰ+ 拡散層１５との境界にオフセット或いは重なり等が発生することを回避することができる。よって、中性領域の発生が回避され、これによる特性のばらつき、つまり、ブレークダウン電圧のばらつきを抑えることができる。また、ブレークダウン電圧のばらつきを抑えることができるから、ブレークダウン電圧を２〜３Ｖとして形成することができ、低電圧に対応した設計のデバイスの電源電圧安定化素子として有効な電圧安定化素子を得ることができ、また、ＲＦ−ＩＤ用のＬＳＩ等においては、ＥＥＰＲＯＭと直列に接続することによりＥＥＲＯＭの昇圧電位或いは書き込み基準電位等の各種基準電圧の設定にも利用することができる。
【００３０】
また、上記実施の形態の製造工程によれば、Ｎ+ 拡散層４と、このＮ+ 拡散層４に形成されるＰ+ 拡散層１５とからツェナーダイオードを構成するようにしたから、例えば新たにツェナーダイオード製造用のマスクを形成する工程を追加する必要はなく、ＥＥＰＲＯＭの製造工程において、その製造工程を利用してツェナーダイオードをも製造することができる。よって、製造工程が複雑となることなく、ＥＥＰＲＯＭと共にツェナーダイオードを容易に製造することができ、例えばＥＥＰＲＯＭと電圧安定化素子とを備えたＬＳＩを製造する場合でも、その製造工程はＥＥＰＲＯＭの工程とほぼ同一であるから、電圧安定化素子の製造に伴うコストの上昇を抑制することができ、この種のＬＳＩのコストダウンを図ることができる。
【００３１】
なお、上記実施の形態においては、Ｐ- 形の半導体基板１にＢＮ+ 拡散層４を形成し、このＢＮ+ 拡散層４にツェナーダイオードを形成するようにした場合について説明したが、例えばＰ- 形の半導体基板１にＮウェル層を形成し、Ｎウェル層にツェナーダイオードを形成するようにしてもよい。
【００３４】
【発明の効果】
以上説明したように、本発明に係る電圧安定化素子の製造方法によれば、不純物非透過性の酸化膜に形成した開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導領域を形成することによって、セルフアラインによりＰ形の伝導領域を形成するようにしたから、電圧安定化素子の特性のばらつきを抑制することができると共に、ＥＥＰＲＯＭの製造過程において、同時に電圧安定化素子をも製造することができ、製造工程が複雑となることなく、容易にＥＥＰＲＯＭと共に電圧安定化素子を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における電圧安定化素子の製造工程の一部を示す部分断面図である。
【図２】本発明の実施の形態における電圧安定化素子の製造工程の一部を示す部分断面図である。
【図３】従来の電圧安定化素子の製造工程の一部を示す部分断面図である。
【図４】Ｎ形領域とＰ形領域との境界の説明図である。
【符号の説明】
１ 半導体基板
１ａ ＥＥＰＲＯＭ素子領域
１ｂ ツェナーダイオード素子領域
２ Ｓｉ3 Ｎ4 （ナイトライド）膜
３ フィールド酸化膜
４ ＢＮ+ （埋め込みＮ+ ）拡散層（第１の導電形の埋め込み伝導領域）
７ トンネル窓（開孔）
８ トンネル酸化膜
１２，１４ レジスト
１３ Ｎ+ 拡散層
１５ Ｐ+ 拡散層（第２の導電形の伝導領域）
【発明の属する技術分野】
本発明は、電圧安定化素子の製造方法に関し、特に、Ｎ形拡散領域とＰ形拡散領域との境界の位置合わせのずれの発生を回避し、特性のばらつきを抑えることの可能な電圧安定化素子の製造方法に関する。
【０００２】
【従来の技術】
例えば電波を用いた個体識別システム（以下、ＲＦ−ＩＤという。）用のＬＳＩ等は、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）と電力発生回路とがチップ上に搭載されて形成される。一般に電力発生回路には、電力発生回路の安定化のために、電圧安定化素子が必須となっている。
【０００３】
このＲＦ−ＩＤ用のＬＳＩに、電圧安定化素子としてツェナーダイオードを搭載する場合には、例えば図３に示すような工程で形成されている。まず、酸化雰囲気中でシリコン基板等の半導体基板２１表面を酸化して、半導体基板２１上に酸化シリコンの薄膜２２を形成した後、Ｓｉ3 Ｎ4 （ナイトライド）等の窒化シリコン膜２３のマスクを作り、これを酸化雰囲気中で酸化することにより、露出したシリコン表面領域に厚いシリコン酸化膜を形成してフィールド酸化膜２４を形成する（図３（ａ））。次に、窒化シリコン膜２３を除去した素子領域にＰ形領域形成用のレジスト２５を形成して例えばＢＦ2 等のアクセプタをイオン注入する（図３（ｂ））。
【０００４】
これにより、Ｐ形領域２６が形成され、次いで、Ｐ形領域形成用のレジスト２５を除去した後、Ｐ形領域２６をマスクするようにＮ形領域形成用のレジスト２７を形成し、例えばＰ及びＡｓ等のドナーをイオン注入する（図３（ｃ））。
【０００５】
これにより、Ｐ形領域２６を挟んでＮ形領域２８が形成される。そして、Ｎ形領域形成用のレジスト２７を除去した後、絶縁層２９及びコンタクト穴３０を形成し、メタル配線３１を行うようになっている（図３（（ｄ））。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧安定化素子の製造方法においては、図３（ｂ）の工程において形成したＰ形領域２６に合わせてＮ形領域形成用のレジスト２７を形成する必要があるため、アクティブ領域かＬＯＣＯＳ領域に形成された位置合わせ用のマークにＰ形領域形成用のレジスト２５及びＮ形領域形成用のレジスト２７を合わせて形成するようにしている。そのため、Ｐ形領域２６とＮ形領域２８との境界は、Ｐ形領域形成用のレジスト２５と位置合わせ用のマークとの位置合わせ精度、及びＮ形領域形成用のレジスト２７と位置合わせ用のマークとの位置合わせ精度に応じて決まることになり、二重に位置合わせ精度の影響を受けることになる。よって、Ｎ形領域形成用のレジスト２７とＰ形領域２６との位置がずれた場合には、図４（ａ）に示すように、Ｐ形領域２６とＮ形領域２８とが重なり合い、このとき、Ｐ形及びＮ形領域のイオン打ち込み量が同量である場合には、この部分が相殺し合って中性となる。逆に、図４（ｂ）に示すように、Ｐ形領域２６とＮ形領域２８とがオフセットされて形成されると、オフセット部分にはイオンが注入されないことになる。
【０００７】
そのため、逆方向特性が大きくばらついてしまうという問題があり、これを回避するために、例えば電圧安定化素子を形成するために、専用のインプラ工程を設けることも考えられるが、例えば、ＲＤ−ＩＦ用のＬＳＩの製造工程の場合等のように、ＥＥＰＲＯＭの製造工程にさらに、電圧安定化素子の製造工程を追加すると、ＬＳＩの製造工程が複雑になってしまうという問題がある。
【０００８】
そこで、この発明は上記従来の未解決の課題に着目してなされたものであり、逆方向特性のばらつきの少ない高性能な電圧安定化素子を容易に形成することの可能な電圧安定化素子の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電圧安定化素子の製造方法は、ＥＥＰＲＯＭと共に半導体基板上に配置される電圧安定化素子の製造方法であって、前記ＥＥＰＲＯＭの製造工程のうちＮ形の埋め込み伝導領域を形成する工程の際に、前記半導体基板上の電圧安定化素子領域にも前記Ｎ形の埋め込み伝導領域を形成し、前記ＥＥＰＲＯＭの製造工程のうち前記埋め込み伝導領域上に不純物非透過性の酸化膜を形成しこれにトンネル酸化膜形成用の開孔を形成する工程の際に、前記電圧安定化素子領域の埋め込み伝導領域上にも不純物非透過性の酸化膜を形成して開孔し、その後、前記電圧安定化素子領域の前記開孔を通して前記Ｎ形の埋め込み伝導領域にＰ形の伝導領域を形成するようにしたことを特徴としている。
【００１５】
この発明によれば、ＥＥＰＲＯＭの製造工程においてＮ形の埋め込み伝導領域を形成する工程では、ＥＥＰＲＯＭの素子領域に対して処理を行うと共に、半導体基板上の電圧安定化素子領域の所定の位置にもＮ形の埋め込み伝導領域が形成される。また、ＥＥＰＲＯＭの製造工程において埋め込み伝導領域上に不純物非透過性の酸化膜を形成しこれにトンネル酸化膜形成用の開孔を形成する工程では、電圧安定化素子領域のＮ形の埋め込み伝導領域上にも不純物非透過性の酸化膜が形成され、これにＰ形の伝導領域形成用の開孔が形成される。そして、電圧安定化素子領域のＰ形の伝導領域形成用の開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導領域が形成される。
【００１６】
よって、Ｐ形の伝導領域は、不純物非透過性の酸化膜をマスクとしてセルフアラインにより形成されることになるから、Ｎ形の埋め込み伝導領域とＰ形の伝導領域との境界は、オフセットも重なりもない状態に形成される。よって、Ｎ形の埋め込み伝導領域とＰ形の伝導領域との境界の状態の影響をうけて、電圧安定化素子の特性がばらつくことが回避され、ばらつきの少ない電圧安定化素子が形成されると共にＥＥＰＲＯＭの製造過程において同時に電圧安定化素子を形成することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
図１及び図２は、本発明に係る電圧安定化素子の製造工程の一部を示す部分断面図であり、この実施の形態は、半導体素子としてのＥＥＰＲＯＭの製造工程において、ツェナーダイオードからなる電圧安定化素子を形成するようにしたものである。
【００１８】
図１（ａ）に示す工程では、例えばＰ- 形の半導体基板１を高温の酸化雰囲気中にさらすこと等によってシリコン酸化膜を成長させ、このシリコン酸化膜の所定の部分にＮウェル領域をパターンニングし、この部分にリン等を熱拡散させてＮウェル層を形成する（図示せず。）。次いで、その部分に再度酸化膜（膜厚５００Å）を成長させ、さらに、Ｓｉ3 Ｎ4 （ナイトライド）膜（膜厚１５００Å）２を成長させる。
【００１９】
そして、Ｐ- 形基板領域にＳｉ3 Ｎ4 膜２をパターンニングし、ＥＥＰＲＯＭ素子領域１ａとツェナーダイオード素子領域１ｂとを分離するフィールド酸化膜領域のＳｉ3 Ｎ4 膜を除去し、パターンニングされたフィールド酸化膜領域にイオン注入を行った後これを熱拡散させ、チャネルストッパが形成されたフィールド酸化膜３を形成する。
【００２０】
次いで、Ｓｉ3 Ｎ4 膜２をパターンニングして、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂのＢＮ+ （埋め込みＮ+ ）領域のＳｉ3 Ｎ4 膜２を除去し、例えばドナーとしてＡｓ+ を使用し、エネルギー８０ＫｅＶ，ドーズ量５．０Ｅ１４の条件でイオン注入し、ＥＥＰＲＯＭ及びツェナーダイオードのＢＮ+ （埋め込みＮ+ ）拡散層４（第１の導電形の埋め込み伝導領域）を形成する（第１工程）。
【００２１】
次いで、図１（ｂ）に示す工程では、半導体基板１を酸化雰囲気中にさらし、ＢＮ+ 拡散層４上に酸化膜（膜厚３６００Å）５（不純物非透過性の厚い酸化膜）を形成する。
【００２２】
次いで、図１（ｃ）に示す工程では、Ｓｉ3 Ｎ4 膜２を除去し、ゲート酸化膜（膜厚４８０Å）６を形成した後、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂの酸化膜５にトンネル窓７（開孔）を形成し（第２工程）、トンネル酸化膜（膜厚１００Å）８を形成する。
【００２３】
次いで、図１（ｄ）に示す工程では、減圧ＣＶＤ法等によってポリシリコン膜（膜厚３７００Å）を形成し、これにＰＨＯＳをドーピングした後、パターンニングしてＥＥＰＲＯＭ素子領域１ａにフローティングゲート９を形成する。
【００２４】
図１（ｄ）に示す工程に続いて、図２（ａ）に示す工程では、半導体基板１を酸化雰囲気中で酸化して、フローティングゲート９上に絶縁用酸化膜（膜厚４００Å）１０を形成する。そして、再度ポリシリコン膜（膜厚４５００Å）を形成し、これにＰＨＯＳをドーピングした後、パターンニングして絶縁用酸化膜１０上にコントロールゲート１１を形成する。
【００２５】
次いで、図２（ｂ）に示す工程では、ツェナーダイオード素子領域１ｂのトンネル窓７部にレジスト１２を形成した後、例えばＰ及びＡｓをドナーとしてイオン注入し、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂにＮ+ 拡散層１３を形成する。
【００２６】
次いで、図２（ｃ）に示す工程では、ＥＥＰＲＯＭ素子領域１ａからツェナーダイオード素子領域１ｂのＮ+ 拡散層１３部にかけてレジスト１４を形成した後、例えばＢＦ2 をドナーとして使用し、エネルギー７０ＫｅＶ，ドーズ量７．５Ｅ１５の条件でイオン注入し、ツェナーダイオード素子領域１ｂのＢＮ+ 領域４にＰ+ 拡散層１５（第２の導電形の伝導領域）を形成する（第３工程）。
【００２７】
次いで、図２（ｄ）に示す工程では、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域１ｂに、ＴＥＯＳ（テトラエトキシシラン），ＰＳＧ（Ｐｈｓｐｈ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）等からなる層間絶縁膜１６を形成した後、各コンタクト孔１７を形成する。そして、Ｍｏ−Ｓｉ膜或いはＡｌ−Ｓｉ−Ｃｕ膜を形成し、これをエッチングする等によって所望の金属配線１８を形成した後、ＰＳＧ或いはＳｉＮによって保護膜を形成し、ボンディングパッドを形成する。
【００２８】
以上の工程により、半導体基板１のＥＥＰＲＯＭ素子領域１ａにはＥＥＰＲＯＭが形成され、ツェナーダイオード素子領域１ｂにはツェナーダイオードが形成された。
【００２９】
上記の工程によれば、Ｎ+ 拡散層４を形成した後、トンネル窓７を形成した酸化膜５をマスクとしてセルフアラインによりＰ+ 拡散層１５を形成しているから、ツェナーダイオードを形成するＮ+ 拡散層４とＰ+ 拡散層１５との境界にオフセット或いは重なり等が発生することを回避することができる。よって、中性領域の発生が回避され、これによる特性のばらつき、つまり、ブレークダウン電圧のばらつきを抑えることができる。また、ブレークダウン電圧のばらつきを抑えることができるから、ブレークダウン電圧を２〜３Ｖとして形成することができ、低電圧に対応した設計のデバイスの電源電圧安定化素子として有効な電圧安定化素子を得ることができ、また、ＲＦ−ＩＤ用のＬＳＩ等においては、ＥＥＰＲＯＭと直列に接続することによりＥＥＲＯＭの昇圧電位或いは書き込み基準電位等の各種基準電圧の設定にも利用することができる。
【００３０】
また、上記実施の形態の製造工程によれば、Ｎ+ 拡散層４と、このＮ+ 拡散層４に形成されるＰ+ 拡散層１５とからツェナーダイオードを構成するようにしたから、例えば新たにツェナーダイオード製造用のマスクを形成する工程を追加する必要はなく、ＥＥＰＲＯＭの製造工程において、その製造工程を利用してツェナーダイオードをも製造することができる。よって、製造工程が複雑となることなく、ＥＥＰＲＯＭと共にツェナーダイオードを容易に製造することができ、例えばＥＥＰＲＯＭと電圧安定化素子とを備えたＬＳＩを製造する場合でも、その製造工程はＥＥＰＲＯＭの工程とほぼ同一であるから、電圧安定化素子の製造に伴うコストの上昇を抑制することができ、この種のＬＳＩのコストダウンを図ることができる。
【００３１】
なお、上記実施の形態においては、Ｐ- 形の半導体基板１にＢＮ+ 拡散層４を形成し、このＢＮ+ 拡散層４にツェナーダイオードを形成するようにした場合について説明したが、例えばＰ- 形の半導体基板１にＮウェル層を形成し、Ｎウェル層にツェナーダイオードを形成するようにしてもよい。
【００３４】
【発明の効果】
以上説明したように、本発明に係る電圧安定化素子の製造方法によれば、不純物非透過性の酸化膜に形成した開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導領域を形成することによって、セルフアラインによりＰ形の伝導領域を形成するようにしたから、電圧安定化素子の特性のばらつきを抑制することができると共に、ＥＥＰＲＯＭの製造過程において、同時に電圧安定化素子をも製造することができ、製造工程が複雑となることなく、容易にＥＥＰＲＯＭと共に電圧安定化素子を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における電圧安定化素子の製造工程の一部を示す部分断面図である。
【図２】本発明の実施の形態における電圧安定化素子の製造工程の一部を示す部分断面図である。
【図３】従来の電圧安定化素子の製造工程の一部を示す部分断面図である。
【図４】Ｎ形領域とＰ形領域との境界の説明図である。
【符号の説明】
１ 半導体基板
１ａ ＥＥＰＲＯＭ素子領域
１ｂ ツェナーダイオード素子領域
２ Ｓｉ3 Ｎ4 （ナイトライド）膜
３ フィールド酸化膜
４ ＢＮ+ （埋め込みＮ+ ）拡散層（第１の導電形の埋め込み伝導領域）
７ トンネル窓（開孔）
８ トンネル酸化膜
１２，１４ レジスト
１３ Ｎ+ 拡散層
１５ Ｐ+ 拡散層（第２の導電形の伝導領域）
Claims (1)
- ＥＥＰＲＯＭと共に半導体基板上に配置される電圧安定化素子の製造方法であって、
前記ＥＥＰＲＯＭの製造工程のうちＮ形の埋め込み伝導領域を形成する工程の際に、前記半導体基板上の電圧安定化素子領域にも前記Ｎ形の埋め込み伝導領域を形成し、
前記ＥＥＰＲＯＭの製造工程のうち前記埋め込み伝導領域上に不純物非透過性の酸化膜を形成しこれにトンネル酸化膜形成用の開孔を形成する工程の際に、前記電圧安定化素子領域の埋め込み伝導領域上にも不純物非透過性の酸化膜を形成して開孔し、
その後、前記電圧安定化素子領域の前記開孔を通して前記Ｎ形の埋め込み伝導領域にＰ形の伝導領域を形成するようにしたことを特徴とする電圧安定化素子の製造方法。
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-
1997
- 1997-02-07 JP JP02518597A patent/JP4027452B2/ja not_active Expired - Fee Related
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