KR20080064149A - 전기적 프로그래밍 가능 퓨즈 - Google Patents

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KR20080064149A
KR20080064149A KR1020087010994A KR20087010994A KR20080064149A KR 20080064149 A KR20080064149 A KR 20080064149A KR 1020087010994 A KR1020087010994 A KR 1020087010994A KR 20087010994 A KR20087010994 A KR 20087010994A KR 20080064149 A KR20080064149 A KR 20080064149A
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루이스 루-쳰 슈
잭 맨델맨
윌리엄 톤티
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

전기적 프로그래밍 가능 퓨즈(e퓨즈)는 (1) 기판의 절연 산화물 층 위의 반도체 층과, (2) 상기 반도체 층 내에 형성된 다이오드와, (3) 상기 다이오드 상에 형성된 실리사이드 층을 포함한다. 다이오드는 N+, p-, P+ 또는 P+, n- ,N+ 구조를 포함한다.
e퓨즈, 반도체 층, 다이오드, 실리사이드, 제 1 고농도 도핑 영역, 제 2 고농도 도핑 영역, 저농도 도핑 영역,

Description

전기적 프로그래밍 가능 퓨즈{ELECTRICALLY PROGRAMMABLE FUSE}
본 발명은 일반적으로 반도체 장치 제조에 관한 것이며, 더욱 상세하게는 전기적 프로그래밍 가능 퓨즈(e퓨즈) 및 그 제조 방법에 관한 것이다.
종래의 e퓨즈는 저항기(resistor)로서 작용하는 폴리실리콘 층 상의 실리사이드 층을 포함할 수 있다. 종래의 e퓨즈를 프로그래밍하기 위해, 전류는 종래의 e퓨즈의 캐소드로부터 애노드로의 제 1 방향으로 유도 (예컨대, 1 이상의 트랜지스터에 의해)될 수 있다. e퓨즈를 통과하는 제 1 방향에서의 전류 유도는 실리사이드 층 내에 갭을 형성하고, 이에 의해 폴리실리콘 층의 일부를 노출시킨다. 프로그래밍된 e퓨즈의 상태는, 애노드로부터 캐소드로의 제 2 방향으로 전류를 유도하도록 시도함으로써 감지될 수 있다. 전류가 통과하여 유도되는 경로의 저항은 프로그래밍 동안 실리사이드 층 내에 형성된 갭의 길이에 의존한다. 트랜지스터의 동작 파라미터 및/또는 그러한 종래의 e퓨즈를 프로그래밍하기 위해 이용되는 전압 레벨 제어에서의 변동으로 인하여, 그러한 e퓨즈 내에 형성된 각각의 실리사이드 층 갭의 길이는 변할 수 있다. 따라서, 그러한 종래의 e퓨즈의 저항은 변한다. 결과적으로, 개선된 또는 갭 불변 e퓨즈 및 그 제조 방법이 필요하다.
본 발명의 제 1 양태에서, 제 1 장치가 제공된다. 제 1 장치는, 기판의 절연 산화물 층 위의 반도체 층; 제 1 극성을 갖는 제 1 고농도 도핑 영역, 제 2의 반대 극성을 갖는 제 2 고농도 도핑 영역, 및 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역 사이의 저농도 도핑 영역을 포함하고, 반도체 층 내에 형성되는 다이오드를 포함하는 전기적 프로그래밍 가능 퓨즈이며, 이 전기적 프로그래밍 가능 퓨즈는 다이오드 상에 형성된 실리사이드 층을 더 포함한다.
본 발명의 제 2 양태에서, e퓨즈를 제조하는 방법이 제공된다. 이 방법은, 절연 산화물층과 그 절연 산화물층 위의 반도체 층을 포함하는 기판을 제공하는 단계, 반도체 층 내에 다이오드를 형성하는 단계, 및 다이오드 위에 실리사이드 층을 형성하는 단계를 포함하며, 반도체 층 내에 다이오드를 형성하는 단계는, 반도체 층 내에 제 1 극성을 갖는 제 1 고농도 도핑 영역을 형성하는 단계, 반도체 층 내에 제 2의 반대 극성을 갖는 제 2 고농도 도핑 영역을 형성하는 단계, 및 반도체 층 내의 제 1 고농도 도핑 영역과 제 2 고농도 도핑 영역 사이에 저농도 도핑 영역을 형성하는 단계를 포함한다.
본 발명의 다른 특징 및 양태들은 이하의 상세한 설명, 첨부한 청구의 범위 및 수반하는 도면으로부터 더 완전히 명확해질 것이다.
도 1은 본 발명의 일 실시예에 따라 폴리실리콘 (또는 단결정 실리콘 층)이 기판 상에 패터닝되는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따라 불순물 원자를 폴리실리콘 층의 일부에 주입하여 N+ 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따라 불순물 원자를 폴리실리콘 층의 일부에 주입하여 P+ 영역 및 P- 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따라 기판이 어닐링 처리되는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따라 스페이서(spacer) 및 션팅(shunting) 실리사이드 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따라 레벨간 유전체, 비어(via) 및 배선이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하는 제 1 예시적 방법의 일 단계를 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 6의 제 1 예시적 e퓨즈를 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 7의 제 1 예시적 e퓨즈의 폴리실리콘 층 위의 캐소드 및 애노드를 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 제 2 예시적 e퓨즈를 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 9의 제 2 예시적 e퓨즈를 도시한 단면도이다.
도 11은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 10의 제 2 예시적 e퓨즈의 SOI 층 위의 캐소드 및 애노드를 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따라 질화물 층이 기판의 패터닝된 폴리실리콘 층 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 13은 본 발명의 일 실시예에 따라 불순물 원자를 폴리실리콘 층의 일부에 주입하여 N+ 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 14는 본 발명의 일 실시예에 따라 1 이상의 산화물 스페이서가 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 15는 본 발명의 일 실시예에 따라 폴리실리콘 또는 레지스트 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 16은 본 발명의 일 실시예에 따라 기판으로부터 산화물을 에칭하고, 불순물 원자를 폴리실리콘 층의 일부에 주입하여 P+ 영역 및 P- 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 17은 기판으로부터 폴리실리콘 또는 레지스트 층, 1 이상의 산화물 스페 이서, 및 질화물 스페이서가 제거된 후 기판이 어닐링 처리되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 18은 본 발명의 일 실시예에 따라 스페이서 및 션팅 실리사이드 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계를 도시한 단면도이다.
도 19는 본 발명의 일 실시예에 따라 1 이상의 질화물 스페이서가 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 3 예시적 방법의 일 단계를 도시한 단면도이다.
도 20은 본 발명의 일 실시예에 따라 폴리실리콘 또는 레지스트 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 3 예시적 방법의 일 단계를 도시한 단면도이다.
도 21은 본 발명의 일 실시예에 따라 산화물을 기판으로부터 에칭하고, 불순물 원자를 폴리실리콘 층의 일부에 주입하여 P+ 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 3 예시적 방법의 일 단계를 도시한 단면도이다.
도 22는 본 발명의 일 실시예에 따라 질화물을 기판으로부터 에칭하고, 불순물 원자를 폴리실리콘 층의 일부에 주입하여 P- 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 3 예시적 방법의 일 단계를 도시한 단면도이다.
본 발명은 개선된 e퓨즈 및 그 제조 방법을 제공한다. 더 상세하게, 본 발명은 프로그래밍 동안에 e퓨즈의 실리사이드 층 내에 형성된 갭의 길이에 독립적인 저항을 갖는 e퓨즈를 제공하며, 그러한 e퓨즈의 제조 방법을 제공한다. e퓨즈는 실리사이드 아래에 다이오드 소자를 포함한다. 일부 실시예에서, 다이오드 소자는 폴리실리콘, 단결정 SOI(silicon on insulator), 또는 다른 적합한 반도체 재료를 포함할 수 있다. 판독 동안에 다이오드 소자는 역 바이어스되고, 따라서, 프로그래밍된 e퓨즈의 상태가 감지될 때 고 저항을 제공한다. e퓨즈의 결과적인 저항은 다이오드 구조에 좌우되고, 프로그래밍 동안에 실리사이드 층 내에 형성된 갭의 길이에 독립적이게 된다. 역 다이오드 IV 특성은 다이오드 부분을 둘러싸는 단일 도핑된 폴리실리콘 라인 길이보다 높은 크기 차수(orders of magnitude)인 저항을 규정한다. 따라서, e퓨즈 다이오드 저항은 재현성이 높고 실리사이드 갭 길이에 독립적이다. 결과적으로, 본 발명의 일 실시예에 따라 제조된 e퓨즈의 저항은 가변적이지 않다 (예컨대, 종래의 단일 도핑된 반도체 e퓨즈만큼). 이러한 방식으로, 본 발명은 개선된 e퓨즈 및 그 제조 방법을 제공한다.
도 1에는 본 발명의 일 실시예에 따라 폴리실리콘 또는 단결정 실리콘 층이 기판 상에 패터닝되는 제 1 예시적 e퓨즈의 제 1 예시적 제조 방법의 일 단계의 단면도가 도시되어 있다. 도 1을 참조하면, 제 1 예시적 e퓨즈(도 6의 600)는 실리콘 층(102)을 포함하는 기판(100)(예컨대, 벌크 기판)으로부터 제조될 수 있다. 기판(100)은 실리콘 층(102) 상에 형성된 절연 산화물 층(104), 및 그 절연 산화물 층 상에 형성된 폴리실리콘 층(106) (예컨대, 게이트 도체 폴리실리콘) 또는 다른 적합한 반도체 재료를 포함할 수 있다. 이러한 방식에서, 절연 산화물 층(104)은 매립 산화물(BOX) 층 또는 STI(shallow trench isolation) 산화물 층일 수 있다. 기판(100) 상에 폴리실리콘 층(106)을 형성하기 위해, 화학적 기상 증착(CVD) 또는 다른 적합한 방법이 이용될 수 있다. 따라서, 폴리실리콘 층(106)의 일부를 선택적으로 제거하여 폴리실리콘을 패터닝하기 위해, 반응성 이온 에칭(RIE) 또는 다른 적합한 방법이 이용될 수 있다. 후술하는 바와 같이, 후속 기판 공정에서 제 1 예시적 e퓨즈의 1 이상의 부분에 폴리실리콘 층(106)이 형성된다.
도 2에는 본 발명의 일 실시예에 따라 폴리실리콘 층의 일부에 불순물 원자를 주입하여 N+ 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계의 단면도가 도시되어 있다. 도 2를 참조하면, 포토레지스트 층을 기판(100) 위에 증착하기 위해 스핀-온(spin-on) 기술 또는 다른 적합한 방법이 이용될 수 있다. 포토레지스트 층을 제 1 마스크 (예컨대, 차단 마스크)(200)로 패터닝하기 위해, 레지스트 및 적절한 마스킹을 사용하는 포토리소그래피 또는 다른 적합한 방법이 이용될 수 있다. 이러한 방식으로, 폴리실리콘 층(106)의 제 1 부분(202)의 상면이 노출되고, 마스크(200) 아래에 있는 폴리실리콘 층(106)의 제 2 부분(204)의 상면은 노출되지 않을 수 있다.
N+ 불순물 원자 등(예컨대, 도펀트)을 폴리실리콘 층(106) 내에 주입하기 위하여, 주입 공정(예컨대, 특유의 또는 표준의 로직 주입 공정) 또는 다른 적합한 방법이 이용될 수 있다. 더욱 상세하게는, 주입(예컨대, 로직 N+ 폴리실리콘 및 확산 주입)은 폴리실리콘 층(106)의 노출된 부분(예컨대, 제 1 부분(202)) 내에 제 1 극성을 갖는 제 1 고농도 도핑 영역(예컨대, N+ 도핑 영역)을 형성할 수 있다. 그러나, 마스크(200)는 불순물 원자가 주입 동안 폴리실리콘 층(106)의 제 2 부 분(204)에 도달하는 것을 방지하여, 제 2 부분(204)을 보호할 수 있다. 또한, 마스크(200)는 주입 동안에 1 이상의 MOSFET 게이트를 보호할 수 있다. 일단 N+ 도핑 영역이 형성되면, 기판(100)으로부터 제 1 마스크(200)를 박리하기 위해 포토레지스트 박리조(striper bath) 또는 다른 적합한 방법이 이용될 수 있다.
도 3에는 본 발명의 일 실시예에 따라 불순물 원자를 폴리실리콘 층의 일부에 주입하여 P+ 영역 및 P- 영역을 형성하는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계의 단면도가 도시되어 있다. 도 3을 참조하면, 포토 레지스트 층을 기판(100) 위에 증착하기 위해 스핀-온 기술 또는 다른 적합한 방법이 이용될 수 있다. 포토레지스트 층을 제 2 마스크 (예컨대, 차단 마스크)(도시 생략)로 패터닝하기 위해서, 레지스트 및 적합한 마스킹을 사용하는 포토리소그래피 또는 다른 적합한 방법이 이용될 수 있다. 제 2 마스크는, 폴리실리콘 층(106)의 제 1 부분(202)은 보호하지만, 폴리실리콘 층(106)의 제 2 부분(204)은 보호하지 않도록 (예컨대, 노출하도록) 위치될 수 있다. 이런 방식으로, 제 2 마스크는 제 1 마스크(200)의 반대일 수 있다.
폴리실리콘 층(106) 내에 P+ 불순물 원자 등(예컨대, 도펀트)을 주입하기 위해서 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 더 상세하게, 주입(예컨대, 로직 P+ 폴리실리콘 및 확산 주입)은 폴리실리콘 층(106)의 노출된 부분(예컨대, 제 2 부분(204))에 제 2의 반대 극성을 갖는 제 2 고농도 도핑 영역(예컨대, P+ 도핑 영역)을 형성할 수 있다. 그러나, 제 2 마스크는 불순물 원자가 주입 동안에 폴리실리콘 층(106)의 제 1 부분(202)에 도달하는 것을 방지하여 제 1 부 분(202)을 보호할 수 있다. 일단 P+ 도핑 영역이 형성되면, 기판(100)으로부터 제 2 마스크를 박리하기 위해 포토레지스트 박리조 또는 다른 적합한 방법이 이용될 수 있다.
제 3 마스크(300)는 제 1 및 제 2 마스크를 형성하기 위해 이용된 것과 유사한 방식으로 형성될 수 있다. 더욱 상세하게는, 기판(100) 상에 포토레지스트 층을 증착하기 위해 스핀-온 기술 또는 다른 적합한 방법이 이용될 수 있다. 포토레지스트 층을 제 3 마스크(예컨대, 차단 마스크)로 패터닝하기 위해, 레지스트 및 적합한 마스킹을 사용하는 포토리소그래피 또는 다른 적합한 방법이 이용될 수 있다. 제 3 마스크(300)는, 폴리실리콘 층(106)의 제 1 부분(202)의 제 1 서브-부분(302)은 보호하지만, 폴리실리콘 층(106)의 제 1 부분(202)의 제 2 서브-부분(304), 및 제 2 부분(204)은 보호하지 않도록(예컨대, 노출하도록) 위치될 수 있다. 이런 방식으로, 제 3 마스크(300)는 제 1 마스크(200)(예컨대, +X 시그마를 갖는 제 1 마스크(200))의 반대인 시프트된 버전일 수 있다. 폴리실리콘 층(106) 내에 P+ 불순물 원자 등(예컨대, 도펀트)을 주입하기 위해 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 제 3 마스크(300)는 N+ 불순물 원자를 내부에 주입하는 동안에 노출된 폴리실리콘 층 영역이 P+ 불순물 원자를 내부에 주입하는 동안에 노출된 폴리실리콘 영역을 오버랩핑하도록 허용한다. 불순물 원자 주입량은 폴리실리콘 층(106)의 제 2 부분(204)의 도핑이 영향을 받지 않거나 미소하게 영향받도록 선택될 수 있다. 이러한 방식에서, 주입(예컨대, 로직 P+ 폴리실리콘 및 확산 주입)은 폴리실리콘 층(106)의 노출된 부분(예컨대, 제 1 부분(202)의 제 2 서브-부 분(304)) 내의 P- 도핑 영역(예컨대, P- 에서 P+로의 천이를 갖는 구배 영역)과 같은 저 농도 도핑 영역을 형성할 수 있다. 제 3 마스크(300)는 주입 동안에 불순물 원자가 폴리실리콘 층(106)의 제 1 서브-부분(302)에 도달하는 것을 방지하여, 제 1 서브-부분(302)을 보호할 수 있다. 일단 P- 도핑 영역이 형성되면, 기판(100)으로부터 제 3 마스크(300)를 박리하기 위해 포토레지스트 박리조 또는 다른 적합한 방법이 이용될 수 있다.
대안으로서, 기판(100)의 P- 영역은 마스크를 사용하지 않고 형성될 수 있다. 예컨대, 기판(100)으로부터 제 2 마스크를 박리한 후에, 폴리실리콘 층(106) 내에 P+ 불순물 원자 등(예컨대, 도펀트)을 주입하기 위해 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 폴리실리콘 층(106)의 (제 2 서브-부분(304)과 함께) 제 1 부분(202)의 제 1 서브-부분(302) 및 제 2 부분(204)이 주입 동안 노출될지라도, 불순물 원자 주입량은 제 1 서브-부분(302) 및 제 2 부분(204)의 도핑이 영향을 받지 않거나 미소하게 영향받도록 선택될 수 있다. 이러한 방식에서, 주입(로직 P+ 폴리실리콘 및 확산 주입)은 폴리실리콘 층(106)의 제 1 부분(202)의 제 2 서브-부분(304) 내에 P- 도핑 영역을 형성할 수 있다.
도 4에는 본 발명의 일 실시예에 따라 기판이 어닐링 처리되는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계의 단면도가 도시되어 있다. 도 4를 참조하면, 기판(100)은 도핑 영역의 원하는 횡 구배 (예컨대, P- 에서 P+ 로의 천이)에 따라, 약 10초 내지 약 30분 동안 약 900℃ 내지 약 1100℃의 온도에서 어닐링 처리될 수 있다. 그러나, 더 크거나 작은 및/또는 상이한 온도 범위가 이용될 수 있다. 또한, 기판(100)은 더 길거나 짧은 기간 동안 어닐링 처리될 수 있다. 고온 어닐링은 주입 도펀트인 N+ 도펀트, P+ 도펀트, P- 도펀트를 활성화시켜, 그러한 도펀트들이 각각의 주입 영역(302, 204, 304)을 통하여 확산될 수 있도록 한다. 어닐링 동안에, P- 영역과 같은 1 이상의 주입 영역이 확장될 수 있다. 이러한 방식으로, 제 1 서브-부분(302)이 제 2 서브-부분(304)에 결합하는 N+P- 접합을 갖는 다이오드(400)가 폴리실리콘 층(106)에 형성될 수 있다.
도 5에는 본 발명의 일 실시예에 따라 실리사이드 층 및 스페이서가 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 1 예시적 방법의 일 단계의 단면도가 도시되어 있다. 도 5를 참조하면, 션팅 실리사이드 층 또는 다른 적합한 재료 층을 기판(100) 상에 증착하기 위해(예컨대, 합치되도록), CVD 또는 다른 적합한 방법이 이용될 수 있다. 그 다음, 그러한 실리사이드 층의 부분(예컨대, 폴리실리콘 층에 대해 선택적으로)을 제거하기 위해 RIE 또는 다른 적합한 방법이 이용될 수 있다. 이러한 방식으로, 실리사이드 층(500)이 폴리실리콘 층(106) 상에 형성될 수 있다. 후술하는 바와 같이, 실리사이드 층(500)은 제 1 예시적 e퓨즈(도 6의 600)의 퓨즈 소자로서 작용할 수 있다. 일부 실시예에서, 실리사이드 층(500)은 (더 크거나 작은 및/또는 상이한 두께 범위가 이용될 수 있을지라도) 약 300 옹스트롬 내지 약 800 옹스트롬 두께일 수 있다. 실리사이드 층(500)은 게이트 도체 실리사이드화 동안에 폴리실리콘 층(106) 상에 형성될 수 있다. 대안적으로, 실리사이드 층(500)은 독립적인 공정 단계로서 형성될 수 있다. 예컨대, 폴리실리콘 층(106) 위에 더 얕은 실리사이드 층을 원하는 경우, 게이트 도체 실리사이드화 동 안에 폴리실리콘 층(106) 상에 절연 재료 층을 형성하기 위해, RIE 또는 다른 적합한 방식이 후속하는 CVD 또는 다른 적합한 방법이 이용될 수 있다. 그 다음, 얕은 실리사이드 층이 전술한 방식으로 폴리실리콘 층(106) 상에 형성될 수 있다.
산화물(예컨대, 실리콘 산화물) 층 또는 다른 적합한 절연 재료(예컨대, 실리콘 질화물) 층을 기판(100) 상에 증착하기 위해(예컨대, 합치되도록), CVD 또는 다른 방법이 이용될 수 있다. 그 다음, 실리사이드에 대해 선택적인 그러한 산화물 층의 부분을 제거하기 위해 RIE 또는 다른 적합한 방법이 이용될 수 있다. 이러한 방식으로, 1 이상의 산화물 스페이서(502)는 폴리실리콘 층(106)의 대응하는 측벽(504)(예컨대, 수직 측벽) 및/또는 실리사이드 층(500)의 대응하는 측벽(506) 상에 형성될 수 있다.
일부 실시예에서, 1 이상의 산화물 스페이서(502)를 형성하기 전에 기판(100) 위에 얇은 배리어 층을 증착하기 위해(예컨대, 합치되도록), CVD 또는 다른 방법이 이용될 수 있다. 배리어 층은 1 이상의 산화물 스페이서가 형성되는 동안에 절연 산화물 층(104)을 보호하는 역할을 할 수 있다.
기판(100)은 실리사이드 층(500) 내의 실리사이드를 활성화하기 위해 어닐링 처리될 수 있다. 또한, 일부 실시예에서, 실리사이드 층(500) 및/또는 산화물 스페이서(502)가 형성되는 동안에, 기판(100) 상에 제조되는 1 이상의 MOSFET(예컨대, 표준 NMOS 및/또는 PMOS 트랜지스터)의 소스 및 드레인 주입 영역이 형성될 수 있다(그러한 주입 영역이 조만간 형성될 수 있을지라도).
도 6에는 본 발명의 일 실시예에 따라 레벨간 유전체, 비어 및 배선이 기판 상에 형성되는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 1 예시적 방법의 일 단계의 단면도가 도시되어 있다. 도 6을 참조하면, 레벨간 유전체는 기판(100) 상에 증착되거나 형성될 수 있다. 예컨대, BEOL(back end of line) 절연 산화물 층(602) 또는 다른 적합한 재료는, 그러한 BEOL 절연 산화물 층(602)이 e퓨즈(600)의 폴리실리콘 및 실리사이드 층(106, 500)을 둘러싸도록 기판(100) 위에 형성될 수 있다. 접촉 개구부 또는 비어가 BEOL 절연 산화물 층(602) 내에 형성될 수 있다. 접촉부(604)는 그러한 비어 내에 각각 형성될 수 있다. 또한, 1 이상 레벨의 배선(606)이 기판(100) 상에 형성될 수 있다. 예컨대, e퓨즈(600)의 제 1 배선(608) (예컨대, 제 1 단자)는 캐소드(609)로서 작용하는 제 1 서브-부분(302)과 같은 다이오드(400)의 일 영역과 결합할 수 있고, e퓨즈(600)의 제 2 배선(610) (예컨대, 제 2 단자)는 애노드(611)로서 작용하는 제 2 부분(204)과 같은 다이오드(400)의 일 영역과 결합할 수 있다. 레벨간 유전체, 비어 및 배선을 형성하는 방법은 당업자에게 공지되어 있다. 따라서, 그러한 방법은 여기에서는 상세히 기술하지 않겠다. 이러한 방식으로, 제 1 예시적 e퓨즈(600)가 형성될 수 있다. 더 상세하게, 퓨즈 소자로서 작용하는 얕은 실리사이드 층(500)을 포함하는 e퓨즈(600)가 횡 폴리실리콘 다이오드(400) 상에 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 6의 제 1 예시적 e퓨즈의 단면도를 도시한 것이며, 도 8은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 7의 제 1 예시적 e퓨즈(600)의 폴리실리콘 층(106) 위의 캐소드(609) 및 애노드(611)의 평면도를 도시한 것이다. 도 7 및 도 8을 참조하면, 제 1 예시적 e퓨즈(600)는 애노드(611)에 대하여 캐소드(609)를 음전압 바이어스 함으로써 프로그래밍될 수 있다. 예컨대, 다이오드(400)의 애노드(611)보다 캐소드(609)에 더 많은 음전압(negative volatage)이 인가될 수 있다. 따라서, 실리사이드 층(500) 내의 전자는 캐소드(609)로부터 애노드(611)로 흐른다. 그러한 전자 흐름(예컨대, 실리사이드 일렉트로마이그레이션)은 갭(700)이 실리사이드 층(500) 내에 형성되게 할 수 있다. 예컨대, 실리사이드 층(500)은 캐소드(609)와의 접촉부 근처에서 먼저 개방할 것이고, 애노드(611)를 향해서 진행할 것이다. 폴리실리콘 층(500) 내의 횡 np 접합의 위치(예컨대, N+ 영역이 P- 영역에 결합하는 지점)는 pn 접합이 e퓨즈 프로그래밍 동안에 항상 커버되지 않도록(예컨대, 노출되도록) 선택될 수 있다. 갭(700)은 약 0.4㎛ 내지 약 0.9㎛의 길이(l)를 가질 수 있다(비록, 더 크거나 작은 및/또는 다른 길이 범위가 이용될 수 있을지라도). 갭 길이는 실리사이드를 마이그레이션 하기 위해 사용된 인가된 전력의 함수일 수 있다.
따라서, 프로그래밍 후, e퓨즈(600) 내에서(예컨대, 캐소드(609)와 애노드(611) 사이에서) 유도된 전류는 폴리실리콘 층(106) 내에 형성된 다이오드를 통과할 수 있다. 프로그래밍 후, 예컨대, 감지 동안에(예컨대, 판독 구동), 캐소드(609)는 애노드(611)에 대하여 양전압 바이어스될 수 있다. 예컨대, 다이오드(400)의 애노드(611)보다 캐소드(609)에 더 많은 양전압이 인가될 수 있다. 따라서, 다이오드(400)는 역 바이어스된다. e퓨즈(600)를 통과하는 전류는 역 바이어스된 다이오드(400)의 누설 전류에 한정될 수 있다. 더 상세하게, e퓨즈(600)를 통과하는 전류는 e퓨즈(600)에 걸쳐 인가되는 전압에 독립적일 수 있다. 역 바이어스될 때, 다이오드(400)의 구조는 차단 작용을 수행할 수 있어, 고(高) 재현성의 소정의 저항(예컨대, 다이오드 구조에 기초한 저항)을 제공할 수 있다. 따라서, 감지 동안에, 다이오드(400)의 N+P- 접합을 노출하는 갭(700)이 실리사이드 층(500) 내에 형성하도록 e퓨즈(600)가 프로그래밍된 후, e퓨즈(600)는 고 재현성의 소정의 전류(예컨대, 다이오드 구조에 기초한 전류)를 제공할 수 있다. 이러한 방식으로, 감지 동안의 e퓨즈(600)를 통과하는 전류 및 그 저항은 e퓨즈 프로그래밍 동안에 형성된 실리사이드 일렉트로마이그레이션 갭 길이(l)에 독립적일 수 있다. 반대로, 종래의 e퓨즈는 프로그래밍 동안에 형성된 실리사이드 일렉트로마이그레이션 갭 아래에 저항을 포함할 수 있다. 따라서, 감지 동안 그러한 e퓨즈를 통과하는 전류 및 그 저항은 갭의 길이(l)에 의존한다.
제 1 예시적 e퓨즈(600)를 제조하는 제 1 예시적 방법을 사용함으로써, 복수의 e퓨즈(600)는 감지 동안 고 재현성 저항 및 전류를 갖고 제조될 수 있다. e퓨즈(600)는 횡 폴리실리콘 다이오드 위에 실리사이드 퓨즈소자를 각각 포함할 수 있다.
도 9에는 본 발명의 일 실시예에 따른 제 2 예시적 e퓨즈의 단면도가 도시되어 있다. 도 9를 참조하면, 제 2 예시적 e퓨즈(900)는 제 1 예시적 e퓨즈(600)와 유사할 수 있다. 그러나, 제 1 예시적 e퓨즈(600)와는 대조적으로, 제 2 예시적 e퓨즈(900)는 기판(906)의 SOI(silicon-on-insulator)(904) (또는 아일랜드) 내에 형성된 다이오드 소자(예컨대, 다이오드(902))를 포함할 수 있다. 더 상세하게, 기판(906)은 절연 산화물(예컨대, 매립 산화물(BOX)) 층(908) 위에 단결정 실리콘 층(904)을 포함할 수 있다. 그러나, 다이오드 소자는 다른 적합한 재료 층 내에 형성될 수도 있다. 제 2 예시적 e퓨즈(900)는, SOI 층(904) 상에 형성된 퓨즈 소자로서 작용할 수 있는 실리사이드(910) 층을 포함할 수 있다.
제 1 예시적 e퓨즈(600)와 비교하여, 주입된 도펀트의 측면 확산은 제 1 예시적 e퓨즈(600)의 폴리실리콘 내에서보다 제 2 예시적 e퓨즈(900)의 단결정 실리콘 내에서 더 느릴 수 있다. 특정 애플리케이션에 대해서는 느린 확산 속도(예컨대, 느린 확산도)가 (예컨대, 공정 통합 고려에 따라) 바람직할 수 있다.
제 2 예시적 e퓨즈(900)는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 1 예시적 방법과 유사한 제 1 예시적 방법을 사용하여 제조될 수 있다. 그러나, 제 1 e퓨즈(600)를 제조하기 위한 제 1 예시적 방법과는 대조적으로, 제 2 e퓨즈(900)를 제조하기 위한 제 1 예시적 방법은, 실리콘 층(예컨대, 벌크 기판), 실리콘 층 상에 형성된 절연 산화물(예컨대, 매립 산화물(BOX)) 층(908), 및 절연 산화물 층(908) 상에 형성된 SOI 층(904)(예컨대, 단결정 실리콘 층) 또는 다른 적합한 재료를 포함하는 기판(906)으로부터 제 2 예시적 e퓨즈(900)를 형성한다. 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 1 예시적 방법은 SOI 층(904)을 패터닝하고, 그와 같이 패터닝된 SOI 층(904) 내에 e퓨즈(902) 부분(예컨대, 다이오드 소자)을 형성할 수 있다. 기판(906) 공정은 도 1 내지 도 6에 도시한 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 1 예시적 방법의 단계들과 유사할 수 있지만, 이하의 방식에서는 상이할 수 있다. 활성 실리콘(예컨대, RX 레벨)을 포함하는 영역으로서 작용하는 SOI 층(904)을 패터닝한 이후, 및 게이트 공정 이전에, 도 2 및 도 3에 도시 한 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 1 예시적 방법의 단계들과 유사한 방식으로, SOI 층(904)의 각각의 영역 내로의 N+ 및 P+ 주입이 행해진다. 그러한 주입 동안에, 기판(906) 상에 제조되는 1 이상의 MOSFET의 영역은 패터닝된 포토레지스트 층으로부터 형성된 차단 마스크에 의해 보호될 수 있다.
그 다음, MOSFET에 대한 통상의 게이트 공정이 수행될 수 있다. 예컨대, 그러한 게이트 공정은 게이트 도체의 증착 및 패터닝, 확장, 할로 주입, 스페이서 형성, 및 소스-드레인 주입을 포함할 수 있다. 게이트 공정 동안, SOI 층(904)의 주입 영역은 1 이상의 차단 마스크에 의해 패터닝된 포토레지스트 층에 의해 보호될 수 있다. 그 다음, SOI 층(904)의 주입된 영역의 모든 게이트 도체 재료는 에칭될 수 있고, SOI 층(904) 상에 실리사이드 층(910)을 형성하기 위해 CVD 또는 다른 적합한 방법이 이용될 수 있다.
대안으로서, 실리사이드 층(910)은 다른 시간 동안에 형성될 수 있다. 예컨대, 더 얕은 실리사이드 층이 SOI 층(904) 위에 소망되는 경우, RIE 또는 다른 적합한 방법이 후속되는 CVD 또는 다른 적합한 방법이 게이트 도체 실리사이드화 동안에 SOI 층(904) 위에 절연 재료의 층을 형성하기 위해 이용될 수 있다. 그 다음, 더 얕은 실리사이드 층이 전술한 방식으로 SOI 층(904) 위에 형성될 수 있다.
도 10은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 9의 제 2 예시적 e퓨즈의 단면도이며, 도 11은 본 발명의 일 실시예에 따라 프로그래밍한 후의 도 10의 제 2 예시적 e퓨즈(900)의 SOI 층(904) 위의 캐소드(609) 및 애노드(611)의 평면도이다. 도 10 및 도 11을 참조하면, 제 1 예시적 e퓨즈(600)와 유사하게, 제 2 예시적 e퓨즈(900)는 캐소드(609)를 애노드(611)에 대하여 음전압 바이어스 함으로써 프로그래밍될 수 있다. 예컨대, 다이오드(902)의 애노드(611)보다 캐소드(609)에 더 많은 음전압이 인가될 수 있다. 따라서, 실리사이드 층(910) 내의 전자는 캐소드(609)로부터 애노드(611)로 흐를 수 있다. 그러한 전자 흐름(예컨대, 실리사이드 일렉트로마이그레이션)은 갭(700)으로 하여금 실리사이드 층(500) 내에 형성하게 할 수 있다. 예컨대, 실리사이드 층(500)은 캐소드(609)와의 접촉부 근처에서 먼저 개방하고, 애노드(611)를 향해 진행할 것이다. SOI 층(904) 내의 횡 N+P- 접합의 위치(예컨대, N+ 영역이 P- 영역에 결합하는 지점)는, N+P- 접합이 e퓨즈 프로그래밍 동안에 항상 커버되지 않도록(예컨대, 노출되도록) 선택될 수 있다. 갭(700)은 약 0.4㎛ 내지 약 0.9㎛의 길이(l)를 가질 수 있다(비록, 더 크거나 작은 및/또는 다른 길이 범위가 이용될 수 있을지라도).
따라서, 프로그래밍 후, e퓨즈(900) 내에서(예컨대, 캐소드(609)와 애노드(611) 사이에서) 유도된 전류는 SOI 층(904) 내에 형성된 다이오드(902)를 통과할 수 있다. 프로그래밍 후, 예컨대, 감지 동안에(예컨대, 판독 구동), 캐소드(609)는 애노드(611)에 대하여 양전압 바이어스될 수 있다. 다이오드(902)의 애노드(611)보다 캐소드(609)에 더 많은 양전압이 인가될 수 있다. 따라서, 다이오드(902)는 역 바이어스된다. e퓨즈(900)를 통과하는 전류는 역 바이어스된 다이오드(902)의 누설 전류에 한정될 수 있다. 더 상세하게, e퓨즈(900)를 통과하는 전류는 e퓨즈(900)에 걸쳐 인가되는 전압에 독립적일 수 있다. 역 바이어스될 때, 다이오드(902)의 구조는 차단 작용을 수행할 수 있어, 고 재현성의 소정의 저항(예컨 대, 다이오드 구조에 기초한 저항)을 제공할 수 있다. 따라서, 감지 동안에, 다이오드(902)의 N+P- 접합을 노출하는 갭(700)이 실리사이드 층(910) 내에 형성하도록 e퓨즈(900)가 프로그래밍된 후, e퓨즈(900)는 고 재현성의 소정의 전류(예컨대, 다이오드 구조에 기초한 전류)를 제공할 수 있다. 이러한 방식으로, 감지 동안의 e퓨즈(900)를 통과하는 전류 및 그것의 저항은 e퓨즈 프로그래밍 동안에 형성된 실리사이드 일렉트로마이그레이션 갭 길이(l)에 독립적일 수 있다.
제 2 예시적 e퓨즈(900)를 제조하기 위한 제 1 예시적 방법을 이용함으로써, 복수의 e퓨즈(900)가 감지 동안에 고 재현성 저항 및 전류를 갖고 제조될 수 있다. e퓨즈(900)는 횡 SOI 다이오드 위에 실리사이드 퓨즈 소자를 각각 포함할 수 있다.
제 1 예시적 e퓨즈(600)를 제조하기 위한 제 1 예시적 방법을 전술하였지만, 본 발명은 그러한 e퓨즈(600)를 제조하기 위한 추가적인 방법을 제공한다. 추가적인 방법은 추가 주입 영역(예컨대, 제 2 주입 영역)이 폴리실리콘 층(106) 내의 이전에 형성된 제 1 주입 영역과 정렬되게 함으로써 제 1 예시적 방법을 개선할 수 있다. 이러한 방식으로, 제 2 주입 영역은 자신을 제 1 주입 영역에 대해 바르게 일치시킬 수 있다(register). 이러한 방식으로 폴리실리콘 층(106)의 주입 영역의 정렬은 복수의 e퓨즈(900)가 감지 동안에 고 재현성 역 바이어스 누설 전류를 갖고 제조되게 할 수 있다. 예컨대, 도 12는 본 발명의 일 실시예에 따라 질화물 층이 기판의 패터닝된 폴리실리콘 층 상에 형성되는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 12를 참조하면, 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법은 도 1의 패터닝된 기판(100)과 유사 한 패터닝된 기판(1200)을 처리할 수 있다. 질화물(예컨대, 실리콘 질화물) 층(1202) 또는 다른 적합한 재료를 기판(1200) 상에 증착하기 위해(예컨대, 합치되도록), CVD 또는 다른 적합한 방법이 이용될 수 있다. 질화물 층(1202)은 약 5nm 내지 약 100nm 두께일 수 있다(비록, 더 크거나 작은 및/또는 상이한 두께 범위가 이용될 수 있을지라도).
도 13은 본 발명의 일 실시예에 따라 폴리실리콘 층(106)의 일 부분에 불순물 원자를 주입하여 N+ 영역을 형성하는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 13을 참조하면, 기판(1200) 상에 산화물 층을 형성하기 위해 CVD 또는 다른 적합한 방법이 이용될 수 있다. 산화물 층은 약 50nm 내지 약 500nm 두께일 수 있다(비록, 더 크거나 작은 및/또는 상이한 두께 범위가 이용될 수 있을지라도). 산화물 층을 평탄화하기 위해, CMP(Chemical Mechanical Planarization) 또는 다른 적합한 방법이 이용될 수 있다. 산화물 층의 일부를 제거하여, 제 1 마스크(예컨대, 산화물 하드 마스크)(1300)를 형성하기 위해 RIE 또는 다른 적합한 방법이 이용될 수 있다. 산화물 마스크(1300)의 두께는 증착된 산화물 층의 두께에 기초한다. 이러한 방식으로, 폴리실리콘 층(106)의 제 1 부분(202)의 상면은 노출될 수 있고, 마스크(1300) 아래에 있는 폴리실리콘 층(106)의 제 2 부분(204)의 상면은 노출되지 않을 수 있다.
N+ 불순물 원자 등(예컨대, 도펀트)을 질화물 층(1202)을 통하여 폴리실리콘 층(106)에 주입하기 위해 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 더 상세하게, 주입(예컨대, 로직 N+ 폴리실리콘 및 확산 주입)은, 폴리실리콘 층(106) 의 노출된 부분(예컨대, 제 1 부분(202)) 내에 N+ 도핑 영역과 같은 제 1 고 농도 도핑 영역을 형성할 수 있다. 그러나, 마스크(1300)는 불순물 원자가 주입 동안에 폴리실리콘 층(106)의 제 2 부분(204)에 도달하는 것을 방지하여, 그 제 2 부분(204)을 보호할 수 있다.
도 14는 본 발명의 일 실시예에 따라 1 이상의 산화물 스페이서가 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 14를 참조하면, 기판(1200) 상에 산화물(예컨대, 실리콘 산화물) 층을 증착하기 위해(예컨대, 합치되도록) CVD 또는 다른 적합한 방법이 이용될 수 있다. 그 다음, 산화물 층의 1 이상의 부분을 제거하여, 1 이상의 산화물 스페이서(1400) (또는 다른 적합한 재료의 스페이서)를 형성하기 위해 RIE 또는 다른 적합한 방법이 이용될 수 있다. 예컨대, 산화물 스페이서(1400)는 산화물 마스크(1300)의 노출 된 측벽(1402) 및 질화물 층(1202)의 노출된 측벽(1404) 상에 형성될 수 있다. 1 이상의 산화물 스페이서(1400)의 두께는 증착 산화물 층의 두께에 기초할 수 있다. 산화물 스페이서(1400)의 두께는 불순물 원자 주입에 의해 후속적으로 형성되는 P+ 도핑 영역과 같은 제 2 고농도 도핑 영역과 N+ 도핑 영역의 에지 사이의 간격을 결정할 수 있다. 더 상세하게, 산화물 스페이서(1400)의 너비는 N+ 도핑 영역과 P+ 도핑 영역 사이에 후속적으로 형성된 P- 도핑 불순물 영역과 같은 저농도 도핑 영역의 너비를 결정할 수 있다. 따라서, 증착 산화물 층과 그에 따른 산화물 스페이서(1400)의 두께는 제 1 예시적 e퓨즈(600)를 제조하기 위해 제 2 예시적 방법 동안에 후속적으로 형성된 다이오드의 특성을 결정하기 위해 이용되는 설계 변수로서 작용할 수 있다. 따라서, e퓨즈(600)를 제조하는 동안에 이용된 산화물 스페이서 두께는 제조된 e퓨즈(600)의 다이오드 특성을 각각 미세 조정하기 위해 변할 수 있다.
도 15는 본 발명의 일 실시예에 따라 폴리실리콘 또는 레지스트 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 15를 참조하면, 폴리실리콘, 포토레지스트 또는 다른 적합한 재료(예컨대, 다른 폴리머)의 층(1500)이 기판(1200) 상에 형성될 수 있다. 예컨대, 기판(1200) 상에 폴리실리콘 층을 증착하기 위해 CVD 또는 다른 적합한 방법이 이용될 수 있다. 대안으로서, 기판(1200) 상에 포토레지스트 층을 증착하기 위해 스핀-온 기술 또는 다른 적합한 방법이 이용될 수 있다. 그 다음, 폴리실리콘 또는 포토레지스트의 층(1500)을 평탄화하기 위해 CMP 또는 다른 적합한 방법이 이용될 수 있다. 폴리실리콘 또는 포토레지스트의 층(1500)은, 폴리실리콘 층(106) 위의 산화물 스페이서(1400) 및 산화물 마스크(1300)의 상부가 소실되도록 평탄화될 수 있다. 따라서, 이와 같은 산화물 스페이서(1400)의 상부는 평탄할 수 있다.
도 16은 본 발명의 일 실시예에 따라, 산화물이 기판으로부터 에칭되고, P+ 영역 및 P- 영역을 형성하도록 폴리실리콘 층의 일부에 불순물 원자가 주입되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 16을 참조하면, 기판(1200)으로부터 노출된 산화물을 제거하기 위해 에칭 또는 다른 적합한 방법이 이용될 수 있다. 예컨대, 기판(1200)으로부터 노출된 산화물 스페이스(1400) 및 산화물 마스크(1300)를 제거하기 위해 폴리실리콘 또는 포토레지스트 및 질화물에 선택적인 등방성(isotropic) 에칭이 이용될 수 있다. 이러한 방식으로, 폴리실리콘 층(106)의 제 1 부분(202)의 제 1 서브-부분(302)은 폴리실리콘 또는 포토레지스트의 층(1500)에 의해서 보호될 수 있다(예컨대, 커버될 수 있다). 그러나, 폴리실리콘 층(106)의 제 1 부분(200) 및 제 2 부분(204)의 제 2 서브-부분(304)은 노출될 수 있다.
P+ 불순물 원자 등(예컨대, 도펀트)을 폴리실리콘 층(106) 내에 주입하기 위해 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 불순물 원자 주입량은, 주입(예컨대, 로직 P+ 폴리실리콘 및 확산 주입)이 폴리실리콘 층(106)의 제 1 부분(202)의 제 2 서브-부분(304) 내의 P- 도핑 영역과 같은 저농도 도핑 영역 및 폴리실리콘 층(106)의 제 2 영역(204) 내의 P+ 도핑 영역과 같은 고농도 도핑 영역을 형성할 수 있도록 선택될 수 있다. 더 상세하게, P+ 주입은 N+ 도핑 영역의 도핑을 보상하여, P- 도핑 영역을 형성할 수 있다. 이러한 방식으로, 산화물 스페이서(도 14의 1400)는 N+ 주입 및 P+ 주입 양자를 수용하는 폴리실리콘 층(106) 영역(예컨대, 오버랩 영역)을 규정하고, 이에 의해 폴리실리콘 층(106) 내에 형성된 P- 영역의 너비를 규정할 수 있다. 따라서, 산화물 스페이서(1400)는 P+ 도핑 영역의 에지가 N+ 도핑 영역의 에지로부터 오프셋될 수 있는 간격을 규정할 수 있다. 일부 실시예에서, 전술한 P+ 주입은 기판(1200) 상에 제조되는 MOSFET의 영역(예컨대, PMOS)을 형성하는 동안에 수행되는 P+ 주입과 동시에 수행될 수 있다(전술한 P+ 주입이 조만간 수행될 수 있을 지라도).
도 17은 폴리실리콘 또는 레지스트 층, 1 이상의 산화물 스페이서 및 질화물 층이 기판으로부터 제거된 후에 기판이 어닐링 처리되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 17을 참조하면, 폴리실리콘 또는 포토레지스트 층(1500)은 기판(1200)으로부터 제거될 수 있다. 예컨대, 기판(1200)으로부터 폴리실리콘 층을 제거하기 위해, RIE 또는 다른 적합한 방법이 이용될 수 있다. 대안으로서, 기판(104)으로부터 포토레지스트 층을 박리하기 위해 박리조 또는 다른 적합한 방법이 이용될 수 있다. 기판(1200)으로부터 1 이상의 산화물 스페이서(1400)를 제거하기 위해 RIE 또는 다른 적합한 방법이 이용될 수 있다. 예컨대, 질화물 층(1202)의 측벽(1404)에 인접한 산화물 스페이서(1400)가 제거될 수 있다. 유사한 방식으로, 질화물 층(1202)이 기판(1200)으로부터 제거될 수 있다.
기판(1200)은 도 4를 참조하여 전술한 방식으로 어닐링 처리될 수 있다. 고온 어닐링은 주입된 도펀트인 N+ 도펀트 및/또는 P+ 도펀트를 활성화시켜, 이와 같은 도펀트들이 주입되는 각각의 영역(302, 204, 304)을 통하여 확산되도록 할 수 있다. 어닐링 동안에, P- 영역과 같은 1 이상의 주입 영역이 확장할 수 있다. 이러한 방식으로, 제 1 서브-부분(302)이 제 2 서브-부분(304)에 결합하는 PN 접합을 갖는 다이오드(1700)가 폴리실리콘 층(106) 내에 형성될 수 있다.
도 18은 본 발명의 일 실시예에 따라 스페이서 및 션팅 실리사이드 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 2 예시적 방법의 일 단계의 단면도이다. 도 18을 참조하면, 실리사이드 층(1800) 및 스페이서(1802)는 도 5를 참조하여 기술한 방식과 유사한 방식으로 기판 상에 형성될 수 있고, 따라서 그 단계는 여기에서는 상세히 기술하지 않겠다. 그 다음, 레벨간 유전체, 비어 및 배선이 도 6을 참조하여 전술한 것과 유사한 방식으로 기판(1200) 상에 형성될 수 있고, 따라서 그 단계는 여기에서는 상세히 기술하지 않겠다.
제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법의 사용함으로써, P+ 영역을 형성하는 동안에 이용된 마스크(1500)를 N+ 영역을 형성하는 동안에 이용된 마스크(1300)와 정렬시키기 위해 스페이서(1400)(예컨대, 산화물 스페이서)가 이용될 수 있다. 이러한 방식으로, 스페이서(1400)는 마스크(1500)의 에지 자체가 마스크(1300)의 에지와 바르게 일치하게 할 수 있고, 그 역 또한 가능하다. 이러한 방식으로 마스크(1500, 1300)를 정렬시킴으로써, P+ 도핑 주입 영역은 원하는 바와 같이 폴리실리콘 층(106)의 N+ 도핑 주입 영역에 상대적으로 위치될 수 있다.
본 발명은 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 2 예시적 방법을 또한 제공할 수 있다. 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 2 예시적 방법은 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법과 유사할 수 있다. 그러나, 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법과는 대조적으로, 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 2 예시적 방법은, 실리콘 층(예컨대, 벌크 기판), 실리콘 층 상에 형성된 절연 산화물(예컨대, 매립 산화물(BOX)) 층(908), 및 절연 산화물 층(908) 상에 형성된 SOI 층(904)(예컨대, 단결정 실리콘 또는 다른 적합한 재료의 층)을 포함하는 도 9의 기판(906)과 유사한 기판으로부터 제 2 예시적 e퓨즈(900)를 형성할 수 있다. 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 2 예시적 방법은 SOI 층(904)을 패터닝할 수 있고, 이와 같이 패터닝된 SOI 층(904) 내에 e퓨즈(900)의 부분(예컨대, 다이오드 소자)을 형성할 수 있다. 기판(906) 공정은 도 10 내지 도 18에 도시한 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법의 단계들과 유사할 수 있지만, 이하의 방식에서는 상이할 수 있다. 활성 실리콘(예컨대, RX 레벨)을 포함하는 영역으로서 역할하는 SOI 층(904)의 패터닝 이후와, 게이트 공정 이전에, 도 12 내지 도 17에 도시한 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 1 예시적 방법의 단계들과 유사한 방식으로 SOI 층(904)의 각각의 영역 내로 N+ 및 P+ 주입이 행해진다. 이와 같은 주입 동안에, 기판(906) 상에 제조되는 1 이상의 MOSFET의 영역은 패터닝된 포토레지스트 층으로부터 형성된 차단 마스크에 의해 보호될 수 있다.
그 다음, MOSFET에 대한 통상의 게이트 공정이 수행될 수 있다. 예컨대, 이와 같은 게이트 공정은 게이트 도체의 증착 및 패터닝, 확장, 할로 주입, 스페이서 형성, 및 소스-드레인 주입을 포함할 수 있다. 게이트 공정 동안, SOI 층(904)의 주입된 영역은 1 이상의 차단 마스크에 의해 패터닝된 포토레지스트 층에 의해 보호될 수 있다. 그 다음, SOI 층(904)의 주입된 영역의 모든 게이트 도체 재료가 에칭될 수 있고, SOI 층(904) 상에 실리사이드의 층(910)을 형성하기 위해 CVD 또는 다른 적합한 방법이 이용될 수 있다. 대안으로서, 실리사이드 층(910)은 상이한 시간 동안에 형성될 수 있다. 예컨대, SOI 층(904) 위에 더 얕은 실리사이드 층을 원하는 경우, RIE 또는 다른 적합한 방법이 후속되는 CVD 또는 다른 적합한 방법이 게이트 도체 실리사이드화 동안에 SOI 층(904) 상에 절연 재료의 층을 형성하기 위해 이용될 수 있다. 그 다음, 얕은 실리사이드 층은 전술한 방식으로 SOI 층(904) 상에 형성될 수 있다.
제 2 예시적 e퓨즈(900)를 제조하기 위한 제 2 예시적 방법은, 제 2 주입 영역이 SOI(904) 층 내의 이전에 형성된 제 1 주입 영역과 정렬할 수 있게 함으로써, 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 1 예시적 방법을 개선할 수 있다. 이러한 방식에서, 제 2 주입 영역은 자신을 제 1 주입 영역에 대하여 바르게 일치시킬 수 있다. 이러한 방식에서의 SOI 층(904)의 주입 영역의 정렬은 감지 동안에 고 재현성 역 바이어스 누설 전류를 갖는 복수의 e퓨즈(900)가 제조될 수 있게 할 수 있다.
또한, 본 발명은 그러한 e퓨즈(600, 900)를 제조하기 위한 추가적인 방법을 제공할 수 있다. 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법 및 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 2 예시적 방법과 유사하게, 제 1 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법 및 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법은, 제 2 주입 영역이 폴리실리콘 층 내의 이전에 형성된 제 1 주입 영역과 정렬되게 할 수 있다. 또한, 이와 같은 방법은 상이한 유형의 다이오드(예컨대, PIN 다이오드)를 포함하는 e퓨즈(600, 900)를 제조하도록 이용될 수 있다.
제 1 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법은 제 1 e퓨즈(600)를 제조하기 위한 제 2 예시적 방법과 유사할 수 있다. 예컨대, 기판(1900)은 도 12 및 도 13에서 도시한 바와 같이 처리될 수 있다. 그 다음, 도 19는 본 발명의 일 실시예에 따라 1 이상의 질화물 스페이서가 기판(1900) 상에 형성되는 제 1 예시적 e퓨 즈(600)를 제조하기 위한 제 3 예시적 방법의 일 단계의 단면도이다. 도 19를 참조하면, 기판(1900) 상에 질화물(예컨대, 실리콘 질화물) 층을 증착하기 위해(예컨대, 합치되도록) CVD 또는 다른 적합한 방법이 이용될 수 있다. 그 다음, 질화물 층의 1 이상의 부분을 제거하여, 1 이상의 질화물 스페이서(1902)를 형성하기 위하여 RIE 또는 다른 적합한 방법이 이용될 수 있다. 예컨대, 질화물 스페이서(1902)는 질화물 층(1202)의 노출된 측벽(1402) 및 노출된 측벽(1404) 상에 형성될 수 있다. 1 이상의 질화물 스페이서(1902)의 두께는 증착된 질화물 층의 두께에 기초할 수 있다. 질화물 스페이서(1902)의 두께는 제 1 고농도 도핑 영역(예컨대, N+ 도핑 영역)의 에지와 불순물 원자 주입에 의해 후속적으로 형성되는 제 2 고농도 도핑 영역(예컨대, P+ 도핑 영역) 사이의 간격을 결정할 수 있다. 더욱 상세하게는, 질화물 스페이서(1902)의 폭은 N+ 도핑 영역과 P+ 도핑 영역 사이에 후속적으로 형성되는 저농도 도핑 영역(예컨대, P- 도핑 주입 영역)의 너비를 결정할 수 있다. 증착된 질화물 층과, 그에 따른 질화물 스페이서(1902)의 두께는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법 동안에 후속적으로 형성된 다이오드의 특성을 결정하기 위해 이용되는 설계 변수로서 작용할 수 있다. 따라서, e퓨즈(600)를 제조하는 동안에 이용된 질화물 스페이서 두께는 제조된 e퓨즈(600)의 다이오드 특성을 각각 미세 조정하기 위해 변할 수 있다.
도 20은 본 발명의 일 실시예에 따라 폴리실리콘 또는 레지스트 층이 기판 상에 형성되는 제 1 예시적 e퓨즈를 제조하기 위한 제 3 예시적 방법의 일 단계의 단면도이다. 도 20을 참조하면, 폴리실리콘, 포토레지스트 또는 다른 적합한 재료 (예컨대, 다른 폴리머) 층(1500)이 기판(1900) 상에 형성될 수 있다. 예컨대, 기판(1900) 상에 폴리실리콘 층을 증착하기 위해, CVD 또는 다른 적합한 방법이 이용될 수 있다. 대안으로서, 기판(1900) 상에 포토레지스트 층을 증착하기 위해, 스핀-온 기술 또는 다른 적합한 방법이 이용될 수 있다. 그 다음, 폴리실리콘 또는 포토레지스트 층(1500)을 평탄화하기 위해, CMP 또는 다른 적합한 방법이 이용될 수 있다. 폴리실리콘 또는 포토레지스트 층(1500)은, 폴리실리콘 층(106) 위의 질화물 스페이서(1902) 및 산화물 마스크(1300)의 상부가 소실되도록 평탄화될 수 있다. 따라서, 이와 같은 질화물 스페이서(1902)의 상부는 평탄할 수 있다.
도 21은 본 발명의 일 실시예에 따라, 산화물이 기판(1900)으로부터 에칭되고, P+ 영역과 같은 제 1 저농도 도핑 영역을 형성하도록 폴리실리콘 층(106)의 일부에 불순물 원자가 주입되는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법의 일 단계의 단면도이다. 도 21을 참조하면, 기판(1900)으로부터 노출된 산화물을 제거하기 위해 에칭 또는 다른 적합한 방법이 이용될 수 있다. 예컨대, 폴리실리콘 또는 포토레지스트 및 질화물에 선택적인 등방성 에칭이 기판(1900)으로부터 노출된 산화물 마스크(1300)를 제거하기 위해 이용될 수 있다. 이러한 방식으로, 폴리실리콘 층(106)의 제 1 부분(202)은 폴리실리콘 또는 포토레지스트 층(1500)에 의해서 보호될 수 있다(예컨대, 커버될 수 있다). 하지만, 폴리실리콘 층(106)의 제 2 부분(204)은 노출될 수 있다.
P+ 불순물 원자 등(예컨대, 도펀트)을 폴리실리콘 층(106) 내에 주입하기 위해 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 불순물 원자 주입량은, 주 입(예컨대, 로직 P+ 폴리실리콘 및 확산 주입)이 폴리실리콘 층(106)의 제 2 영역(204) 내의 P+ 도핑 영역을 형성할 수 있도록 선택될 수 있다. 따라서, 질화물 스페이서(1902)는 P+ 도핑 영역의 에지가 N+ 도핑 영역의 에지로부터 오프셋될 수 있는 간격을 규정할 수 있다. 일부 실시예에서, 전술한 P+ 주입은 기판상에 제조되는 MOSFET의 영역(예컨대, PMOS)을 형성하는 동안에 수행되는 P+ 주입과 동시에 수행될 수 있다(전술한 P+ 주입이 조만간 수행될 수 있을지라도).
도 22는 본 발명의 일 실시예에 따라, 기판(1900)으로부터 질화물이 에칭되고, 폴리실리콘 층(106)의 일부에 불순물 원자를 주입하여 P- 영역을 형성하는 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법의 일 단계의 단면도이다. 도 22를 참조하면, 기판(1900)으로부터 노출된 질화물 스페이서(1902)를 제거하기 위해 RIE 또는 다른 적합한 방법이 이용될 수 있다. 폴리실리콘 층(106)의 노출 부분에 P+ 불순물 원자와 같은 불순물 원자(예컨대, 도펀트)를 주입하기 위해 주입 공정 또는 다른 적합한 방법이 이용될 수 있다. 주입(예컨대, 로직 P+ 폴리실리콘 및 확산 주입)이 폴리실리콘 층(106)의 제 1 영역(202)의 제 2 서브-부분(304) 내에 P- 도핑 영역을 형성할 수 있도록, 이러한 제 3 주입에서의 불순물 원자 주입량이 선택될 수 있다(예컨대, 맞춤 제작될 수 있다). 따라서, 질화물 스페이서(1902)는 P+ 도핑 영역의 에지가 N+ 도핑 영역의 에지로부터 오프셋될 수 있는 간격과 P- 영역의 너비를 규정할 수 있다. 이러한 방식으로, 불순물 원자 주입량에 기초하여, N+P-, PIN 또는 다른 적합한 다이오드(2200)가 폴리실리콘 층(106) 내에 형성될 수 있다.
그 다음, 폴리실리콘 또는 포토레지스트 층(1500), 노출된 질화물 스페이서(1902) 및 질화물 층(1202)은 기판(1900)으로부터 제거될 수 있다. 기판(1900)은 도 17을 참조하여 기술한 방식과 유사한 방식으로 (예컨대, 주입된 도펀트를 활성화하기 위해) 어닐링 처리될 수 있다. 따라서, 이와 같은 단계들은 여기에서는 상세히 기술하지 않겠다. 그 다음, 스페이서 및 실리사이드 층이 도 18에 도시한 방식과 유사한 방식으로 본 발명의 일 실시예에 따라 기판(1900) 상에 형성될 수 있다. 따라서, 이와 같은 단계는 여기에서는 상세히 기술하지 않겠다. 그 다음, 레벨간 유전체, 비어 및 배선이 도 6을 참조하여 전술한 방식과 유사한 방식으로 기판(1900) 상에 형성될 수 있고, 따라서, 이와 같은 단계는 여기에서는 상세히 기술하지 않겠다.
제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법을 사용함으로써, P+ 영역 (및 P- 영역)을 형성하는 동안에 이용된 마스크(1500)를 N+ 영역을 형성하는 동안에 이용된 마스크(1300)와 정렬하기 위해, 스페이서(1902)(예컨대, 질화물 스페이서)가 이용될 수 있다. 이러한 방식으로, 스페이서(1902)는 마스크(1500)의 에지 자체가 마스크(1300)의 에지와 바르게 일치하게 할 수 있고, 그 역 또한 가능하다. 이러한 방식으로 마스크(1500, 1300)를 정렬시킴으로써, P+ 도핑 주입 영역은 원하는 바와 같이 폴리실리콘 층(106)의 N+ 도핑 주입 영역에 대하여 위치될 수 있다.
본 발명은 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법을 또한 제공할 수 있다. 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법은 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법과 유사할 수 있다. 그러나, 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법과는 대조적으로, 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법은, 실리콘 층(예컨대, 벌크 기판), 실리콘 층 상에 형성된 절연 산화물(예컨대, 매립 산화물(BOX)) 층(908), 및 절연 산화물 층(908) 상에 형성된 SOI 층(904)(예컨대, 단결정 실리콘 또는 다른 적합한 재료 층)을 포함하는, 도 9의 기판(906)과 유사한 기판으로부터 제 2 예시적 e퓨즈(900)를 형성할 수 있다. 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법은 SOI 층(904)을 패터닝할 수 있고, 이와 같이 패터닝된 SOI 층(904) 내에 e퓨즈(900)의 부분(예컨대, 다이오드 소자)을 형성할 수 있다. 기판(906) 공정은 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법의 단계들과 유사할 수 있지만, 이하의 방식에서 상이할 수 있다. 활성 실리콘(예컨대, RX 레벨)을 포함하는 영역으로서 작용하는 SOI 층(904)의 패터닝 이후와, 게이트 공정 이전에, 제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법의 대응하는 주입 단계들과 유사한 방식으로, SOI 층(904)의 각각의 영역 내로 N+ 및 P+ 주입이 행해진다. 이와 같은 주입 동안에, 기판(906) 상에 제조되는 1 이상의 MOSFET의 영역은 패터닝된 포토레지스트 층으로부터 형성된 차단 마스크에 의해 보호될 수 있다.
그 다음, MOSFET에 대해 통상의 게이트 공정이 수행될 수 있다. 예컨대, 이와 같은 게이트 공정은 게이트 도체의 증착 및 패터닝, 확장, 할로 주입, 스페이서 형성, 및 소스-드레인 주입을 포함할 수 있다. 게이트 공정 동안, SOI 층(904)의 주입된 영역은 1 이상의 차단 마스크에 의해 패터닝된 포토레지스트 층에 의해 보호될 수 있다. 그 다음, SOI 층(904)의 주입된 영역의 모든 게이트 도체 재료가 에칭될 수 있고, SOI 층(904) 상에 실리사이드 층(910)을 형성하기 위해 CVD 또는 다른 적합한 방법이 이용될 수 있다. 대안으로서, 실리사이드 층(910)은 상이한 시간 동안에 형성될 수 있다. 예컨대, SOI 층(904) 위에 더 얕은 실리사이드 층을 원하는 경우, RIE 또는 다른 적합한 방법이 후속되는 CVD 또는 다른 적합한 방법이 게이트 도체 실리사이드화 동안에 SOI 층(904) 위에 절연 재료의 층을 형성하기 위해 이용될 수 있다. 그 다음, 더 얕은 실리사이드 층이 전술한 방식으로 SOI 층(904) 위에 형성될 수 있다.
제 1 예시적 e퓨즈(600)를 제조하기 위한 제 3 예시적 방법 및 제 2 예시적 e퓨즈(900)를 제조하기 위한 제 3 예시적 방법은, 제 2 주입 영역이 폴리실리콘 또는 SOI 층 내의 이전에 형성된 제 1 주입 영역과 정렬할 수 있게 함으로써, e퓨즈(600, 900)를 제조하기 위한 다른 예시적 방법을 개선할 수 있다.
본 발명은 전술한 일부 방법에 비하여 더 많은 양의 주입 공정(예컨대, 3개의 주입 공정)을 이용하는 예시적 e퓨즈(600, 900)를 형성하기 위한 방법 또한 제공할 수 있다. 예컨대, 이와 같은 방법은 도 19 내지 도 22를 참조하여 기술한 제 3 예시적 방법과 유사할 수 있다. 그러나, 대조적으로, 고농도 도핑 영역(예컨대, N+ 영역)을 형성하기 위한 제 1 주입 공정 이전에 질화물 스페이서(1902)가 형성될 수 있다. 따라서, 질화물 스페이서(1902)가 그 아래의 반도체 층(106)의 부분에 제 1 주입물이 도달하는 것을 방지하기 때문에, 결과적인 제 1 고농도 도핑 영역은 제 3 예시적 방법에 의해서 형성된 것보다 작을 수 있다. 그 다음, 산화물 하드마스크(1300)는 제거되고 평탄화된 폴리실리콘 또는 레지스트 마스크(1500)가 형성될 수 있다. 제 2 고동도 도핑 영역(204)(예컨대, P+ 영역)을 형성하기 위해 제 2 주입 공정이 이용될 수 있다. 그 다음, 평탄화된 폴리실리콘 또는 레지스트 마스크(1500) 및 질화물 스페이서(1902)는 제거될 수 있다. 또한, 전체 반도체 층(106) 위에 P- 불순물 원자 등을 주입하기 위해 제 3 주입 공정이 이용될 수 있다. 이러한 방식으로, 제 3 주입 공정은 제 1 및 제 2 고농도 도핑 영역(202, 204)에 영향을 주지 않고 저농도 도핑 영역(304)(예컨대, P- 영역)을 형성할 수 있다. 대안으로서, 제 3 주입 공정을 수행하지 않고, PiN 다이오드를 형성하기 위해 본 발명이 이용될 수 있다.
전술한 기술은 본 발명의 예시적 실시예만을 개시한 것이다. 본 발명의 범위 내에 있는, 전술한 장치 및 방법의 변경은 당업자에게 용이하게 자명해질 것이다. 예컨대, 본 발명은 프로그래밍 동안의 실리사이드 일렉트로마이그레이션으로 인하여 노출될 수 있는 다이오드 소자를 포함하는 e퓨즈(600, 900)를 제공할 수 있다. 결과적인 고(高) 다이오드 소자 저항이 가변 마이그레이션 범위와 관련된 공차보다 훨씬 크기 때문에, 역 바이어스 구성으로 프로그래밍된 e퓨즈의 후속 감지는 실리사이드 일렉트로마이그레이션 갭 길이에 독립적이다. 또한, 기술한 바와 같이, 본 발명의 일 실시예에 따른 e퓨즈(600, 900)는 다이오드 소자(예컨대, 차단 다이오드)를 포함할 수 있다. 따라서, 전류가 e퓨즈(600, 900)를 통하여 유도될 때, e퓨즈(600, 900)의 후속 힐링(healing)이 감소 및/또는 제거될 수 있다. 이와 같은 전 류는 e퓨즈(600, 900)에 걸쳐 인가되는 전압에 독립적일 수 있다. 힐링 또는 재프로그래밍은 저항인 폴리실리콘 층을 포함하는 종래의 실리사이드(예컨대, NiSi2, CoSi2, TiSi2 또는 다른 실리사이드 조성물) e퓨즈에서 발생할 수 있다(예컨대, e퓨즈가 연속적으로 판독될 때). 그러나, 본 방법 및 장치는 이와 같은 힐링이 감소 및/또는 제거되는 실리사이드 e퓨즈를 제공할 수 있다. 또한, 본 발명의 일 실시예에 따른 e퓨즈(600, 900)가 ROM 유저 프로그래밍 가능 어레이에서 이용될 수 있으므로, 이와 같은 어레이에 대한 저 파워 솔루션을 제공할 수 있다. 전술한 e퓨즈(600, 900)가 N+ 도핑, P- 도핑 및 P+ 도핑 영역을 포함하는 다이오드 소자를 포함할 수 있을지라도, 다른 실시예에서, 다이오드 소자는 P+ 도핑, N- 도핑 및 N+ 도핑 영역과 같은 상이한 도핑 영역을 포함할 수 있다.
예시적 실시예와 연계하여 본 발명을 기술하였지만, 이하의 청구의 범위에 의해 규정되는 바와 같이, 다른 실시예가 본 발명의 범주 내에 있을 수 있다는 것을 이해해야 한다.

Claims (10)

  1. 전기적으로 프로그래밍 가능한 퓨즈(e퓨즈)로서,
    기판의 절연 산화물 층 위의 반도체 층, 및
    상기 반도체 층 내에 형성되고, 제 1 극성을 갖는 제 1 고농도 도핑 영역, 제 2의 반대 극성을 갖는 제 2 고농도 도핑 영역, 및 상기 제 1 고농도 도핑 영역과 상기 제 2 고농도 도핑 영역 사이에 저농도 도핑 영역을 포함하는 다이오드(400)를 포함하고,
    상기 다이오드 상에 형성된 실리사이드(silicide) 층을 더 포함하는 전기적 프로그래밍 가능 퓨즈.
  2. 제 1 항에 있어서,
    상기 제 2 고농도 도핑 영역의 에지의 위치는 상기 제 1 고농도 도핑 영역의 에지의 위치에 기초하는 것인, 전기적 프로그래밍 가능 퓨즈.
  3. 제 1 항에 있어서,
    상기 다이오드의 제 1 부분은 캐소드를 형성하고,
    상기 다이오드의 제 2 부분은 애노드를 형성하며,
    상기 애노드보다 상기 캐소드에 더 큰 음전압이 인가될 때, 상기 다이오드는 상기 실리사이드 층 내에 갭을 형성하도록 적응됨으로써, 상기 제 1 고농도 도핑 영역이 상기 저농도 도핑 영역에 결합하는 다이오드 부분이 노출되어, 상기 e퓨즈가 프로그래밍되는 것인, 전기적 프로그래밍 가능 퓨즈.
  4. 제 3 항에 있어서,
    상기 다이오드는 역 바이어스될 때 소정의 저항을 제공하도록 더 적응되는 것인, 전기적 프로그래밍 가능 퓨즈.
  5. 제 1 항에 있어서,
    상기 다이오드는,
    N+ 도핑 영역,
    상기 N+ 도핑 영역에 결합되는 P- 도핑 영역, 및
    상기 P- 도핑 영역에 결합되는 P+ 도핑 영역
    을 포함하는 것인, 전기적 프로그래밍 가능 퓨즈.
  6. 제 1 항에 있어서,
    상기 다이오드는,
    P+ 도핑 영역,
    상기 P+ 도핑 영역에 결합되는 N- 도핑 영역, 및
    상기 N- 도핑 영역에 결합되는 N+ 도핑 영역
    을 포함하는 것인, 전기적 프로그래밍 가능 퓨즈.
  7. 전기적으로 프로그래밍 가능한 퓨즈(e퓨즈) 제조 방법으로서,
    절연 산화물 층 및 상기 절연 산화물 층 위의 반도체 층을 포함하는 기판을 제공하는 단계,
    상기 반도체 층 내에 다이오드를 형성하는 단계, 및
    상기 다이오드 위에 실리사이드의 층을 형성하는 단계를 포함하며,
    상기 반도체 층 내에 상기 다이오드를 형성하는 단계는,
    상기 반도체 층 내에 제 1 극성을 갖는 제 1 고농도 도핑 영역을 형성하는 단계,
    상기 반도체 층 내에 제 2의 반대 극성을 갖는 제 2 고농도 도핑 영역을 형성하는 단계, 및
    상기 반도체 층 내의 상기 제 1 고농도 도핑 영역과 상기 제 2 고농도 도핑 영역 사이에 저농도 도핑 영역을 형성하는 단계를 포함하는 것인, 전기적 프로그래밍 가능 퓨즈 제조 방법.
  8. 제 7 항에 있어서,
    상기 다이오드의 제 1 부분은 캐소드를 형성하고,
    상기 다이오드의 제 2 부분은 애노드를 형성하며,
    상기 애노드보다 상기 캐소드에 더 큰 음전압이 인가될 때, 상기 다이오드는 상기 실리사이드 층 내에 갭을 형성하도록 적응됨으로써, 상기 제 1 고농도 도핑 영역이 상기 저농도 도핑 영역에 결합하는 다이오드의 부분이 노출되어, 상기 e퓨즈가 프로그래밍되는 것인, 전기적 프로그래밍 가능 퓨즈 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 1 고농도 도핑 영역을 형성하는 단계는, 상기 제 1 고농도 도핑 영역을 형성하기 위해 제 1 주입 공정을 이용하는 단계를 포함하고,
    상기 제 2 고농도 도핑 영역을 형성하는 단계는, 상기 제 2 고농도 도핑 영역을 형성하기 위해 제 2 주입 공정을 이용하는 단계를 포함하며,
    상기 저농도 도핑 영역을 형성하는 단계는, 상기 저농도 도핑 영역을 형성하기 위해 제 3 주입 공정을 이용하는 단계를 포함하는 것인, 전기적 프로그래밍 가능 퓨즈 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 1 고농도 도핑 영역을 형성하는 단계는, 상기 제 1 고농도 도핑 영역을 형성하기 위해 제 1 주입 공정을 이용하는 단계를 포함하고,
    상기 제 2 고농도 도핑 영역을 형성하는 단계 및 상기 저농도 도핑 영역을 형성하는 단계는, 상기 제 2 고농도 도핑 영역 및 상기 저농도 도핑 영역을 형성하기 위해 제 2 주입 공정을 이용하는 단계를 포함하는 것인, 전기적 프로그래밍 가능 퓨즈 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809997B2 (en) 2011-06-17 2014-08-19 Samsung Electronics Co., Ltd. E-fuse structures and methods of operating and manufacturing the same

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323761B2 (en) * 2004-11-12 2008-01-29 International Business Machines Corporation Antifuse structure having an integrated heating element
US7320911B2 (en) * 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7851885B2 (en) * 2007-03-07 2010-12-14 International Business Machines Corporation Methods and systems involving electrically programmable fuses
US8076754B2 (en) * 2007-03-09 2011-12-13 Silicon Laboratories Silicide-interface polysilicon resistor
US20090045484A1 (en) * 2007-08-16 2009-02-19 International Business Machines Corporation Methods and systems involving electrically reprogrammable fuses
US7759766B2 (en) * 2007-08-22 2010-07-20 International Business Machines Corporation Electrical fuse having a thin fuselink
US7619295B2 (en) 2007-10-10 2009-11-17 Fairchild Semiconductor Corporation Pinched poly fuse
US9058887B2 (en) * 2007-10-30 2015-06-16 International Business Machines Corporation Reprogrammable electrical fuse
CN101170099B (zh) * 2007-11-30 2012-03-28 上海宏力半导体制造有限公司 多晶硅硅化物电熔丝器件
US7936582B1 (en) * 2008-03-19 2011-05-03 Xilinx, Inc. E-fuse read circuit with dual comparators
US7977754B2 (en) * 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
US20100059823A1 (en) * 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
US8178945B2 (en) * 2009-02-03 2012-05-15 International Business Machines Corporation Programmable PN anti-fuse
US8519507B2 (en) 2009-06-29 2013-08-27 International Business Machines Corporation Electrically programmable fuse using anisometric contacts and fabrication method
US8890260B2 (en) 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
US8530319B2 (en) 2010-10-14 2013-09-10 International Business Machines Corporation Vertical silicide e-fuse
US8542517B2 (en) 2011-06-13 2013-09-24 International Business Machines Corporation Low voltage programmable mosfet antifuse with body contact for diffusion heating
KR101896412B1 (ko) * 2011-08-01 2018-09-07 페어차일드코리아반도체 주식회사 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법
US8816473B2 (en) * 2012-04-05 2014-08-26 International Business Machines Corporation Planar polysilicon regions for precision resistors and electrical fuses and method of fabrication
US9929150B2 (en) * 2012-08-09 2018-03-27 Infineon Technologies Ag Polysilicon diode bandgap reference
US9293414B2 (en) 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
US9159667B2 (en) 2013-07-26 2015-10-13 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting e-fuse structure
CN104425446B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其使用方法
CN105308754B (zh) * 2013-12-12 2018-02-13 富士电机株式会社 半导体装置及其制造方法
CN105470238A (zh) * 2014-09-09 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种电可编程熔丝器件、集成电路和电子装置
FR3063573B1 (fr) * 2017-03-01 2019-05-03 Stmicroelectronics (Rousset) Sas Dispositif fusible integre
US10510662B2 (en) * 2017-11-07 2019-12-17 Globalfoundries Inc. Vertically oriented metal silicide containing e-fuse device and methods of making same
CN109244061A (zh) * 2018-09-03 2019-01-18 上海华虹宏力半导体制造有限公司 电可编程熔丝结构及其形成方法
KR20230045177A (ko) 2021-09-28 2023-04-04 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US20240188287A1 (en) * 2022-12-05 2024-06-06 Globalfoundries U.S. Inc. One-time programmable fuse using pn junction over gate metal layer, and related method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708291A (en) 1995-09-29 1998-01-13 Intel Corporation Silicide agglomeration fuse device
US6088256A (en) 1998-09-25 2000-07-11 Stmicroelectronics, Inc. Integrated circuit with electrically programmable fuse resistor
US6323534B1 (en) * 1999-04-16 2001-11-27 Micron Technology, Inc. Fuse for use in a semiconductor device
US6580156B1 (en) 2002-04-04 2003-06-17 Broadcom Corporation Integrated fuse with regions of different doping within the fuse neck
KR100448909B1 (ko) * 2002-09-27 2004-09-16 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
US6621138B1 (en) 2002-10-21 2003-09-16 Micrel, Inc. Zener-like trim device in polysilicon
US6933591B1 (en) 2003-10-16 2005-08-23 Altera Corporation Electrically-programmable integrated circuit fuses and sensing circuits
US6956277B1 (en) 2004-03-23 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Diode junction poly fuse
US7323761B2 (en) * 2004-11-12 2008-01-29 International Business Machines Corporation Antifuse structure having an integrated heating element
US7382036B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Doped single crystal silicon silicided eFuse

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809997B2 (en) 2011-06-17 2014-08-19 Samsung Electronics Co., Ltd. E-fuse structures and methods of operating and manufacturing the same

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Publication number Publication date
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ATE490555T1 (de) 2010-12-15
JP5226524B2 (ja) 2013-07-03
US20070099326A1 (en) 2007-05-03
TWI392082B (zh) 2013-04-01
JP2009515330A (ja) 2009-04-09

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