CN101300677A - 电可编程熔丝 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 107
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 70
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims description 123
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 119
- 229920005591 polysilicon Polymers 0.000 claims description 119
- 238000004519 manufacturing process Methods 0.000 claims description 86
- 238000002347 injection Methods 0.000 claims description 63
- 239000007924 injection Substances 0.000 claims description 63
- 238000005516 engineering process Methods 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000009413 insulation Methods 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 265
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 239000000203 mixture Substances 0.000 description 27
- 125000006850 spacer group Chemical group 0.000 description 23
- 239000002019 doping agent Substances 0.000 description 21
- 150000004767 nitrides Chemical class 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 238000000151 deposition Methods 0.000 description 16
- 230000008021 deposition Effects 0.000 description 16
- 238000001020 plasma etching Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 239000004020 conductor Substances 0.000 description 12
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000012774 insulation material Substances 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
一种电可编程熔丝(eFuse)包括(1)衬底的绝缘氧化物层上方的半导体层；(2)在所述半导体层中形成的二极管；和(3)在所述二极管上形成的硅化物层。所述二极管包括N+、p－、P+或P+、n－、N+结构。
Description
技术领域
本发明通常涉及半导体器件制造，更具体地涉及电可编程熔丝(eFuse)及其制造方法。
背景技术
传统的eFuse可以包括多晶硅层上的起电阻的作用的硅化物。为了编程传统eFuse，可以在从传统eFuse的阴极至阳极的第一方向上驱动电流(例如通过一或多个晶体管)。通过eFuse的第一方向的驱动电流在硅化物层中形成间隙，由此暴露部分多晶硅层。被编程的eFuse的状态可以通过试图在从阳极至阴极的第二方向上驱动电流而被感知。通过其驱动电流的路径的电阻取决于编程期间在硅化物层中形成的间隙的长度。由于晶体管的工作参数和/或用于编程这样的传统eFuse的电平的控制的变化，在这样的eFuse中形成的对应的硅化物层的间隙的长度可以变化。因此，这样的传统eFuse的电阻变化。因此，希望改善的或间隙不改变的eFuse及其制造方法。
发明内容
在本发明的第一方面中，提供了第一设备。第一设备是电可编程熔丝，其包括衬底的绝缘氧化物层上方的半导体层；在半导体层中形成的二极管，二极管包括具有第一极性的第一重掺杂区、具有第二、相反极性的第二重掺杂区和第一和第二重掺杂区之间的轻掺杂区；电可编程熔丝还包括形成于二极管上的硅化物层。
在本发明的第二方面中，提供了制造eFuse的方法。所述方法包括的步骤是：提供包括绝缘氧化物层和绝缘氧化物层上方的半导体层的衬底；在半导体层中形成二极管；并且在二极管上方形成硅化物层，其中在半导体层中形成二极管的步骤包括的步骤是：在半导体层中形成具有第一极性的第一重掺杂区；在半导体层中形成具有第二、相反极性的第二重掺杂区；并且在半导体层中第一和第二重掺杂区之间形成轻掺杂区。
从下列详细描述、所附权利要求和附图，本发明的其它特征和方面将变得更为显见。
附图说明
图1示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中多晶硅(或单晶硅层)在衬底上被构图。
图2示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中杂质原子被注入部分的多晶硅层从而形成N+区。
图3示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中杂质原子被注入部分的多晶硅层从而形成P+区和P-区。
图4示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中所述衬底进行了退火。
图5示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中隔离体和分流硅化物层形成于衬底上。
图6示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中层间介电质、通路和布线形成于衬底上。
图7示出了根据本发明实施例的图6的第一典型eFuse编程之后的截面侧视图。
图8示出了根据本发明实施例的编程之后的图7的第一典型eFuse的多晶硅层上方的阴极和阳极的俯视图。
图9示出了根据本发明实施例的第二典型eFuse的截面侧视图。
图10示出了根据本发明实施例的编程之后的图9的第二典型eFuse的截面侧视图。
图11示出了根据本发明实施例的编程之后的图10的第二典型eFuse的SOI层上方的阴极和阳极的俯视图。
图12示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中氮化物层形成于衬底的构图的多晶硅层上。
图13示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中杂质原子被注入部分多晶硅层从而形成N+区。
图14示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中一或多个氧化物隔离体形成于衬底上。
图15示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中多晶硅或抗蚀剂层形成于衬底上。
图16示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中氧化物从衬底被蚀刻并且杂质原子被注入部分多晶硅层从而形成P+区和P-区。
图17示出了第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中在多晶硅或抗蚀剂层、一或多个氧化物隔离体和氮化物层从衬底被去除之后，衬底进行了退火。
图18示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中隔离体和分流硅化物层形成于衬底上。
图19示出了根据本发明实施例的第一典型eFuse的第三典型制造方法的步骤的截面侧视图，其中一或多个氮化物隔离体形成于衬底上。
图20示出了根据本发明实施例的第一典型eFuse的第三典型制造方法的步骤的截面侧视图，其中多晶硅或抗蚀剂层形成于衬底上。
图21示出了根据本发明实施例的第一典型eFuse的第三典型制造方法的步骤的截面侧视图，其中氧化物从衬底被蚀刻并且杂质原子被注入部分的多晶硅层从而形成P+区。
图22示出了根据本发明实施例的第一典型eFuse的第三典型制造方法的步骤的截面侧视图，其中氮化物从衬底被蚀刻并且杂质原子注入部分的多晶硅层从而形成P-区。
具体实施方式
本发明提供了改善的eFuse及其制造方法。更具体地，本发明提供了具有独立于编程期间在eFuse的硅化物层中形成的间隙的长度的电阻，并且提供了这样的eFuse的制造方法。所述eFuse包括在硅化物下面的二极管元件。在一些实施例中，二极管元件可以包括多晶硅、绝缘体上单晶硅、或其它合适的半导体材料。二极管元件在读期间被反向偏置，并且因此当感知了编程的eFuse的状态时提供了高电阻。所得的eFuse的电阻取决于二极管的形成并且变得独立于编程期间在硅化物层中形成的间隙的长度。反向二极管IV的特性界定了比包围二极管部分的单掺杂的多晶硅线长度的大小高几个量级的电阻。因此，eFuse二极管电阻既是高度可重复的也独立于硅化物间隙长度。因此，根据本发明实施例制造的eFuse的电阻可以不变化(例如，与传统单掺杂半导体eFuse一样大)。用这种方式，本发明提供了改善的eFuse及其制造方法。
图1示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中多晶硅或单晶硅层构图于衬底上。参考图1，第一典型eFuse(图6中的600)可以由包括硅层102(例如体衬底)的衬底100制造。衬底100可以包括形成于硅层102上的绝缘氧化物层104，和形成于绝缘氧化物层上的多晶硅(例如栅极导体多晶硅)或其它合适的半导体材料的层106。以这种方式，绝缘氧化物层104可以是埋藏氧化物(BOX)层或浅沟槽隔离(STI)氧化物层。可以采用化学气相沉积(CVD)或其它合适的方法形成衬底100上的多晶硅层106。此后，可以采用反应离子蚀刻(RIE)或其它合适的方法选择性地去除部分多晶硅层106，由此构图多晶硅。如下所述，后续的衬底工艺将多晶硅层形成入第一典型eFuse的一或多个部分。
图2示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中杂质原子被注入部分的多晶硅层从而形成N+区。参考图2，可以采用旋涂技术或其它合适的方法从而在衬底100上沉积光致抗蚀剂层。可以采用使用抗蚀剂和合适的掩模的光刻或其它合适的方法构图光致抗蚀剂层成为第一掩模(例如遮挡掩模)200。以这种方式，多晶硅层106的第一部202的顶表面可以被暴露并且在掩模200下面的多晶硅层106的第二部204的顶表面可以不被暴露。
可以采用注入工艺(例如独特或标准逻辑注入工艺)或其它合适的方法将N+杂质原子等(例如掺杂剂)注入多晶硅层106。更具体地，注入(例如逻辑N+多晶硅和扩散注入)可以在多晶硅层106的被暴露的部分(例如第一部分202)中形成具有第一极性的第一高掺杂区(例如N+掺杂区)。但是，在注入期间，掩模200可以避免杂质原子到达多晶硅层106的第二部204，由此保护第二部204。此外，在注入期间掩模200可以包含一或多个MOSFET栅极。一旦N+掺杂区形成，光致抗蚀剂剥离剂浴或其它合适的方法可以用于从衬底100剥离第一掩模200。
图3示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中杂质原子被注入部分的多晶硅层从而形成P+区和P-区。参考图3，可以采用旋涂技术或其它合适的方法从而在衬底100上沉积光致抗蚀剂层。可以采用使用抗蚀剂和合适的掩模的光刻或其它合适的方法构图光致抗蚀剂层成为第二掩模(例如遮挡掩模)(未示出)。可以定位第二掩模使得第二掩模保护多晶硅层106的第一部202并且不保护(例如暴露)多晶硅层106的第二部204。以这种方式，第二掩模可以是第一掩模200的反转。
可以采用注入工艺或其它合适的方法将P+杂质原子等(例如掺杂剂)注入多晶硅层106。更具体地，注入(例如逻辑P+多晶硅和扩散注入)可以在多晶硅层106的被暴露的部分(例如第二部204)中形成具有第二相反极性的第二高掺杂区(例如P+掺杂区)。但是，在注入期间第二掩模可以避免杂质原子到达多晶硅层106的第一部202。一旦P+掺杂区形成，则可以使用光致抗蚀剂剥离剂浴或其它合适的方法以便从衬底100剥离第二掩模。
第三掩模300可以用与相似于形成第一和第二掩模的方式形成。更具体地，可以采用旋涂技术或其它合适的方法在衬底100上沉积光致抗蚀剂层。可以采用使用抗蚀剂和合适的掩模的光刻或其它合适的方法构图光致抗蚀剂层成为第三掩模(例如遮挡掩模)。可以定位第三掩模300使得第三掩模300保护多晶硅层106的第一部202的第一子部分302并且不保护(例如暴露)多晶硅层106的第一部202的第二子部304和第二部204。以这种方式，第三掩模300可以是第一掩模200的反转的偏移版(例如具有+X sigma的第一掩模200)。可以采用注入工艺或其它合适的方法将P+杂质原子等(例如掺杂剂)注入多晶硅层106。第三掩模300允许其中注入N+杂质原子时被暴露的多晶硅层区交叠其中P+原子注入时被暴露的多晶硅区。可以选择杂质原子剂量使得多晶硅层106的第二部204的掺杂不受影响或受到轻微的影响。以这种方式，注入(例如逻辑P+多晶硅和扩散注入)可以形成轻掺杂区，例如在多晶硅层106的被暴露的部分(例如第一部202的第二子部304)中的P-掺杂区(例如P-至P+转变的梯度区)。第三掩模300可以避免在注入期间杂质原子到达多晶硅层106的第一子部302，由此保护第一子部302。一旦P-掺杂区形成，则可以采用光致抗蚀剂剥离剂浴或其它合适的方法从衬底100剥离第三掩模300。
作为替代，可以不使用掩模形成衬底100的P-区。例如，从衬底100剥离第二掩模200之后，可以采用注入工艺或其它合适的方法将P+杂质原子等(例如掺杂剂)注入多晶硅层106。尽管多晶硅层106的第一部202的第一子部302和第二部204(和第二子部304一起)在注入期间被暴露，但是可以选择杂质原子剂量使得第一子部302和第二部206不受影响或受到轻微的影响。以这种方式，注入(例如逻辑P+多晶硅和扩散注入)可以形成多晶硅层106的第一部202的第二子部304中的P-掺杂区。
图4示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中衬底进行了退火。参考图4，衬底100可以在大约900℃至大约1100℃的温度下根据希望的掺杂区的横向梯度(例如P-至P+的转变)进行大约10秒至大约30分钟的退火。但是，可以采用较大或较小和/或不同的温度范围。此外，衬底100可以进行较长或较短时间的退火。退火的高温可以激活注入的掺杂剂N+掺杂剂、P+掺杂剂、P-掺杂剂，由此使得这样的掺杂剂可以扩散至整个对应的掺杂区302、204、304。在退火一或多个注入区期间，例如P-区可以扩展。以这种方式，具有第一子区302耦合至第二子区304的N+P-结的二极管400可以形成于多晶硅层106中。
图5示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中硅化物层和隔离体形成于衬底上。参考图5，可以使用CVD或其它合适的方法沉积(例如共形地)分流硅化物层或其它合适的材料于衬底100上。此后，可以采用RIE或其它合适的方法去除部分这样的硅化物层(例如选择性地对于多晶硅)。以这种方式，硅化物层500可以形成于多晶硅层106上。如下所述，硅化物层500可以起第一典型eFuse(图6中的600)的熔丝元件的作用。在一些实施例中，硅化物层500可以是大约300埃至大约800埃的厚度(尽管可以采用较大或较小和/或不同的厚度范围)。硅化物层500可以在栅极导体硅化期间形成于多晶硅层106上。作为替代，硅化物层500可以作为独立的工艺步骤而形成。例如，如果希望多晶硅层106上方较浅的硅化物层，可以使用CVD或其它合适的方法以及随后的RIE或其它合适的方法从而在栅极导体硅化期间在多晶硅层106上形成绝缘材料层。此后，较浅的硅化物层可以用上述方式形成于多晶硅层106上。
可以采用CVD或其它方法沉积(例如共形地)氧化物层(例如氧化硅)或其它合适的绝缘材料(例如氮化硅)于衬底100上。此后，可以使用RIE或其它合适的方式以便选择性地对于硅化物去除部分这样的氧化物层。以这种方式，一或多个氧化物隔离体502可以形成于对应的多晶硅层106的侧壁504(例如垂直侧壁)和/或对应的硅化物层500的侧壁506上。
在一些实施例中，形成一或多个氧化物隔离体502之前，可以采用CVD或其它方法沉积(例如共形地)薄遮挡层于衬底100上。形成一或多个氧化物隔离体时，遮挡层可以起保护绝缘氧化物层104的作用。
衬底100可以进行退火从而激活硅化物层500中的硅化物。此外，在一些实施例中，硅化物层500和/或氧化物隔离体502形成时，可以形成制造于衬底100上的一或多个MOSFET(例如标准NMOS和/或PMOS晶体管)的源极和漏极注入区(尽管这样的注入区可以形成得较早或较晚)。
图6示出了根据本发明实施例的第一典型eFuse的第一典型制造方法的步骤的截面侧视图，其中层间介电质、通路和布线形成于衬底上。参考图6，层间介电质可以沉积或形成于衬底100上。例如，后端(back end of lineBEOL)绝缘氧化物层602或其它合适的材料可以形成于衬底100上使得BEOL绝缘氧化物层602围绕eFuse 600的多晶硅和硅化物层106、500。接触开口或通路可以形成于BEOL绝缘氧化物层602中。接触604可以分别形成于这样的通路中。此外，一或多层布线606可以形成于衬底100上。例如，eFuse 600的第一布线608(例如第一端子)可以耦合至二极管400的区，例如起阴极609作用的第一子区302，并且eFuse 600的第二布线610(例如第二端子)可以耦合至二极管400的区，例如起阳极611作用的第二部204。形成层间介电质、通路和布线的方法是本领域技术人员所知道的。因此，这样的方法不在此详细描述。以这种方式，可以形成第一典型eFuse 600。更具体地，包括起熔丝元件作用的浅硅化物层500的eFuse 600可以形成于横向多晶硅二极管400上。
图7示出了根据本发明实施例的编程之后的图6的第一典型eFuse 600的截面侧视图并且图8示出了根据本发明实施例的编程之后的图7的第一典型eFuse 600的多晶硅层106上方的阴极609和阳极611的俯视图。参考图7和8，第一典型eFuse 600可以通过相对于阳极611负地偏置阴极609而被编程。例如，比二极管400的阳极611更负的电压可以施加至阴极609。因此，在硅化物层500中的电子可以从阴极609流至阳极611。这样的电子流(例如硅化物电子迁移)可以导致间隙700形成于硅化物层500中。例如，硅化物层500可以首先接近对于阴极的接触打开并且向阳极611进展。可以选择多晶硅层500中横向np结的位置(例如N+区耦合至P-区之处)，使得pn结在eFuse编程期间总是不被覆盖(例如被暴露)。间隙700可以具有大约0.4μm至大约0.9μm的长度l(尽管可以采用较大或较小和/或不同的长度范围)。间隙长度可以是用于施加迁移硅化物的功率的函数。
因此，编程之后，在eFuse 600中驱动的电流(例如在阴极609和阳极611之间)可以通过在多晶硅层106中形成的二极管400。编程之后，例如，在读出期间(例如读操作)，阴极609可以对于阳极611被正地偏置。例如，比二极管400的阳极611更正的电压可以施加至阴极609。因此，二极管400被反向偏置。穿过eFuse 600的电流可以被限制为反向偏置的二极管400的漏电流。更具体地，穿过eFuse 600的电流可以独立于跨过eFuse 600所施加的电压。当被反向偏置时，二极管400的结构可以进行阻挡动作，由此提供高度可重复的预定电阻(例如根据二极管结构的电阻)。因此，在读出期间，在eFuse 600被编程使得暴露二极管400的N+P-结的间隙700形成于硅化物层500中，eFuse 600可以提供高度可重复的电流(例如根据二极管结构的电流)。以这种方式，在读出期间的电阻和流过eFuse的电流可以独立于在eFuse编程期间形成的硅化物电子迁移间隙长度l。与此相反，传统eFuse可以包括小于在编程期间形成的硅化物电子迁移间隙的电阻。因此，在读出期间这样的eFuse的电阻和通过的电流取决于间隙l的长度。
通过使用第一典型eFuse 600的第一典型制造方法，可以以读出期间高度可重复的电阻和电流制造多个eFuse 600。eFuse 600可以分别包括横向多晶硅二极管上方的硅化物熔丝元件。
图9示出了根据本发明实施例的第二典型eFuse的截面侧视图。参考图9，第二典型eFuse 900可以相似于第一典型eFuse 600。但是，与第一典型eFuse600相比，第二典型eFuse 900可以包括形成于衬底906的绝缘体上硅(SOI)层904中的二极管元件(例如二极管902)。更具体地，衬底906可以包括绝缘氧化物(例如埋藏氧化物(BOX))层908上方的单晶硅层904。但是，二极管元件可以形成于其它合适的材料中。第二典型eFuse 900可以包括起熔丝元件作用的形成于SOI层904上的硅化物层910。
与第一典型eFuse 600相比，在第二典型eFuse 900的单晶硅中，注入的掺杂剂的横向扩散可以比在第一典型eFuse 600的多晶硅中低。较低的扩散率(例如较低的扩散性)对于某些应用可以是希望的(例如根据工艺集成的考虑)。
第二典型eFuse 900可以使用相似于制造第一典型eFuse 600的第一典型方法的第一典型方法制造。但是，与制造第一eFuse 600的第一典型方法相比，制造第二eFuse 900的第一典型方法由包括硅层(例如体衬底)、形成于硅层上的绝缘氧化物层908(例如埋藏氧化物(BOX))、和形成于绝缘氧化物层908上的SOI层904(例如单晶硅层)或其它合适的材料的层的衬底906形成第二典型eFuse 900。第二典型eFuse 900的第一典型制造方法可以构图SOI层904并且在这样构图的SOI层904中形成eFuse902的部分(例如二极管元件)。衬底906的处理可以相似于在图1-6中示出的第一典型eFuse600的第一典型制造方法的步骤，但是在下列方面可以不同。构图起包括有源硅(例如RX层)区作用的SOI层904之后，并且在栅极工艺之前，以相似于在图2和3中所示出的第一典型eFuse 600的第一典型制造方法的步骤，使N+和P+注入进入对应的SOI层904的区。在这样的注入期间，在衬底906上制造的一或多个MOSFET的区可以受到由构图的光致抗蚀剂层形成的遮挡掩模保护。
此后，可以进行对于MOSFET的正常的栅极工艺。例如，这样的栅极工艺可以包括栅极导体的沉积和构图、延伸、晕注入、隔离体形成、和源极和漏极注入。在栅极工艺期间，SOI层注入区可以受到通过一或多个遮挡掩模构图的光致抗蚀剂层保护。此后，所有的栅极导体材料可以从SOI层904的注入区蚀刻掉，并且可以采用CVD或其它合适的方法形成SOI层904上的硅化物层910。作为替代，硅化物层910可以在不同的时间形成。例如，如果希望SOI层904上方较浅的硅化物层，则可以采用CVD或其它合适的方法之后的RIE或其它合适的方法，从而在栅极导体硅化期间在SOI层904上形成绝缘材料层。此后，较浅的硅化物层可以用上述方式形成于SOI层904上。
图10示出了根据本发明实施例的编程之后的图9的第二典型eFuse的截面侧视图并且图11示出了编程之后的图10的第二典型eFuse 900的SOI层904上方的阴极609和阳极611的俯视图。参考图10-11，相似于第一典型eFuse 600，第二典型eFuse 900可以通过相对于阳极611负地偏置阳极609而编程。例如，比二极管902的阳极611更负的电压施加至阴极609。因此，硅化物层910中的电子可以从阴极609流至阳极611。这样的电子流(例如硅化物电子迁移)可以导致间隙700形成于硅化物层500中。例如，硅化物层500可以首先靠近阴极609的接触打开并且向阳极611进展。可以选择SOI层904中的横向N+P-结的位置，使得N+P-结永远不被覆盖(例如在eFuse编程期间被暴露)。间隙700可以具有大约0.4μm至大约0.9μm的长度l(尽管可以采用较大或较小和/或不同的长度范围)
结果，编程之后，在eFuse 900中被驱动的电流(例如在阴极609和阳极611之间)可以通过在SOI层904中形成的二极管902。编程之后，例如，在读出期间(例如读操作)，阴极609可以相对于阳极611被正地偏置。例如，比二极管902的阳极611更正的电压可以施加至阴极609。因此，二极管902被反向偏置。通过eFuse 900的电流可以限制为反向偏置的二极管900的漏电流。更具体地，通过eFuse 900的电流可以独立于跨过eFuse 900所施加的电压。当被反向偏置时，二极管902的结构可以进行阻挡动作，由此提供高度可重复的预定电阻(例如根据二极管结构的电阻)。因此，在读出期间，在eFuse 900被编程使得暴露二极管902的N+P-结的间隙700形成于硅化物层910中，eFuse 900可以提供高度可重复的电流(例如根据二极管结构的电流)。以这种方式，在读出期间的电阻和通过eFuse 900的电流可以独立于在eFuse编程期间形成的硅化物电子迁移间隙长度l。
通过使用第一典型eFuse 900的第一典型制造方法，可以以读出期间高度可重复的电阻和电流制造多个eFuse 900。eFuse 900可以分别包括横向SOI二极管上方的硅化物熔丝元件。
尽管上面描述了第一典型eFuse 600的第一典型制造方法，但是本发明提供了制造这样的eFuse 600的另外的方法。该另外的方法通过使得附加的注入区(例如第二注入区)与多晶硅层106中先前形成的第一注入区对齐，可以改善第一典型方法。以这种方式，第二注入区可以使其自身对准至第一注入区。用这种方式对齐多晶硅层106的注入区使得可以制造具有读出期间的高重复性的反向偏置漏电流的多个eFuse 900。例如，图12示出了根据本发明实施例的第一典型eFuse 600的第二典型制造方法的步骤的截面侧视图，其中氮化物层形成于衬底的构图的多晶硅层上。参考图12，第一典型eFuse600的第二典型制造方法可以相似于图1的构图的衬底100而处理构图的衬底1200。可以采用CVD或其它合适的方法沉积(例如共形地)氮化物层1202或其它合适的材料于衬底1200上。氮化物层1202可以是大约5nm至大约100nm厚(尽管可以采用较大或较小和/或不同的厚度范围)。
图13示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中杂质原子注入部分多晶硅层106从而形成N+区。参考图13，可以采用CVD或其它合适的方法在衬底1200上形成氧化物层。氧化物层可以是大约50nm至大约500nm厚(尽管可以采用较大或较小和/或不同的厚度范围)。可以采用化学机械平坦化(CMP)或其它合适的方法平坦化氧化物层。可以采用RIE或其它合适的方法去除部分氧化物层，由此形成第一掩模(例如氧化物硬掩模)1300。氧化物掩模1300的厚度取决于沉积的氧化物层的厚度。以这种方式，多晶硅层106的第一部202的顶表面可以被暴露并且在掩模1300下面的多晶硅层106的第二部204的顶表面可以不被暴露。
可以采用注入工艺或其它合适的方法注入N+杂质原子等(例如掺杂剂)通过氮化物层1202进入多晶硅层106。更具体地，注入(例如逻辑N+多晶硅和扩散注入)可以形成第一高掺杂区，例如多晶硅层106的被暴露的部分(例如第一部202)中的N+掺杂区。但是，掩模1300可以避免杂质原子在注入期间到达多晶硅层106的第二部204，由此保护了第二部204。
图14示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中一或多个氧化物隔离体形成于衬底上。参考图14，可以采用CVD或其它合适的方法沉积(例如共形地)氧化物层(例如氧化硅)于衬底1200上。此后，可以采用RIE或其它合适的方法去除一或多个部分氧化物层，由此形成一或多个氧化物隔离体1400(或其它合适的材料的隔离体)。例如，氧化物隔离体1400可以形成于氧化物掩模1300的被暴露的侧壁1402和氮化物层1202的被暴露的侧壁1404上。一或多个氧化物隔离体1400的厚度可以取决于沉积的氧化物层的厚度。氧化物隔离体1400的厚度可以确定N+掺杂区的边缘和随后通过杂质原子注入形成的例如P+掺杂区的第二高掺杂区之间的距离。更具体地，氧化物隔离体1400的宽度可以确定随后在N+掺杂区和P+掺杂区之间形成的例如P-掺杂区的轻掺杂区的宽度。因而，沉积的氧化物层的厚度，并且因此，氧化物隔离体1400可以起用于确定随后在第一典型eFuse 600的第二典型制造方法期间形成的二极管的特性的设计变量的作用。结果，制造eFuse 600时所采用的氧化物隔离体的厚度可以被改变从而分别精细地调整制造的eFuse 600的二极管特性。
图15示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中多晶硅或抗蚀剂层形成于衬底上。参考图15，多晶硅、光致抗蚀剂、或其它合适的材料(例如其它聚合物)的层1500、可以形成于衬底1200上。例如可以采用CVD或其它合适的方法沉积多晶硅层于衬底1200上。作为替代，可以采用旋涂技术或其它合适的方法沉积光致抗蚀剂层于衬底1200上。此后，可以采用CMP或其它合适的方法平坦化多晶硅或光致抗蚀剂层1500。多晶硅或光致抗蚀剂层1500可以被平坦化，使得多晶硅层106上方的氧化物隔离体1400的顶部和氧化物掩模1300可以被消耗。结果，这样的氧化物隔离体1400的顶部可以是平坦的。
图16示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中氧化物从衬底被蚀刻并且杂质原子被注入部分多晶硅层从而形成P+区和P-区。参考图16，可以采用蚀刻或其它合适的方法从衬底1200去除被暴露的氧化物。可以采用例如对于多晶硅或光致抗蚀剂和氮化物有选择性的各向同性蚀刻去除被暴露的氧化物隔离体1400并且从衬底1200去除氧化物掩模1300。以这种方式，多晶硅层106的第一部202的第一子部302可以通过多晶硅或光致抗蚀剂层1500被保护(例如被覆盖)。但是，多晶硅层106的第一部202的第一子部304和第二部204可以被暴露。
可以采用注入工艺或其它合适的方法将P+杂质原子等(例如掺杂剂)注入多晶硅层106。可以选择杂质原子剂量使得注入(例如逻辑P+多晶硅和扩散注入)可以形成比如多晶硅层106的第一部202的第二子部304中的P-掺杂区的轻掺杂区和在比如多晶硅层106的第二区204中的例如P+掺杂区的高掺杂区。更具体地，P+掺杂可以补偿N+掺杂区的掺杂，由此形成P-掺杂区。以这种方式，氧化物隔离体(图14中的1400)可以界定接受N+注入和P+注入两者的多晶硅层106的区(例如重叠区)，由此界定在多晶硅层106中形成的P-区的宽度。结果，氧化物隔离体1400可以界定P+掺杂区的边可以从N+掺杂区的边偏移的距离。在一些实施例中，上述P+注入可以与在衬底1200上制造MOSFET区(例如PMOS)时进行的P+注入同时进行(尽管上述P+注入可以较早或较晚进行)。
图17示出了第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中从衬底去除多晶硅或抗蚀剂层、一或多个氧化物隔离体和氮化物层之后，衬底经历退火。参考图17，可以从衬底1200去除多晶硅或光致抗蚀剂层1500。例如，可以采用RIE或其它合适的方法从衬底1200去除多晶硅层。作为替代，可以采用光致抗蚀剂剥离剂浴或其它合适的方法从衬底104剥离光致抗蚀剂层。可以采用RIE或其它合适的方法从衬底1200去除一或多个氧化物隔离体1400。例如，可以去除相邻于氮化物层1202的侧壁1404的氧化物隔离体1400。用相似的方式，可以从衬底1200去除氮化物层1202。
参考图4，衬底1200可以用上述方式进行退火。退火的高温可以激活注入的掺杂剂N+掺杂剂和/或P+掺杂剂，由此使得这样的掺杂剂可以扩散至整个其中注入了掺杂剂的对应的区302、204、304。在退火一或多个注入区期间，例如P-区可以扩展。以这种方式，具有第一子部302耦合至第二部304的PN-结的二极管1700可以形成于多晶硅层106中。
图18示出了根据本发明实施例的第一典型eFuse的第二典型制造方法的步骤的截面侧视图，其中隔离体和分流硅化物层形成于衬底上。参考图18，硅化物层1800和隔离体1802可以用参考图5所述的相似的方式形成于衬底上，并且因此，在此不详细描述所述步骤。此后，层间介电质、通路和布线可以用上面参考图6所述的相似的方式形成于衬底1200上，并且因此，在此不详细描述所述步骤。
通过使用第一典型eFuse 600的第二典型制造方法，可以采用隔离体1400(例如氧化物隔离体)从而对齐在形成P+区时所采用的掩模1500和在形成N+区时所采用的掩模1300。以这种方式，隔离体1400可以使掩模1500的边可以使其自身对准于掩模1300的边，反之亦然。通过以这种方式对齐掩模1500、1300，如同所希望的，P+掺杂注入区可以相对于多晶硅层106的N+掺杂注入区而定位。
本发明还可以提供第二典型eFuse 900的第二典型制造方法。第二典型eFuse 900的第二典型制造方法可以相似于第一典型eFuse 600的第二典型制造方法。但是，与第一典型eFuse 600的第二典型制造方法相比，第二典型eFuse 900的第二典型制造方法可以由衬底形成第二典型eFuse 900，相似于图9的衬底906，所述衬底包括硅层(例如体衬底)、形成于硅层上的绝缘氧化物层908(例如埋藏氧化物(BOX))，和形成于绝缘氧化物层908上的SOI层904(例如单晶硅或其它合适材料的层)。第二典型eFuse 900的第二典型制造方法可以构图SOI层904并且在这样构图的SOI层904中形成eFuse 900的部分(例如二极管元件)。衬底906的工艺可以相似于在图10-18中示出的第一典型eFuse 600的第二典型制造方法的步骤，但是可以在下列方面中不同。构图起包括有源硅(例如RX层)的区的作用的SOI层904之后，并且在栅极工艺之前，以相似于在图12-17中所示出第二典型900的第一典型制造方法的步骤的方式，可以使N+和P+注入进入SOI层904的对应的区。在这样的注入期间，在衬底906上制造的一或多个MOSFET的区可以受到由构图的光致抗蚀剂层形成的遮挡掩模保护。
此后，可以进行对于MOSFET的正常的栅极工艺。例如，这样的栅极工艺可以包括栅极导体的沉积和构图、延伸、晕注入、隔离体形成、和源极和漏极注入。在栅极工艺期间，SOI层904的注入区可以受到通过一或多个遮挡掩模构图的光致抗蚀剂层保护。此后，所有的栅极导体材料可以从SOI层904的注入区蚀刻掉，并且可以采用CVD或其它合适的方法，从而形成SOI层904上的硅化物层910。作为替代，硅化物层910可以在不同的时间形成。例如，如果希望SOI层904上方较浅的硅化物层，则可以采用CVD或其它合适的方法之后的RIE或其它合适的方法，从而在栅极导体硅化期间在SOI层904上形成绝缘材料层。此后，较浅的硅化物层可以用上述方式形成于SOI层904上。
第二典型eFuse 900的第二典型制造方法通过使第二注入区可以与在SOI层904中先前形成的第一注入区对齐，可以改善第二典型eFuse 900的第一典型制造方法。以这种方式，第二注入区可以使其自身对准第一注入区。用这种方式对齐SOI层904的注入区使得可以制造在读出期间具有高重复性的反向偏置漏电流的多个eFuse 900。
此外，本发明还可以提供制造这样的eFuse 600、900的另外的方法。相似于第一典型eFuse 600的第二典型制造方法和第二典型实施例eFuse 900的第二典型制造方法，第一典型eFuse 600的第三典型制造方法和第二典型实施例eFuse 900的第三典型制造方法，分别可以使第二注入区与在多晶硅层中先前形成的第一注入区对齐。此外，这样的方法可以用于制造包括不同类型二极管(例如PIN二极管)的eFuse 600、900。
第一eFuse 600的第三典型制造方法可以相似于第一eFuse 600的第二典型制造方法。例如，可以如同在图12-13中所示出的处理衬底1900。以下，图19示出了根据本发明实施例的第一典型eFuse 600的第三典型制造方法的步骤的截面侧视图，其中一或多个氮化物隔离体形成于衬底1900上。参考图19，可以采用CVD或其它合适的方法沉积(例如共形地)氮化物层(例如氮化硅)于衬底1900上。此后，可以采用RIE或其它合适的方法去除一或多个部分氮化物层，由此形成一或多个氮化物隔离体1902。例如，氮化物隔离体1902可以形成于氮化物层1202的被暴露的侧壁1402上。一或多个氮化物隔离体1902的厚度可以取决于沉积的氮化物层的厚度。氮化物隔离体1902的厚度可以确定第一高掺杂区(例如N+掺杂区)的边缘和随后通过杂质原子注入形成的第二高掺杂区(例如P+掺杂区)之间的距离。更具体地，氮化物隔离体1902的宽度可以确定随后形成于N+掺杂区和P+掺杂区之间的轻掺杂区(例如P-掺杂注入区)的宽度。沉积的氮化物层的厚度，并且因而氮化物隔离体1902的厚度，可以起用于确定在第一典型eFuse 600的第三典型制造方法过程中随后形成的二极管的特性的设计变量的作用。因此，制造eFuse 600时所采用的氮化物隔离体的厚度可以变化，从而分别精细地调整制造的eFuse 600的二极管的特性。
图20示出了根据本发明实施例的第一典型eFuse的第三典型制造方法的截面侧视图，其中多晶硅或抗蚀剂形成于衬底上。参考图20，多晶硅、光致抗蚀剂或其它合适材料(例如另一聚合物)的层1500可以形成于衬底1900上。例如，可以采用CVD或其它合适的方法沉积多晶硅层于衬底1900上。作为替代，可以采用旋涂技术或其它合适的方法沉积光致抗蚀剂层于衬底1900上。此后，可以采用CMP或其它合适的方法平坦化多晶硅或光致抗蚀剂层1500。可以平坦化多晶硅或光致抗蚀剂层1500，使得多晶硅层106上方的部分氮化物隔离体1902和氧化物掩模1300可以被消耗。结果，这样的氮化物隔离体1902的顶部可以是平坦的。
图21示出了根据本发明实施例的第一典型eFuse 600的第三典型制造方法的步骤的截面侧视图，其中氧化物从衬底1900被蚀刻并且杂质原子被注入部分多晶硅层106从而形成例如P+区的轻掺杂区。参考图21，可以采用蚀刻或其它合适的方法从衬底1900去除被暴露的氧化物。例如，可以采用对于多晶硅或光致抗蚀剂和氮化物具有选择性的各向同性蚀刻从衬底1900去除被暴露的氧化物掩模1300。以这种方式，多晶硅层106的第一部202可以被多晶硅或光致抗蚀剂的层1500保护(例如被覆盖)。但是，多晶硅层106的第二部204可以被暴露。
可以采用注入工艺或其它合适的方法注入P+杂质原子等(例如掺杂剂)进入多晶硅层106。可以选择杂质原子剂量，使得注入(例如逻辑P+多晶硅和扩散注入)可以在多晶硅层106的第二区204中形成P+掺杂区。结果，氮化物隔离体1902可以界定P+掺杂区的边可以从N+掺杂区的边偏移的距离。在一些实施例中，上述P+注入可以与形成在衬底上制造的MOSFET(例如PMOS)的区时进行的P+注入同时进行(尽管上述P+注入可以较早或较晚进行)。
图22示出了根据本发明实施例的第一典型eFuse 600的第三典型制造方法的步骤的截面侧视图，其中氮化物从衬底1900被蚀刻并且杂质原子被注入部分多晶硅层106从而形成P-区。参考图22，可以采用RIE或其它合适的方法从衬底1900去除被暴露的氮化物隔离体1902。可以采用注入工艺或其它合适的方法注入杂质原子(例如掺杂剂)例如P+杂质原子进入多晶硅层106的被暴露的部分。可以对于该第三注入选择杂质原子剂量(例如定制)，使得注入(例如逻辑P+多晶硅和扩散注入)可以在多晶硅层106的第一区202的第二子部304中形成P-掺杂区。结果，氮化物隔离体1902可以界定P+掺杂区的边可以从N+掺杂区的边偏移的距离，和P-区的宽度。以这种方式，根据杂质原子剂量，可以在多晶硅层106中形成N+P-、PIN或其它合适的二极管2200。
此后，多晶硅或光致抗蚀剂的层1500，被暴露的氮化物隔离体1902和氮化物层1202可以从衬底1900被去除。衬底1900可以用相似于参考图17所示出的方式进行退火(例如激活注入的掺杂剂)。结果，这样的步骤在此不进行详细描述。此后，根据本发明实施例，用相似于参考图18所示出的方式，隔离体和硅化物层可以形成于衬底1900上。结果，这样的步骤在此不进行详细描述。此后，层间介电质、通路和布线可以用相似于上面参考图6所述的方式形成于衬底1900上，并且因此，这样的步骤在此不进行详细的描述。
通过使用第一典型eFuse 600的第三典型制造方法，可以采用隔离体1902(例如氮化物隔离体)对齐形成P+区(和P-区)时所采用的掩模1500和形成N+区时所使用的掩模1300。以这种方式，隔离体1902可以使掩模1500的边其自身对准于掩模1300的边，并且反之亦然。通过用这种方式对齐掩模1500、1300，P+掺杂注入区可以如同所希望的相对于多晶硅层106的N+掺杂注入区定位。
本发明还提供了第二典型eFuse 900的第三典型制造方法。第二典型eFuse 900的第三典型制造方法可以相似于第一典型eFuse 600的第三典型制造方法。但是，与第一典型eFuse 600的第三典型制造方法相比，第二典型eFuse 900的第三典型制造方法可以由衬底形成第二典型eFuse 900，相似于图9的衬底906，器包括硅层(例如体衬底)、形成于硅层上的绝缘氧化物层908(例如埋藏氧化物(BOX))、和形成于绝缘氧化物层908上的SOI层904(例如单晶硅或其它合适材料的层)。第二典型eFuse 900的第三典型制造方法可以构图SOI层904并且在这样构图的SOI层904中形成eFuse 900的部分(例如二极管元件)。衬底906的工艺可以相似于第一典型eFuse 600的第三典型制造方法的步骤，但是可以在下列方法中不同。构图起包括有源硅(例如RX层)区作用的SOI层904之后，并且在栅极工艺之前，以相似于第一典型eFuse 600的第三典型制造方法的对应的注入步骤，使N+和P+注入进入对应的SOI层904的区。在这样的注入期间，在衬底906上制造的一或多个MOSFET的区可以被由构图的光致抗蚀剂层形成的遮挡掩模保护。
此后，可以进行对于MOSFET的正常的栅极工艺。例如，这样的栅极工艺可以包括栅极导体的沉积和构图、延伸、晕注入、隔离体形成、和源极和漏极注入。在栅极工艺期间，SOI层904的注入区可以受到通过一或多个遮挡掩模构图的光致抗蚀剂层的保护。此后，所有的栅极导体材料可以从SOI层904的注入区蚀刻掉，并且可以采用CVD或其它合适的方法，从而形成SOI层904上的硅化物层910。作为替代，硅化物层910可以在不同的时间形成。例如，如果希望SOI层904上方较浅的硅化物层，则可以采用CVD或其它合适的方法之后的RIE或其它合适的方法，从而在栅极导体硅化期间在SOI层904上形成绝缘材料层。此后，较浅的硅化物层可以用上述方式形成于SOI层904上。
第一典型eFuse 600的第三典型制造方法和第二典型eFuse 900的第三典型制造方法可以通过使第二注入区可以与在多晶硅或SOI层中先前形成的第一注入区对齐，改善eFuse 600、900的其它的典型制造方法。
本发明还提供了形成典型eFuse 600、900的方法，与上述的一些方法相比，采用较大数量的注入工艺(例如三个注入工艺)。例如，这样的方法可以相似于参考图19-22的第三典型方法。但是，与之相比，氮化物隔离体1902可以在第一注入工艺从而形成高掺杂区(例如N+区)之前形成。因此，所得的第一高掺杂区可以比通过第三典型方法形成的小，因为氮化物隔离体1902可以避免第一注入到达106下面的半导体层的部分。此后，氧化物掩模1300可以被去除并且可以形成平坦化的多晶硅或光致抗蚀剂掩模1500。可以采用第二注入工艺从而形成第二高掺杂区204(例如P+区)。此后，平坦化的多晶硅或光致抗蚀剂掩模1500和氮化物隔离体1902可以被去除。此外，可以采用第三注入工艺从而在整个半导体层106的上方注入P-杂质原子等。以这种方式，第三注入工艺可以形成轻掺杂区304(例如P-区)而不影响第一和第二高掺杂区202、204。作为替代，通过不进行第三注入工艺，可以采用本方法形成PIN二极管。
前面的描述仅公开了本发明的典型实施例。落在本发明的范围之内的上述公开的设备和方法的改进对于本领域的技术人员是显见的。例如，本发明可以提供eFuse 600、900，其包括在编程期间由于硅化物电子迁移而可以被暴露的二极管元件。随后的以反向偏置配置的编程的eFuse的读出独立于硅化物电子迁移间隙长度，因为所得的高二极管元件的电阻比与可变迁移范围相关的公差大得多。此外，如同所述，根据本发明实施例的eFuse 600、900可以包括二极管元件(例如阻挡二极管)。因此，当电流被驱动通过eFuse 600、900时，eFuse 600、900的随后复原可以被减小和/或消除。这样的电流可以独立于跨过eFuse 600、900施加的电压。在包括作为电阻的多晶硅层的传统硅化物(例如NiSi2、CoSi2、TiSi2或其它硅化物成分)eFuse中，复原或再编程可以出现(例如当eFuse被连续地读时)。但是，本方法和设备可以提供其中这样的复原被减小和/或消除的硅化物eFuse。另外，根据本发明实施例的eFuse 600、900可以用于只读存储器(ROM)用户可编程阵列，由此提供了这样的阵列的低功率解决方案。尽管上述eFuse 600、900可以包括二极管元件，该二极管元件包括N+掺杂区、P-掺杂区和P+掺杂区，但是在其它实施例中，二极管元件可以包括不同的掺杂区，例如P+掺杂区、N-掺杂区和N+掺杂区。
因而，尽管结合其典型实施例公开了本发明，但是应当理解其它的实施例也落在本由所附权利要求界定的本发明的范围之内。
Claims (16)
1.一种电可编程熔丝，包括：
衬底的绝缘氧化物层上方的半导体层；
在所述半导体层中形成的二极管(400)，所述二极管包括具有第一极性的第一重掺杂区、具有第二、相反极性的第二重掺杂区和所述第一和第二重掺杂区之间的轻掺杂区；所述电可编程熔丝还包括：
形成于所述二极管上的硅化物层。
2.根据权利要求1的电可编程熔丝，其中所述第二重掺杂区的边的位置取决于所述第一重掺杂区的边的位置。
3.根据权利要求1的电可编程熔丝，其中：
所述二极管的第一部形成阴极；
所述二极管的第二部形成阳极；并且
当施加至所述阴极的电压比施加至所述阳极的电压更负时，所述二极管适于在所述硅化物层中形成间隙，由此暴露所述第一重掺杂区耦和至所述轻掺杂区之处的二极管的部分并且由此编程所述电可编程熔丝。
4.根据权利要求3的电可编程熔丝，其中当反向偏置时所述二极管还适于提供预定的电阻。
5.根据权利要求4的电可编程熔丝，其中当反向偏置时所述二极管还适于限制通过所述电可编程熔丝的电流至预定值。
6.根据权利要求1的电可编程熔丝，其中所述二极管包括：
N+掺杂区；
耦合至所述N+掺杂区的P-掺杂区；和
耦合至所述P-掺杂区的P+掺杂区。
7.根据权利要求1的电可编程熔丝，其中所述二极管包括：
P+掺杂区；
耦合至所述P+掺杂区的N-掺杂区；和
耦合至所述N-掺杂区的N+掺杂区。
8.根据权利要求1的电可编程熔丝，其中所述半导体层包括多晶硅。
9.根据权利要求1的电可编程熔丝，其中所述半导体层包括硅。
10.一种电可编程熔丝的制造方法，包括：
提供包括绝缘氧化物层和所述绝缘氧化物层上方的半导体层的衬底；
在所述半导体层中形成二极管；并且
在所述二极管上方形成硅化物层，其中所述在半导体层中形成二极管的步骤包括的步骤是：
在所述半导体层中形成具有第一极性的第一重掺杂区；
在所述半导体层中形成具有第二、相反极性的第二重掺杂区；并且
在所述半导体层中所述第一和第二重掺杂区之间形成轻掺杂区。
11.根据权利要求10的方法，其中形成所述第二重掺杂区包括根据所述第一重掺杂区的边的位置定位所述第二重掺杂区的边。
12.根据权利要求10的方法，其中：
所述二极管的第一部形成阴极；
所述二极管的第二部形成阳极；并且
当施加至阴极的电压比施加至阳极的电压更负时，所述二极管适于在硅化物层中形成间隙，由此暴露所述第一重掺杂区耦和至所述轻掺杂区之处的二极管部分并且由此编程所述电可编程熔丝。
13.根据权利要求10的方法，其中：
形成所述第一重掺杂区包括形成N+区；
形成所述第二重掺杂区包括形成P+区；并且
形成所述轻掺杂区包括形成P-区。
14.根据权利要求10的方法，其中：
形成所述第一重掺杂区包括形成P+区；
形成所述第二重掺杂区包括形成N+区；并且
形成所述轻掺杂区包括形成N-区。
15.根据权利要求10的方法，其中：
形成所述第一重掺杂区包括采用第一注入工艺从而形成所述第一重掺杂区；
形成所述第二重掺杂区包括采用第二注入工艺从而形成所述第二重掺杂区；并且
形成所述轻掺杂区包括采用第三注入工艺从而形成所述轻掺杂区。
16.根据权利要求10的方法，其中：
形成所述第一重掺杂区包括采用第一注入工艺从而形成所述第一重掺杂区；并且
形成所述第二重掺杂区和形成所述轻掺杂区包括采用第二注入工艺从而形成所述第二重掺杂区和所述轻掺杂区。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/266,740 | 2005-11-03 | ||
| US11/266,740 US7659168B2 (en) | 2005-11-03 | 2005-11-03 | eFuse and methods of manufacturing the same |
| PCT/EP2006/067883 WO2007051765A2 (en) | 2005-11-03 | 2006-10-27 | Electrically programmable fuse |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101300677A true CN101300677A (zh) | 2008-11-05 |
| CN101300677B CN101300677B (zh) | 2010-05-19 |
Family
ID=37669600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800408796A Expired - Fee Related CN101300677B (zh) | 2005-11-03 | 2006-10-27 | 电可编程熔丝及其制造方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7659168B2 (zh) |
| EP (1) | EP1946371B1 (zh) |
| JP (1) | JP5226524B2 (zh) |
| KR (1) | KR20080064149A (zh) |
| CN (1) | CN101300677B (zh) |
| AT (1) | ATE490555T1 (zh) |
| DE (1) | DE602006018643D1 (zh) |
| TW (1) | TWI392082B (zh) |
| WO (1) | WO2007051765A2 (zh) |
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2005
- 2005-11-03 US US11/266,740 patent/US7659168B2/en active Active
-
2006
- 2006-10-27 AT AT06819175T patent/ATE490555T1/de not_active IP Right Cessation
- 2006-10-27 WO PCT/EP2006/067883 patent/WO2007051765A2/en active Application Filing
- 2006-10-27 JP JP2008538343A patent/JP5226524B2/ja active Active
- 2006-10-27 DE DE602006018643T patent/DE602006018643D1/de active Active
- 2006-10-27 CN CN2006800408796A patent/CN101300677B/zh not_active Expired - Fee Related
- 2006-10-27 KR KR1020087010994A patent/KR20080064149A/ko not_active Application Discontinuation
- 2006-10-27 EP EP06819175A patent/EP1946371B1/en active Active
- 2006-11-01 TW TW095140404A patent/TWI392082B/zh not_active IP Right Cessation
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| EP1946371B1 (en) | 2010-12-01 |
| KR20080064149A (ko) | 2008-07-08 |
| WO2007051765A2 (en) | 2007-05-10 |
| WO2007051765A3 (en) | 2007-06-28 |
| CN101300677B (zh) | 2010-05-19 |
| DE602006018643D1 (de) | 2011-01-13 |
| EP1946371A2 (en) | 2008-07-23 |
| US7659168B2 (en) | 2010-02-09 |
| TW200733350A (en) | 2007-09-01 |
| ATE490555T1 (de) | 2010-12-15 |
| JP5226524B2 (ja) | 2013-07-03 |
| US20070099326A1 (en) | 2007-05-03 |
| TWI392082B (zh) | 2013-04-01 |
| JP2009515330A (ja) | 2009-04-09 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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