KR20120139361A - 이-퓨즈 구조체 및 그 동작 방법 - Google Patents

이-퓨즈 구조체 및 그 동작 방법 Download PDF

Info

Publication number
KR20120139361A
KR20120139361A KR1020110059134A KR20110059134A KR20120139361A KR 20120139361 A KR20120139361 A KR 20120139361A KR 1020110059134 A KR1020110059134 A KR 1020110059134A KR 20110059134 A KR20110059134 A KR 20110059134A KR 20120139361 A KR20120139361 A KR 20120139361A
Authority
KR
South Korea
Prior art keywords
doped
doped region
region
conductive pattern
fuse structure
Prior art date
Application number
KR1020110059134A
Other languages
English (en)
Inventor
조용상
구인택
김익환
오철환
김동훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110059134A priority Critical patent/KR20120139361A/ko
Priority to US13/517,788 priority patent/US8809997B2/en
Publication of KR20120139361A publication Critical patent/KR20120139361A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

이-퓨즈(e-fuse) 구조체가 제공된다 상기 이-퓨즈 구조체는 기판 내에 형성된 제1 도전형의 제1 도핑 영역, 상기 기판 내에 형성되고 상기 제1 도핑 영역과 접하는 제2 도전형의 제2 도핑 영역, 상기 제1 및 제2 도핑 영역들을 덮고, 상기 제1 및 제2 도핑 영역과 접촉하는 도전 패턴, 상기 제1 도핑 영역을 덮는 상기 도전 패턴 상의 제1 콘택 플러그, 및 상기 제2 도핑 영역을 덮는 상기 도전 패턴 상의 제2 콘택 플러그를 포함한다.

Description

이-퓨즈 구조체 및 그 동작 방법{E-FUSE STRUCTURE AND METHOD OF OPERATING THE SAME}
본 발명은 이-퓨즈 구조체 및 그 동작 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자는 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자 등으로 구분될 수 있다. 반도체 소자는 여러 기능을 수행할 수 있는 퓨즈 구조체를 포함할 수 있다. 하지만, 여러 기술적 제약들에 의하여 반도체 소자의 퓨즈 구조체의 제조 방법 및/또는 프로그램 방법 등이 점점 어려워지고 있다. 또한, 전자 산업이 고도로 발전함에 따라, 퓨즈 구조체를 포함하는 반도체 소자의 고집적화에 대한 요구가 심화되고 있으며, 반도체 소자의 퓨즈 구조체에 대한 요구 특성도 점점 다양화되고 있다. 이러한 요구 특성들을 충족시키기 위하여 여러 방안들이 연구되고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성을 갖는 이-퓨즈 구조체 및 그 동작 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고집적화에 최적화된 이-퓨즈 구조체 및 그 동작 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위해, 본 발명은 이-퓨즈 구조체를 제공한다. 상기 이-퓨즈 구조체는, 기판 내에 형성된 제1 도전형의 제1 도핑 영역, 상기 기판 내에 형성되고 상기 제1 도핑 영역과 접하는 제2 도전형의 제2 도핑 영역, 상기 제1 및 제2 도핑 영역들을 덮고 상기 제1 및 제2 도핑 영역과 접촉하는 도전 패턴, 상기 제1 도핑 영역을 덮는 상기 도전 패턴 상의 제1 콘택 플러그, 및 상기 제2 도핑 영역을 덮는 상기 도전 패턴 상의 제2 콘택 플러그를 포함한다.
일 실시 예에 따르면, 상기 이-퓨즈 구조체는 기판 내에 형성된 웰 영역을 더 포함하되, 상기 제1 및 제2 도핑 영역들은 상기 웰 영역 내에 형성될 수 있다.
일 실시 예에 따르면, 상기 웰 영역은, 상기 제1 도핑 영역을 둘러싸는 상기 제1 도전형의 제1 부분(fisrt part), 및 상기 제2 도핑 영역을 둘러싸는 상기 제2 도전형의 제2 부분(second part)을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 도핑 영역들은 제1 방향으로 배열되고, 상기 제1 도핑 영역은, 상기 제1 방향에 직각인(perpendicular) 제2 방향으로 제1 폭을 갖는 제1 부분(first portion), 및 상기 제2 방향으로 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 부분을 포함하고, 상기 제2 도핑 영역은, 상기 제2 방향으로 제3 폭을 갖는 제3 부분, 및 상기 제2 방향으로 상기 제3 폭보다 좁은 제4 폭을 갖는 제4 부분을 포함하고, 상기 제2 부분 및 상기 제4 부분이 접촉하되, 상기 제1 부분에 인접한 상기 제2 부분의 일부분은 상기 제2 폭을 갖고, 상기 제4 부분에 인접한 상기 제2 부분의 일부분은, 상기 제4 부분에 인접할수록, 상기 제2 방향으로의 폭이 좁아질 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 도핑 영역들은 제1 방향으로 배열되고, 상기 제1 도핑 영역은, 상기 제1 방향에 직각인(perpendicular) 제2 방향으로 제1 폭을 갖는 제1 부분(first portion), 및 상기 제2 도핑 영역에 인접할수록 상기 제2 방향으로 좁은 폭을 갖는 제2 부분을 포함하고, 상기 제2 도핑 영역은, 상기 제2 방향으로 제2 폭을 갖는 제3 부분, 및 상기 제1 도핑 영역에 인접할수록 상기 제2 방향으로 좁은 폭을 갖는 제4 부분을 포함하고, 상기 제2 부분 및 상기 제4 부분은 접촉할 수 있다.
일 실시 예에 따르면, 상기 도전 패턴은, 상기 제1 및 제2 콘택 플러그들과 각각 접촉하고 서로 단선된(disconnected) 제1 및 제2 세그먼트들을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 콘택 플러그들은 상기 도전 패턴에 의해 전기적으로 서로 연결될 수 있다.
일 실시 예에 따르면, 상기 기판은, 베이스 기판, 상기 베이스 기판 상의 매립 절연막, 및 상기 매립 절연막 상의 반도체 물질막을 포함하고, 상기 웰 영역은 상기 반도체 물질막 내에 형성되되, 상기 이-퓨즈 구조체는 상기 웰 영역 및 상기 반도체 물질막을 둘러싸는 소자 분리 패턴을 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 이-퓨즈 구조체의 동작 방법을 제공한다. 상기 이-퓨즈 구조체의 동작 방법은, 기판 내의 내의 제1 도전형의 제1 도핑 영역, 상기 기판 내의 상기 제1 도핑 영역과 접촉하는 제2 도전형의 제2 도핑 영역, 상기 제1 및 제2 도핑 영역들을 덮는 도전 패턴, 상기 제1 및 제2 도핑 영역을 덮는 상기 도전 패턴 상에 각각 배치되는 제1 및 제2 콘택 플러그들을 포함하는 이-퓨즈 구조체를 준비하는 것, 및 상기 제1 및 제2 콘택 플러그들에 서로 다른 레벨의 전압들을 인가하여 상기 도전 패턴을 서로 단선된(disconnected) 제1 및 제2 세그먼트로 분리시키는 것을 포함한다.
일 실시 예에 따르면, 상기 제1 및 제2 세그먼트들은 제1 및 제2 콘택 플러그들과 각각 접촉하고, 상기 이-퓨즈 구조체의 동작 방법은 상기 제1 및 제2 도핑 영역들 사이의 전류 값 또는 저항 값을 측정하는 것을 더 포함할 수 있다.
본 발명의 실시 예에 따른 이-퓨즈 구조체는 기판 내에 형성된 서로 다른 도전형의 제1 및 제2 도핑 영역들을 덮는 도전 패턴, 및 상기 도전 패턴 상의 제1 및 제2 콘택 플러그들을 포함한다. 이로 인해, 고신뢰성을 갖는 고집적화된 이-퓨즈 구조체가 제공될 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 이-퓨즈 구조체를 설명하기 위한 단면도이다.
도 1b는 본 발명의 일 실시 예에 따른 이-퓨즈 구조체의 프로그램 및 센싱 방법을 설명하기 위한 단면도이다.
도 1c는 도 1b에 도시된 본 발명의 일 실시 예에 따른 이-퓨즈 구조체의 프로그램 및 센싱 방법을 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시 예의 변형 예에 따른 이-퓨즈 구조체에 포함된 웰 영역을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 이-퓨즈 구조체를 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시 예의 변형 예에 따른 이-퓨즈 구조체에 포함된 웰 영역을 설명하기 위한 단면도이다.
도 5a는 본 발명의 일 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체를 설명하기 위한 도면이다.
도 5b는 본 발명의 다른 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체를 설명하기 위한 도면이다.
도 5c는 본 발명의 또 다른 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 이-퓨즈 구조체의 제조 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 기술적 사상에 기초한 이-퓨즈 구조체를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 8은 본 발명의 기술적 사상에 기초한 이-퓨즈 구조체를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어 지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 실시 예에 따른 이-퓨즈 구조체를 설명하기 위한 단면도이다.
도 1a를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다.
상기 기판(100) 내에 웰 영역(110)이 배치될 수 있다. 상기 웰 영역(110)은 제1 도전형의 도펀트로 도핑된 상기 기판(100)의 일부분일 수 있다.
상기 기판(100)의 상기 웰 영역(110) 내에 제1 및 제2 도핑 영역들(120, 130)이 배치될 수 있다. 상기 제1 도핑 영역(120)은 상기 제1 도전형의 도펀트로 도핑되고, 상기 제2 도핑 영역(130)은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 및 제2 도핑 영역들(120, 130)은 상기 웰 영역(110) 내에서 서로 접촉할 수 있다. 상기 제1 및 제2 도핑 영역들(120, 130)은 PN 다이오드에 포함될 수 있다. 상기 제1 도핑 영역(120)의 상기 제1 도전형의 도펀트의 농도는 상기 웰 영역(110)의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다.
상기 제1 및 제2 도핑 영역들(120, 130)은 상기 웰 영역(110)으로 완전히 둘러싸일 수 있다. 이로 인해, 상기 웰 영역(110)을 제외한 상기 기판(100)의 일부분으로부터, 상기 제1 및 제2 도핑 영역들(120, 130)은 이격될 수 있다.
상기 기판(100)의 웰 영역(110) 상에 상기 제1 및 제2 도핑 영역들(120, 130)을 덮는 도전 패턴(140)이 배치될 수 있다. 일 실시 예에 따르면, 하나의 상기 도전 패턴(140)이 상기 제1 및 제2 도핑 영역들(120, 130)과 동시에 접촉할 수 있다. 상기 도전 패턴(140)은 상기 웰 영역(110)을 덮지 않을 수 있다. 상기 도전 패턴(140)은 상기 제1 및 제2 도핑 영역들(120, 130)보다 저항이 낮은 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 도전 패턴(140)은 반도체-금속 화합물을 포함할 수 있다. 예를 들어, 상기 도전 패턴(140)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 또는 탄탈륨 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 도전 패턴(140), 상기 제1 및 제2 도핑 영역들(120, 130)을 덮는 층간 유전막(150)이 배치될 수 있다. 상기 층간 유전막(150)은 산화물 또는 질화물로 형성될 수 있다.
상기 기판(100) 상에 상기 층간 유전막(150)을 관통하여 상기 도전 패턴(140)과 접촉하는 제1 및 제2 콘택 플러그들(162, 164)이 배치될 수 있다. 상기 도전 패턴(140)에 의해 상기 제1 및 제2 콘택 플러그들(162, 164)은 전기적으로 서로 연결될 수 있다.
상기 제1 콘택 플러그(162)는 상기 제1 도핑 영역(120)을 덮는 상기 도전 패턴(140)의 일부분과 접촉할 수 있다. 상기 제2 콘택 플러그(162)는 상기 제2 도핑 영역(130)을 덮는 상기 도전 패턴(140)의 다른 일부분과 접촉할 수 있다. 평면적 관점에서, 상기 제1 콘택 플러그(162)는 상기 제1 도핑 영역(120)과 중첩되고, 상기 제2 도핑 영역(130)과 중첩되지 않을 수 있다. 평면적 관점에서, 상기 제2 콘택 플러그(164)는 상기 제2 도핑 영역(130)과 중첩되고, 상기 제1 도핑 영역(120)과 중첩되지 않을 수 있다.
상기 층간 절연막(150) 상에 상기 제1 및 제2 콘택 플러그들(172, 174)과 각각 연결된 제1 및 제2 배선들(172, 174)이 배치될 수 있다.
본 발명의 실시 예에 따른 이-퓨즈 구조체는, 상기 기판(100) 내에 직접 형성되고 서로 접촉하는 상기 제1 및 제2 도핑 영역들(120, 130), 및 상기 제1 및 제2 도핑 영역들(120, 130)을 덮는 상기 도전 패턴(140)을 포함할 수 있다. 이로 인해, 고집적화에 최적화된 이-퓨즈 구조체가 제공될 수 있다.
상기 제1 및 제1 도핑 영역들(120, 130)을 덮는 상기 도전 패턴(140)은 상기 제1 및 제2 배선들(172, 174)을 통해 상기 제1 및 제2 콘택 플러그들(162, 164)을 거쳐 인가되는 전압들에 의해, 서로 단선된(disconnected) 세그먼트들로 분리되어, 본 발명의 일 실시 예에 따른 이-퓨즈 구조체는 프로그램될 수 있다. 이를, 도 1b 및 도 1c를 참조하여 설명한다.
도 1b는 본 발명의 일 실시 예에 따른 이-퓨즈 구조체의 프로그램 및 센싱 방법을 설명하기 위한 단면도이고, 도 1c는 도 1b에 도시된 본 발명의 일 실시 예에 따른 이-퓨즈 구조체의 프로그램 및 센싱 방법을 설명하기 위한 회로도이다.
도 1b 및 1c를 참조하면, 본 발명의 일 실시 예에 따른 이-퓨즈 구조체의 프로그램 방법이 먼저 설명된다. 도 1a를 참조하여 설명된 제1 및 제2 도핑 영역들(120, 130), 도전 패턴(140), 제1 및 제2 콘택 플러그들(162, 164)을 포함하는 이-퓨즈 구조체(EF)에 구동 트랜지스터(Tr)가 연결된다. 상기 구동 트랜지스터(Tr)는 기판(100) 상에 적층된 게이트 절연막(GI) 및 게이트 전극(GE), 및 게이트 전극 양측(GE)의 소스 및 드레인(S, D)을 포함할 수 있다. 상기 구동 트랜티스터(Tr)의 상기 드레인(D)은 상기 제2 배선(174)과 연결될 수 있다.
상기 제1 도핑 영역(120)이 P형 도펀트로 도핑된 영역이고, 상기 제2 도핑 영역(130)이 N형 도펀트로 도핑된 영역이고, 상기 제1 배선(172)에 제1 레벨의 제1 프로그램전압(Vp1)이 인가되고, 상기 구동 트랜지스터(Tr)의 상기 소스(S)에 상기 제1 레벨보다 낮은 제2 레벨의 제2 프로그램 전압(Vp2)이 인가되고, 상기 구동 트랜지스터(Tr)의 상기 게이트 전극(GE)에 턴온(turn-on) 전압(Von)이 인가될 수 있다. 일 실시 예에 따르면, 상기 제2 프로그램 전압(Vp2)은 그라운드 전압(ground voltage)일 수 있다. 일 실시 예에 따르면, 상기 게이트 전극(GE)에 상기 턴온 전압(Von)이 인가되는 경우, 상기 구동 트랜지스터(Tr)의 채널 영역을 포함하는 보디 영역에는 상기 제2 프로그램 전압(Vp2)과 동일한 레벨의 전압이 인가될 수 있다.
상기 게이트 전극(GE)에 인가되는 상기 턴온 전압(Von)에 의해 상기 게이트 전극(GE) 아래의 상기 기판(100) 내에 채널이 형성된다. 이에 따라, 상기 제1 및 제2 프로그램 전압들(V1, V2)에 의해 제1 및 제2 도핑 영역들(120, 130)을 포함하는 PN 다이오드에 순방향 바이어스가 인가되고, 상기 제1 도핑 영역(120)에서 상기 제2 도핑 영역(130)의 방향으로, 프로그램 전류(Ip)가 흐를 수 있다. 상기 프로그램 전류(Ip)의 대부분은 상기 제1 및 제2 도핑 영역들(120, 130)보다 저항이 낮은 상기 도전 패턴(140) 내에 흐를 수 있다. 상기 프로그램 전류(Ip)의 일부는 상기 제1 및 제2 도핑 영역들(120, 130) 내에 흐를 수 있다. 즉, 캐리어들(예를 들어, 전자)의 대부분은, 상기 제2 도핑 영역(130)에서 상기 제1 도핑 영역(120)의 방향으로, 상기 도전 패턴(140) 내에서 이동할 수 있다.
상기 프로그램 전류(Ip)에 의해 상기 도전 패턴(140) 내에 발생하는 열, 및 상기 도전 패턴(140) 내에서 상기 캐리어들의 이동에 의해, 상기 도전 패턴(140)을 구성하는 원자 이온들(예를 들어, 금속 원자 이온들)이 상기 제2 도핑 영역(130)에서 상기 제1 도핑 영역(120)으로 이동할 수 있다. 즉, 일렉트로 마이그레이션(electromigration)에 의해, 상기 도전 패턴(140)이 파괴(rupture)될 수 있다. 이로 인해, 상기 도전 패턴(140)은 서로 단선된(disconnected) 제1 및 제2 세그먼트들(140a, 140b)로 분리되어, 상기 이-퓨즈 구조체(EF)는 프로그램될 수 있다.
상기 제1 세그먼트(140a)는 상기 제1 도핑 영역(120) 및 상기 제1 콘택 플러그(162)와 접촉하고, 상기 제2 콘택 플러그(164)와 접촉하지 않을 수 있다. 상기 제2 세그먼트(140b)는 상기 제2 도핑 영역(130) 및 상기 제2 콘택 플러그(164)와 접촉하고, 상기 제1 콘택 플러그(162)와 접촉하지 않을 수 있다.
상술된 바와는 달리, 상기 제1 도핑 영역(120)이 N형 도펀트로 도핑된 영역이고, 상기 제2 도핑 영역(130)이 P형 도펀트로 도핑된 영역이고, 상기 제1 배선(172)에 상기 제1 레벨의 상기 제1 프로그램 전압(V1)이 인가되고, 상기 구동 트랜지스터(Tr)의 상기 소스(S)에 상기 제2 레벨의 상기 제2 프로그램 전압(V2)이 인가되고, 상기 구동 트랜지스터(Tr)의 상기 게이트 전극(GE)에 턴온 전압(Von)이 인가될 수 있다.
이에 따라, 상기 제1 및 제2 도핑 영역들(120, 130)을 포함하는 PN 다이오드에 역방향 바이어스가 인가되고, 상기 제1 도핑 영역(120)에서 상기 제2 도핑 영역(130)의 방향으로, 프로그램 전류(Ip)가 상기 도전 패턴(140) 내에 흐를 수 있다. 즉, 캐리어들(예를 들어, 전자)은, 상기 제2 도핑 영역(130)에서 상기 제1 도핑 영역(120)의 방향으로, 상기 도전 패턴(140) 내에서 이동할 수 있다.
상술된 바와 같이, 상기 프로그램 전류(Ip)에 의해 발생하는 열 및 상기 캐리어들의 이동에 의해, 상기 도전 패턴(140)은 서로 단선된 제1 및 제2 세그먼트들(140a, 140b)로 분리되어, 상기 이-퓨즈 구조체(EF)는 프로그램될 수 있다.
본 발명의 일 실시 예에 따른 이-퓨즈 구조체의 센싱 방법이 계속해서 설명된다.
계속해서, 도 1b를 참조하면, 상기 제1 및 제2 콘택 플러그들(162, 164) 사이의 저항 값 및/또는, 상기 제1 및 제2 콘택 플러그들(162, 164) 사이에 흐르는 전류 값이 측정되어, 본 발명의 실시 예에 따른 이-퓨즈 구조체(EF)의 프로그램 여부가 센싱될 수 있다. 이를 위해, 상기 제1 및 제2 콘택 플러그들(162, 164)에 서로 제1 레벨의 제1 센싱 전압(Vs1), 및 상기 제1 레벨보다 낮은 제2 레벨의 제2 센싱 전압(Vs2)이 각각 인가될 수 있다. 이 경우, 상기 제1 및 제2 콘택 플럭그들(162, 164)에 인가되는 상기 제1 및 제2 센싱 전압들(Vs1, Vs2)의 레벨 차이는, 상기 제1 및 제2 프로그램 전압들(Vp1, Vp2)의 레벨 차이보다 작을 수 있다. 이로 인해, 프로그램되지 않은 이-퓨즈 구조체의 상기 도전 패턴(140)은 상기 제1 및 제2 콘택 플러그들(162, 164)에 인가되는 상기 제1 및 제2 센싱 전압들(Vs1, Vs2)에 의해 단선되지 않는다.
일 실시 예에 따르면, 상기 제1 도핑 영역(120)이 P형 도펀트로 도핑된 영역이고, 상기 제2 도핑 영역(130)이 N형 도펀트로 도핑된 영역인 경우, 상기 제1 및 제2 센싱 전압들(Vs1, Vs2)에 의해, 상기 제1 및 제2 도핑 영역들(120, 130)을 포함하는 PN 다이오드에 순방향 바이어스가 인가된다. 다른 실시 예에 따르면, 상기 제1 도핑 영역(120)이 N형 도펀트로 도핑된 영역이고, 상기 제2 도핑 영역(130)이 P형 도펀트로 도핑된 영역인 경우, 상기 제1 및 제2 센싱 전압들(Vs1, Vs2)에 의해, 상기 제1 및 제2 도핑 영역들(120, 130)을 포함하는 PN 다이오드에 역방향 바이어스가 인가된다.
상술된 바와 같이, 상기 제1 및 제2 도핑 영역들(120, 130)을 포함하는 PN 다이오드에 순방향 또는 역방향 바이어스를 인가하여, 상기 제1 및 제2 콘택 플러그들(162, 164) 사이의 저항 값 및/또는 전류 값이 측정될 수 있다. 상기 도전 패턴(140)이 상기 제1 및 제2 세그먼트들(140a, 140b)로 분리되어 상기 이-퓨즈 구조체가 프로그램된 후에 측정된 상기 저항 값은 상기 이-퓨즈 구조체가 프로그램되기 전에 측정된 상기 저항 값보다 클 수 있다. 상기 이-퓨즈 구조체가 프로그램된 후에 측정된 상기 전류 값은 상기 이-퓨즈 구조체가 프로그램되기 전에 측정된 상기 전류 값보다 작을 수 있다. 상기 저항 값 및/또는 상기 전류 값의 차이에 의해, 상기 이-퓨즈 구조체의 프로그램 여부가 센싱될 수 있다.
본 발명의 실시 예에 따른 이-퓨즈 구조체에 따르면, 상기 제1 및 제2 도핑 영역들(120, 130)이 상기 웰 영역(110) 내에 배치되어 고립(isolate)된다. 이로 인해, 본 발명의 실시 예에 따른 이-퓨즈 구조체를 프로그램 및 센싱을 위한 전류 및/또는 전압들이, 상기 이-퓨즈 구조체의 주변 회로들에 미치는 영향이 최소화될 수 있다. 이에 따라, 고신뢰성의 이-퓨즈 구조체를 포함하는 반도체 장치가 제공될 수 있다.
또한, 본 발명의 실시 예에 따른 이-퓨즈 구조체가 프로그램되기 전, 상기 구동 트랜지스터(Tr)가 턴오프(turn off) 상태인 경우, 상기 제1 배선(172)을 통해 상기 이-퓨즈 구조체로 노이즈가 유입되는 경우, 상기 노이즈는 상기 웰 영역(110)을 통해 상기 기판(100)으로 배출될 수 있다. 이로 인해, 고 신뢰성의 이-퓨즈 구조체가 제공될 수 있다.
상술된 실시 예와는 달리, 상기 제1 및 제2 도핑 영역들(120, 130)을 둘러싸는 웰 영역은 서로 다른 도전형의 도펀트드들로 도핑된 부분들을 포함할 수 있다. 본 발명의 일 실시 예의 변형 예에 따른 이-퓨즈 구조체에 포함된 웰 영역이 도 2를 참조하여 설명된다.
도 2는 본 발명의 일 실시 예의 변형 예에 따른 이-퓨즈 구조체에 포함된 웰 영역을 설명하기 위한 단면도이다. 본 발명의 일 실시 예의 변형 예에 따른 이-퓨즈 구조체는 도 1을 참조하여 설명된 본 발명의 일 실시 예에 따른 이-퓨즈 구조체와 유사하다. 차이점이 주로 설명된다.
도 2를 참조하면, 기판(100) 내에 웰 영역(111)이 배치될 수 있다. 상기 웰 영역(111)은 제1 부분(111a, first part) 및 제2 부분(111b)을 포함할 수 있다. 상기 웰 영역(111)의 상기 제1 부분(111a)은 상기 기판(100)이 제1 도전형의 도펀트로 도핑된 부분이고, 상기 웰 영역(111)의 상기 제2 부분(111b)은 상기 기판(100)이 제2 도전형의 도펀트로 도핑된 부분일 수 있다. 상기 제1 및 제2 부분들(111a, 111b)은 서로 접촉할 수 있다.
상기 웰 영역(111)의 상기 제1 부분(111a) 내에 상기 제1 도전형의 도펀트로 도핑된 제1 도핑 영역(120)이 배치될 수 있다. 상기 제1 도핑 영역(120)의 상기 제1 도전형의 도펀트의 농도는 상기 웰 영역(111)의 상기 제1 부분(111a)의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다. 상기 제1 부분(111a)은 상기 제1 도핑 영역(120)을 둘러쌀 수 있다.
상기 웰 영역(111)의 상기 제2 부분(111b) 내에 상기 제2 도전형의 도펀트로 도핑되고, 상기 제1 도핑 영역(120)과 접촉하는 제2 도핑 영역(130)이 배치될 수 있다. 상기 제2 도핑 영역(130)의 상기 제2 도전형의 도펀트의 농도는 상기 웰 영역(111)의 상기 제2 부분(111b)의 상기 제2 도전형의 도펀트의 농도보다 높을 수 있다. 상기 제2 부분(111b)은 상기 제2 도핑 영역(130)을 둘러쌀 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 도핑 영역(120, 130)의 접합면은 상기 웰 영역(111)의 상기 제1 및 제2 부분들(111a, 111b)의 접합면과 실질적으로 정렬될 수 있다.
상기 기판(100) 상에, 도 1a를 참조하여 설명된 도전 패턴(140), 층간 절연막(150), 제1 및 제2 콘택 플러그들(162, 164), 및 제1 및 제2 배선들(172, 174)이 제공될 수 있다. 본 발명의 일 실시 예의 변형 예에 따른 이-퓨즈 구조체는 도 1b를 참조하여 설명된 방법에 따라, 프로그램되고 센싱될 수 있다.
본 발명의 다른 실시 예에 따른 이-퓨즈 구조체는 SOI(Silicon On Isulator) 기판 상에 구현될 수 있다. 본 발명의 다른 실시 예에 따른 이-퓨즈 구조체 도 3을 참조하여 설명한다.
도 3은 본 발명의 다른 실시 예에 따른 이-퓨즈 구조체를 설명하기 위한 단면도이다.
도 3을 참조하면, 기판(108)이 제공된다. 상기 기판(108)은 베이스 기판(102), 상기 베이스 기판(102) 상의 매립 절연막(104), 및 상기 매립 절연막(104) 상의 반도체 물질막(106)을 포함할 수 있다. 상기 베이스 기판(102)은 반도체 물질을 포함할 수 있다. 상기 매립 절연막(104)은 산화막을 포함할 수 있다.
상기 반도체 물질막(106) 내에 웰 영역(114)이 배치될 수 있다. 상기 웰 영역(114)은 제1 도전형의 도펀트로 도핑된 상기 반도체 물질막(106)의 일부분일 수 있다.
상기 웰 영역(114) 내에 서로 접촉하는 제1 및 제2 도핑 영역들(122, 132)이 배치될 수 있다. 상기 제1 및 제2 도핑 영역들(122, 132)은 상기 제1 및 제2 도전형의 도펀트들로 각각 도핑된 상기 웰 영역(114)의 일부분들일 수 있다. 상기 제1 및 제2 도핑 영역들(122, 132)은 PN 다이오드에 포함될 수 있다. 상기 제1 도핑 영역(122)의 상기 제1 도전형의 도펀트의 농도는 상기 웰 영역(114)의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다.
상기 제1 및 제2 도핑 영역들(122, 132)이 형성된 상기 웰 영역(114) 및 상기 반도체 물질막(116)을 소자 분리 패턴(116)이 둘러쌀 수 있다. 상기 소자 분리 패턴(116)은 절연성 물질을 포함할 수 있다.
상기 웰 영역(114) 상에, 상기 제1 및 제2 도핑 영역들(122, 132)을 덮는 도전 패턴(140)이 배치될 수 있다. 상기 도전 패턴(140)은 상기 제1 및 제2 도핑 영역들(122, 132)과 접촉할 수 있다. 상기 도전 패턴(140)은 도 1a를 참조하여 설명된 도전 패턴(140)과 동일한 물질로 형성될 수 있다.
상기 기판(108) 상에 상기 도전 패턴(140), 상기 제1 및 제2 도핑 영역들(120, 130), 및 상기 도전 패턴(140)을 덮는 층간 절연막(150)이 배치될 수 있다. 상기 층간 절연막(150)을 관통하여, 상기 도전 패턴(140)과 접촉하는 제1 및 제2 콘택 플러그들(162, 164)이 배치될 수 있다. 상기 제1 및 제2 콘택 플러그들(162, 154) 상에 제1 및 제2 배선들(172, 174)이 각각 연결될 수 있다.
본 발명의 다른 실시 예에 따른 이-퓨즈 구조체는 상기 소자 분리 패턴(116) 및 상기 매립 절연막(104)으로 둘러싸인 상기 반도체 물질막(106) 내의 웰 영역(114) 내의 제1 및 제2 도핑 영역들(122, 132)을 포함할 수 있다. 이로 인해, 도 1b를 참조하여 설명된 프로그램되는 경우 프로그램 전류(Ip)의 외부 누출이 최소화되어, 고신뢰성의 이-퓨즈 구조체가 구현될 수 있다.
상술된 본 발명의 다른 실시 예와는 달리, 상기 제1 및 제2 도핑 영역들(122, 132)을 둘러싸는 웰 영역은 서로 다른 도전형의 도펀트들로 도핑된 부분들을 포함할 수 있다. 본 발명의 다른 실시 예의 변형 예에 따른 이-퓨즈 구조체에 포함된 웰 영역이 도 4를 참조하여 설명된다.
도 4는 본 발명의 다른 실시 예의 변형 예에 따른 이-퓨즈 구조체에 포함된 웰 영역을 설명하기 위한 단면도이다. 본 발명의 다른 실시 예의 변형 예에 따른 이-퓨즈 구조체는 도 3을 참조하여 설명된 본 발명의 다른 실시 예에 따른 이-퓨즈 구조체와 유사하다. 차이점이 주로 설명된다.
도 4를 참조하면, 도 3을 참조하여 설명된 베이스 기판(102), 매립 절연막(104), 및 반도체 물질막(106)을 포함하는 기판(108)이 제공된다. 상기 반도체 물질막(106) 내에 웰 영역(114a, 114b)이 배치될 수 있다. 상기 웰 영역(114a, 114b)은 제1 도전형의 제1 부분(114a) 및 제2 도전형의 제2 부분(114b)을 포함할 수 있다. 상기 제1 부분(114a)은 상기 제1 도전형의 도펀트가 주입된 상기 반도체 물질막(106)의 일부분이고, 상기 제2 부분(114b)은 상기 제2 도전형의 도펀트가 주입된 상기 반도체 물질막(106)의 일부분일 수 있다.
상기 제1 및 제2 부분들(114a, 114b) 내에, 상기 제1 도전형의 제1 도핑 영역(122) 및 상기 제2 도전형의 제2 도핑 영역(132)이 각각 배치될 수 있다. 상기 제1 도핑 영역(122)의 상기 제1 도전형의 도펀트의 농도는 상기 제1 부분(114a)의 상기 제1 도전형의 도펀트 농도보다 높고, 상기 제2 도핑 영역(132)의 상기 제2 도전형의 도펀트 농도는 상기 제2 부분(114b)의 상기 제2 도전형의 도펀트 농도보다 높을 수 있다.
상기 기판(108) 상에, 도 3을 참조하여 설명된, 소자 분리 패턴(116), 도전 패턴(140), 층간 절연막(150), 제1 및 제2 콘택 플러그들(162, 164), 및 제1 및 제2 배선들(172, 174)이 제공될 수 있다. 본 발명의 다른 실시 예의 변형 예에 따른 이-퓨즈 구조체는 도 1b를 참조하여 설명된 방법에 따라, 프로그램되고 센싱될 수 있다.
상술된 실시 예들에 따른 이-퓨즈 구조체에 포함된 제1 및 제2 도핑 영역들은 다양한 형상으로 구현될 수 있다. 본 발명의 실시 예들에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체가 도 5a 내지 도 5c를 참조하여 설명된다. 도 5a 내지 도 5c에서, 인식의 편의를 위해, 기판, 웰 영역, 콘택 플러그, 및 배선들을 생략하고, 제1 및 제2 도핑 영역들 및 제1 및 제2 도핑 영역들 상의 도전 패턴을 도시하였다.
도 5a는 본 발명의 일 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체를 설명하기 위한 도면이다.
도 5a를 참조하면, 본 발명의 실시 예에 따른 이-퓨즈 구조체는 제1 도전형의 제1 도핑 영역(210) 및 제2 도전형의 제2 도핑 영역(220)을 포함할 수 있다. 상기 제1 및 제2 도핑 영역들(210, 220)은 도 1a, 도 1b, 도 2, 및 도 3을 참조하여 설명된 웰 영역들 내에 배치될 수 있다. 상기 제1 및 제2 도핑 영역들(210, 220)은 제1 방향으로 배열될 수 있다. 도면에서, 상기 제1 방향은 X축 방향일 수 있다.
상기 제1 도핑 영역(210)은, 제2 방향으로 제1 폭(W1)을 갖는 제1 부분(211, first portion), 및 상기 제1 부분(211)의 일단에서 상기 제1 방향으로 연장하고 상기 제2 방향으로 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 갖는 제2 부분(212)을 포함할 수 있다. 상기 제2 방향은 상기 제1 방향에 직각(perpendicular)일 수 있다. 도면에서 상기 제2 방향은 Y 방향일 수 있다. 일 실시 예에 따르면, 상기 제1 및 제2 부분들(211, 212)은 상기 제2 방향으로 일정한 상기 제1 및 제2 폭들(W1, W2)을 각각 가질 수 있다.
상기 제2 도핑 영역(220)은, 상기 제2 방향으로 제3 폭(W3)을 갖는 제3 부분(221), 및 상기 제3 부분의 일단에서 상기 제1 방향으로 연장하고 상기 제2 방향으로 상기 제3 폭(W3)보다 좁은 제4 폭(W4)을 갖는 제4 부분(222)을 포함할 수 있다. 상기 제2 도핑 영역(220)의 상기 제4 부분(222)은 상기 제1 도핑 영역(210)의 상기 제2 부분(212)과 접촉할 수 있다. 일 실시 예에 따르면, 상기 제3 및 제4 부분들(221, 222)은 상기 제2 방향으로 일정한 상기 제3 및 제4 폭들(W3, W4)을 각각 가질 수 있다.
상기 제1 및 제2 도핑 영역들(210, 220) 상에 도전 패턴(230)이 배치될 수 있다. 상기 도전 패턴(230)은 도 1a를 참조하여 설명된 도전 패턴(140)과 동일한 물질을 포함할 수 있다.
상기 제1 부분(211)보다 좁은 폭을 갖는 제2 부분(212) 및 상기 제3 부분(221)보다 좁은 폭을 갖는 제4 부분(222)이 서로 접촉할 수 있다. 이로 인해, 도 1b를 참조하여 설명된 것과 같이 본 발명의 일 실시 예에 따른 제1 및 제2 도핑 영역들(210, 220)을 포함하는 이-퓨즈 구조체가 프로그램되는 될 수 있다. 이 경우, 상기 제1 및 제2 도핑 영역들(210, 220) 내에 흐르는 프로그램 전류 및/또는 상기 제1 및 제2 도핑 영역들(210, 220)과 상기 도전 패턴(230)의 계면에서 흐르는 프로그램 전류가 상기 제2 부분(212) 및 상기 제4 부분(222)이 접촉하는 영역에 집중되어, 이에 대응하는 상기 도전 패턴(230) 영역에서 일렉트로 마이그레이션 현상이 집중적으로 발생될 수 있다. 이에 따라, 용이하게 프로그램 가능한 이-퓨즈 구조체가 제공될 수 있다.
본 발명의 다른 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체가 설명된다. 도 5b는 본 발명의 다른 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체를 설명하기 위한 도면이다.
도 5b를 참조하면, 본 발명의 실시 예에 따른 이-퓨즈 구조체는 제1 도전형의 제1 도핑 영역(240), 및 제2 도전형의 제2 도핑 영역(250)을 포함할 수 있다. 상기 제1 및 제2 도핑 영역들(240, 250)은 도 1a, 도 1b, 도 2, 및 도 3을 참조하여 설명된 웰 영역들 내에 배치될 수 있다. 상기 제1 및 제2 도핑 영역들(240, 250)은 제1 방향으로 배열될 수 있다. 도면에서, 상기 제1 방향은 X축 방향일 수 있다.
상기 제1 도핑 영역(240)은 제1 및 제2 부분들(241, 242)을 포함할 수 있다. 상기 제2 도핑 영역(250)은 제3 부분(251) 및 상기 제2 부분(242)과 접촉하는 제4 부분(252)을 포함할 수 있다.
상기 제1 도핑 영역(240)의 상기 제1 부분(241)은 제2 방향으로 일정한 폭을 가질 수 있다. 상기 제2 방향은 상기 제1 방향에 직각일 수 있다. 도면에서 상기 제2 방향은 Y 방향일 수 있다. 상기 제2 부분(242)은 상기 제1 부분(241)의 일단에서 상기 제1 방향으로 연장하고, 상기 제1 부분(241)에서 멀어질수록 상기 제2 방향으로 좁을 폭을 가질 수 있다. 즉, 상기 제2 부분(242)은 상기 제4 부분(252)에 인접할수록, 상기 제2 방향으로 좁은 폭을 가질 수 있다. 상기 제1 도핑 영역(240)의 상기 제2 부분(242)은 상기 제2 방향으로 최소폭을 갖는 최소폭 부분(242a)을 포함할 수 있다.
상기 제2 도핑 영역(250)의 상기 제3 부분(251)은 상기 제2 방향으로 상기 제1 부분(251)과 동일한 폭을 가질 수 있다. 상기 제4 부분(252)은 상기 제3 부분(251)의 일단에서 상기 제1 방향으로 연장하여, 상기 제2 부분(242)과 접촉할 수 있다. 상기 제3 부분(251)은 상기 제2 부분(242)의 상기 최소폭 부분(242a)을 둘러싸는 두 개의 브랜치 부분들을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 제1 및 제2 도핑 영역들(240, 250)을 포함하는 이-퓨즈 구조체가 도 1b를 참조하여 설명된 것과 같이 프로그램될 수 있다. 이 경우, 상기 제1 및 제2 도핑 영역들(240, 250) 내에 흐르는 프로그램 전류 및/또는 상기 제1 및 제2 도핑 영역들(240, 250)과 상기 도전 패턴(230)의 계면에서 흐르는 프로그램 전류가 상기 제2 부분(242)의 상기 최소폭 부분(242a)에 집중되어, 이에 대응하는 상기 도전 패턴(230) 영역에서 일렉트로 마이그레이션 현상이 집중적으로 발생될 수 있다. 이에 따라, 용이하게 프로그램 가능한 이-퓨즈 구조체가 제공될 수 있다.
본 발명의 또 다른 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체가 설명된다. 도 5c는 본 발명의 또 다른 실시 예에 따른 제1 및 제2 도핑 영역들을 포함하는 이-퓨즈 구조체를 설명하기 위한 도면이다.
도 5c를 참조하면, 본 발명의 실시 예에 따른 이-퓨즈 구조체는 제1 도전형의 제1 도핑 영역(270) 및 제2 도전형의 제2 도핑 영역(280)을 포함할 수 있다. 상기 제1 및 제2 도핑 영역들(270, 280)은 도 1a, 도 1b, 도 2, 및 도 3을 참조하여 설명된 웰 영역들 내에 배치될 수 있다. 상기 제1 및 제2 도핑 영역들(270, 280)은 제1 방향으로 배열될 수 있다. 도면에서, 상기 제1 방향은 X축 방향일 수 있다.
상기 제1 도핑 영역(270)은 제1 및 제2 부분들(271, 272)을 포함할 수 있다. 상기 제2 도핑 영역(280)은 제3 부분(281) 및 상기 제2 부분(272)과 접촉하는 제4 부분(282)을 포함할 수 있다.
상기 제1 도핑 영역(270)의 상기 제1 부분(271)은 제2 방향으로 일정한 폭을 가질 수 있다. 상기 제2 방향은 상기 제1 방향에 직각일 수 있다. 도면에서, 상기 제2 방향은 Y 방향일 수 있다. 상기 제2 부분(272)은 상기 제1 부분(271)의 일단에서 상기 제1 방향으로 연장하고, 상기 제1 부분(271)에서 멀어질수록 상기 제2 방향으로 좁을 폭을 가질 수 있다. 상기 제2 부분(272)은 상기 제4 부분(282)에 인접할수록 상기 제2 방향으로 좁은 폭을 가질 수 있다. 평면적 관점에서, 상기 제2 부분(272)은, 상기 제1 방향으로 연장하는 제1 변, 상기 제1 변에 비스듬한(oblique) 제2 변, 및 상기 제1 부분(271)과 접촉하는 제3 변을 포함할 수 있다. 평면적 관점에서 상기 제1 및 제2 변들이 연결된 영역에서, 상기 제2 부분(272)은 상기 제2 방향으로 최소폭을 갖는 최소폭 부분 (272a)을 포함할 수 있다.
상기 제3 부분(281)은 상기 제2 방향으로 일정한 폭을 가질 수 있다. 상기 제4 부분(282)은 상기 제3 부분(271)의 일단에서 상기 제1 방향으로 연장하여, 상기 제2 부분(272)과 접촉할 수 있다. 상기 제4 부분(282)은 상기 제3 부분(281)에서 멀어질수록, 상기 제2 방향으로 좁은 폭을 가질 수 있다. 상기 제4 부분(282)은 상기 제2 부분(272)에 인접할수록 상기 제2 방향으로 좁은 폭을 가질 수 있다. 평면적 관점에서, 상기 제4 부분(282)은, 상기 제1 방향으로 연장하는 제4 변, 상기 제4 변에 비스듬한(oblique) 제5 변, 및 상기 제3 부분(281)과 접촉하는 제6 변을 포함할 수 있다. 평면적 관점에서 상기 제4 및 제5 변들이 연결된 영역에서, 상기 제4 부분(282)은 상기 제2 방향으로 최소폭을 갖는 최소폭 부분 (282a)을 포함할 수 있다. 평면적 관점에서, 상기 제2 부분(272)의 상기 제2 변 및 상기 제4 부분(282)의 상기 제5 변은 서로 중첩될 수 있다.
본 발명의 또 다른 실시 예에 따른 제1 및 제2 도핑 영역들(270, 280)을 포함하는 이-퓨즈 구조체가 도 1b를 참조하여 설명된 것과 같이 프로그램될 수 있다. 이 경우, 상기 제1 및 제2 도핑 영역들(270, 280) 내에 흐르는 프로그램 전류 및/또는 상기 제1 및 제2 도핑 영역들(270, 280)과 상기 도전 패턴(230)의 계면에서 흐르는 프로그램 전류가 상기 제2 부분(272)의 상기 최소폭 부분(272a) 및/또는 제4 부분(282)의 최소폭 부분(282a)에 집중되어, 이에 대응하는 상기 도전 패턴(230) 영역들에서 일렉트로 마이그레이션 현상이 집중적으로 발생될 수 있다. 이에 따라, 용이하게 프로그램 가능한 이-퓨즈 구조체가 제공될 수 있다.
본 발명의 실시 예들에 따른 이-퓨즈 구조체는 엔모스 및/또는 피모스 트랜지스터와 동일한 공정에서 제공될 수 있다. 본 발명의 실시 예들에 따른 이-퓨즈 구조체의 제조 방법이 설명된다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 이-퓨즈 구조체의 제조 방법을 설명하기 위한 도면들이다.
도 6a를 참조하면, 제1 내지 제3 영역들(A, B, C)을 포함하는 기판(300)이 제공된다. 상기 제1 내지 제3 영역들(A, B, C)은 각각 엔모스 트랜지스터, 피모스 트랜지스터, 및 이-퓨즈 구조체가 형성되는 영역들일 수 있다.
상기 제1 내지 제3 영역들(A, B, C) 내에 제1 내지 제3 웰 영역들(300a, 300b, 300c)이 각각 형성될 수 있다. 상기 제1 웰 영역(300a)은 제1 도전형의 도펀트로 도핑되고, 상기 제2 웰 영역(300b)은 제2 도전형의 도펀트로 도핑될 수 있다. 일 실시 예에 따르면, 상기 제3 웰 영역(300c)은 상기 제1 또는 제2 도전형의 도펀트로 도핑될 수 있다. 다른 실시 예에 따르면, 상기 제3 웰 영역(300c)은 도 2를 참조하여 설명된 것과 같이, 상기 제1 및 제2 도전형의 도펀트로 도핑될 수 있다.
도 6b를 참조하면, 상기 제1 영역(300a) 내에 제1 활성 영역을 정의하는 제1 소자 분리 패턴(310a) 및 상기 제2 영역(300b) 내에 제2 활성 영역을 정의하는 제2 소자 분리 패턴(310b)이 형성될 수 있다. 도면에 도시하지 않았으나, 상기 제3 영역(300c)에 제3 소자 분리 패턴이 더 형성될 수 있다.
상기 제1 및 제2 활성 영역들 상에 제1 및 제2 게이트 절연막들(322a, 322b)이 각각 형성될 수 있다. 상기 제1 및 제2 게이트 절연막들(322a, 322b) 상에 제1 및 제2 게이트 전극들(324a, 324b)이 각각 형성될 수 있다.
상기 제1 및 제2 웰 영역들(300a, 300b) 내에 제1 및 제2 소스/드레인 영역들(330a, 330b)이 각각 형성될 수 있다. 상기 제1 소스/드레인 영역들(330a)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제2 소스/드레인 영역들(330b)은 상기 제1 도전형의 도펀트로 도핑될 수 있다.
상기 제3 웰 영역(300c) 내에 상기 제1 도전형의 제1 도핑 영역(332) 및 상기 제2 도전형의 제2 도핑 영역(334)이 형성될 수 있다. 상기 제1 및 제2 도핑 영역들(332, 334)은 상기 제2 및 제1 소스/드레인 영역들(330b, 330a)의 형성 공정들과 동일한 공정에서 각각 형성될 수 있다.
예를 들어, 상기 제2 소스/드레인 영역들(330b)을 형성하기 위해 상기 제2 웰 영역(300b) 내에 상기 제1 도전형의 도펀트를 주입하는 공정에서, 상기 제3 웰 영역(300c) 내에 상기 제1 도전형의 도펀트가 주입되어 상기 제1 도핑 영역(332)이 형성될 수 있다. 상기 제1 소스/드레인 영역들(330a)을 형성하기 위해 상기 제1 웰 영역(300a) 내에 상기 제2 도전형의 도펀트를 주입하는 공정에서, 상기 제3 웰 영역(300c) 내에 상기 제2 도전형의 도펀트가 주입되어 상기 제2 도핑 영역(334)이 형성될 수 있다.
도 6c를 참조하면, 상기 제1 및 제2 소스/드레인 영역들(330a, 330b) 상에 제1 및 제2 오믹 패턴들(340a, 340b)이 형성되고, 상기 제1 및 제2 게이트 전극들(324a, 324b) 상에 제1 및 제2 상부 게이트 전극들(342a, 342b)될 수 있다. 상기 제1 및 제2 도핑 영역들(332, 334) 상에 도전 패턴(340c)이 형성될 수 있다.
상기 제1 및 제2 오믹 패턴들(340a, 340b), 상기 제1 및 제2 상부 게이트 전극들(342a, 342b), 및 상기 도전 패턴(340c)는 서로 동일한 물질로 형성되고, 서로 동일한 제조 공정에서 형성될 수 있다. 예를 들어, 상기 제1 및 제2 오믹 패턴들(340a, 340b), 상기 제1 및 제2 상부 게이트 전극들(342a, 342b), 및 상기 도전 패턴(340c)은 금속 반도체 화합물로 형성될 수 있다. 예를 들어, 상기 금속 반도체 화합물은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 또는 탄탈륨 실리사이드 중에서 적어도 하나를 포함할 수 있다. 도면에 도시된 바와는 달리, 상기 제1 및 제2 상부 게이트 전극들(342a, 342b)은 생략될 수 있다.
상기 제1 내지 제3 영역들(300a, 300b, 300c)을 포함하는 상기 기판(300) 상에 층간 절연막(350)이 형성될 수 있다. 상기 층간 절연막(350)은 산화막 및/또는 질화막으로 형성될 수 있다.
상기 층간 절연막(350)을 관통하여, 상기 제1 및 제2 소스/드레인 영역들(330a, 330b)과 각각 접촉하는 제1 및 제2 콘택 플러그들(360a, 360b)이 형성될 수 있다. 상기 층간 절연막(350)을 관통하여, 상기 제1 및 제2 도핑 영역들(332, 334) 상의 상기 도전 패턴(340c)의 일부분들과 접촉하는 제3 콘택 플러그들(360c)이 형성될 수 있다. 상기 제1 내지 제3 콘택 플러그들(360a, 360b, 360c)은 서로 동일한 공정에서 형성될 수 있다.
상기 층간 절연막(350) 상에 상기 제1 내지 제3 콘택 플럭그들(360a, 360b, 360c)과 각각 접촉하는 제1 내지 제3 배선들(370a, 370b, 370c)이 형성될 수 있다.
반도체 메모리 장치는 결함이 발생된 메모리 셀(이하 결함 셀)을 대체하기 위한 여분의 메모리 셀(Redundant Memory Cell:이하 리던던트 셀)을 구비할 수 있다. 또한, 결함 셀의 어드레스를 리던던트 셀로 전환하기 위한 어드레스 프로그램이 이루어지는 퓨즈 박스(Fuse Box)를 포함할 수 있다. 상기 퓨즈 박스는 상술된 본 발명의 실시 예들에 따른 이-퓨즈 구조체들 중 적어도 어느 하나를 포함할 수 있다. 테스트시에 메모리 셀에 결함을 감지하게 되면, 퓨즈 박스에 있는 이-퓨즈 구조체를 프로그램하여 결함 셀의 어드레스를 여분의 리던던트 셀로 전환시킬 수 있다. 이와 같은 방법으로 결함 셀이 발생하더라도 전체 칩은 결함이 없는 양품으로 공급이 가능하다.
도 7은 본 발명의 기술적 사상에 기초한 이-퓨즈 구조체를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 7을 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 개시된 이-퓨즈 구조체들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 8은 본 발명의 기술적 사상에 기초한 이-퓨즈 구조체를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 8을 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 실시 예들에 개시된 이-퓨즈 구조체를들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 웰 영역
120: 제1 도핑 영역
130: 제2 도핑 영역
140: 도전 패턴
162, 164: 제1 및 제2 콘택 플러그들

Claims (10)

  1. 기판 내에 형성된 제1 도전형의 제1 도핑 영역;
    상기 기판 내에 형성되고, 상기 제1 도핑 영역과 접하는 제2 도전형의 제2 도핑 영역;
    상기 제1 및 제2 도핑 영역들을 덮고, 상기 제1 및 제2 도핑 영역과 접촉하는 도전 패턴;
    상기 제1 도핑 영역을 덮는 상기 도전 패턴 상의 제1 콘택 플러그; 및
    상기 제2 도핑 영역을 덮는 상기 도전 패턴 상의 제2 콘택 플러그를 포함하는 이-퓨즈(e-fuse) 구조체.
  2. 제1 항에 있어서,
    상기 기판 내에 형성된 웰 영역을 더 포함하되,
    상기 제1 및 제2 도핑 영역들은 상기 웰 영역 내에 형성된 이-퓨즈 구조체.
  3. 제2 항에 있어서,
    상기 웰 영역은, 상기 제1 도핑 영역을 둘러싸는 상기 제1 도전형의 제1 부분(fisrt part), 및 상기 제2 도핑 영역을 둘러싸는 상기 제2 도전형의 제2 부분(second part)을 포함하는 이-퓨즈 구조체.
  4. 제1 항에 있어서,
    상기 제1 및 제2 도핑 영역들은 제1 방향으로 배열되고,
    상기 제1 도핑 영역은, 상기 제1 방향에 직각인(perpendicular) 제2 방향으로 제1 폭을 갖는 제1 부분(first portion), 및 상기 제2 방향으로 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 부분을 포함하고,
    상기 제2 도핑 영역은, 상기 제2 방향으로 제3 폭을 갖는 제3 부분, 및 상기 제2 방향으로 상기 제3 폭보다 좁은 제4 폭을 갖는 제4 부분을 포함하고,
    상기 제2 부분 및 상기 제4 부분이 접촉하되,
    상기 제1 부분에 인접한 상기 제2 부분의 일부분은 상기 제2 폭을 갖고,
    상기 제4 부분에 인접한 상기 제2 부분의 일부분은, 상기 제4 부분에 인접할수록, 상기 제2 방향으로의 폭이 좁아지는 이-퓨즈 구조체.
  5. 제1 항에 있어서,
    상기 제1 및 제2 도핑 영역들은 제1 방향으로 배열되고,
    상기 제1 도핑 영역은, 상기 제1 방향에 직각인(perpendicular) 제2 방향으로 제1 폭을 갖는 제1 부분(first portion), 및 상기 제2 도핑 영역에 인접할수록 상기 제2 방향으로 좁은 폭을 갖는 제2 부분을 포함하고,
    상기 제2 도핑 영역은, 상기 제2 방향으로 제2 폭을 갖는 제3 부분, 및 상기 제1 도핑 영역에 인접할수록 상기 제2 방향으로 좁은 폭을 갖는 제4 부분을 포함하고,
    상기 제2 부분 및 상기 제4 부분은 접촉하는 이-퓨즈 구조체.
  6. 제1 항에 있어서,
    상기 도전 패턴은, 상기 제1 및 제2 콘택 플러그들과 각각 접촉하고 서로 단선된(disconnected) 제1 및 제2 세그먼트들을 포함하는 이-퓨즈 구조체.
  7. 제1 항에 있어서,
    상기 제1 및 제2 콘택 플러그들은 상기 도전 패턴에 의해 전기적으로 서로 연결되는 이-퓨즈 구조체.
  8. 제1 항에 있어서,
    상기 기판은, 베이스 기판, 상기 베이스 기판 상의 매립 절연막, 및 상기 매립 절연막 상의 반도체 물질막을 포함하고,
    상기 웰 영역은 상기 반도체 물질막 내에 형성되되,
    상기 웰 영역 및 상기 반도체 물질막을 둘러싸는 소자 분리 패턴을 더 포함하는 이-퓨즈 구조체.
  9. 기판 내의 내의 제1 도전형의 제1 도핑 영역, 상기 기판 내의 상기 제1 도핑 영역과 접촉하는 제2 도전형의 제2 도핑 영역, 상기 제1 및 제2 도핑 영역들을 덮는 도전 패턴, 상기 제1 및 제2 도핑 영역을 덮는 상기 도전 패턴 상에 각각 배치되는 제1 및 제2 콘택 플러그들을 포함하는 이-퓨즈 구조체를 준비하는 것; 및
    상기 제1 및 제2 콘택 플러그들에 서로 다른 레벨의 전압들을 인가하여, 상기 도전 패턴을 서로 단선된(disconnected) 제1 및 제2 세그먼트로 분리시키는 것을 포함하는 이-퓨즈 구조체의 동작 방법.
  10. 제9 항에 있어서,
    상기 제1 및 제2 세그먼트들은 제1 및 제2 콘택 플러그들과 각각 접촉하고,
    상기 제1 및 제2 도핑 영역들 사이의 전류 값 또는 저항 값을 측정하는 것을 더 포함하는 이-퓨즈 구조체의 동작 방법.
KR1020110059134A 2011-06-17 2011-06-17 이-퓨즈 구조체 및 그 동작 방법 KR20120139361A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110059134A KR20120139361A (ko) 2011-06-17 2011-06-17 이-퓨즈 구조체 및 그 동작 방법
US13/517,788 US8809997B2 (en) 2011-06-17 2012-06-14 E-fuse structures and methods of operating and manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110059134A KR20120139361A (ko) 2011-06-17 2011-06-17 이-퓨즈 구조체 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20120139361A true KR20120139361A (ko) 2012-12-27

Family

ID=47353022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110059134A KR20120139361A (ko) 2011-06-17 2011-06-17 이-퓨즈 구조체 및 그 동작 방법

Country Status (2)

Country Link
US (1) US8809997B2 (ko)
KR (1) KR20120139361A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140266286A1 (en) * 2013-03-13 2014-09-18 Qualcomm Incorporated Through-substrate via with a fuse structure
US9263385B1 (en) * 2015-01-05 2016-02-16 Globalfoundries Inc. Semiconductor fuses and fabrication methods thereof
FR3063573B1 (fr) * 2017-03-01 2019-05-03 Stmicroelectronics (Rousset) Sas Dispositif fusible integre
US10242988B2 (en) * 2017-08-23 2019-03-26 Nxp Usa, Inc. Antifuses integrated on semiconductor-on-insulator (SOI) substrates

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1135854A (en) * 1977-09-30 1982-11-16 Michel Moussie Programmable read only memory cell
US6323535B1 (en) 2000-06-16 2001-11-27 Infineon Technologies North America Corp. Electrical fuses employing reverse biasing to enhance programming
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6580156B1 (en) 2002-04-04 2003-06-17 Broadcom Corporation Integrated fuse with regions of different doping within the fuse neck
US6650143B1 (en) 2002-07-08 2003-11-18 Kilopass Technologies, Inc. Field programmable gate array based upon transistor gate oxide breakdown
US7705349B2 (en) * 2002-08-29 2010-04-27 Micron Technology, Inc. Test inserts and interconnects with electrostatic discharge structures
US6933591B1 (en) * 2003-10-16 2005-08-23 Altera Corporation Electrically-programmable integrated circuit fuses and sensing circuits
US7382036B2 (en) 2005-07-29 2008-06-03 International Business Machines Corporation Doped single crystal silicon silicided eFuse
US7659168B2 (en) 2005-11-03 2010-02-09 International Business Machines Corporation eFuse and methods of manufacturing the same
US20080067600A1 (en) * 2006-09-19 2008-03-20 Louis Lu-Chen Hsu Storage Elements with Disguised Configurations and Methods of Using the Same
US8004059B2 (en) 2007-01-12 2011-08-23 International Business Machines Corporation eFuse containing SiGe stack
US7820492B2 (en) 2007-05-25 2010-10-26 Kabushiki Kaisha Toshiba Electrical fuse with metal silicide pipe under gate electrode
US8399959B2 (en) * 2007-05-30 2013-03-19 Broadcom Corporation Programmable poly fuse
US8013419B2 (en) 2008-06-10 2011-09-06 International Business Machines Corporation Structure and method to form dual silicide e-fuse
US8102019B1 (en) * 2009-06-19 2012-01-24 Xilinx, Inc. Electrically programmable diffusion fuse

Also Published As

Publication number Publication date
US8809997B2 (en) 2014-08-19
US20120319234A1 (en) 2012-12-20

Similar Documents

Publication Publication Date Title
CN104396014B (zh) 以反熔丝为特征的集成电路器件及其制造方法
KR102178025B1 (ko) 감소된 레이아웃 면적을 갖는 otp 셀
US10361212B2 (en) Semiconductor memory devices
US7872898B2 (en) One time programmable read only memory and programming method thereof
TW201515156A (zh) 可程式化記憶體
US9343404B2 (en) Anti-fuse of semiconductor device, semiconductor module and system each including the semiconductor device, and method for forming the anti-fuse
KR20080076618A (ko) 반도체 집적 회로
US20080036033A1 (en) One-time programmable memory
US10224278B2 (en) Semiconductor device with anti-fuse component including electrode over corner of insulating member
KR20120139361A (ko) 이-퓨즈 구조체 및 그 동작 방법
US8836076B2 (en) Semiconductor device and method of manufacturing the same
US8928056B2 (en) Nonvolatile semiconductor memory device
US8470645B2 (en) Method for manufacturing an antifuse memory cell
KR101958518B1 (ko) 프로그래밍의 신뢰성이 개선된 otp 셀
CN105185776A (zh) 天线效应放电回路及其制造方法
US9837158B2 (en) Nonvolatile memory device and method of programming the same
KR20150007923A (ko) 반도체 장치 및 그것의 제조 방법
CN107393916A (zh) 用于具有静电放电保护的mosfet的方法、装置及系统
US20150303203A1 (en) Nonvolatile memory device having single-layer gate, method of operating the same, and memory cell array thereof
CN100576500C (zh) 熔丝结构及其形成方法
KR20110016453A (ko) 비휘발성 메모리 셀 회로 및 비휘발성 메모리 셀을 포함하는 전자 디바이스 및 그 전자 디바이스를 형성하는 프로세스
JP3506668B2 (ja) 読み出し専用不揮発性メモリの製造方法
CN110890329A (zh) 形成半导体器件的方法
US20240128188A1 (en) Electronic fuse device, methods of measuring resistance of the same and forming the same
US8901649B2 (en) Semiconductor device, electrostatic discharge protection device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right