KR20090023476A - 자기 정렬 게이트 ｊｆｅｔ 구조 및 방법 - Google Patents

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아쇽 쿠마르 카푸르
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디에스엠 솔루션즈, 인크.
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Abstract

적어도 반도체층을 갖는 기판 상에 집적되어 있고, 액티브 영역 위에 소스 및 드레인 컨택트를 가지며, 제1 폴리실리콘(또는 내화 금속이나 실리사이드와 같은 다른 도체)으로 이루어지며, 소스 및 드레인 컨택트의 상부를 덮는 유전체층의 상부면과 동일한 높이가 되도록 폴리싱되는 제2 폴리실리콘으로 이루어지는 자기 정렬 게이트 컨택트를 갖는 JFET가 제공된다. 유전체층은 폴리싱 정지층으로 기능하는 질화물 캡을 갖는 것이 바람직하다. 일부 실시예에서, 질화물은 소스 및 드레인 컨택트를 덮는 유전체층 전체를 덮는 것은 물론 JFET에 대한 액티브 영역을 정의하는 필드 산화물 영역을 덮는다. 기판 표면에 형성되며 에피택셜 성장되는 채널 영역에 관한 실시예가 또한 기재되어 있다.
JFET, 소스, 드레인, 게이트, 채널, 자기 정렬, 에칭, 폴리실리콘

Description

자기 정렬 게이트 ＪＦＥＴ 구조 및 방법{SELF ALIGNED GATE JFET STRUCTURE AND METHOD}
본 발명은 작은 선폭으로 제조되는 CMOS 회로에서의 일부 프로세스 문제를 극복할 수 있는, 매우 작은 선폭으로 JFET 트랜지스터를 형성하는 디바이스 구조 및 방법에 관한 것이다.
선폭이 점차 서브마이크론 범위로 축소됨에 따라(오늘날의 선폭은 45 나노미터 또는 0.045 마이크로미터이며, 1 마이크로미터는 10-6 미터이고 1 나노미터는 10 옹스트롬이다), 게이트 산화물의 두께를 포함하여 CMOS, NMOS 및 PMOS 회로 상의 모든 구조가 축소되고 있다. 선폭이 축소될수록, 펀치 스루(punch through)를 회피하기 위하여 전압이 강하되어야 한다. 이러한 선폭의 축소는 게이트 길이가 더 작아진다는 것을 의미하며, 이에 따라 게이트 산화물의 두께도 낮은 전압에서 MOS 디바이스에서의 전류의 흐름을 적절히 제어할 수 있도록 감소되어야 한다. 게이트 산화물의 두께가 감소하면 스위칭되어야 하는 단위 면적당 게이트 용량이 증가한다. 외형(geometry)의 감소는 회로 밀도의 증가를 의미하므로, 그 결과로 칩의 동작에 필요한 전력이 전반적으로 증가된다. 또한, 게이트 산화물 두께의 축소는 CMOS 회로와 다른 모든 MOS 회로에서 전력 소비를 증가시키는 누전(leakage)을 야기한다. 누전을 야기하지 않을 게이트 산화물 두께의 한계는 약 30 나노미터이고, 이는 최소 선폭이 10NM인 종래 기술에서 사용된 반면에, 45 나노미터 선폭(0.045 마이크로미터)이 현재의 기술 상태이다.
1 마이크로미터 선폭에서, 1 제곱 센티미터 집적 회로에서의 전력 소비는 5 와트이다. 45 나노미터로 선폭이 축소되면, 동일 크기 칩에서의 전력 소비는 1000 와트로 증가한다. 이는 적절하게 냉각되지 않는 집적 회로를 파괴할 수 있고, 랩탑, 셀 폰 등의 휴대용 기기에서는 허용될 수 없다. 이러한 전력 소비는 동작하지 않는 트랜지스터를 휴면(sleep)시켜 전력을 낭비하지 않도록 하는 회로를 필요로 하므로 설계 과정을 상당히 복잡하게 한다.
종래의 접합 전계 효과 트랜지스터(junction field effect transistor)는 최초로 보고될 당시인 1950년대로 돌아간다. 그 이후로, Simon Sze의 "Physics of Semiconductor Devices"와 Andy Grove의 "Physics and Technology of Semiconductor Devices"와 같은 수많은 저서에서 다루어져 왔다. 접합 전계 효과 디바이스는 원소와 화합물 반도체 모두에서 보고되었다. 접합 전계 효과 트랜지스터를 구비한 다음과 같은 여러 회로가 보고되었다.
1) Nanver 및 Goudena의 "Design Consideration for Integrated High-Frequency P-Channel JFET's," IEEE Transactions Electrons Devices, Vol.; 35, No.11, 10 1988, pp. 1924-1933.
2) Ozawa의 "electrical Properties of a Triode Like Silicon Vertical Channel JFET," IEEE Transactions Electrons Devices Vol. ED-27, No. 11, 1980, pp. 21152123.
3) H. Takanagi 및 G. Kano의 "Complementary JFET Negative-Resistance 15 Devices," IEEE Journal of Solid State Circuits, Vol. SC-10, No.6, December 1975, pp. 509-515.4; A. Hamade 및 J. Albarran의 "A JFET/Bipolar Eight-Channel Analog Multiplexer," IEEE Journal of Solid State Circuits, Vol, SC-16, No.6, December 1978.5; K. Lehovec 및 R. Zuleeg의 "Analysis of GaAs FET's for Integrated Logic," 20 IEEE Transanction on Electron Devices, Vol.ED-27, No.6, June 1980. 또한, 1985년 8월 4일 "Complimentary GaAs Logic"이란 제목으로 R. Zuleeg에 의해 출판된 보고서도 종래 기술로서 여기에서 인용된다.
대표적인 n 채널 JFET 구조를 도 1에 나타낸다. JFET는 n형 기판(810)에 형성된다. 이는 도면 부호 815로 나타낸 P 우물(p-well) 영역에 포함된다. JFET의 바디(body)는 도면 부호 820으로 나타내며, 소스(832), 채널(838) 및 드레인(834) 영역을 포함하는 n형 확산 영역이다. 게이트 영역(836)은 p형이며, 기판에 확산되어 형성된다. 소스, 드레인 및 게이트 영역에 대한 컨택트는 각각 도면 부호 841, 842 및 840으로 나타낸다. JFET에서 중요한 치수(dimension)는 게이트 길이이며 도면 부호 855로 나타낸다. 이는 게이트 영역이 게이트 컨택트를 둘러싸는 것을 보장하기 위하여 요구되는 필수 설계 규칙의 중복에 더하여 최소 컨택트 홀(contact hole) 치수(850)에 의하여 결정된다. 게이트 길이(855)는 컨택트 홀 치수(850)보다 상당히 크다. 이러한 JFET의 구성의 피처(feature)는, 채널 길이가 실질적으로 최소 피처 사이즈보다 크기 때문에, 이러한 디바이스의 성능을 제한한다. 또한, 드레인 및 소스 영역(832, 834)로의 게이트 확산부(836)의 수직 측벽(861, 862)의 각각의 용량도 매우 크다. 게이트 드레인간 측벽의 용량은 당업자에게 알려진 용어인 밀러(Miller) 용량을 형성하며, 고주파수에서의 디바이스의 성능을 매우 제한한다.
CMOS를 JFET로 대체하여 45NM 이하의 선폭에서의 전력 소비 문제를 해결하려면, 필적하는 외형의 MOS 트랜지스터에 비하여 게이트 용량이 매우 작고 기생 용량도 매우 작은 노멀리 오프(normally off) JFET가 필요하다. 또한, 그러한 JFET 디바이에서 채널에 대하여 자기 정렬되는 게이트가 바람직하다. 따라서 이러한 목적을 달성하기 위하여 스페이서 산화물(spacer oxide)에서 자기 정렬 홀을 에칭함으로써 마스크를 사용하지 않고 게이트 전극을 제조할 수 있도록 하는 것이 바람직하다.
선폭 축소에 따른 종래의 CMOS에서의 전력 소비 증가 문제를 해결하는 한 방법은 노멀리 오프 접합 전계 효과 트랜지스터, 즉 JFET이다. 종래의 노멀리 온 JFET는 도 1에 도시한 구조와 같다.
도 2에 노멀리 오프 JFET 구조를 나타내었다. 이 도면은 강화 모드(enhancement mode)에서 동작하도록 설계된 도핑 레벨과 치수를 갖는 N 채널 JFET의 단면도이다. JFET는 기판 내에 4개의 단자 영역(terminal region)과 기판 면 위에 대응하는 컨택트를 갖는다. 기판 내의 단자 영역은 소스(31)(폴리실리콘 컨택트(72) 아래의 확산 영역과 그 확산 영역을 채널 영역(50)에 결합시키는 주입 영역으로 이루어짐); 게이트(70); 드레인(40)(폴리실리콘 컨택트(74) 아래의 확산 영역과 그 확산 영역을 채널 영역(50)에 결합시키는 주입 영역으로 이루어짐); 그리고 도면 부호 68로 나타낸 오믹 컨택트(ohmic contact) 영역을 갖는 P 우물(11)이다. 소스, 드레인, 게이트 및 P 우물에 대한 컨택트는 통상 폴리실리콘으로 이루어지며, 기판 컨택트(71), 소스 컨택트(72), 게이트 컨택트(75) 및 드레인 컨택트(74)이다. JFET는 도 2의 실리콘 기판(15)의 영역에 형성된다. JFET는 절연 영역(21)에 의하여 주변 반도체와 절연되는데, 이는 통상 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation)(이하, STI라 함) 필드 산화물(field oxide)이다. 소스와 드레인간 채널은 도면 부호 50으로 나타낸다. N 채널 JFET에 있어서, 소스 및 드레인 영역(31, 40)은 (인, 비소 또는 안티몬과 같은 N형 도너 불순물로 고농도 도핑된) N+ 영역이다. P 우물(11)은 붕소 또는 인듐과 같은 억셉터 불순물로 P형 도핑된다. P 우물에 대한 컨택트는 고농도 P형 도핑되는 폴리 컨택트(poly contact)(71)로 형성되며, 이는 게이트를 형성하는 드라이브 인 프로세스(drive in process) 동안의 확산으로 인해 오믹 컨택트와, 도시한 바와 같은 필드 산화물 영역(21)의 구성에 의하여 P 우물 컨택트로 기능하는 P+ 영역(68)을 형성한다. 필드 산화물 영역은 오믹 컨택트(68)에서 채널 영역(50) 아래의 P 우물 부분(11)까지의 도전 경로(conductive path)를 컷오프하지 않도록, P 우물 깊이 아래로 기판 접합부(87)까지 확장되어서는 안된다. 채널은 저농도 N형 도핑되는 좁은 영역(50)이다. 게이트는 그 위에 위치한 고농도 P+ 도핑된 폴리실리콘(75)으로부터의 도펀트(dopant)의 확산이나 이온 주입과 같은 방법으로 N형 채널에 형성되는 매우 얕은 (통상 10 나노미터, 이하, NM이라 한다) P형 영역이다. 표면에서부터 게이트(70)와 채널(50)에 이르는 깊이의 변화에 따른 트랜지스터의 도핑 프로파일이 도 3에 도시되어 있다. 게이트 영역(70)을 형성하는 드라이브 인 프로세스와 채널 영역(50)을 형성하는 주입은 모두 중요한데, 이는 게이트와 채널간 접합부와 채널과 P 우물간 접합부의 공핍(depletion) 영역을 소스 터치(touch)에 대하여 게이트 및 우물에 0 볼트 외부 바이어스로 형성하여 핀치 오프(pinch off)를 일으키도록 이들 영역의 깊이와 도핑을 제어해야 하기 때문이다. 곡선(81)은 통상의 게이트 도핑 프로파일이고 포인트(85)는 통상 기판 표면으로부터 약 10NM 정도여서 게이트는 매우 얕다. 이러한 요건은 본 발명이 해결하고자 하는 문제점의 해결책의 중요 부분이다. 곡선(82, 83, 84)은 각각 채널(50), P 우물(11) 및 기판 벌크 영역(15)의 도핑 프로파일을 나타낸다. 게이트와 채널간 접합부의 깊이는 포인트(85)이다. 채널과 P 우물간 접합부의 깊이는 포인트(86)이며 통상 기판 표면으로부터 아래로 40NM 정도이다. 우물과 기판간 접합부의 깊이는 87로 나타낸다. 각 접합부는 해당 접합부의 양단이 0으로 바이어스될 때에도 해당 접합부의 어느 한 쪽에 공핍 영역을 갖는다.
앞에서 언급한 것처럼, 노멀리 오프 또는 강화 모드 JFET를 설계하는 키(key)는 게이트와 채널간 접합부(85)를 둘러싸는 공핍 영역이 채널과 우물간 접합부(86)(또는 도 5C 및 도 15의 실시예의 경우에는 채널과 기판간 접합부(86))를 둘러싸는 공핍 영역의 경계 아래로 확장될 만큼 커지도록 디바이스를 설계하는 것이다. 이것은 게이트 바이어스가 0 볼트일 때 전류 흐름을 핀치 오프시켜 강화 모 드 디바이스를 형성한다. 각 접합부 주변의 공핍 영역은 0 바이어스에서 고정 폭을 갖는다. 공핍 영역이 PN 접합부의 상하로 얼마나 확산되는가는 그 접합부의 상하에 있는 반도체의 상대적인 도핑 농도에 따라 달라진다. 접합부(85, 86)의 어느 한 쪽 상의 영역의 도핑 농도와 게이트 및 채널 영역의 사이즈는 핀치 오프가 일어나도록 조정된다.
도 4는 종래 노멀리 온 JFET에서 게이트와 채널간 접합부(85) 주변의 공핍 영역의 경계(90, 91)를 나타내는 게이트와 채널 영역의 확대도이다. 채널과 우물간 접합부(86) 주변의 공핍 영역은 상부 경계(92)와 하부 경계(94)로 나타내었다. 채널 영역(50)의 경계(91)는 채널과 P 우물 접합부(86) 주변의 공핍 영역의 상부 경계(92)와 거의 일치하지만, 완전히 일치하지 않으므로, 핀치 오프가 일어나지 않아 중립 영역으로 전류가 흐른다. 게이트, 채널 및 우물 영역의 도핑과 접합부의 깊이가 이러한 도 4에 도시한 상태를 만들게 되는 경우, 해당 디바이스를 노멀리 온 또는 공핍 모드 디바이스라고 하는데, 이는 핀치 오프, 즉 공핍 영역 경계(91)가 공핍 영역 경계(92)와 만나는 상태를 만들므로써 소스에서 드레인으로의 전류 흐름을 턴 오프시키는 데에 약간의 게이트 바이어스를 필요로 하기 때문이다. 이와 달리, 훨씬 작은 정극성 또는 0의 게이트 바이어스에서 핀치오프를 일으키도록 게이트, 채널 및 우물 영역의 도핑과 접합부 깊이를 제어할 수 있는데, 이러한 디바이스를 노멀리 오프 또는 강화 모드 디바이스라고 한다. 특히, JFET에 있어서, 0의 게이트 바이어스 또는 1볼트 미만의 게이트 바이어스에서 경계(91)가 경계(92)에 접촉하도록, 채널 영역의 도핑 대 게이트 영역의 도핑, 게이트와 채널간 접합 부(85)의 상대 깊이 대 채널과 P 우물 접합부의 상대 깊이 , 그리고 접합부(86) 아래의 반도체의 도핑을 모두 제어할 수 있다. 이것은 핀치 오프를 일으키고, 따라서 소스(31)로부터 채널(50)을 거쳐 드레인(40)으로 극히 소량의 전류가 흐르게 된다. 정극성 바이어스를 게이트와 채널간 접합부의 양단에 인가하여 공핍 영역의 폭을 줄이는 경우, 디바이스에서 핀치 오프가 없어져 소스와 드레인 사이가 도통된다.
도 2의 JFET는 소스와 드레인의 위쪽 부분은 N+로 도핑하고 게이트와 P 우물 위쪽의 부분은 P+로 도핑할 수 있도록 단일 폴리실리콘층을 도핑하는 데에 별도로 2개의 마스크를 필요로 한다. 피처 사이즈(feature size)가 작아질수록, 상이한 마스크에 의해 형성되는 피처들의 정렬은 더욱 어려워지고 설계 규칙의 허용 범위는 값비싼 칩의 리얼 이스테이트를 잠식한다. 소스 및 드레인 컨택트를 형성하는 제1 도전층이 반드시 폴리실리콘일 필요는 없고 금속일 지라도, 이하에서 "듀얼 폴리(dual poly)" 프로세스라 칭하는 자기 정렬 게이트 컨택트로 듀얼 도전성 반도체층 퇴적을 행하여 JFET의 면적을 줄임으로써 디바이스의 면적을 줄이는 것이 바람직하다. 듀얼 폴리 바이폴라 디바이스는 공지되어 있고 따라서 듀얼 폴리를 구성하는 방법에 관한 방대한 지식이 있다. 하지만, 출원인의 지식에 대해서는, 듀얼 폴리 JFET 집적 처리는 존재하지 않는다.
따라서, 기생 용량이 적고, 폴리실리콘 처리 과정에 수반되는 마스크의 수를 줄여서, 자기 정렬 게이트 컨택트를 형성하는 JFET를 제조하는 방법에 대한 필요성이 커지고 있다.
본 발명의 교시에 다른 프로세스 종류에 따르면, 자기 정렬 게이트 컨택트를 갖는 JFET가 구성된다. 이는 소스 및 드레인 컨택트 주변에 스페이서 산화물을 형성함으로써 형성되는 개구부 내에 퇴적되는 제2 폴리실리콘층(비록 소스 및 드레인 컨택트를 형성하는 제1층이 폴리실리콘이 아니고 어떤 다른 도체일지라도)으로부터 게이트 컨택트를 형성함으로써 달성된다. 개구부는 JFET의 소스 및 드레인 영역이 될 부분들 사이의 액티브 영역의 일부를 노출시킨다. 이러한 구성 형태는 게이트 마스크를 소스 및 드레인 마스크와 정렬할 때의 리소그래피 문제를 해결한다. 소스 및 드레인 컨택트 상의 스페이서 절연체 위의 질화물층은 폴리싱 정지층으로 기능한다. 필드 산화물을 덮고 있는 질화물층은 디바이스를 동작 불능하게 할 수 있는 과에칭을 방지한다.
도 1은 JFET의 단면도이다.
도 2는 JFET의 일 실시예의 단면도이다.
도 3은 도 2에 도시한 JFET와 본 발명의 교시에 따른 JFET에 대한 통상의 도핑 프로파일이다(N 채널이 도시되어 있고, P 채널 JFET에 대하여는 도핑 극성이 반전된다).
도 4는 어떻게 공핍 영역이 확장되어 핀치 오프를 일으키는지를 나타내는 도 2에 따른 JFET와 본 발명에 따른 JFET의 채널 및 게이트 영역의 확대도이다.
도 5A는 본 발명의 바람직한 실시예에 따라 완성된 JFET의 예시적인 평면도 이다.
도 5B는 완성된 JFET의 대체 평면도이다.
도 5C는 도 5A에 도시한 절단선 A-A'를 따라 절취한 본 발명의 바람직한 실시예에 따라 완성된 JFET의 단면도이다(우물 컨택트는 당업자가 주지하고 있으므로 생략되어 있으며 도 5D에 도시되어 있음).
도 5D는 도 5A에 도시한 선 A-A'를 따라 절취한 본 발명의 바람직한 실시예에 따라, 우물 탭을 포함하는, 완성된 JFET의 단면도이다.
도 6은 액티브 영역을 정의한 후에 예비 단계에서 JFET를 관통하는 단면도이다.
도 7은 제1 폴리 퇴적 후에 중간 단계에서 디바이스를 관통하는 단면도이다.
도 8은 유전체층(144)이 제1 도전층(136) 위에 퇴적된 후의 구조의 단면도이다.
도 9는 채널 영역이 형성되는 액티브 영역(140)의 일부를 노출시키는 포토레지스트층(146)을 마스킹한 후와 유전체층(144)과 폴리실리콘을 에칭한 후의 단면도이다.
도 10은 통상적으로 비소인 N형 도펀트를 주입하여 채널 영역(122)을 형성한 후의 구조의 단면도이다.
도 11은 채널 주입 전에 폴리 소스 및 드레인 컨택트의 측벽 상에 얇은 산화물층이 형성되는 프로세스에 대한 대체 실시예에서 채널 주입 단계에서의 단면도이다.
도 12는 얇은 질화물층(163)이 소스 및 드레인 컨택트 위에 산화물층(144) 아래에 있고 또 다른 질화물층(164, 162)이 각각 소스 및 드레인 컨택트 위에 있으며 유전체층(160)이 전체 웨이퍼를 덮고 있는 대체 실시예의 단면도이다.
도 13은 전체 구조 위에 질화물층(165) 및 또 다른 유전체층(실리콘 이산화물)(160)을 형성한 후의 구조의 바람직한 실시예의 단면도를 나타낸다.
도 14는 소스 컨택트(102)와 드레인 컨택트(100) 주변에 형성되는 스페이서(128)의 아웃라인을 (점선으로) 나타내는 평면도이다.
도 15는 질화물층(162, 164)이 소스 및 드레인 컨택트의 상부에만 형성되어 있는 것으로, 도 13의 구조에서 시작하여 제2 유전체층(160)을 에칭한 후의 구조의 단면을 나타낸다.
도 16은 질화물층이 제2 산화물층 아래에 전체 웨이퍼 위에 형성되어 있는 것으로, 도 12의 구조에서 시작하여 제2 유전체층(160)을 에칭한 후의 구조의 단면도이다.
도 17은 질화물이 상기 소스 및 드레인 컨택트 위에만 형성되어 있는 것으로, 도 15의 구조에서 시작하여 통상적으로 폴리실리콘인 제2 도전층(190)의 형성 후의 구조의 단면을 나타낸다.
도 18은 소스 및 드레인 컨택트의 형성 후에 질화물이 전체 구조 위에 퇴적되어 있는 것으로, 도 16의 구조에서 시작하여 제2 도전층을 퇴적한 후의 프로세스의 일 실시예에서 구조를 관통하는 단면도이다.
도 19는 질화물층이 필드 산화물층을 덮고 있는 것으로, 도 18의 실시예로부 터 시작하여 질화물 캡(162, 164)의 상부와 동일한 높이가 되도록 층(190)의 여분의 폴리실리콘을 폴리싱하여 평탄화한 후의 구조를 관통하는 단면도이다.
도 20은 질화물층이 소스 및 드레인 컨택트의 상부만을 덮고 있는 것으로, 도 17의 실시예로부터 시작하여 질화물 캡(162, 164)의 상부와 동일한 높이가 되도록 층(190)의 여분의 폴리실리콘을 폴리싱하여 평탄화한 후의 구조를 관통하는 단면도이다.
도 21은 상보형 자기 정렬 JFET를 절연시키는 2개의 상이한 우물 구조를 나타내며, 이들 우물 중 하나는 삼중 우물 구조이다.
도 22는 대체 에피층 채널 실시예에서의 폴리 1 에칭 후의 구조를 관통하는 단면도이다.
도 23은 스페이서(128)의 형성 후에 대체 에피층 채널 실시예에서의 구조를 관통하는 단면도이다.
도 24는 소스 및 드레인 영역, 에피층(20), 그리고 소스 및 드레인 영역과 에피층 사이의 오믹 컨택트를 형성한 후에 대체 에피층 채널 실시예에서의 구조를 관통하는 단면도이다.
도 25는 에피층 위에 게이트 컨택트(106)를 형성한 후에 대체 에피층 채널 실시예에서의 최종 구조를 관통하는 단면도이다.
도 5A는 본 발명의 일 실시예에 따른 완성된 JFET의 평면도이다. 소스 컨택트(100)는 제1 폴리실리콘(이하, '폴리')으로 이루어지는 것이 바람직하지만, 어떤 내화 금속(refractory metal) 또는 실리사이드 또는 폴리실리콘, 실리사이드 및 내화 금속의 조합으로 이루어질 수도 있다. 드레인 컨택트(102)에 대하여도 마찬가지이다. 청구범위에서 스페이서 유전체 구조라 칭하며 통상적으로 실리콘 이산화물인 절연 스페이서(128)는 드레인 및 소스 컨택트를 "제2" 폴리로 이루어지는 자기 정렬 게이트 컨택트(106)로부터 분리시킨다(제2 폴리는 게이트 컨택트를 형성하는 데에 사용되는 도핑된 반도체 또는 도체를 의미하며, 소스 및 드레인 컨택트를 제1 폴리로 형성할 것을 요구하는 것은 아니다).
스페이서 유전체 구조(128)는 실리콘 이산화물과 실리콘 질화물(Si3N4)과 같은 유전 재료를 다층으로 하여 이루어질 수도 있으며, 그 용어는 청구범위에서도 그렇게 해석되어야 한다. 박스(108)는 통상적으로 셸로우 트렌치 아이솔레이션 실리콘 이산화물(Shallow Trench Isolation silicon dioxide)인 절연 재료의 필드 영역에 의하여 전기적으로 절연되는 기판에서의 액티브 영역을 나타낸다. 청구범위에서 "필드 영역(field area)"이라는 용어는 액티브 영역을 정의하기 위하여 기판에 형성되는 절연층을 의미하며, 반드시 실리콘 이산화물일 필요는 없다. 셸로우 트렌치 아이솔레이션이 바람직한데, 이는 그것이 LOCOS에 비하여 매우 작은 액티브 영역을 형성하기가 용이하기 때문이다.
게이트 컨택트(106) 및 임의의 우물 컨택트(사용되는 경우)는 제2 폴리실리콘층으로부터 형성된다.
도 5B는 JFET에 대한 또 다른 예시적인 레이아웃이다. 소스, 드레인 및 게 이트 컨택트와 액티브 영역에는 도 5A와 동일한 도면 부호를 부여하였다.
도 5C는 액티브 영역을 관통하는 도 5A의 절단선 A-A'를 따라 절취한 본 발명의 바람직한 실시예에 따라 완성된 JFET의 단면도이다. 당업자가 주지하고 있으므로 우물 컨택트는 생략되어 있으며 도 5D에 도시되어 있다. 필드 산화물 영역(110)은 P 우물 액티브 영역(108)을 둘러싸서 정의하며, N형 실리콘 기판(112)에 집적된 이웃 구조들로부터 P 우물을 전기적으로 절연시킨다. 일부 실시예에서, 기판은 절연 기판일 수 있으며, 그 상부에는 단결정 반도체층이 형성되어 있다. 그러한 반도체층은 적절히 도핑될 수 있다. 이하, 기판에 대한 참조는 달리 언급하지 않는 한 모든 변형을 포함하는 것으로 이해되어야 한다.
필드 산화물(110)은 셸로우 트렌치 아이솔레이션처럼 당업자에게 알려진 프로세스에 의해 형성된다. P 우물(108)은 측면으로 확장되며, 필드 산화물은 도 5D에 도시한 것과 같은 P 우물(109)의 제2 절연 영역을 형성하는데, 이것은 표면까지 확장되며 그 위에 전기적으로 도전성인 컨택트 구조(111)가 형성된다. 통상의 우물 컨택트 구조는 도 2에 도시되어 있으며, 여기서 컨택트(71)는 백 게이트 컨택트(back gate contact)이고, N 채널 디바이스용으로 P+ 도핑된 폴리로 형성된다. 도 5D의 디바이스는 소스, 드레인 및 게이트 컨택트가 모두 폴리실리콘으로 이루어져 있으며, 그 위가 산화물층(144)으로 덮여 있고, 또한 그 위가 질화물층(162)으로 덮여 있는 것을 보여준다.
소스 및 드레인 컨택트(102, 100)는 P+ 도핑된 제1 폴리실리콘인 것이 바람직하지만, N 채널 디바이스용으로 N형 불순물이 주입되거나 P 채널 디바이스용으로 P형 불순물이 주입된 실리사이드 또는 내화 금속일 수도 있다. 청구범위와 상세한 설명에 있어서, 주입 단계를 언급하는 경우, 주입 이온을 주입되는 재료의 도처에 보다 균일하게 퍼지게 하는 주입시 또는 이후의 어닐링 단계(annealing step)를 포함하는 것으로서 이해되어야 한다. 청구범위에서, "고농도 레벨"이란 표현은 통상적으로 1E18 내지 1E21의 불순물 농도 레벨로서 당업자가 이해하고 있는 용어로서, (제조하는 것이 P 채널 디바이스인지 N 채널 디바이스인지에 따라) P+ 또는 N+ 레벨을 의미하는 것으로 이해되어야 한다.
이렇게 주입되는 도펀트 불순물은 아래의 P 우물(108)의 반도체로 침투되어 고온 드라이브 인 단계에서 N+ 도핑된 소스 및 드레인 영역(108, 120)을 형성한다. 주입 및 고온 드라이브 인 단계 후에 사용되는 어닐링 단계는 별개의 프로세스이거나 하나의 프로세스로 결합될 수 있다. N형 채널 영역(122)은 주입에 의하여 미리 형성되어 있다. P+ 게이트 영역(124)에는 채널 영역 위에 형성되는 P+ 도핑된 제2 폴리실리콘 컨택트(106)로부터 채널 영역(122)으로 불순물을 침투시킴으로써 얕은 접합부(126)가 형성된다. 빗금 영역(128)은 자기 정렬 게이트 컨택트(106)를 소스 및 드레인 컨택트(102, 100)로부터 절연시키는 스페이서 유전체 구조로서 기능하는 실리콘 이산화물과 같은 절연 재료이다. 이러한 스페이서 유전체 구조와, 게이트 컨택트용으로 에칭된 개구부에 그것을 형성하는 프로세스를 이용하여 게이트 컨택트를 자기 정렬시킨다. 소스, 드레인 및 게이트 컨택트를 모두 형성하는 데에 하나의 마스크만을 필요로 하므로 게이트 컨택트는 자기 정렬된다. 이 하나의 마스크는 통상 폴리실리콘인 제1 도전층을 에칭하여 소스 및 드레인 컨택트를 정의할 위치를 정의한다. 이는 게이트 컨택트가 형성될 액티브 영역 위의 개구부를 남긴다. 다음에 그 개구부에는 스페이서 산화물을 후술할 프로세스로 형성하며, 스페이서 산화물의 형성은 개구부를 남기고 아래에 소스 컨택트와 드레인 컨택트 사이의 액티브 영역의 표면을 노출시킨다. 이어서, 이 개구부를 폴리실리콘으로 채우고 그 폴리를 도핑하여 게이트 컨택트를 형성한다. 따라서 소스, 드레인 및 게이트 컨택트를 모두 형성하는 데에 하나의 마스크만을 필요로 하기 때문에, 게이트 컨택트 홀을 에칭하기 위한 마스크를 필요로 하지 않아 게이트 컨택트가 자기 정렬된다. 그러한 마스크를 사용하지 않을 경우에는, 소스 및 드레인 컨택트를 형성하는 데에 이전에 사용한 마스크로 정렬해야만 하여, 오정렬 에러(misalignment error)가 일어날 수 있으며, 이는 트랜지스터의 크기를 증가시키고 속도를 느리게 함과 동시에 칩 면적을 증가시키는 오정렬 에러에 대한 설계 규칙 마진(design rule margin)을 필요로 한다.
바람직한 실시예에서, 상기 절연 재료의 상부면에는 제2 폴리층으로부터 영분의 폴리를 제거하는 후속 폴리싱 단계에서 상기 절연 재료까지 폴리싱하여 소스 및 드레인 컨택트를 손상시키는 것을 방지하는 폴리싱 정지층(polish stop)으로 기능하는 질화물층을 형성한다. JFET의 도 5C 및 도 5D의 구조에 관한 새로운 것은 먼저 제1 도전층을 퇴적하여 소스 및 드레인 컨택트(102, 100)를 형성하고, 이어서 스페이서 절연체(128)를 형성한 다음에, 폴리실리콘인 제2 도전층을 퇴적하는 것이다. 그 결과, 게이트가 자기 정렬되며 더 적은 수의 마스크가 사용된다. 일부 실시예에서는, 제2 도전층을 퇴적하기 전에 상기 스페이서 절연체층의 상부에 질화물 층을 형성한다. 다른 실시예에서, 필드 산화물(통상 STI)의 상부면에 질화물층을 형성하여 스페이서 산화물층의 에칭시에 과에칭되는 것을 방지한다.
제조 프로세스
도 6을 참조하면, 액티브 영역을 정의한 후에 예비 단계에서 JFET를 관통하는 단면도가 도시되어 있다. 프로세스는 통상 10 옴-센티미터의 저항률로 도핑된 <100> N-도핑 실리콘 반도체 기판으로 시작하며, 다른 실시예에서는 다른 저항률 및 반도체 타입과 결정 방위를 선택 가능하다. 필드 영역(110)은 JFET 구조가 형성될 액티브 영역(130)[P 우물(108)과 일치함]을 정의하도록 기판에 절연 재료를 형성함으로써 형성된다. 바람직한 실시예에서, 필드 영역(110)은 셸로우 트렌치 아이솔레이션 산화에 의하여 형성되어 45 NM 선폭 디바이스에서 약 1,000 옹스트롬 내지 1 마이크로미터의 두께인 실리콘 이산화물 영역을 형성한다. 셸로우 트렌치 아이솔레이션은 LOCOS 산화에 비하여 바람직한데, 이는 LOCOS에 의하여 형성되는 새의 부리(bird's beak) 구조의 경우보다 코너(132, 134)가 가파르고 소형인 디바이스 구조를 형성할 수 있기 때문이다. 새의 부리 구조는 산화물이 통상 0.1 마이크로미터 정도로 마스크의 에지를 넘어 액티브 영역까지 확장되는 때문에, 폭이 0.2 마이크로미터인 액티브 영역을 정의하는 마스크는 LOCOS 필드 산화 프로세스에서 액티브 영역을 확실하게 형성할 수 없어 소형의 디바이스를 형성할 수 없다. 여기서 설명하는 프로세스는 독립형 디바이스를 형성하기 위한 것이다. P 채널 디바이스와 N 채널 디바이스를 근접하게 갖는 인버터를 형성하고자 하는 경우, 이들 디바이스는 서로 전기적으로 절연되어야 한다. 이 경우, 주입으로 N 채널 디바이 스가 형성될 한쪽의 액티브 영역에 P 우물을 형성하고 P 채널 디바이스가 형성될 다른쪽의 액티브 영역에 N 우물을 형성한다. 각각의 P 우물 또는 N 우물은 기판의 표면에서 각자에 대한 컨택트를 가짐으로써, N 채널 디바이스의 액티브 영역에서 P 채널 디바이스의 액티브 영역으로 또는 그 역으로 도통되지 않게 우물과 기판간 접합부가 역 바이어스될 수 있다. 도 21은 상보형 자기 정렬 JFET을 절연시키는 2개의 상이한 우물 구조를 나타낸다. N 채널 JFET(200)는 표면 컨택트(204)를 갖는 P 우물(202)에 형성된다. P 채널 JFET(206)는 표면 컨택트(210)를 갖는 N 우물(208)에 형성된다. 표면 컨택트(204, 210)는 백 게이트(214, 212)를 각각 역 바이어스시켜 두개의 디바이스를 절연시키는 데에 사용될 수 있다. 삼중 우물 구조가 일반적으로 216에 도시되어 있다. 이러한 구조에서, 자기 정렬 게이트, N 채널 JFET(218)는 기판(224)에 형성된 N 우물(222)에 포함되어 있는 P 우물(220) 내의 제1 액티브 영역[STI 영역(221, 223)에 의하여 정의됨]에 형성된다. P- 우물은 표면 컨택트(226)를 갖는다. 자기 정렬 게이트, P 채널 JFET(228)는 N 우물(222)에 역시 포함되어 있는 N 우물 내에 형성된다. 청구범위에서, "자기 정렬 게이트, N 채널 JFET"라는 표현은 강화 모드나 공핍 모드에서 N 채널로 도핑되어 정의된 모든 바람직한 및 대체 실시예의 JFET 구조를 의미한다. 마찬가지로, "자기 정렬 게이트, P 채널 JFET"라는 표현은 강화 모드나 공핍 모드에서 P 채널로 도핑되어 정의된 모든 바람직한 및 대체 실시예의 JFET 구조를 의미한다.
도 7은 "제1 폴리" 퇴적 후에 중간 단계에서 디바이스를 관통하는 단면도이다. 내화 금속 또는 실리사이드와 같은 다른 도체를 제1 도전 재료층(136)에 사용 할 수 있지만, 바람직한 실시예에서, 그 층(136)은 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께인 폴리실리콘(폴리)층이다. 청구범위에서 제1 도전 재료란 용어는 이러한 제1 폴리층은 물론이고 내화 금속 또는 실리사이드를 의미하는 것으로 이해되어야 한다. 이러한 제1 폴리층은, 도핑 후, 소스 및 드레인 컨택트를 형성하는 도전 재료이다. 이러한 제1 폴리층의 도핑은 이온 주입에 의한 것이 바람직하지만, 플라즈마 이머전 도핑(plasma immersion doping), 열 확산 및 유사 프로세스 등의 다른 방법을 이용하여 층(136)을 도핑할 수 있다. 청구범위에서, 제1 도전 재료층을 도핑하는 단계는 퇴적이나 처음 형성 시에 이미 도전성이 높지 않았다면, 제1 도전 재료층의 도전성을 높이는 모든 방법을 포함하는 것으로서 해석되어야 한다. 사용되는 특정 도펀트 재료는 제조되는 디바이스가 N 채널 디바이스인지 P 채널 디바이스인지에 따라 달라진다. 도시한 프로세스는 N 채널 디바이스용이므로, 화살표(138)로 나타낸 바와 같이 N형 불순물이 주입된다. 일반적으로, 한 번은 낮은 에너지로 한 번은 높은 에너지로 여러 번의 주입을 행하여 폴리의 두 개의 상이한 깊이에서 도핑 피크를 얻도록 함으로써 폴리실리콘에서의 도펀트의 분포를 매우 균일하게 할 수 있다. 예를 들어, 제1 폴리층이 50 NM 두께인 경우, 한 번의 주입은 표면(140)으로부터 약 20 NM 위에 집중되는 피크를 갖도록 에너지를 설정하고, 다른 한 번의 주입은 표면(140)으로부터 약 10 NM 아래에 피크를 갖도록 에너지를 설정한다. 바람직한 실시예에 있어서, 폴리에서 주입된 불순물을 재분포시키는 프로세스에서 이 시점에서 어닐링 단계를 행하지 않는다. 대체 실시예에서는, 이 단계에서 저온 어닐링을 행한다. 청구범위에서, 제1 도전층을 퇴적하고 도핑하는 단계는 언제든지 어닐링 단계를 포함하는 것으로 이해되어야 하며, 이러한 어닐링 단계는 고온 드라이브 인 단계와 결합하여, 제1 도전층에 도핑된 폴리실리콘이 사용되는 경우 게이트와 가능하다면 소스 및 드레인 영역을 형성할 수 있다. 소스, 드레인 영역을 형성하는 단계는 제1 폴리층의 소스 및 드레인 컨택트로부터 불순물을 침투시키는 고온 확산을 포함하는 것으로 이해되어야 한다. 소스 및 드레인 컨택트가 내화 금속 또는 실리사이드로 이루어져 폴리실리콘의 상부에 형성되는 경우, 소스 및 드레인 영역은 소스 및 드레인 컨택트의 형성과 어닐링 단계의 전 또는 후에 주입에 의하여 형성된다. 대체 실시예에서, 마스킹 단계는 소스 및 드레인 주입을 위한 영역을 정의하는 데에 이용된다.
도 8은 제1 유전체층(144)을 제1 도전층(136) 위에 퇴적한 후의 구조의 단면도이다. 이 유전체층(144)은 실리콘 이산화물 또는 질화물, 로우 케이(low K) 실리콘 이산화물 또는 기타 유전체일 수 있다. 이 층(144)은 전술한 각종 유전체 재료로 이루어진 복수의 층을 포함할 수 있다. 이러한 유전체층에 대한 통상의 두께는 10 NM 내지 500 NM일 수 있다. 이러한 층은 소스 및 드레인 컨택트의 상부를 제2 폴리로부터 절연시키는 스페이서 및 절연체로 기능하여, 금속선과 같이 그 위에 위치하는 도전체 구조로부터의 간섭없이 소스 및 드레인 컨택트를 형성할 때에 유연성을 제공한다. 대체 실시예에서, 유전체층(144)은 그 상부에 형성되어 폴리싱 정지층으로 기능하는 얇은 질화물층(162)을 갖는 산화물층으로 이루어진다. 이러한 얇은 질화물층은 파선(162)으로 나타낸다. 이하에서 설명하는 에칭으로 별개의 소스 및 드레인 컨택트를 형성한 후, 이 질화물 캡은 소스 및 드레인 컨택트 상 의 층들(164, 162)로 각각 불린다. 질화물층(162, 164)은 또한 액티브 영역 밖의 필드 산화물 영역 위에 있는 폴리실리콘층(136)을 덮는다. 이것은 소스 및 드레인 컨택트 주변에 스페이서 유전체 구조를 형성하고 개구부를 액티브 영역에 노출시키는 에칭 단계 동안에 나중에 필드 산화물이 액티브 영역 밖에서 노치(notch)되는 것을 방지하는 데에 필요하다. 이러한 스페이서를 형성하기 위한 에칭은, 질화물층이 없을 경우, 도 14의 영역(200)에서 아래의 필드 산화물을 기판의 표면 아래의 수준까지 에칭할 것이다. 이는 게이트 폴리실리콘과 우물간의 단락을 야기할 수 있다. 따라서 게이트가 바이어스된 경우, P 우물도 바이어스되는데, 이는 바람직하지 않으므로, 도 15의 스페이서 유전체 구조(128)의 형성 시에 어떻게 해서든 필드 산화물이 에칭되는 것을 방지할 필요가 있다.
도 9는 제1 폴리실리콘(100)과 대응 유전체층을 플라즈마 에칭 또는 적절한 프로세스에 의하여 제거해야 하는 영역을 노출시키는 포토레지스트층(146)을 현상하여 채널 영역이 형성되는 영역(140)을 노출시키는 마스킹 후의 구조의 단면도이다. 이러한 포토리소그래피 및 에칭 단계는 소스 및 드레인 컨택트(102, 100)의 크기 및 모양을 또한 정의한다. 마스킹 후, 에칭 단계는 노출된 산화물 또는 다른 절연체(144)와, 채널 영역(140) 및 필드 영역 상의 제1 반도체층(136)의 일부를 제거한다. 대체 실시예에서, 포토레지스트를 웨이퍼로부터 제거하고 그 웨이퍼를 열 순환(thermal cycle)시켜 도펀트를 도전층(102, 100)을 통해 실리콘 표면 근처까지 확산시키고, 그 실리콘을 도핑하여 소스 및 드레인 컨택트(118, 120)를 각각 형성한다. 다음에, 1회 이상의 주입으로 N 채널 디바이스에서는 N형으로 또는 P 채널 디바이스에서는 P형으로 채널 영역을 도핑하여 채널 영역(122)을 형성한다. N 채널 디바이스에 있어서는 선택적인 제2 P+ 주입을 행하여 도 10의 채널(122) 아래에 P+ 영역(156)을 형성함으로써 우물 바이어스에 의한 JFET의 드레인 전류의 양호한 제어를 달성할 수 있다. 주입 후, 레지스트층(146)을 웨이퍼로부터 제거한다. 다음에, 열적 드라이브 인 베이크(bake)를 행하여 위에 있는 소스 및 드레인 컨택트 내의 도펀트 불순물을 기판 내로 확산시킴으로써 소스 영역(118)과 드레인 영역(120)을 형성한다. 이 P+ 우물 주입은 채널 주입 전 또는 후에 이루어질 수 있으며, 통상 붕소 또는 BF2를 약 1KEV 내지 200KEV의 에너지 레벨에서 1회 이상 주입하여 P형 불순물의 대부분을 접합부(154) 아래에 퇴적시킨다. 청구범위에서, "미리 결정된 도핑 레벨 및 접합 깊이"라는 용어는 JFET 디바이스의 희망하는 강화 모드 또는 공핍 모드를 달성하기 위한 적절한 도핑 불순물 농도 및 접합 깊이를 의미하는 것으로 한다. 강화 모드 디바이스를 원하는 경우, 게이트 영역의 P+ 농도(또는 P 채널 JFET의 경우에는 N+)와 채널 및 우물 영역의 불순물의 농도를 충분히 높은 레벨로 제어하고, 게이트와 채널간 접합부의 접합 깊이와 채널과 우물간 접합 깊이를 공핍 영역을 합체시키도록 제어함으로써 0 게이트 바이어스에서 핀치오프를 일으킨다. 공핍 모드 디바이스를 제조하고자 하는 경우, 동일한 인자를 제어하여 약간 더 높은 원하는 게이트 바이어스 레벨에서 핀치오프를 달성하도록 한다.
제1 폴리실리콘층(136)은 소스 및 드레인 컨택트에 사용할 수 있고 충분한 불순물을 액티브 영역으로 침투시켜 소스 및 드레인 영역을 형성할 수 있도록 도 7에 나타낸 주입에서 고농도로 도핑된다. 도펀트의 농도는 제1 폴리층(136)에서 1018 내지 1021/cm3의 범위로 설정된다. 드라이브 인 후, 소스 및 드레인 영역(118, 120)에서의 도펀트 농도도 1018 내지 1021/cm3이다. 드라이브 인 단계의 시간 및 온도를 제어하여 소스와 우물간 접합부(150) 및 드레인과 우물간 접합부(152)의 접합 깊이를 기판의 상부면(140)으로부터 아래로 1 NM 내지 150 NM로 설정한다.
도 10은 비소 또는 어떤 다른 N형 도전성 강화 불순물을 이용하여 액티브 영역 내의 채널 영역(122)을 N형으로 주입한 후와, 열적 드라이브 인 이후의 구조의 단면도이다. 바람직한 실시예에서, 1011 내지 1014/cm3의 주입량과 500EV 내지 50KEV의 주입 에너지로 2회 이상의 채널 주입을 행한다. 주입 에너지를 제어하여 채널과 우물간 접합부(154)의 접합 깊이를 표면(140) 아래로 5 NM 내지 200 NM로 설정한다. 바람직한 실시예에서, 형성되는 디바이스가 강화 모드 디바이스인 경우, 정극성의 게이트 바이어스에서 핀치오프가 일어나도록, 접합부(154) 위에 있는 공핍 영역(도시하지 않음)의 일부가 접합부 양단의 정극성 바이어스에서 나중에 형성되는 게이트와 채널간 접합부 아래로 확장되는 공핍 영역(도시하지 않음)의 일부와 만나게 하는 불순물의 농도가 되게 하는 접합 깊이(154)가 되도록 주입의 주입량 및 에너지를 조정해야 한다.
도 11은 채널 주입 전에 폴리 소스 및 드레인 컨택트의 측벽 상에 얇은 산화물층(101, 99)이 형성되는 프로세스에 대한 대체 실시예에서 채널 주입 단계에서의 단면도이다. 이를 행하여 폴리실리콘 소스 및 드레인 컨택트 내의 도펀트가 제1 도전층의 드라이브 인 동안에 없어지는 것과 액티브 영역의 표면 상에 퇴적되는 것 을 방지한다. 채널 주입 후 또는 열적 드라이브 인 동안에 고속 열적 어닐링 단계 내에서 단기 산소 풍부 순환(short oxygen rich cycle)을 이용하여 열적으로 박막 실리콘 이산화물층을 형성함으로써, 소스 및 게이트 컨택트로부터의 불순물이 열적 확산으로 그 아래에 있는 액티브 영역으로 들어가서 소스 및 드레인 영역을 형성하게 한다.
도 12는 소스 및 드레인 컨택트(102, 104) 위에 각각 산화물(144)이 있고 그 위에 질화물 캡(164, 162)이 있는 상태에서, 소스 및 드레인 컨택트 위에 제2 유전체층(160)을 형성한 후의 구조의 실시예의 단면도를 나타낸다. 유전체층(160)은 웨이퍼 위에 퇴적된다. 이러한 유전체층은 로우 케이 유전체 또는 질화물층을 포함한다. 이 유전체층은 전체 웨이퍼 위에 등방성으로 퇴적된다.
도 13은 전체 웨이퍼 상에 등방성으로 퇴적되는 얇은 질화물층(164)을 나타내는 웨이퍼 처리 동안의 바람직한 실시예의 단면도이다. 대체 실시예에서, 이 층(164)은 매우 얇은 산화물층과 그 위에 있는 매우 얇은 질화물층을 포함한다. 이러한 스택(stack)을 얇은 질화물층(164)이라고 할 것이다. 이 질화물층의 두께는 10 nm 내지 200 nm이다. 실리콘 이산화물(160)과 같은 절연 재료층은 질화물의 퇴적 후에 웨이퍼 상에 퇴적된다. 로우 케이 절연 재료는 또한 산화물층 대신에 퇴적될 수 있다. 층(176)의 두께는 개구부(140)의 피처 사이즈에 따라 달라진다. 층(176)의 최소 두께는 이러한 층에 걸쳐서 퇴적되는 2개의 폴리실리콘층 사이에서 완벽한 절연을 유지해야 하는 것을 고려하여 결정된다.
액티브 영역을 덮는 도 13의 영역(166)의 질화물은, 그 아웃라인이 도 14에 서 도면 부호 182로 도시되어 있으며, 제2 폴리실리콘의 퇴적 전에 액티브 영역 위에서 선택적으로 제거된다. 이를 행하여 게이트 컨택트 폴리로부터의 도펀트 불순물을 그 아래의 기판으로 확산시켜 도 5C의 게이트 영역(124)을 형성하고 우물에 대한 저저항 컨택트를 형성한다.
도 15는 질화물층(162, 164)이 소스 및 드레인 컨택트 위에만 형성되어 있는 것으로, 도 12의 구조로부터 시작하여 제2 유전체층(160)의 에칭 후의 구조의 단면도를 나타낸다. 이 실시예에서, 제2 유전체층(160)은 스페이서의 형성 중에 필드 산화물의 에칭을 피할 수 있도록 기판 전체 위에 형성되는 질화물 또는 로우 케이 실리콘 이산화물이다. 이방성 에칭으로, 소스 및 드레인 컨택트(102, 100) 상의 제2 유전체층의 수평 부분을 제거하고, 기판 및 채널 영역(122)의 표면이 노출되도록 액티브 영역 상의 제2 유전체층의 수평 부분을 제거하며, 필드 산화물을 에칭하지 않고 필드 산화물 상의 제2 유전체층의 수평 부분을 제거한다. 이방성 에칭은 소스 및 드레인 컨택트의 측벽을 덮는 스페이서 유전체 부분(128)을 남겨, 그것을 다음에 퇴적되는 게이트 폴리실리콘로부터 절연시킨다.
이 질화물 캡(162, 164)의 목적은 스페이서 유전체층(160)을 에칭하여 스페이서를 형성할 때 소스 및 드레인 컨택트 상의 절연층(144)이 에칭되어 버리는 것을 방지하는 에칭 정지층(etch stop)으로 기능하는 것이다. 소스 및 드레인 컨택트의 상부가 스페이서 유전체층(160)의 에칭시에 노출되는 것을 방지하도록 제1 유전체층(144)을 소스 및 드레인 컨택트 위에 남겨야 한다. 이러한 에칭 중에 소스 및 드레인 컨택트의 상부가 노출되는 경우, 제2 폴리실리콘층이 그 구조에 퇴적되 어 단락이 일어난다. 유전체층(144)이 질화물인 경우, 질화물 캡층(162, 164)은 필요하지 않다. 유전체층(144)이 산화물인 경우, 도 13에 도시한 바와 같이 질화물층이 소스 및 드레인 컨택트의 모든 파싯(상부 및 측벽)을 덮지 않는다면, 적어도 질화물 캡(164, 162)을 포함하여야 한다. 이러한 특정 실시예에 있어서, 청구범위에서 제2 유전체라고 하는 제2 유전체층(160)은 질화물인 것이 바람직하다. 이것은 본 실시예에서, 필드 산화물을 보호하는 별도의 질화물층이 없고 따라서 에칭하여 스페이서 유전체 구조를 형성할 때 필드 산화물이 층(160)과 함께 에칭되는 것을 방지하기 위해서는 층(160)이 질화물이어야 하기 때문이다. 제2 유전체층(160)이 통상의 산화물으로 이루어지는 경우, 도 5C 및 도 5D의 스페이서(128)를 형성하기 위한 에칭 시에, 도 5A의 스페이서 유전체 구조(128) 밖의 필드 산화물을 과에칭하는 결과를 초래할 수 있다. 이로 인해 웨이퍼 처리 동안 제2 폴리실리콘을 퇴적하여 게이트를 형성할 때 게이트와 우물이 단락될 수 있다. 로우 케이 산화물의 에칭은 선택적이며 필드 산화물에서 정지하므로 로우 케이 산화물은 일부 실시예에서 제2 유전체층(160)에 사용 가능하다. 청구범위에서 제2 유전체층이라는 용어는 이러한 모든 가능성을 포함하는 것으로 해석되어야 한다. 바람직한 실시예에서, 제1 도전층인 소스 및 드레인 컨택트(102, 100)와 제2 도전층, 즉 제2 폴리(이 단계에서는 그 구성에 아직 도시하지 않음) 사이를 더욱 분리시키기 위해서는 상대적으로 두꺼운 유전체층(144)도 필요하다.
도 16은 질화물층이 전체 웨이퍼 위에 형성되어 있는 것으로, 도 13의 구조로부터 시작하여 제2 절연층(160)을 에칭한 후의 구조의 단면도이다. 소스 및 드 레인 컨택트 주변의 스페이서 유전체(128)는 제2 산화물층을 이방성으로 에칭하여 모든 수평 부분을 제거함으로써 형성된다. 이로 인해 제2 산화물층의 수평 부분이 소스 및 드레인 컨택트(102, 100) 상의 질화물층(162, 164)까지 아래로 제거되고 필드 산화물 및 액티브 영역을 덮고 있는 질화물층까지 아래로 제거된다. 이어서 질화물을 에칭하여 액티브 영역 상의 질화물을 제거하고 기판 및 채널 영역의 표면을 노출시킨다.
바람직한 종류의 실시예를 고려하는 것으로 되돌아가면, 도 14는 소스 컨택트(102) 및 드레인 컨택트(100)의 주변에 형성되는 스페이서 유전체 구조(128)의 아웃라인을 나타내는 평면도이다. 이러한 스페이서(128)는 제2 산화물층을 에칭하여 형성된다. 영역(168, 170)에서 기판의 표면 상에 형성되는 질화물층(165)이 STI 필드 산화물을 덮고 있기 때문에, 질화물층(165)은 모든 에칭으로부터 그리고 제2 산화물층(160)의 에칭 동안의 노치로부터 STI를 보호한다. 나머지 기판의 표면 아래의 레벨까지 STI를 에칭하는 것은 게이트 폴리실리콘을 우물과 직접적으로 단락시킴으로써 디바이스를 동작 불능으로 만들거나 심각하게 성능을 제한시킬 수 있다. 도 13 및 도 14의 실시예나 셸로우 트렌치 아이솔레이션을 보호하는 질화물층이 있는 모든 실시예는 제2 산화물의 에칭 동안에 STI를 보호하지 않는 실시예에 비하여 바람직하다.
도 17은 질화물이 상기 소스 및 드레인 컨택트 위에만 형성되어 있는 것으로, 도 15의 구조로부터 시작하여 통상적으로 폴리실리콘인 제2 도전층(190)의 형성 후의 구조의 단면도를 나타낸다. 제2 폴리층(190)은 두께가 통상 10 NM 내지 500 NM이다. 이것은 저압 화학 기상 증착 또는 당업자에게 알려진 적절한 프로세스에 의해 형성된다. 게이트 컨택트는 이러한 도전층(190)으로부터 형성되므로, N 채널 디바이스의 경우에는 P+ 도전 재료이어야 하고, P 채널 디바이스의 경우에는 N+ 도전 재료이어야 한다. 따라서, 제2 폴리층(190)은 퇴적 후에 도핑되거나, 퇴적된 재료를 퇴적 시에 미리 도핑하거나 퇴적하면서 도핑하여야 한다. 바람직한 실시예에서, 제2 폴리는 1회 이상의 주입으로 이온 주입에 의하여 도핑된다. N 채널 디바이스의 경우, 주입 도펀트는 통상적으로 1x1014 내지 1x1016/cm2의 농도로 1KEV 내지 50KEV의 에너지 레벨(상이한 에너지 레벨에서 복수 회의 주입하는 것이 일반적임)에서 BF2를 주입한다. 주입 후에 저온 어닐링 단계를 행하여 주입된 이온을 균일하게 확산시킨다. 통상의 어닐링 단계는 10초 내지 6시간 동안 600 내지 800 ℃에서 행해진다. 이러한 어닐링 단계는 제2 폴리실리콘층(190)을 처리하여 게이트 컨택트를 형성하기 전에 행해질 수 있다. 이 시점에서 고온 드라이브 인 단계를 행하여 제2 폴리층(190)으로부터의 불순물을 액티브 영역 아래로 침투시켜 도 5C의 게이트 영역(124)을 형성할 수 있다. 이와는 달리, 제2 폴리실리콘을 후술하는 바와 같이 추가로 처리하여 여분의 폴리실리콘을 제거함으로써 게이트 컨택트를 형성하고, 이어서 고온 드라이브 인 단계를 행할 수 있다.
도 18은 소스 및 드레인 컨택트의 형성 후에 전체 구조 위에 질화물이 퇴적되어 있는 것으로, 도 16의 구조로부터 시작하여 제2 도전층이 퇴적된 후의 프로세스의 일 실시예에서 구조를 관통하는 단면도이다. 도 17에 대하여 전술한 제2 폴 리실리콘층(190)의 퇴적 및 도핑에 관한 모든 것을 여기에 동일하게 적용한다.
도 19는 (질화물층이 STI를 덮고 있는 것으로,) 도 18의 실시예로부터 시작하여 유전체층(162, 164)의 상부와 동일한 높이가 되면서 게이트 컨택트(106)를 남기도록 층(190)의 여분의 폴리실리콘을 폴리싱하여 평탄화한 후의 완성된 구조를 관통하는 단면도이다. 고온 드라이브 인 단계가 아직 행해지지 않은 경우, 이 시점에서 그것을 행하여 게이트 컨택트로부터의 불순물을 아래의 액티브 영역의 채널 영역(122)으로 침투시켜 게이트 영역(124)을 형성한다.
도 20은 질화물층이 소스 및 드레인 컨택트의 상부만을 덮고 있는 것으로, 도 17의 실시예로부터 시작하여 질화물 캡(162, 164)의 상부와 동일한 높이가 되면서 게이트 컨택트(106)를 남기도록 층(190)의 여분의 폴리실리콘을 폴리싱하여 평탄화한 후의 구조를 관통하는 단면도이다.
도 5C의 완성된 실시예에 대하여 보다 고성능을 위하여, 액티브 영역의 상부가 아닌 소스 및 드레인 컨택트의 외부 에지 주변에서 제2 폴리의 폴리실리콘과 무관한(extraneous) 스페이서(192, 194)를 마스킹과 에칭을 선택하여 에칭함으로써 제거할 수 있다.
대체 실시예에서, 상기 게이트, 소스 및 드레인 컨택트의 폴리실리콘 상부에 실리사이드층을 형성하여 저항을 줄일 수 있다. 이 실시예를 도 19에서 파선(200, 202, 204)으로 나타내었고 모든 실시예에 적용 가능하다.
제1 대체 실시예는 반도체층의 에피택셜 성장에 의하여 기판의 상부에 채널 영역을 형성하는 것을 필요로 한다. 이 대체 실시예는 대체 프로세스의 다양한 단 계에서의 구조의 상태를 나타내는 도 22 내지 도 25에 의해 표현된다. 이 대체 프로세스 실시예는 폴리 1 에칭 단계 후에 스페이서를 형성하고 드라이브 인 단계를 행한 후에 시작된다. 그 대체 프로세스는 다음과 같다. 대체 실시예와 공통되는 바람직한 실시예로부터의 각 단계에 대한 모든 대체 실시예는 이 대체 실시예와는 별개의 종류이다.
1) 기판에 액티브 영역을 정의하고 P 10형(N 채널 디바이스의 경우)으로 저농도 도핑 우물 주입을 행하여 도 6에 도시한 것과 같은 구조를 생성한다.
2) 제1 폴리실리콘층(폴리 1)을 퇴적하고 N형(또는 P 채널 디바이스를 행하는 경우에는 P형)으로 주입하고 그 상부에 제1 유전체층을 형성한다(도 7 및 8).
3) 폴리 1층을 에칭하여 소스 및 드레인 컨택트를 형성하고 각각의 상기 컨택트 위에 유전체 캡을 형성한다. 이 구조는 도 22에 도시한 것과 같다. 청구범위에서, '상기 제1 폴리실리콘층 상에 제1 유전체층을 형성하는' 단계는 CVD 산화물 자체, 측벽 상의 CVD 산화물과 열적 산화물, CVD 산화물 및 질화물, 질화물 자체 또는 여기에 기재하거나 당업자에게 명백한 어떤 다른 유전체 구조의 모든 변형을 의미하며, 일부 실시예에서는 그러하지만 다른 실시예에서는 아닌, 적어도 액티브 영역 밖의 STI 영역을 덮는 질화물으로 소스 및 드레인 컨택트의 상부만을 덮거나 소스 및 드레인 컨택트의 상부 및 측벽을 모두 덮는 것을 의미한다. 따라서 제1 유전체층을 형성하는 일부 단계는 폴리 1 에칭에 이어서 추가 단계에 의해서 나중에 측벽 상에 유전체층을 형성하기 전에 행할 수 있다.
4) 열적 산화물 또는 질화물을 함께 또는 이들 없이 스페이서 유전체 아래에 스페이서 유전체 구조(128)를 형성한다(도 23). 도 11, 12, 13, 14, 15 및 16 모두는 이러한 대체 에피층 채널 종류의 프로세스에 적용 가능한 모든 스페이서(128)를 형성하기 위한 대체 실시예를 정의한다. 소스 및 드레인 컨택트의 상부를 덮는 선택적인 질화물층(162, 164)과 측벽을 덮은 질화물층(165)은 도 23에 파선으로 나타내었다. 청구범위에서, "스페이서 유전체 구조를 형성한다"라는 표현은 이방성으로 에칭된 CVD 산화물층으로 덮여 있는 측벽상에서 성장하는 열적 산화물과, 이방성으로 에칭되어 그 수평 성분을 제거한 CVD 산화물층으로 덮여 있는 측벽을 덮는 질화물을 포함하는 스페이서에 대하여 이 명세서에서 기재한 임의의 조합을 형성하는 것을 의미한다.
5) 열적 드라이브 인을 행하여 소스 및 드레인 컨택트 내의 N+ 도전성 강화 불순물을 기판으로 침투시켜 소스 및 드레인 영역(118, 120)을 형성하고 기판의 상부 반도체층을 통하여 도 15의 도면 부호 129 및 131로 나타낸 스페이서 내부 언저리까지 측방으로 침투시켜 불순물이 게이트 컨택트가 형성될 홀 내의 스페이서 아래와 안쪽 모두에서 기판의 표면에 존재하도록 한다(도 24).
6) 채널이 될 P+ 우물 바로 아래에 선택적인 주입을 행하고 이어 단결정 반도체(133)의 에피택셜층(이하, 에피층)을 성장시켜 기판의 상부에 채널 영역을 성장시킨다. 일 실시예에서, 제1 실리콘-게르마늄층(135)이 성장하면서 진성 실리콘층(133)이 그 층(135)이 상부에서 성장한다. 이는 격자 부정합(lattice mismatch)이 실리콘층을 변형시켜 높은 이동도를 갖도록 하기 때문에 바람직하다. 다른 실시예에서, 반도체층(133)은 진성 실리콘 단일층이다. 또 다른 실시예에서, 반도체 층(133)은 에피택셜 실리콘-게르마늄-탄소 합금 단결정층 상의 에피택셜 실리콘층이다. 다른 실시예에서, 반도체층(133)은 에피택셜 실리콘-게르마늄-탄소 합금 단결정층 상부의 에피택셜 실리콘층의 변형층이다. 그 층(133)은 채널 영역의 역할을 하고 N 채널 디바이스용 N+로 도핑된다. 퇴적되거나 나중에 이온 주입으로 도핑될 때 인 시튜(in situ)로 도핑될 수 있다. 도면 부호 129 및 131에서의 기판 표면의 불순물은 에피층(133)과 오믹 컨택트를 형성하여 소스 및 드레인 영역으로 기능한다(도 24). 반도체층의 에피택셜 성장에 대한 프로세스 조건은 주지되어 있으며 바이폴라 트랜지스터 분야에서 수년간 실시되어 왔다. 층(135, 133)은 적절히 도핑되어 N 채널 도펀트로, 바람직하게는 비소를 이온 주입하여 채널을 형성한다.
7) 에피층 상부에 제2 폴리실리콘층(제2 폴리)을 퇴적하여 홀을 채우고, 적절한 도전형(N 채널 디바이스에 대하여 P+)으로 도핑하며 소스 및 드레인 컨택트 상부에서 질화물층(162, 164)의 후면에서 상부로 폴리싱하여 게이트 컨택트(106)를 형성한다(도 25). 제2 폴리실리콘의 도핑은 불순물의 확산이나 불순물의 이온 주입에 의할 수 있으며, 불순물의 양호한 분포를 얻기 위하여 통상 상이한 레벨에서 복수 회의 주입이 이용된다.
8) 게이트 폴리로부터 불순물의 열적 드라이브 인을 행하여 에피층에 게이트 영역을 형성한다. 대체 실시예에서, 스페이서 유전체 구조 사이의 액티브 영역 상의 개구부에 폴리실리콘을 퇴적하여 게이트 컨택트를 형성하기 전 또는 후에 게이트 영역을 주입함으로써 게이트 영역이 형성된다. 보다 나은 불순물 분포를 위해 상이한 에너지 레벨에서 복수 회의 주입을 이용할 수 있다. 여기서 기재한 정극성 게이트 바이어스에서 핀치오프를 유발하는 동일한 접합 깊이와 도핑 농도는 강화 모드 디바이스를 형성하고자 하는 경우에는 대체 처리와 구조에 적용한다. 기판 상부의 에피층으로 공핍 모드를 형성하고자 하는 경우, 게이트 채널간 접합부와 채널 우물간 접합부의 접합 깊이와 게이트, 채널 및 우물 영역의 도핑 농도를 제어하여 공핍 모드 동작을 달성하도록, 즉 소정의 부극성 게이트 바이어스에 핀치오프되도록 한다.
마스킹 및 에칭으로 제2 폴리실리콘을 정의한 후, 유전체층을 웨이퍼상에 퇴적하고 유전체층에서 컨택트 홀을 에칭한다. 마지막으로, 금속을 퇴적 및 에칭하여 전기적 접속부를 형성한다.
본 발명에 대하여 바람직한 그리고 대체 실시예의 관점에서 기재하였지만, 당업자는 본 발명의 범위를 벗어남이 없이 변형 및 개량이 이루어질 수 있음을 인식할 것이다. 그러한 모든 변형은 첨부한 청구범위의 범위 내에 포함시키고자 한다.

Claims (20)

  1. 접합 전계 효과 트랜지스터의 자기 정렬 게이트 구조를 형성하는 방법으로서,
    반도체 기판 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 유전체층을 퇴적하는 단계;
    상기 제1 도전층의 제1 및 제2 영역 위에 마스크를 형성하는 단계 - 상기 제1 영역은 소스 전극 영역을 정의하고 상기 제2 영역은 드레인 전극 영역을 정의함 - ;
    상기 마스크로 덮이지 않은 상기 유전체층 및 상기 제1 도전층을 에칭하여 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 마스크를 제거하는 단계;
    적어도 노출된 상기 반도체 기판, 상기 소스 전극 영역 및 상기 드레인 전극 영역 위에 제2 유전체층을 형성하는 단계;
    상기 제2 유전체층을 에칭하여 상기 반도체 기판의 선택된 부분을 노출시키는 단계 - 상기 제2 유전체층은 상기 소스 전극 영역 및 상기 드레인 전극 영역의 측벽들을 계속하여 덮고 있음 - ; 및
    상기 반도체 기판의 선택된 부분 상에 제2 도전층을 형성하여 상기 소스 전극 영역과 상기 드레인 전극 영역 사이에 이들로부터 절연되는 게이트 전극 영역을 정의하는 단계
    를 포함하는 자기 정렬 게이트 구조 형성 방법.
  2. 제1항에 있어서,
    상기 소스 전극 영역 및 상기 드레인 전극 영역의 측벽들을 덮는 상기 제2 유전체층은 상기 게이트 전극 영역을 상기 소스 및 드레인 전극 영역들과 정렬시키는 자기 정렬 게이트 구조 형성 방법.
  3. 제2항에 있어서,
    상기 게이트 전극 영역은 채널 영역과 게이트 영역을 포함하는 액티브 영역과 더 정렬되는 자기 정렬 게이트 구조 형성 방법.
  4. 제1항에 있어서,
    상기 제1 도전층은 폴리실리콘, 내화 금속 또는 실리사이드 중 하나를 포함하는 자기 정렬 게이트 구조 형성 방법.
  5. 제1항에 있어서,
    상기 마스크를 형성하기 전에 상기 제1 유전체층 위에 질화물층을 퇴적하는 단계
    를 더 포함하는 자기 정렬 게이트 구조 형성 방법.
  6. 제1항에 있어서,
    제1 도전형 도펀트를 상기 소스 전극 영역으로부터 상기 반도체 기판으로 확산시켜 소스 영역을 형성하는 단계; 및
    상기 제1 도전형 도펀트를 상기 드레인 전극 영역으로부터 상기 반도체 기판으로 확산시켜 드레인 영역을 형성하는 단계
    를 더 포함하는 자기 정렬 게이트 구조 형성 방법.
  7. 제1항에 있어서,
    제1 도전형 도펀트를 주입하여 채널 영역을 형성하는 단계
    를 더 포함하는 자기 정렬 게이트 구조 형성 방법.
  8. 제1항에 있어서,
    제2 도전형 도펀트를 상기 게이트 전극 영역으로부터 상기 반도체 기판으로 확산시켜 게이트 영역을 형성하는 단계
    를 더 포함하는 자기 정렬 게이트 구조 형성 방법.
  9. 제1항에 있어서,
    상기 게이트 전극 영역의 표면이 상기 소스 전극 영역 및 상기 드레인 전극 영역의 표면들에 대하여 평면이 되도록 상기 제2 유전체층의 일부를 에칭하는 단계
    를 더 포함하는 자기 정렬 게이트 구조 형성 방법.
  10. 제1항에 있어서,
    상기 제2 도전층은 폴리실리콘, 내화 금속 또는 실리사이드 중 하나를 포함하는 자기 정렬 게이트 구조 형성 방법.
  11. 제1항에 있어서,
    상기 제1 도전층은 n형 도전성을 포함하고 상기 제2 도전층은 p형 도전성을 포함하는 자기 정렬 게이트 구조 형성 방법.
  12. 제1항에 있어서,
    상기 제1 도전층은 p형 도전성을 포함하고 상기 제2 도전층은 n형 도전성을 포함하는 자기 정렬 게이트 구조 형성 방법.
  13. 반도체 기판에 형성되어 있는 제1 도전형의 소스 영역;
    상기 반도체 기판에 형성되어 있는 상기 제1 도전형의 드레인 영역;
    상기 반도체 기판에 상기 소스 영역과 상기 드레인 영역 사이에 형성되어 있는 상기 제1 도전형의 채널 영역;
    상기 반도체 기판에 형성되어 있으며 상기 채널 영역에 인접하는 제2 도전형의 게이트 영역;
    상기 소스 영역과 오믹 접촉(ohmic contact)하며 유전체층으로 덮이는 적어 도 하나의 측벽을 갖는 소스 전극 영역;
    상기 드레인 영역과 오믹 접촉하며 유전체층으로 덮이는 적어도 하나의 측벽을 갖는 드레인 전극 영역; 및
    상기 소스 전극 영역과 상기 드레인 전극 영역 사이에 형성되며 상기 유전체층에 의하여 이들로부터 절연되는 게이트 전극 영역
    을 포함하는 접합 전계 효과 트랜지스터.
  14. 제13항에 있어서,
    상기 소스 전극 영역 및 상기 드레인 전극 영역의 측벽들을 덮는 상기 유전체층은 상기 게이트 전극 영역을 상기 소스 및 드레인 전극 영역들과 정렬시키는 접합 전계 효과 트랜지스터.
  15. 제14항에 있어서,
    상기 게이트 전극 영역은 상기 채널 영역과 상기 게이트 영역을 포함하는 액티브 영역과 더 정렬되는 접합 전계 효과 트랜지스터.
  16. 제13항에 있어서,
    상기 소스 전극 영역은 폴리실리콘, 내화 금속 또는 실리사이드 중 하나를 포함하는 접합 전계 효과 트랜지스터.
  17. 제13항에 있어서,
    상기 드레인 전극 영역은 폴리실리콘, 내화 금속 또는 실리사이드 중 하나를 포함하는 접합 전계 효과 트랜지스터.
  18. 제13항에 있어서,
    상기 게이트 전극 영역은 폴리실리콘, 내화 금속 또는 실리사이드 중 하나를 포함하는 접합 전계 효과 트랜지스터.
  19. 제13항에 있어서,
    상기 제1 도전형은 n형 도전성을 포함하고 상기 제2 도전형은 p형 도전성을 포함하는 접합 전계 효과 트랜지스터.
  20. 제13항에 있어서,
    상기 제1 도전형은 p형 도전성을 포함하고 상기 제2 도전형은 n형 도전성을 포함하는 접합 전계 효과 트랜지스터.
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