KR100809597B1 - 미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의형성 방법 - Google Patents

미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의형성 방법 Download PDF

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Abstract

미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법이 제공된다. 도전영역을 구비한 반도체 기판 상에 물질막과 마스크막이 차례로 형성된다. 상기 마스크막에 리세스 영역이 형성된다. 박막형성 공정을 진행하여 상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막이 형성된다. 상기 마스크용 박막을 선택적으로 식각하여 상기 리세스 영역 내에 마스크 패턴이 형성된다. 상기 박막형성 공정 및 식각 공정은 반복하여 진행될 수도 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 물질막을 식각하여 물질막 패턴이 형성된다.
패턴, 메모리

Description

미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법{METHOD FOR FORMING MINUTE PATTERN AND METHOD FOR FORMING SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
도 1a 내지 도 1d는 종래 기술에 따른 섬형 패턴 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 10 내지 도 14는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 15 내지 도 19는 본 발명의 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 20은 본 발명의 실시예에 따라 마스크막 상부에 형성된 리세스 영역의 SEM 사진이다.
도 21은 본 발명의 실시예에 따른 공정을 설명하기 위한 공정 시스템이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110, 210 : 반도체 기판 125, 225 : 도전 영역, 도전 플러그
130, 230 : 물질막, 저항막 135, 235 : 물질막 패턴, 저항막 패턴
140, 240 : 마스크막 145, 245 : 제2 마스크 패턴
160, 260 : 리세스 영역 165, 265 : 제1 마스크 패턴
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법에 관한 것이다.
반도체 장치의 제조는 박막형성 공정, 사진 공정, 식각 공정, 평탄화 공정을 포함하는 공정으로 반도체 기판 상에 패턴을 형성하는 일련의 과정이다. 상기 패턴 중에서 섬형 패턴(island type pattern)은 반도체 장치에 포함되는 다양한 구성요소로 사용된다.
일본공개특허 제2004-179226호는 섬형의 캐패시터 전극을 형성하는 방법을 개시한다. 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a를 참조하면, 콘택 플러그(25)를 포함하는 반도체 기판(10) 상에 하부 전극용 백금막(30)이 형성된다. 백금막(30) 상에 루테늄 또는 오스뮴을 주성분으로 하는 제1 마스크막(40)이 형성되고, 제1 마스크막(40) 상에 실리콘 질화막 또는 실리콘 산화막을 주성분으로 하는 제2 마스크막(50)이 형성된다. 제2 마스크막(50) 상에 양각형의 포토레지스트 패턴(60)이 형성된다.
도 1b 및 도 1c를 참조하면, 포토레지스트 패턴(60)을 식각 마스크로 사용하는 식각 공정을 진행하여 제2 마스크막 패턴(55)이 형성된다. 포토레지스트 패 턴(60)을 제거한 후 제2 마스크막 패턴(55)을 식각 마스크로 사용하는 식각 공정을 진행하여 제1 마스크막 패턴(45)이 형성된다. 이에 의해, 제1 마스크막 패턴(45) 및 제2 마스크막 패턴(55)으로 구성되는 마스크 패턴(75)이 완성된다.
도 1d를 참조하면, 상기 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 진행하여 캐패시터 하부전극으로 사용되는 섬형의 백금막 패턴(30)이 형성된다. 상기 백금막은 두껍기 때문에 상기 식각 공정에서 제2 마스크막 패턴(55) 및 제1 마스크막 패턴(45)의 상부가 제거될 수 있다. 제2 마스크막 패턴(55) 아래에 루테늄 또는 오스뮴을 주성분으로 하는 제1 마스크막 패턴(45)을 형성함으로써 실리콘 산화막 또는 실리콘 질화막을 주성분으로 하는 제2 마스크막 패턴(55)만을 마스크 패턴으로 사용할 때보다 마스크 패턴의 두께를 줄일 수 있다. 그러나, 다시 도 1a를 참조하면, 포토레지스트 패턴(60)은 노광 장비의 해상도의 한계 등으로 그 폭(D)이 100nm 이하로 형성되기가 어렵다. 따라서, 백금막 패턴도 그 폭이 100nm 이하가 되도록 형성되기 어렵다. 포토레지스트 패턴(60)을 100nm 이하의 폭을 갖도록 형성하더라도 식각 공정 중에 빨리 제거되기 때문에, 그 하부에 섬형 패턴을 균일하게 형성하기 어렵다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 미세 크기의 패턴 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 미세 크기의 패턴 형성 방법을 이용하여 고집적 반도체 메모리 장치를 형성하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 섬형 패턴 형성 방법은 도전영역을 구비한 반도체 기판 상에 물질막을 형성하는 단계, 상기 물질막 상에 마스크막을 형성하는 단계, 상기 마스크막에 리세스 영역을 형성하는 단계, 박막형성 공정을 진행하여 상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막을 형성한 후, 식각 공정을 진행하여 상기 마스크용 박막을 선택적으로 식각하여 상기 리세스 영역 내에 제1 마스크 패턴을 형성하는 단계, 및 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 물질막을 식각하여 물질막 패턴을 형성하는 단계를 포함한다.
상기 형성 방법에서, 상기 리세스 영역을 형성하는 단계는, 상기 마스크막 상에 상기 리세스 영역에 대응하는 음각(intaglio) 패턴을 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하는 단계, 및 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
상기 형성 방법에서, 상기 제1 마스크 패턴은 상기 박막형성 공정 및 상기 식각 공정이 복수회 반복하여 진행됨으로써 형성될 수 있다.
상기 형성 방법의 상기 식각 공정은 이온빔 식각 공정을 포함할 수 있다. 상기 이온빔의 입사각은 0도보다 클 수 있다. 상기 식각 공정의 반복적 진행에 따라 상기 이온빔의 입사각이 조절될 수 있다. 또, 상기 박막형성 공정의 반복적 진행에 따라 형성되는 상기 마스크용 박막의 두께가 증가할 수 있으며, 상기 식각 공 정의 반복적 진행에 따라 식각되어 제거되는 상기 마스크용 박막의 두께가 증가할 수 있다. 이에 더하여, 상기 박막형성 공정에서 형성되는 상기 마스크용 박막의 두께가 상기 식각 공정에서 식각되어 제거되는 상기 마스크용 박막의 두께보다 크거나 동일할 수 있다. 상기 식각 공정이 진행될 때, 상기 이온빔은 일정한 방향으로 입사되고, 상기 반도체 기판은 회전될 수 있다.
상기 형성 방법에서, 상기 마스크막은 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 마스크막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성되고, 상기 제1 마스크 패턴은 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 팔라듐(Pd), 백금(Pt), 구리(Cu), 니켈철(NiFe), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2) 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
상기 형성 방법에서, 상기 리세스 영역은 상기 마스크막의 상부에 형성되고, 상기 마스크막이 식각되어 상기 제1 마스크 패턴 아래에 제2 마스크 패턴이 형성될 수 있다. 상기 제1 및 제2 마스크 패턴을 식각 마스크로 사용하여 상기 물질막을 식각하여 섬형의 물질막 패턴이 형성될 수 있다. 이때, 상기 물질막은 상기 마스크막 또는 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 형성 방법은 반도체 기판 상에 도전 플러그를 구비하는 층간절연막을 형성하는 단계, 상기 층간절연막 상에 데이터 저장막을 형성하는 단계, 상기 데이터 저장막 상에 마스크막을 형성하는 단계, 상기 마스크막에 리세스 영역을 형성하는 단계, 박막형성 공정을 진행하여 상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막을 형성한 후, 식각 공정을 진행하여 상기 마스크용 박막을 선택적으로 식각하여 상기 리세스 영역 내에 제1 마스크 패턴을 형성하는 단계, 및 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 데이터 저장막을 식각하여 데이터 저장막 패턴을 형성하는 단계를 포함한다.
상기 형성 방법에서, 상기 데이터 저장막은 저항막으로 형성될 수 있다. 상기 저항막은 반강자성막, 강자성막, 절연막, 강자성막이 차례로 적층되어 형성되거나, 상변화 물질막 또는 전이금속 산화막으로 형성될 수 있다. 또, 상기 데이터 저장막은 강유전체막으로 형성될 수 있다.
상기 형성 방법에서, 상기 리세스 영역을 형성하는 단계는, 상기 마스크막 상에 상기 리세스 영역에 대응하는 음각(intaglio) 패턴을 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하는 단계, 및 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
상기 형성 방법에서, 상기 제1 마스크 패턴은 상기 박막형성 공정 및 상기 식각 공정이 복수회 반복하여 진행됨으로써 형성될 수 있다.
상기 형성 방법의 상기 식각 공정에서 이온빔 식각이 사용될 수 있다. 상기 이온빔의 입사각은 0도보다 클 수 있다. 상기 식각 공정의 반복적 진행에 따라 상기 이온빔의 입사각이 조절될 수 있다. 또, 상기 박막형성 공정의 반복적 진행에 따라 형성되는 상기 마스크용 박막의 두께가 증가할 수 있으며, 상기 식각 공정의 반복적 진행에 따라 식각되어 제거되는 상기 마스크용 박막의 두께가 증가할 수 있다. 이에 더하여, 상기 박막형성 공정에서 형성되는 상기 마스크용 박막의 두께는 상기 식각 공정에서 식각되어 제거되는 상기 마스크용 박막의 두께보다 크거나 동일할 수 있다. 상기 식각 공정이 진행될 때, 상기 이온빔은 일정한 방향으로 입사되고, 상기 반도체 기판은 회전될 수 있다.
상기 형성 방법에서, 상기 마스크막은 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 마스크막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성되고, 상기 제1 마스크 패턴은 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 팔라듐(Pd), 백금(Pt), 구리(Cu), 니켈철(NiFe), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2) 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
상기 형성 방법에서, 상기 리세스 영역은 상기 마스크막의 상부에 형성되고, 상기 마스크막이 식각되어 상기 제1 마스크 패턴 아래에 제2 마스크 패턴이 형성될 수 있다. 상기 제1 및 제2 마스크 패턴을 식각 마스크로 사용하여 상기 데이터 저 장막을 식각하여 섬형의 데이터 저장막 패턴이 형성될 수 있다. 이때, 상기 데이터 저장막은 상기 마스크막 또는 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
상기 형성 방법에서, 상기 도전 플러그는 하부 전극을 포함하고, 상기 제1 및 제2 마스크 패턴은 상부 전극을 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성요소 등을 기술하기 위해서 사용되었지만, 구성요소 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
본 명세서에서 리세스 영역은 어떤 막질의 소정 영역이 움푹 파여서 들어간 곳을 의미하는 폭넓은 의미를 갖는다. 따라서 리세스 영역은 홀(hole), 개구 부(opening), 홈(groove) 등을 포괄하는 용어로 사용될 수 있다. 또, 리세스 영역은 실리더형, 정육면체형, 직육면체형, 라인형 등 다양한 모양을 가질 수 있다.
도 2 내지 도 9는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 2를 참조하면, 도전영역(125)을 구비한 반도체 기판(110) 상에 물질막(130)이 형성되고, 물질막(130) 상에 마스크막(140)이 형성된다. 마스크막(140)과 물질막(130)은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 여기서 두 막질이 식각 선택성을 갖는다는 것의 의미는 특정 식각 가스 또는 식각 용액을 사용하면 두 막질 중 어느 하나가 선택적으로 식각될 수 있는 특성을 의미한다.
마스크막(140) 상에 포토레지스트 패턴(150)이 형성된다. 포토레지스트 패턴(150)은 소정의 폭(d)을 갖는 섬형의 음각 패턴(intaglio pattern,155)을 구비한다. 포토레지스트 패턴(150)을 형성하는 사진 공정 및 현상 공정 후 하드 베이크(hard bake) 등의 열처리 공정에서 포토레지스트의 플로우(flow) 현상에 의해 음각 패턴(155)의 폭(d)이 더욱 감소할 수 있다. 구체적으로, 음각 패턴의 폭(d)은 50nm 이하, 예컨대 10~20nm 정도까지 감소할 수 있다. 따라서, 음각 패턴의 폭(d)은 후속 공정에서 형성되는 섬형 패턴의 폭을 고려하여 결정될 수 있다.
도 3을 참조하면, 포토레지스트 패턴(150)을 식각 마스크로 사용하는 식각 공정을 진행하여 마스크막(140)의 상부에 리세스 영역(160)이 형성된다. 상기 식각 공정에서는 이방성 식각 방법이 사용될 수 있으며, 형성되는 리세스 영역(160) 의 폭은 50nm 이하로 형성될 수 있다. 도 20은 본 발명의 실시예에 따라 마스크막 상부에 형성된 리세스 영역의 SEM 사진이다. 도 20을 참조하면, 리세스 영역(160)은 그 폭이 56nm뿐만 아니라, 34nm, 16nm 등 아주 작은 값을 갖도록 형성될 수 있다.
도 4를 참조하면, 애슁(ashing) 공정을 진행하여 포토레지스트 패턴을 제거한 후 리세스 영역(160) 내부에 제1 마스크 패턴(165)이 형성된다. 제1 마스크 패턴(165)을 형성하는 과정은 도 5 내지 도 7을 참조하여 상세히 설명된다. 도 5 내지 도 7은 도 4의 A 영역을 확대하여 보여준다.
도 5를 참조하면, 박막형성 공정을 진행하여 리세스 영역(160)이 형성된 마스크막(140) 상부면에 마스크용 박막(163)이 형성된다. 마스크용 박막(163)은 상기 리세스 영역(160)의 저면, 측면, 및 마스크막(140)의 상부면을 따라 형성된다. 상기 박막형성 공정에서는 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(ALD), 이온빔 증착(IBD) 등 다양한 방법이 사용될 수 있다.
도 6을 참조하면, 식각 공정을 진행하여 리세스 영역(160) 내부에 마스크용 박막 패턴(165_1)이 형성된다. 상기 식각 공정은 이온빔 식각(ion beam etch) 공정을 포함할 수 있다. 상기 이온빔의 입사각(incidence angle,θ)은 0도보다 클 수 있다. 즉, 이온빔이 마스크막(140)의 상부면에 대하여 비스듬히 기울어지게 입사된다. 이에 의해, 리세스 영역(160) 내부에는 이온빔이 입사되지 못하므로 마스크막(140) 상부면과 오버행 형태의 박막(163)이 제거되고, 리세스 영역(160) 내부에 마스크용 박막 패턴(165_1)이 형성될 수 있다. 이온빔의 입사각(θ)은 형성되 는 박막의 두께, 리세스 영역의 종횡비(aspect ratio) 등을 고려하여 결정될 수 있다. 상기 식각 공정이 진행될 때, 반도체 기판을 회전시킴으로써 오버행 형태의 박막이 균일하게 제거될 수 있다. 이에 의해, 후속 진행되는 박막형성 공정에서 리세스 영역(160) 내에 마스크용 박막이 균일하게 형성될 수 있다.
도 7을 참조하면, 박막형성 공정 및 식각 공정을 반복 진행하여 리세스 영역(160) 내부에 제1 마스크 패턴(165)이 형성된다. 제1 마스크 패턴(165)은 제1 마스크용 박막 패턴(165_1), 제2 마스크용 박막 패턴(165_2), 제3 마스크용 박막 패턴(165_3), 제4 마스크용 박막 패턴(165_4)을 포함한다. 도 5 및 도 6을 참조하여 설명한 바와 같이, 제1 마스크용 박막 패턴(165_1)은 첫 번째 박막형성 공정과 식각 공정에 의해 형성된다. 제2 마스크용 박막 패턴(165_2)은 두 번째 박막형성 공정과 식각 공정을 진행하여(즉, 제1 마스크용 박막 패턴(165_1)을 형성하는 방법과 동일한 방법으로) 형성된다. 또, 제3 마스크용 박막 패턴(165_3)은 세 번째 박막형성 공정과 식각 공정을 진행하여 형성되고, 제4 마스크용 박막 패턴(165_4)은 네 번째 박막형성 공정과 식각 공정을 진행하여 형성된다. 상기 박막형성 공정 및 식각 공정이 반복하여 진행되는 횟수는 형성되는 제1 마스크 패턴(165)의 두께, 리세스 영역(160)의 높이, 제1 마스크 패턴(165)과 그 하부 막질들 간의 식각 선택성 등을 고려하여 결정될 수 있다. 따라서 제1 마스크 패턴(165)은 한 번의 박막형성 공정 및 식각 공정에 의해 형성될 수도 있고, 두 번 또는 그 이상의 박막형성 공정 및 식각 공정을 반복 진행하여 형성될 수도 있다.
본 실시예에서는 제1 마스크 패턴이 네 번의 박막형성 공정 및 식각 공정을 반복 진행하여 형성된다. 박막형성 공정 및 식각 공정이 반복하여 진행될 때, 박막이 형성되는 속도(즉, 증착 속도) 및 식각 속도가 달라질 수 있다. 예컨대, 박막형성 공정이 반복하여 진행되는 단계에 따라 증착 속도가 빨라질 수 있고, 이에 의해 제1 마스크용 박막 패턴(165_1) → 제2 마스크용 박막 패턴(165_2) → 제3 마스크용 박막 패턴(165_3) → 제4 마스크용 박막 패턴(165_4)의 순서로 그 두께가 커질 수 있다. 또, 식각 공정의 반복적 진행에 따라 식각 속도가 빨라질 수 있으며, 이는 이온빔의 입사각을 감소하거나 이온빔의 세기를 증가함으로써 달성될 수 있다. 식각 속도가 빨라진다는 것은 식각되어 제거되는 박막의 두께가 증가한다는 것을 의미할 수 있다. 상기 박막형성 공정 및 식각 공정에서, 형성되는 박막의 두께가 식각되어 제거되는 박막의 두께보다 크거나 같을 수 있다.
상기 박막형성 공정 및 식각 공정이 진행되는 과정은 도 21을 참조하여 설명된다. 도 21은 본 발명의 실시예에 따른 박막형성 공정 및 식각 공정이 진행되는 공정 시스템을 개략적으로 보여준다.
도 21을 참조하면, 공정 시스템(300)은 멀티 챔버 구조를 가질 수 있다. 구체적으로, 공정 시스템(300)은 트랜스퍼 챔버(310), 로딩/언로딩 챔버(320), 제1 공정 챔버(330), 제2 공정 챔버(340)를 포함한다. 트랜스퍼 챔버(310)는 공정 시스템(300)의 중앙에 위치하며, 그 내부에 웨이퍼 이송 수단(315), 예컨대 이송 로봇을 갖는다. 제1 공정 챔버(330)에서는 박막형성 공정이 진행되고, 제2 공정 챔버(340)에서는 식각 공정이 진행된다.
먼저, 웨이퍼(W)가 로딩/언로딩 챔버(320)에 로딩이 되면, 웨이퍼(W)는 이 송 로봇(315)에 의해 제1 공정 챔버(330)로 이송이 되고, 박막형성 공정이 진행된다. 박막형성 공정이 완료되면, 웨이퍼(W)는 이송 로봇(315)에 의해 제2 공정 챔버(340)로 이송이 되고, 식각 공정이 진행된다. 제2 공정 챔버(340) 내부에는 웨이퍼(W)가 안착되는 스테이지(350)와 이온빔 장치(360)가 배치되어 있다. 스테이지(350)는 그 하부의 지지대(355)에 의해 지지가 되고, 지지대(355)의 회전에 의해 스테이지(350)도 회전할 수 있다. 물론, 지지대(335)가 고정된 상태에서 스테이지(350)만 회전할 수도 있다.
웨이퍼(W)가 이송 로봇(315)에 의해 제2 공정 챔버(340) 내부의 스테이지(350)에 안착되면, 이온빔 장치(360)는 이온빔을 발생시키고, 스테이지(350)는 회전한다. 이때, 이온빔 장치(360)는 웨이퍼(W)에 대하여 기울어지게 배치됨으로써, 웨이퍼(W)에 입사되는 이온빔의 입사각은 0도보다 클 수 있다.
식각 공정이 완료되면, 웨이퍼(W)는 이송 로봇(315)에 의해 다시 제1 공정 챔버로 이송되고, 박막형성 공정이 진행된다. 박막형성 공정이 완료되면, 웨이퍼(W)는 다시 제2 공정 챔버로 이송되고, 식각 공정이 진행된다. 이렇게 박막형성 공정 및 식각 공정을 반복 진행하여 제1 마스크 패턴이 형성되면, 웨이퍼(W)는 로딩/언로딩 챔버(310)로 이송되어 언로딩된다.
도 8을 참조하면, 제1 마스크 패턴(165)을 식각 마스크로 사용하는 식각 공정을 진행하여 제1 마스크 패턴(165) 아래에 제2 마스크 패턴(145)이 형성된다. 이에 의해, 제1 마스크 패턴(165)과 제2 마스크 패턴(145)을 포함하는 마스크 패턴(175)이 완성된다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 제2 마스크 패턴(145)이 균일하게 형성되기 위해서, 상기 마스크막은 제1 마스크 패턴(165)에 대하여 식각 선택성이 있는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 마스크막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성되고, 제1 마스크 패턴(165)은 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 팔라듐(Pd), 백금(Pt), 구리(Cu), 니켈철(NiFe), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2) 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
도 9를 참조하면, 마스크 패턴(175)을 식각 마스크로 사용하는 식각 공정을 진행하여 물질막 패턴(135)이 형성된다. 상기 식각 공정에서는 이방성 식각방법이 사용될 수 있다. 물질막 패턴(135)이 균일하게 형성되기 위해서, 상기 물질막은 상기 마스크 패턴(175)에 대하여 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 즉, 상기 물질막은 상기 마스크막 또는/및 제1 마스크 패턴(165)에 대하여 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다.
상술한 바에 의하면, 물질막 패턴(135)은 섬형(island type)으로 그 폭이 50nm 이하가 되도록 형성될 수 있다. 즉, 본 실시예에 따르면 50nm 이하의 폭을 갖는 섬형 패턴이 형성될 수 있다. 더 나아가서, 10~20nm의 폭을 갖는 섬형 패턴도 형성될 수 있다. 이렇게 미세한 섬형 패턴을 형성함으로써 반도체 장치가 더욱 고집적화될 수 있다.
도 10 내지 도 14는 본 발명의 실시예에 따른 섬형 패턴 형성 방법을 설명 하기 위한 반도체 기판의 단면도들이다. 본 실시예에서는 전술한 실시예와 달리 제2 마스크 패턴이 형성되지 않는다. 도면을 참조하여 구체적으로 설명한다.
도 10을 참조하면, 도전영역(125)을 구비한 반도체 기판(110) 상에 물질막(130)이 형성되고, 물질막(130) 상에 마스크막(140)이 형성된다. 마스크막(140)과 물질막(130)은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
마스크막(140) 상에 포토레지스트 패턴(150)이 형성된다. 포토레지스트 패턴(150)은 소정의 폭(d)을 갖는 음각 패턴(intaglio pattern,155)을 구비한다. 전술한 바와 같이, 하드 베이크(hard bake) 등의 열처리 공정에서 포토레지스트의 플로우(flow) 현상에 의해 음각 패턴(155)의 폭(d)이 더욱 감소할 수 있다. 예컨대, 음각 패턴의 폭(d)은 50nm 이하로 감소할 수 있다.
도 11을 참조하면, 포토레지스트 패턴(150)을 식각 마스크로 사용하는 식각 공정을 진행하여 마스크막(140)에 물질막(130)의 상부면을 노출시키는 리세스 영역(160)이 형성된다. 상기 식각 공정에서는 이방성 식각방법이 사용될 수 있으며, 형성되는 리세스 영역(160)의 폭은 50nm 이하로 형성될 수 있다.
도 12를 참조하면, 애슁(ashing) 공정을 진행하여 포토레지스트 패턴을 제거한 후 리세스 영역(160) 내부에 제1 마스크 패턴(165)이 형성된다. 제1 마스크 패턴(165)을 형성하는 과정은 전술한 실시예(도 5 내지 도 7을 참조하여 설명된 부분)와 동일하므로 본 실시예에서는 생략한다.
도 13 및 도 14를 참조하면, 제1 마스크 패턴(165)을 식각 마스크로 사용하는 식각 공정을 진행하여 상기 마스크막과 상기 물질막이 식각된다. 이때, 제1 마 스크 패턴(165) 아래에 물질막 패턴(135)이 형성된다. 상기 식각 공정에서는 이방성 식각방법이 사용될 수 있으며, 상기 마스크막과 상기 물질막은 제1 마스크 패턴(165)에 대하여 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다.
본 실시예에서도 물질막 패턴(135)은 섬형(island type)으로 그 폭이 50nm 이하가 되도록 형성될 수 있으며, 이에 의해 반도체 장치가 고집적화될 수 있다.
본 실시예에서는 전술한 실시예와 달리 제2 마스크 패턴이 형성되지 않는다. 이는 마스크 패턴이 다양한 형태로 구현될 수 있음을 의미한다. 즉, 마스크 패턴과 물질막 간의 식각 선택성, 식각되는 물질막의 두께 등을 고려하여 마스크 패턴을 형성하는 것이 바람직하다. 다만, 어떠한 경우라도 미세한 크기의 제1 마스크 패턴은 형성된다.
도 15 내지 도 19는 본 발명의 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다. 본 실시예에서는 자기 메모리 장치(MRAM)를 예로 들어 설명한다. 그러나, 이는 예시적인 것이므로 본 발명이 이에 한정되지 않는다. 즉, 본 발명은 상변화 메모리 장치(PRAM), 산화물 저항 메모리 장치(RRAM), 강유전체 메모리 장치(FRAM), 디램(DRAM) 등 다양한 메모리 장치에 적용될 수 있다.
도 15를 참조하면, 반도체 기판(210) 상에 도전 플러그(225)를 구비하는 층간절연막(220)이 형성된다. 잘 알려진 바와 같이, 도전 플러그(225)을 형성하기 전에 통상적인 소자분리 공정, 트랜지스터 형성 공정 등이 진행될 수 있다. 예컨대, 도전 플러그(225)는 트랜지스터의 불순물 영역(소오스/드레인 영역)에 전기적 으로 접속할 수 있다. 층간절연막(220)은 잘 알려진 박막형성 공정을 진행하여 산화막으로 형성될 수 있다. 도전 플러그(225)는 층간절연막(220)에 대한 패터닝 공정, 도전물질 증착 공정 및 평탄화 공정을 진행하여 형성될 수 있다.
층간절연막(220) 상에 MRAM의 데이터 저장막으로 사용되는 저항막(230)이 형성된다. 저항막(230)은 반강자성막(231), 제1 강자성막(232), 절연막(233), 제2 강자성막(234)이 차례로 적층되어 형성될 수 있다. 예를 들면, 반강자성막(231)은 IrMn, PtMn, MnO, FeO, CoCl2, NiCl2, NiO, Cr 등으로 형성되고, 제1 및 제2 강자성막(232, 234)은 Fe, Co, Ni, MnSb, CrO2 등으로 형성될 수 있다. 절연막(233)은 Al2O3 또는 MgO 등으로 형성될 수 있다. PRAM, RRAM, FRAM은 데이터 저장막으로 각각 상변화 물질막, 금속전이 산화막, 강유전체막을 포함할 수 있다.
저항막(240) 상에 마스크막(240)이 형성된다. 마스크막(240)과 저항막(230)은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
마스크막(240) 상에 섬형의 음각 패턴(255)을 갖는 포토레지스트 패턴(250)이 형성된다. 전술한 바와 같이, 하드 베이크(hard bake) 등의 열처리 공정에서 포토레지스트의 플로우(flow) 현상에 의해 음각 패턴(255)은 50nm 이하의 폭(d)을 가질 수 있다.
도 16을 참조하면, 포토레지스트 패턴(250)을 식각 마스크로 사용하는 식각 공정을 진행하여 마스크막(240) 상부에 리세스 영역(160)이 형성된다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있으며, 리세스 영역(260)의 폭은 50nm 이하 로 형성될 수 있다.
도 17을 참조하면, 애슁(ashing) 공정을 진행하여 포토레지스트 패턴을 제거한 후 리세스 영역(260) 내부에 제1 마스크 패턴(265)이 형성된다. 제1 마스크 패턴(265)을 형성하는 과정은 전술한 실시예(도 5 내지 도 7을 참조하여 설명된 부분)와 동일하므로 본 실시예에서는 생략한다.
도 18을 참조하면, 제1 마스크 패턴(265)을 식각 마스크로 사용하는 식각 공정에 의해 상기 마스크막이 식각되어, 제1 마스크 패턴(265) 아래에 제2 마스크 패턴(245)이 형성된다. 이에 의해, 제1 마스크 패턴(265)과 제2 마스크 패턴(245)을 포함하는 마스크 패턴(275)이 완성된다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 제2 마스크 패턴(245)이 균일하게 형성되기 위해서, 상기 마스크막은 제1 마스크 패턴(265)에 대하여 식각 선택성이 있는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 마스크막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성되고, 제1 마스크 패턴(165)은 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 팔라듐(Pd), 백금(Pt), 구리(Cu), 니켈철(NiFe), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2) 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
도 19를 참조하면, 마스크 패턴(275)을 식각 마스크로 사용하는 식각 공정을 진행하여 저항막 패턴(235)이 형성된다. 저항막 패턴(235)은 반강자성막 패턴(236), 제1 강자성막 패턴(237), 절연막 패턴(238), 제2 강자성막 패턴(239)를 포함한다. 반강자성막 패턴(236), 제1 강자성막 패턴(237), 제2 강자성막 패턴(239)은 각각 피닝막(pinned layer), 고정막(fixed layer), 자유막(free layer)으로 호칭되기도 한다. 고정막(237)의 자화 방향은 통상적인 독출(read)/프로그램(program) 동작 중에는 변하지 않으며, 피닝막(236)은 고정막(236)의 자화방향을 고정하는 역할을 수행한다. 이에 대하여, 자유막(239)의 자화 방향은 변할 수 있으며, 고정막(237)의 자화 방향과 동일하거나 반대로 자화될 수 있다.
상기 식각 공정에서는 이방성 식각방법이 사용될 수 있다. 저항막 패턴(235)이 균일하게 형성되기 위해서, 상기 저항막은 상기 마스크 패턴(275)에 대하여 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 즉, 상기 저항막은 상기 마스크막 또는/및 제1 마스크 패턴(265)에 대하여 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다.
상술한 바에 의하면, 저항막 패턴(235)은 그 폭이 50nm 이하가 되도록 형성될 수 있다. 즉, 본 실시예에 따르면 50nm 이하의 폭을 갖는 섬형의 저항막 패턴이 형성될 수 있다. 더 나아가서, 10~20nm의 폭을 갖는 저항막 패턴도 형성될 수 있다. 이렇게 미세한 저항막 패턴을 형성함으로써 반도체 장치가 더욱 고집적화될 수 있다.
종래의 MRAM은 저항막 패턴에 데이터를 기록하기 위해 디짓 라인(digit line)을 사용한다. 즉, 저항막 패턴의 상부와 하부에 각각 배치되는 비트라인과 디짓 라인에 전류를 흐르게 하여 특정 저항막 패턴이 선택되고, 상기 전류에 의해 형성된 자기장의 벡터합에 의해 해당 저항막 패턴이 자화된다. 디짓 라인을 사용 하는 MRAM은 상기 디짓 라인에 의해 고집적화가 어렵다. 또, 디짓 라인은 인접한 저항막 패턴에도 영향을 미쳐, 선택되지 않은 저항막 패턴의 자화 방향이 변경되는 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에 디짓 라인을 사용하지 않는 MRAM이 연구되고 있다. 이 중에서 STT(spin torque transfer) MRAM은 저항막 패턴에 전류를 흐르게 하여 저항막 패턴의 자화 방향을 변화시킨다. 본 실시예가 STT MRAM에 적용되는 경우, 저항막 하부에 디짓 라인이 배치되지 않고 도전 플러그가 바로 연결될 수 있다. 따라서 도전 플러그가 하부 전극이 되거나, 도전 플러그와 저항막 사이에 별도의 하부 전극이 형성될 수 있다. 또, 마스크 패턴이 상부 전극이 될 수 있다. 이러한 경우, 제1 및 제2 마스크 패턴은 도전 물질로 형성되는 것이 바람직하다. 상기 STT MRAM에 있어서, 메모리 셀, 즉 저항막 패턴의 크기가 클 경우 자화 방향을 변화시키기 위해 큰 전류를 흘려야 하는데, 이에 의해 인접한 저항막 패턴이 영향을 받을 수 있으며, 전력 소모가 증가한다. 따라서 STT MRAM을 개발하는데 있어서 메모리 셀의 크기를 줄이는 기술이 매우 중요하다. 본 발명의 실시예에 따르면, 50nm 이하의 저항막 패턴을 형성할 수 있으므로 신뢰성 및 동작 특성이 향상된 STT MRAM이 형성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 상기 실시예들에서는 섬형 패턴을 형성하는 방법에 관하여 설명하였으나, 이에 한정하여서는 안 되며, 다른 형태의 패턴(예컨대, 라인형 패턴)을 형성하는 방법에도 적용될 수 있다. 즉, 리세스 영역의 모양에 따라 다양한 패턴이 형성될 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 종래의 노광 장비를 사용하더라도 50nm 이하의 미세 패턴을 형성할 수 있다.
본 발명의 실시예에 따르면, 데이터 저장막 패턴(예컨대, 저항막 패턴)을 50nm 이하로 형성할 수 있어, 고집적 반도체 메모리 장치를 형성할 수 있다. 특히, 동작 특성 및 신뢰성이 향상된 고집적 STT MRAM이 구현될 수 있다.

Claims (33)

  1. 도전영역을 구비한 반도체 기판 상에 물질막을 형성하는 단계;
    상기 물질막 상에 마스크막을 형성하는 단계;
    상기 마스크막에 리세스 영역을 형성하는 단계;
    상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막을 형성하는 박막형성 공정 및 이온빔을 사용하여 상기 마스크용 박막을 선택적으로 식각하는 식각 공정을 복수회 반복 진행하여 상기 리세스 영역 내에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 물질막을 식각하여 물질막 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 이온빔의 입사각은 0도보다 큰 미세 패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 리세스 영역을 형성하는 단계는,
    상기 마스크막 상에 상기 리세스 영역에 대응하는 음각(intaglio) 패턴을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 미세 패턴 형성 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 식각 공정의 반복적 진행에 따라 상기 이온빔의 입사각이 조절되는 미세 패턴 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 박막형성 공정의 반복적 진행에 따라 형성되는 상기 마스크용 박막의 두께가 증가하는 미세 패턴 형성 방법.
  8. 제 7 항에 있어서,
    상기 식각 공정의 반복적 진행에 따라 식각되어 제거되는 상기 마스크용 박막의 두께가 증가하는 미세 패턴 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 박막형성 공정에서 형성되는 상기 마스크용 박막의 두께는 상기 식각 공정에서 식각되어 제거되는 상기 마스크용 박막의 두께보다 크거나 동일한 미세 패턴 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 식각 공정이 진행될 때,
    상기 이온빔은 일정한 방향으로 입사되고, 상기 반도체 기판은 회전되는 미세 패턴 형성 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크막은 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성되는 미세 패턴 형성 방법.
  12. 제 11 항에 있어서,
    상기 마스크막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성되고,
    상기 제1 마스크 패턴은 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 팔라듐(Pd), 백금(Pt), 구리(Cu), 니켈철(NiFe), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2) 중에서 선택된 적어도 어느 하나로 형성되는 미세 패턴 형성 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 리세스 영역은 상기 마스크막의 상부에 형성되고,
    상기 마스크막이 식각되어 상기 제1 마스크 패턴 아래에 제2 마스크 패턴이 형성되며,
    상기 제1 및 제2 마스크 패턴을 식각 마스크로 사용하여 상기 물질막을 식각하여 물질막 패턴이 형성되는 미세 패턴 형성 방법.
  14. 제 13 항에 있어서,
    상기 물질막은 상기 마스크막 또는 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성되는 미세 패턴 형성 방법.
  15. 반도체 기판 상에 도전 플러그를 구비하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 데이터 저장막을 형성하는 단계;
    상기 데이터 저장막 상에 마스크막을 형성하는 단계;
    상기 마스크막에 리세스 영역을 형성하는 단계;
    상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막을 형성하는 박막형성 공정 및 이온빔을 사용하여 상기 마스크용 박막을 선택적으로 식각하는 식각 공정을 복수회 반복 진행하여 상기 리세스 영역 내에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 데이터 저장막을 식각하여 데이터 저장막 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  16. 제 15 항에 있어서,
    상기 이온빔의 입사각은 0도보다 큰 반도체 메모리 장치의 형성 방법.
  17. 반도체 기판 상에 도전 플러그를 구비하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 데이터 저장막을 형성하는 단계;
    상기 데이터 저장막 상에 마스크막을 형성하는 단계;
    상기 마스크막에 리세스 영역을 형성하는 단계;
    박막형성 공정을 진행하여 상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막을 형성한 후, 식각 공정을 진행하여 상기 마스크용 박막을 선택적으로 식각하여 상기 리세스 영역 내에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 데이터 저장막을 식각하여 데이터 저장막 패턴을 형성하는 단계를 포함하며,
    상기 데이터 저장막은 차례로 적층된 반강자성막, 강자성막, 절연막, 강자성막으로 형성되는 반도체 메모리 장치의 형성 방법.
  18. 반도체 기판 상에 도전 플러그를 구비하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 데이터 저장막을 형성하는 단계;
    상기 데이터 저장막 상에 마스크막을 형성하는 단계;
    상기 마스크막에 리세스 영역을 형성하는 단계;
    박막형성 공정을 진행하여 상기 리세스 영역의 저면, 측면, 및 상기 마스크막의 상부면을 덮는 마스크용 박막을 형성한 후, 식각 공정을 진행하여 상기 마스크용 박막을 선택적으로 식각하여 상기 리세스 영역 내에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 마스크막 및 상기 데이터 저장막을 식각하여 데이터 저장막 패턴을 형성하는 단계를 포함하며,
    상기 데이터 저장막은 상변화 물질막 또는 전이금속 산화막으로 형성되는 반도체 메모리 장치의 형성 방법.
  19. 제 15 항 또는 제 16 항에 있어서,
    상기 데이터 저장막은 강유전체막으로 형성되는 반도체 메모리 장치의 형성 방법.
  20. 제 15 항 또는 제 16 항에 있어서,
    상기 데이터 저장막은 저항막으로 형성되는 반도체 메모리 장치의 형성 방법.
  21. 제 15 항 또는 제 16 항에 있어서,
    상기 리세스 영역을 형성하는 단계는,
    상기 마스크막 상에 상기 리세스 영역에 대응하는 음각(intaglio) 패턴을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  22. 삭제
  23. 삭제
  24. 제 15 항 또는 제 16 항에 있어서,
    상기 식각 공정의 반복적 진행에 따라 상기 이온빔의 입사각이 조절되는 반도체 메모리 장치의 형성 방법.
  25. 제 15 항 또는 제 16 항에 있어서,
    상기 박막형성 공정의 반복적 진행에 따라 형성되는 상기 마스크용 박막의 두께가 증가하는 반도체 메모리 장치의 형성 방법.
  26. 제 25 항에 있어서,
    상기 식각 공정의 반복적 진행에 따라 식각되어 제거되는 상기 마스크용 박막의 두께가 증가하는 반도체 메모리 장치의 형성 방법.
  27. 제 15 항 또는 제 16 항에 있어서,
    상기 박막형성 공정에서 형성되는 상기 마스크용 박막의 두께는 상기 식각 공정에서 식각되어 제거되는 상기 마스크용 박막의 두께보다 크거나 동일한 미세 패턴 형성 방법.
  28. 제 15 항 또는 제 16 항에 있어서,
    상기 식각 공정이 진행될 때,
    상기 이온빔은 일정한 방향으로 입사되고, 상기 반도체 기판은 회전되는 반도체 메모리 장치의 형성 방법.
  29. 제 15 항 또는 제 16 항에 있어서,
    상기 마스크막은 상기 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성되는 반도체 메모리 장치의 형성 방법.
  30. 제 29 항에 있어서,
    상기 마스크막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화막(TaN) 중에서 선택된 적어도 어느 하나로 형성되고,
    상기 제1 마스크 패턴은 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 팔라듐(Pd), 백금(Pt), 구리(Cu), 니켈철(NiFe), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2) 중에서 선택된 적어도 어느 하나로 형성되는 반도체 메모리 장치의 형성 방법.
  31. 제 15 항 또는 제 16 항에 있어서,
    상기 리세스 영역은 상기 마스크막의 상부에 형성되고,
    상기 마스크막이 식각되어 상기 제1 마스크 패턴 아래에 제2 마스크 패턴이 형성되며,
    상기 제1 및 제2 마스크 패턴을 식각 마스크로 사용하여 상기 데이터 저장막을 식각하여 섬형의 데이터 저장막 패턴이 형성되는 반도체 메모리 장치의 형성 방법.
  32. 제 31 항에 있어서,
    상기 데이터 저장막은 상기 마스크막 또는 제1 마스크 패턴에 대하여 식각 선택성을 갖는 물질로 형성되는 반도체 메모리 장치의 형성 방법.
  33. 제 31 항에 있어서,
    상기 도전 플러그는 하부 전극을 포함하고, 상기 제1 및 제2 마스크 패턴은 상부 전극을 포함하는 반도체 메모리 장치의 형성 방법.
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