JP2822500B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2822500B2 JP2822500B2 JP28039389A JP28039389A JP2822500B2 JP 2822500 B2 JP2822500 B2 JP 2822500B2 JP 28039389 A JP28039389 A JP 28039389A JP 28039389 A JP28039389 A JP 28039389A JP 2822500 B2 JP2822500 B2 JP 2822500B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路、特に共通の半導体基体に
少くともバイポーラトランジスタと接合ゲート型電界効
果トランジスタとを有する半導体集積回路の製造方法に
係わる。
少くともバイポーラトランジスタと接合ゲート型電界効
果トランジスタとを有する半導体集積回路の製造方法に
係わる。
本発明は、半導体集積回路の製造方法、特に共通の半
導体基体の互いに電気的に分離された半導体領域に、バ
イポーラトランジスタと接合型電界効果トランジスタと
を有する半導体集積回路の製造方法において、バイポー
ラトランジスタのベース電極取出し領域と、電界効果ト
ランジスタのソース及びドレイン各領域上とにそれぞれ
第１の多結晶半導体層を形成する工程と、バイポーラト
ランジスタのベース動作領域の形成工程と、電界効果ト
ランジスタのチャンネル形成領域を電界効果トランジス
タを形成する半導体領域の表面より入り込んだ位置に形
成するための不純物イオン注入工程と、バイポーラトラ
ンジスタのベース電極取出し領域上の多結晶半導体層
の、エミッタ形成部に対する側の端部と電界効果トラン
ジスタのソース及びドレイン上の多結晶半導体層の互い
の対向端部とにそれぞれ絶縁性サイドウォールを形成す
る工程と、バイポーラトランジスタのエミッタ領域と、
電界効果トランジスタの上部ゲート領域との形成部に第
２の多結晶半導体層を形成する工程をとる。このように
して比較的工数の少ない製造工程をとって信頼性の高
い、特性に優れたバイポーラトランジスタ及び接合型電
界効果トランジスタを回路素子として有する半導体集積
回路を得ることができるようにする。
導体基体の互いに電気的に分離された半導体領域に、バ
イポーラトランジスタと接合型電界効果トランジスタと
を有する半導体集積回路の製造方法において、バイポー
ラトランジスタのベース電極取出し領域と、電界効果ト
ランジスタのソース及びドレイン各領域上とにそれぞれ
第１の多結晶半導体層を形成する工程と、バイポーラト
ランジスタのベース動作領域の形成工程と、電界効果ト
ランジスタのチャンネル形成領域を電界効果トランジス
タを形成する半導体領域の表面より入り込んだ位置に形
成するための不純物イオン注入工程と、バイポーラトラ
ンジスタのベース電極取出し領域上の多結晶半導体層
の、エミッタ形成部に対する側の端部と電界効果トラン
ジスタのソース及びドレイン上の多結晶半導体層の互い
の対向端部とにそれぞれ絶縁性サイドウォールを形成す
る工程と、バイポーラトランジスタのエミッタ領域と、
電界効果トランジスタの上部ゲート領域との形成部に第
２の多結晶半導体層を形成する工程をとる。このように
して比較的工数の少ない製造工程をとって信頼性の高
い、特性に優れたバイポーラトランジスタ及び接合型電
界効果トランジスタを回路素子として有する半導体集積
回路を得ることができるようにする。
昨今、それぞれベース電極及びエミッタ電極となる第
１及び第２の多結晶シリコン半導体層からの半導体基板
への不純物導入によってベース領域のベース電極取出し
領域すなわちグラフトベースとエミッタ領域とを形成す
るようにして例えばベース及びエミッタと更にこれらに
対する電極位置のセルフアライン（自己整合）をはかる
ようにしたいわゆるダブルポリシリコン型のバイポーラ
トランジスタが、その小面積化すなわち高速性を得るこ
とができることから、高速ECL（エミッタカプルドロジ
ック）に用いられている。
１及び第２の多結晶シリコン半導体層からの半導体基板
への不純物導入によってベース領域のベース電極取出し
領域すなわちグラフトベースとエミッタ領域とを形成す
るようにして例えばベース及びエミッタと更にこれらに
対する電極位置のセルフアライン（自己整合）をはかる
ようにしたいわゆるダブルポリシリコン型のバイポーラ
トランジスタが、その小面積化すなわち高速性を得るこ
とができることから、高速ECL（エミッタカプルドロジ
ック）に用いられている。
本発明の理解を容易にするために、この種ダブルポリ
シリコン型バイポーラトランジスタの製造方法を第２図
を参照して詳細に説明する。まず、第２図Ａに示すよう
に第１導電型この例ではｐ型の例えばシリコン半導体サ
ブストレイト（１）を設け、その一主面側に第２導電型
のこの例ではｎ型の高濃度のコレクタ埋込み領域（２）
と第１導電型この例ではｐ型の高濃度のチャンネルスト
ップ領域（３）とをそれぞれ選択的拡散等によって形成
する。そして、このサブストレイト（１）上に第２導電
型の例えばシリコン半導体層（４）をエピタキシャル成
長して半導体基板（５）を構成する。
シリコン型バイポーラトランジスタの製造方法を第２図
を参照して詳細に説明する。まず、第２図Ａに示すよう
に第１導電型この例ではｐ型の例えばシリコン半導体サ
ブストレイト（１）を設け、その一主面側に第２導電型
のこの例ではｎ型の高濃度のコレクタ埋込み領域（２）
と第１導電型この例ではｐ型の高濃度のチャンネルスト
ップ領域（３）とをそれぞれ選択的拡散等によって形成
する。そして、このサブストレイト（１）上に第２導電
型の例えばシリコン半導体層（４）をエピタキシャル成
長して半導体基板（５）を構成する。
その後、第２図Ｂに示すように、最終的に形成する各
回路素子間に相当する部分すなわち例えばチャンネルス
トップ領域（３）上を含むいわゆるフィールド部と、さ
らに最終的にバイポーラトランジスタにおけるベース領
域とコレクタ領域とを区分する部分とに選択的に必要に
応じて溝（６）を形成すると共にこの溝（６）内を埋込
むように選択的酸化いわゆるLOCOSを行って厚いSiO2酸
化膜による分離用絶縁層（７）を形成する。そして、例
えば選択的イオン注入によってコレクタ埋込み領域
（２）と同導電型の例えばＮ型の不純物を高濃度をもっ
てイオン注入してアニール処理を施して埋込み領域
（２）に達する深さのコレクタ電極取出し領域（８）を
形成する。
回路素子間に相当する部分すなわち例えばチャンネルス
トップ領域（３）上を含むいわゆるフィールド部と、さ
らに最終的にバイポーラトランジスタにおけるベース領
域とコレクタ領域とを区分する部分とに選択的に必要に
応じて溝（６）を形成すると共にこの溝（６）内を埋込
むように選択的酸化いわゆるLOCOSを行って厚いSiO2酸
化膜による分離用絶縁層（７）を形成する。そして、例
えば選択的イオン注入によってコレクタ埋込み領域
（２）と同導電型の例えばＮ型の不純物を高濃度をもっ
てイオン注入してアニール処理を施して埋込み領域
（２）に達する深さのコレクタ電極取出し領域（８）を
形成する。
その後、半導体基板（５）の表面に薄いSiO2等の絶縁
層（９）を被着形成し、これに最終的にベース電極取出
し領域を含むベース領域上に対応する部分に窓（9a）を
穿設する。
層（９）を被着形成し、これに最終的にベース電極取出
し領域を含むベース領域上に対応する部分に窓（9a）を
穿設する。
第２図Ｃに示すように、全面的に例えば厚さ3000Åの
第１の多結晶シリコン半導体層（10）をCVD（化学的気
相成長）法によって形成し、これに第１導電型例えばｐ
型の不純物イオンの例えばBF2 +を高濃度にイオン注入す
る。
第１の多結晶シリコン半導体層（10）をCVD（化学的気
相成長）法によって形成し、これに第１導電型例えばｐ
型の不純物イオンの例えばBF2 +を高濃度にイオン注入す
る。
第２図Ｄに示すように、半導体層（10）に対し例えば
フォトリソグラフィによるエッチングを行って半導体層
（10）を最終的にベース電極とベース電極取出し領域を
形成する部分とを含むパターンにする。そして全面的に
SiO2等の絶縁層（11）をCVD法等によって被着形成し、
フォトリソグラフィを用いた選択的エッチングを行って
絶縁層（11）とこれの下の半導体層を貫通してベース動
作領域の形成部にベース窓（12）を穿設する。そして、
この窓（12）を通じて第１導電型の不純物の例えばBF2 +
をイオン注入する。
フォトリソグラフィによるエッチングを行って半導体層
（10）を最終的にベース電極とベース電極取出し領域を
形成する部分とを含むパターンにする。そして全面的に
SiO2等の絶縁層（11）をCVD法等によって被着形成し、
フォトリソグラフィを用いた選択的エッチングを行って
絶縁層（11）とこれの下の半導体層を貫通してベース動
作領域の形成部にベース窓（12）を穿設する。そして、
この窓（12）を通じて第１導電型の不純物の例えばBF2 +
をイオン注入する。
再び、第２図Ｅに示すように全面的にSiO2等の絶縁層
（11）をCVD法等によって被着形成し、アニール（加
熱）処理を行う。このようにして、窓（12）を通じて注
入された不純物イオン及び半導体層（10）中の不純物イ
オンの拡散及び活性化を行って、それぞれベース動作領
域いわゆる真性ベース領域（14）と、ベース電極取出し
領域（13）とを形成し、これらによってベース領域（1
5）を形成する。
（11）をCVD法等によって被着形成し、アニール（加
熱）処理を行う。このようにして、窓（12）を通じて注
入された不純物イオン及び半導体層（10）中の不純物イ
オンの拡散及び活性化を行って、それぞれベース動作領
域いわゆる真性ベース領域（14）と、ベース電極取出し
領域（13）とを形成し、これらによってベース領域（1
5）を形成する。
第２図Ｆに示すように、絶縁層（11）をエッチバック
して窓（12）の内周にサイドウォール（16）を形成し、
このサイドウォール（16）内にエミッタ窓（17E）を形
成する。
して窓（12）の内周にサイドウォール（16）を形成し、
このサイドウォール（16）内にエミッタ窓（17E）を形
成する。
第２図Ｇに示すように全面的に第２の多結晶シリコン
半導体層（50）をCVD法等によって被着形成し、これに
第２導電型の不純物イオン例えばりんイオン、Asイオン
をを高濃度にイオン注入し、加熱アニール処理を行って
不純物の拡散，活性化を行ってベース動作領域（14）上
にエミッタ領域（18）を形成する。
半導体層（50）をCVD法等によって被着形成し、これに
第２導電型の不純物イオン例えばりんイオン、Asイオン
をを高濃度にイオン注入し、加熱アニール処理を行って
不純物の拡散，活性化を行ってベース動作領域（14）上
にエミッタ領域（18）を形成する。
第２図Ｈに示すように、第２の多結晶半導体層（50）
をフォトリソグラフィによるパターンエッチングを行っ
てエミッタ電極（19）を形成する。一方第１の多結晶半
導体層（10）をベース電極（20）とし、これらを覆って
層間絶縁層となるSiO2等の絶縁層（11）を再びCVD法等
によって形成する。そして絶縁層（11）に、エミッタ及
びベース各電極（19）及び（20）上と、更にコレクタ電
極取出し領域（８）上にそれぞれ窓を穿設し、全面的に
Al等の金属層を蒸着し、パターンエッチングしてそれぞ
れエミッタ金属電極（21）、ベース金属電極（22）及び
コレクタ金属電極（23）を形成する。
をフォトリソグラフィによるパターンエッチングを行っ
てエミッタ電極（19）を形成する。一方第１の多結晶半
導体層（10）をベース電極（20）とし、これらを覆って
層間絶縁層となるSiO2等の絶縁層（11）を再びCVD法等
によって形成する。そして絶縁層（11）に、エミッタ及
びベース各電極（19）及び（20）上と、更にコレクタ電
極取出し領域（８）上にそれぞれ窓を穿設し、全面的に
Al等の金属層を蒸着し、パターンエッチングしてそれぞ
れエミッタ金属電極（21）、ベース金属電極（22）及び
コレクタ金属電極（23）を形成する。
このようなダブルポリシリコン型のバイポーラトラン
ジスタは、前述したような高速性を有することから高速
ECLに用いられるものであるが、これをリニア用に用い
ようとする場合、例えば第２図におけるnpnトランジス
タのみならずこれと共にpnp型トランジスタや高性能な
接合ゲート型電界効果トランジスタをも共通の半導体基
体に集積回路化して同時に作製することが要求されてく
る。
ジスタは、前述したような高速性を有することから高速
ECLに用いられるものであるが、これをリニア用に用い
ようとする場合、例えば第２図におけるnpnトランジス
タのみならずこれと共にpnp型トランジスタや高性能な
接合ゲート型電界効果トランジスタをも共通の半導体基
体に集積回路化して同時に作製することが要求されてく
る。
この場合、pnpバイポーラトランジスタについては例
えばラテラル型すなわち横型構成にするとか、サブスト
レイト（１）をコレクタ領域とした構成とするなどによ
り比較的簡単に対応することができるが、接合ゲート型
電界効果トランジスタに関してはこれを高性能にかつ高
耐圧に両立させて形成することが困難である。例えば第
３図に示すように第２図で説明したコレクタ電極取出し
領域（８）の形成と同時にソース及びドレイン領域（31
s）及び（31d）を形成し、ベース電極取出し領域（13）
の形成と同時に上部ゲート領域（32G）を形成し、サブ
ストレイト（１）を下部ゲート領域（31G2）として、上
部ゲート領域（31G1）と下部ゲート領域（31G2）とによ
って挟まれた半導体層（４）よりなる領域をチャンネル
形成領域（31c）とすることが考えられる。（32s）及び
（32d）はソース電極及びドレイン電極で、これらは例
えば各金属電極（21）（22）（23）と同時に形成し、
（32G）はゲート電極で、エミッタ電極（19）とエミッ
タ金属電極（21）と同時に形成し得る。
えばラテラル型すなわち横型構成にするとか、サブスト
レイト（１）をコレクタ領域とした構成とするなどによ
り比較的簡単に対応することができるが、接合ゲート型
電界効果トランジスタに関してはこれを高性能にかつ高
耐圧に両立させて形成することが困難である。例えば第
３図に示すように第２図で説明したコレクタ電極取出し
領域（８）の形成と同時にソース及びドレイン領域（31
s）及び（31d）を形成し、ベース電極取出し領域（13）
の形成と同時に上部ゲート領域（32G）を形成し、サブ
ストレイト（１）を下部ゲート領域（31G2）として、上
部ゲート領域（31G1）と下部ゲート領域（31G2）とによ
って挟まれた半導体層（４）よりなる領域をチャンネル
形成領域（31c）とすることが考えられる。（32s）及び
（32d）はソース電極及びドレイン電極で、これらは例
えば各金属電極（21）（22）（23）と同時に形成し、
（32G）はゲート電極で、エミッタ電極（19）とエミッ
タ金属電極（21）と同時に形成し得る。
しかしながらこの場合、実際上半導体層（４）をエピ
タキシャル成長する場合、その特性に変動があることか
らこのようにして得た接合ゲート型電界効果トランジス
タにおけるピンチオフ電圧Vpの設定を再現性よく安定に
形成することが難しいという問題がある。
タキシャル成長する場合、その特性に変動があることか
らこのようにして得た接合ゲート型電界効果トランジス
タにおけるピンチオフ電圧Vpの設定を再現性よく安定に
形成することが難しいという問題がある。
一方、第４図に示すように第２図で説明したエピタキ
シャル半導体層（４）中にチャネル形成領域（31c）を
不純物拡散等によって形成することが考えられる。第５
図の例ではチャンネル形成領域（31c）をベース動作領
域（14）と同時に形成した場合である。そして、チャン
ネル形成領域（31c）にソース及びドレイン領域（21s）
及び（21d）をバイポーラトランジスタにおけるベース
電極取出し領域（13）の形成と同様の工程によって形成
し、上部ゲート領域（31G1）を第２図で説明したバイポ
ーラトランジスタにおけるエミッタ領域（18）の形成と
同時に形成することが考えられる。ところが、この場合
上部ゲート領域（31G1）とソース及びドレイン（21s）
及び（21d）間の耐圧が第２図で説明したnpnトランジス
タのエミッタ，ベース間耐圧Veboと同等であるためpnp
トランジスタが高性能であればあるほど耐圧が下がると
いう問題点がある。さらに、またこの場合下部ゲート領
域（31G2）は半導体層（４）により形成されるものであ
るが、この半導体層（４）はその不純物濃度が比較的低
いことから、下部ゲート効果のいわゆる効き方が低く相
互コンダクタンスGmへの寄与は、上部ゲート領域（31
G1）が主となりGm向上に限度がある。
シャル半導体層（４）中にチャネル形成領域（31c）を
不純物拡散等によって形成することが考えられる。第５
図の例ではチャンネル形成領域（31c）をベース動作領
域（14）と同時に形成した場合である。そして、チャン
ネル形成領域（31c）にソース及びドレイン領域（21s）
及び（21d）をバイポーラトランジスタにおけるベース
電極取出し領域（13）の形成と同様の工程によって形成
し、上部ゲート領域（31G1）を第２図で説明したバイポ
ーラトランジスタにおけるエミッタ領域（18）の形成と
同時に形成することが考えられる。ところが、この場合
上部ゲート領域（31G1）とソース及びドレイン（21s）
及び（21d）間の耐圧が第２図で説明したnpnトランジス
タのエミッタ，ベース間耐圧Veboと同等であるためpnp
トランジスタが高性能であればあるほど耐圧が下がると
いう問題点がある。さらに、またこの場合下部ゲート領
域（31G2）は半導体層（４）により形成されるものであ
るが、この半導体層（４）はその不純物濃度が比較的低
いことから、下部ゲート効果のいわゆる効き方が低く相
互コンダクタンスGmへの寄与は、上部ゲート領域（31
G1）が主となりGm向上に限度がある。
本発明は、上述したようにダブルポリシリコン型バイ
ポーラトランジスタと接合ゲート型電界効果トランジス
タとを共通の半導体基体に構成する場合において、でき
るだけ共通の工程によって形成することによって工程数
の縮小化すなわち作業能率の向上をはかると共に、上述
した接合型電界効果トランジスタにおけるゲートとソー
ス及びドレインとの間の耐圧の問題及びGmの問題の解決
をはかって信頼性の高い高性能の接合ゲート型電界効果
トランジスタをバイポーラトランジスタと殆ど併行して
形成することができるようにする。
ポーラトランジスタと接合ゲート型電界効果トランジス
タとを共通の半導体基体に構成する場合において、でき
るだけ共通の工程によって形成することによって工程数
の縮小化すなわち作業能率の向上をはかると共に、上述
した接合型電界効果トランジスタにおけるゲートとソー
ス及びドレインとの間の耐圧の問題及びGmの問題の解決
をはかって信頼性の高い高性能の接合ゲート型電界効果
トランジスタをバイポーラトランジスタと殆ど併行して
形成することができるようにする。
本発明は第１図に製造工程図を示すように、共通の半
導体基体の互いに電気的に分離された半導体領域に、バ
イポーラトランジスタと接合型電界効果トランジスタ等
を有する半導体集積回路の製造方法において、第１図Ｃ
に示すように、バイポーラトランジスタのベース電極取
出し領域と、電界効果トランジスタのソース及びドレイ
ン各領域上とにそれぞれ第１の多結晶半導体層（10）を
形成する工程と、第１図Ｅに示すように、バイポーラト
ランジスタのベース動作領域（14）の形成工程と、同様
に第１図Ｅに示すように、その後またはその前に電界効
果トランジスタのチャンネル形成領域（31c）を、電界
効果トランジスタを形成する半導体領域の表面より入り
込んだ位置に形成するための不純物イオン注入工程と、
第１図Ｆに示すように、バイポーラトランジスタのベー
ス電極取出し領域上の多結晶半導体層（10）の、エミッ
タ形成部に対向する側の端部と電界効果トランジスタの
ソース及びドレイン上の多結晶半導体層（10）の互いの
対向端部とにそれぞれ絶縁性サイドウォールを形成する
工程と、第１図Ｇに示すように、バイポーラトランジス
タのエミッタ領域と、電界効果トランジスタの上部ゲー
ト領域との形成部に第２の多結晶半導体層（18）を形成
する工程とをとる。
導体基体の互いに電気的に分離された半導体領域に、バ
イポーラトランジスタと接合型電界効果トランジスタ等
を有する半導体集積回路の製造方法において、第１図Ｃ
に示すように、バイポーラトランジスタのベース電極取
出し領域と、電界効果トランジスタのソース及びドレイ
ン各領域上とにそれぞれ第１の多結晶半導体層（10）を
形成する工程と、第１図Ｅに示すように、バイポーラト
ランジスタのベース動作領域（14）の形成工程と、同様
に第１図Ｅに示すように、その後またはその前に電界効
果トランジスタのチャンネル形成領域（31c）を、電界
効果トランジスタを形成する半導体領域の表面より入り
込んだ位置に形成するための不純物イオン注入工程と、
第１図Ｆに示すように、バイポーラトランジスタのベー
ス電極取出し領域上の多結晶半導体層（10）の、エミッ
タ形成部に対向する側の端部と電界効果トランジスタの
ソース及びドレイン上の多結晶半導体層（10）の互いの
対向端部とにそれぞれ絶縁性サイドウォールを形成する
工程と、第１図Ｇに示すように、バイポーラトランジス
タのエミッタ領域と、電界効果トランジスタの上部ゲー
ト領域との形成部に第２の多結晶半導体層（18）を形成
する工程とをとる。
上述の本発明方法によれば、ダブルポリシリコン型バ
イポーラトランジスタの形成と殆ど併行して接合ゲート
型電界効果トランジスタを得るようにするものである
が、特に本発明においては、そのチャンネル形成領域
（31c）を接合型電界効果トランジスタの形成領域の表
面より内部に形成するようにしたことによって例えば半
導体基体を、表面に比較的低濃度を有するエピタキシャ
ル半導体層を有する構成とし、これに上部ゲート領域と
これより所要の距離を保ってその下方につまり深い位置
にチャンネル形成領域（31c）を形成することによっ
て、上部ゲート領域とこのチャンネル形成領域（31c）
間に、比較的低濃度の領域を存在させることができるこ
とによって耐圧向上をはかることができる。また、下部
ゲートとなる低抵抗（高不純物濃度）の埋込み領域を電
界効果トランジスタの形成部下に設けるときは、深い位
置に形成したチャンネル形成領域（31c）がその下の埋
込み領域に比較的近接して形成することができることか
ら下部ゲート領域に対してもそのゲート効果を高めるこ
とができ、これによってGmの向上をはかることができ
る。
イポーラトランジスタの形成と殆ど併行して接合ゲート
型電界効果トランジスタを得るようにするものである
が、特に本発明においては、そのチャンネル形成領域
（31c）を接合型電界効果トランジスタの形成領域の表
面より内部に形成するようにしたことによって例えば半
導体基体を、表面に比較的低濃度を有するエピタキシャ
ル半導体層を有する構成とし、これに上部ゲート領域と
これより所要の距離を保ってその下方につまり深い位置
にチャンネル形成領域（31c）を形成することによっ
て、上部ゲート領域とこのチャンネル形成領域（31c）
間に、比較的低濃度の領域を存在させることができるこ
とによって耐圧向上をはかることができる。また、下部
ゲートとなる低抵抗（高不純物濃度）の埋込み領域を電
界効果トランジスタの形成部下に設けるときは、深い位
置に形成したチャンネル形成領域（31c）がその下の埋
込み領域に比較的近接して形成することができることか
ら下部ゲート領域に対してもそのゲート効果を高めるこ
とができ、これによってGmの向上をはかることができ
る。
本発明の製造方法の一例を第１図を参照して詳細に説
明する。
明する。
まず、第１図Ａに示すように第１導電型この例ではｐ
型の例えばシリコン半導体サブストレイト（１）を設
け、その一主面側のバイポーラトランジスタ（以下Bi−
Trと略称する）を形成する領域と接合型電界効果トラン
ジスタ（以下Ｊ−FETと略称する）を形成する領域と
に、第２導電型のこの例ではｎ型の高濃度のコレクタ埋
込み領域（２）と下部ゲート埋込み領域（52）と、更に
第１導電型この例ではｐ型の高濃度のチャンネルストッ
プ領域（３）とをそれぞれ選択的拡散等によって形成す
る。そして、このサブストレイト（１）上に第２導電型
の例えばシリコン半導体層（４）をエピタキシャル成長
して半導体基板（５）を構成する。
型の例えばシリコン半導体サブストレイト（１）を設
け、その一主面側のバイポーラトランジスタ（以下Bi−
Trと略称する）を形成する領域と接合型電界効果トラン
ジスタ（以下Ｊ−FETと略称する）を形成する領域と
に、第２導電型のこの例ではｎ型の高濃度のコレクタ埋
込み領域（２）と下部ゲート埋込み領域（52）と、更に
第１導電型この例ではｐ型の高濃度のチャンネルストッ
プ領域（３）とをそれぞれ選択的拡散等によって形成す
る。そして、このサブストレイト（１）上に第２導電型
の例えばシリコン半導体層（４）をエピタキシャル成長
して半導体基板（５）を構成する。
その後、第１図Ｂに示すように、最終的に形成する各
回路素子すなわちBi−Trの形成部とＪ−FETの形成部間
を含んでこれらを囲む位置に相当する部分、すなわち例
えばチャンネルストップ領域（３）上を含むいわゆるフ
ィールド部と、さらに最終的にBi−Trにおけるベース領
域とコレクタ領域とを区分する部分とに選択的に必要に
応じて溝（６）を形成すると共にこの溝（６）内を埋込
むように選択的酸化いわゆるLOCOSを行って厚いSiO2酸
化膜による分離用絶縁層（７）を形成する。そして、例
えば選択的イオン注入によってコレクタ埋込み領域
（２）と同導電型の例えばｎ型の不純物を高濃度をもっ
てイオン注入しアニール処理を施して埋込み領域（２）
に達する深さのコレクタ電極取出し領域（８）を形成す
る。
回路素子すなわちBi−Trの形成部とＪ−FETの形成部間
を含んでこれらを囲む位置に相当する部分、すなわち例
えばチャンネルストップ領域（３）上を含むいわゆるフ
ィールド部と、さらに最終的にBi−Trにおけるベース領
域とコレクタ領域とを区分する部分とに選択的に必要に
応じて溝（６）を形成すると共にこの溝（６）内を埋込
むように選択的酸化いわゆるLOCOSを行って厚いSiO2酸
化膜による分離用絶縁層（７）を形成する。そして、例
えば選択的イオン注入によってコレクタ埋込み領域
（２）と同導電型の例えばｎ型の不純物を高濃度をもっ
てイオン注入しアニール処理を施して埋込み領域（２）
に達する深さのコレクタ電極取出し領域（８）を形成す
る。
その後、半導体基板（５）の表面に薄いSiO2等の絶縁
層（９）を被着形成し、これに最終的にBi−Trのベース
電極取出し領域を含むベース領域上とＪ−FETのソース
及びドレイン各領域を含む部分上とにそれぞれ対応する
部分に窓（9a）と、（9b）を穿設する。
層（９）を被着形成し、これに最終的にBi−Trのベース
電極取出し領域を含むベース領域上とＪ−FETのソース
及びドレイン各領域を含む部分上とにそれぞれ対応する
部分に窓（9a）と、（9b）を穿設する。
第１図Ｃに示すように、全面的に例えば厚さ3000Åの
第１の多結晶シリコン半導体層（10）をCVD法によって
形成し、これに第１導電型例えばｐ型の不純物イオンの
例えばBF2 +を高濃度にイオン注入する。
第１の多結晶シリコン半導体層（10）をCVD法によって
形成し、これに第１導電型例えばｐ型の不純物イオンの
例えばBF2 +を高濃度にイオン注入する。
第１図Ｄに示すように、半導体層（10）に対して例え
ばフォトリソグラフィを用いた選択的エッチングを行っ
て半導体層（10）を最終的にベース電極とベース領域を
形成する部分とを含むパターン及びＪ−FETのソース及
びドレイン各電極とチャンネル形成領域とを含むパター
ンにする。そして全面的にSiO2等の絶縁層（11）をCVD
法等によって被着形成し、フォトリソグラフィを用いた
選択的エッチングを行って絶縁層（11）とこれの下の半
導体を貫通してBi−Trのベース動作領域の形成部上とＪ
−FETのチャンネル形成領域部上には窓（12b）及び（12
c）を穿設する。そして、図示しないが一方の窓例えば
窓（12c）をフォトレジスト層等によって塞ぎ、第１導
電型のｐ型の不純物例えばBF2 +を窓（12b）を通じて浅
い位置にイオン注入してベース動作領域を形成するため
のイオン注入領域（51b）を形成し、その後またはその
前に窓（12b）をフォトレジスト層等によって塞いで窓
（12c）を通じて第１導電型の不純物を深くイオン注入
してイオン注入領域（51c）を形成する。
ばフォトリソグラフィを用いた選択的エッチングを行っ
て半導体層（10）を最終的にベース電極とベース領域を
形成する部分とを含むパターン及びＪ−FETのソース及
びドレイン各電極とチャンネル形成領域とを含むパター
ンにする。そして全面的にSiO2等の絶縁層（11）をCVD
法等によって被着形成し、フォトリソグラフィを用いた
選択的エッチングを行って絶縁層（11）とこれの下の半
導体を貫通してBi−Trのベース動作領域の形成部上とＪ
−FETのチャンネル形成領域部上には窓（12b）及び（12
c）を穿設する。そして、図示しないが一方の窓例えば
窓（12c）をフォトレジスト層等によって塞ぎ、第１導
電型のｐ型の不純物例えばBF2 +を窓（12b）を通じて浅
い位置にイオン注入してベース動作領域を形成するため
のイオン注入領域（51b）を形成し、その後またはその
前に窓（12b）をフォトレジスト層等によって塞いで窓
（12c）を通じて第１導電型の不純物を深くイオン注入
してイオン注入領域（51c）を形成する。
そして再び第１図Ｅに示すように全面的にSiO2等の絶
縁層（11）をCVD法等によって被着形成し、アニール
（加熱）処理を行う。このようにして、不純物イオン注
入領域（51b）及び（51c）と半導体層（10）中の不純物
イオンの拡散及び活性化を行って、それぞれベース動作
領域いわゆる真性ベース領域（14）及びチャネル領域形
成（31c）と、ベース電極取出し領域（13）とを形成
し、これらによってベース領域（15）を形成すると共
に、ソース領域（31s）、ドレイン領域（31d）とを形成
する。そして第１図Ｆに示すように、絶縁層（11）をエ
ッチバックして窓（12b）及び（12c）の内周にサイドウ
ォール（16）を形成し、このサイドウォール（16）内に
エミッタ窓（17E）及び上部ゲート窓（17G1）を形成す
る。
縁層（11）をCVD法等によって被着形成し、アニール
（加熱）処理を行う。このようにして、不純物イオン注
入領域（51b）及び（51c）と半導体層（10）中の不純物
イオンの拡散及び活性化を行って、それぞれベース動作
領域いわゆる真性ベース領域（14）及びチャネル領域形
成（31c）と、ベース電極取出し領域（13）とを形成
し、これらによってベース領域（15）を形成すると共
に、ソース領域（31s）、ドレイン領域（31d）とを形成
する。そして第１図Ｆに示すように、絶縁層（11）をエ
ッチバックして窓（12b）及び（12c）の内周にサイドウ
ォール（16）を形成し、このサイドウォール（16）内に
エミッタ窓（17E）及び上部ゲート窓（17G1）を形成す
る。
第１図Ｇに示すように全面的に第２の多結晶シリコン
半導体層（50）をCVD法等によって被着形成し、これに
第２導電型の不純物イオン例えばひ素（As）やりんイオ
ン（Ｐ）を高濃度にイオン注入し、加熱アニール処理を
行って不純物の拡散，活性化を行ってベース動作領域
（14）上にエミッタ領域（18）を形成すると共に、上部
ゲート領域（31G1）を形成する。このとき、上部ゲート
領域（31G1）が、チャンネル形成領域（31c）と離間し
て両者間に比較的低濃度の第２導電型この例ではｎ型領
域（55）を介して対向形成されるようにチャネル形成領
域（31c）の深さが予め選定される。
半導体層（50）をCVD法等によって被着形成し、これに
第２導電型の不純物イオン例えばひ素（As）やりんイオ
ン（Ｐ）を高濃度にイオン注入し、加熱アニール処理を
行って不純物の拡散，活性化を行ってベース動作領域
（14）上にエミッタ領域（18）を形成すると共に、上部
ゲート領域（31G1）を形成する。このとき、上部ゲート
領域（31G1）が、チャンネル形成領域（31c）と離間し
て両者間に比較的低濃度の第２導電型この例ではｎ型領
域（55）を介して対向形成されるようにチャネル形成領
域（31c）の深さが予め選定される。
第１図Ｈに示すように、第２の多結晶半導体層（50）
をフォトリソグラフィを用いたパターンエッチングを行
ってエミッタ電極（19）を形成すると共にゲート電極
（32G）を形成する。一方第１の多結晶半導体層（10）
をベース電極（20）とすると共にソース及びドレイン各
電極（32s）及び（32d）を形成する。そして更にこれら
各電極（19），（20），（32G），（32s），（32d）を
覆って層間絶縁層となるSiO2等の絶縁層（11）をCVD法
等によって形成する。そして絶縁層（11）に、エミッ
タ，ベース各電極（19）及び（20）上と、コレクタ電極
取出し領域（８）上と、更にゲート，ソース及びドレイ
ン各電極（32G）（32s）及び（32d）上とにそれぞれ窓
を穿設し、全面的にAl等の金属層を蒸着し、パターンエ
ッチングしてそれぞれエミッタ金属電極（21），ベース
金属電極（22），コレクタ金属電極（23）と、ゲート，
ソース，ドレイン金属電極（53G）（53s）（53d）とを
形成する。
をフォトリソグラフィを用いたパターンエッチングを行
ってエミッタ電極（19）を形成すると共にゲート電極
（32G）を形成する。一方第１の多結晶半導体層（10）
をベース電極（20）とすると共にソース及びドレイン各
電極（32s）及び（32d）を形成する。そして更にこれら
各電極（19），（20），（32G），（32s），（32d）を
覆って層間絶縁層となるSiO2等の絶縁層（11）をCVD法
等によって形成する。そして絶縁層（11）に、エミッ
タ，ベース各電極（19）及び（20）上と、コレクタ電極
取出し領域（８）上と、更にゲート，ソース及びドレイ
ン各電極（32G）（32s）及び（32d）上とにそれぞれ窓
を穿設し、全面的にAl等の金属層を蒸着し、パターンエ
ッチングしてそれぞれエミッタ金属電極（21），ベース
金属電極（22），コレクタ金属電極（23）と、ゲート，
ソース，ドレイン金属電極（53G）（53s）（53d）とを
形成する。
さらに、上述の製造工程において第１図Ｈに示すよう
に例えばBi−Trにおけるコレクタ抵抗を低減化するため
のペデスタル領域（54）の形成と、これと同時に埋込み
領域（52）とチャンネル形成領域（31c）間においても
下部ゲートのペデスタル領域（54G）を形成することが
できる。このようにするときには、さらに下部ゲート効
果を高めることができ、よりGmの向上をはかることがで
きる。
に例えばBi−Trにおけるコレクタ抵抗を低減化するため
のペデスタル領域（54）の形成と、これと同時に埋込み
領域（52）とチャンネル形成領域（31c）間においても
下部ゲートのペデスタル領域（54G）を形成することが
できる。このようにするときには、さらに下部ゲート効
果を高めることができ、よりGmの向上をはかることがで
きる。
尚、上述した図示の各例において各部の導電型の逆の
導電型に選定することができるし、上述したBi−Tr及び
Ｊ−FETと同時に他の各種回路素子を共通の半導体基板
（５）に形成する場合に適用することもできる。
導電型に選定することができるし、上述したBi−Tr及び
Ｊ−FETと同時に他の各種回路素子を共通の半導体基板
（５）に形成する場合に適用することもできる。
上述の本発明方法によれば、ダブルポリシリコン型バ
イポーラトランジスタの形成と殆ど併行して接合ゲート
型電界効果トランジスタを得るようにするものである
が、特に本発明においては、そのチャンネル形成領域
（31c）を、別工程で接合型に電界効果トランジスタの
形成領域の表面より内部に形成するようにしたことによ
って例えば半導体基体を、表面に比較的低濃度を有する
エピタキシャル半導体層を有する構成とし、これに上部
ゲート領域とこれより所要の距離を保ってその下方につ
まり深い位置にチャンネル形成領域（31c）を形成する
ことによって、上部ゲート領域（31G1）とこのチャンネ
ル形成領域（31c）間に、比較的低濃度の領域（55）を
存在させていることができることによって耐圧向上をは
かることができる。また、下部ゲートとなる低抵抗（高
不純物濃度）の埋込み領域（52）を電界効果トランジス
タの形成部下に設けるときは、深い位置に制御したチャ
ンネル形成領域（31c）がその下の埋込み領域（52）に
比較的近接して形成することができることから下部ゲー
ト領域に対してもそのゲート効果を高めることができ、
これによってGmの向上をはかることができる。
イポーラトランジスタの形成と殆ど併行して接合ゲート
型電界効果トランジスタを得るようにするものである
が、特に本発明においては、そのチャンネル形成領域
（31c）を、別工程で接合型に電界効果トランジスタの
形成領域の表面より内部に形成するようにしたことによ
って例えば半導体基体を、表面に比較的低濃度を有する
エピタキシャル半導体層を有する構成とし、これに上部
ゲート領域とこれより所要の距離を保ってその下方につ
まり深い位置にチャンネル形成領域（31c）を形成する
ことによって、上部ゲート領域（31G1）とこのチャンネ
ル形成領域（31c）間に、比較的低濃度の領域（55）を
存在させていることができることによって耐圧向上をは
かることができる。また、下部ゲートとなる低抵抗（高
不純物濃度）の埋込み領域（52）を電界効果トランジス
タの形成部下に設けるときは、深い位置に制御したチャ
ンネル形成領域（31c）がその下の埋込み領域（52）に
比較的近接して形成することができることから下部ゲー
ト領域に対してもそのゲート効果を高めることができ、
これによってGmの向上をはかることができる。
第１図は本発明による半導体装置の製造方法の各工程に
おける略線的拡大断面図、第２図は従来の製造方法の工
程図、第３図〜第５図はそれぞれ従来方法による接合型
電界効果トランジスタの断面図である。 （１）はサブストレイト、（２）及び（52）は埋込み領
域、（３）はチャネルストッパー領域、（４）はエピタ
キシャル半導体層、（５）は半導体基板、（７）は分離
絶縁層、（10）及び（50）は第１及び第２の不純物導入
半導体層、（13）はベース電極取出し領域、（14）はベ
ース動作領域、（15）はベース領域、（18）はエミッタ
領域、（31s）及び（31d）はソース及びドレイン領域、
（31c）はチャンネル形成領域、（31G1）は上部ゲート
領域である。
おける略線的拡大断面図、第２図は従来の製造方法の工
程図、第３図〜第５図はそれぞれ従来方法による接合型
電界効果トランジスタの断面図である。 （１）はサブストレイト、（２）及び（52）は埋込み領
域、（３）はチャネルストッパー領域、（４）はエピタ
キシャル半導体層、（５）は半導体基板、（７）は分離
絶縁層、（10）及び（50）は第１及び第２の不純物導入
半導体層、（13）はベース電極取出し領域、（14）はベ
ース動作領域、（15）はベース領域、（18）はエミッタ
領域、（31s）及び（31d）はソース及びドレイン領域、
（31c）はチャンネル形成領域、（31G1）は上部ゲート
領域である。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/73 29/808 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 27/06 H01L 27/08 H01L 27/082 H01L 21/8232 H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】共通の半導体基体の互いに電気的に分離さ
れた半導体領域に、バイポーラトランジスタと接合型電
界効果トランジスタとを有する半導体集積回路の製造方
法において、 上記バイポーラトランジスタのベース電極取出し領域
と、上記電界効果トランジスタのソース及びドレイン各
領域上とにそれぞれ第１の多結晶半導体層を形成する工
程と、 上記バイポーラトランジスタのベース動作領域を形成す
るためのイオン注入工程と、 その後、またはその前に上記電界効果トランジスタのチ
ャンネル形成領域を上記電界効果トランジスタを形成す
る半導体領域の表面より入り込んだ位置に形成するため
の不純物イオン注入工程と、 上記バイポーラトランジスタのベース電極取出し領域上
の上記多結晶半導体層の、エミッタ形成部に対向する側
の端部と上記電界効果トランジスタのソース及びドレイ
ン上の上記多結晶半導体層の互いの対向端部とにそれぞ
れ絶縁性サイドウォールを形成する工程と、 上記バイポーラトランジスタのエミッタ領域と、上記電
界効果トランジスタの上部ゲート領域との形成部に第２
の多結晶半導体層を形成する工程と を有することを特徴とする半導体集積回路の製造方法。 - 【請求項２】上記請求項１の半導体集積回路の製造工程
において、それぞれベース動作領域およびチャンネル形
成領域より深く、ペデスタル領域を形成するイオン注入
工程を有することを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28039389A JP2822500B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28039389A JP2822500B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142843A JPH03142843A (ja) | 1991-06-18 |
| JP2822500B2 true JP2822500B2 (ja) | 1998-11-11 |
Family
ID=17624403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28039389A Expired - Lifetime JP2822500B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822500B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108232A (ja) * | 2004-10-01 | 2006-04-20 | Denso Corp | Ｊ−ｆｅｔ |
| US7560755B2 (en) * | 2006-06-09 | 2009-07-14 | Dsm Solutions, Inc. | Self aligned gate JFET structure and method |
-
1989
- 1989-10-27 JP JP28039389A patent/JP2822500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03142843A (ja) | 1991-06-18 |
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