JPH03142843A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路、特に共通の半導体基体に少
くともバイポーラトランジスタと接合ゲート型電界効果
トランジスタとを有する半導体集積回路の製造方法に係
わる。

〔発明の概要〕

本発明は、半導体集積回路の製造方法、特に共通の半導
体基体の互いに電気的に分離された半導体領域に、バイ
ポーラトランジスタと接合型電界効果トランジスタとを
有する半導体集積回路の製遣方法において、バイポーラ
トランジスタのベース電極取出し領域と、電界効果トラ
ンジスタのソース及びドレイン各領域上とにそれぞれ第
１の多結晶半導体層を形成する工程と、バイポーラトラ
ンジスタのベース動作領域の形成工程と、電界効果トラ
ンジスタのチャンネル形ｒｆｃ領域を電界効果トランジ
スタを形成する半導体領域の表面より入り込んだ位置に
形成するための不純物イオン注入工程と、バイポーラト
ランジスタのベース電極取出し領域上の多結晶半導体層
の、エミッタ形成部に対向する側の端部と電界効果トラ
ンジスタのソース及びドレイン上の多結晶半導体層の互
いの対向端部とにぞれぞれ絶縁性サイドウオールを形成
する工程と、バイポーラトランジスタのエミッタ領域と
、電界効果トランジスタの上部ゲート領域との形成部に
第２の多結晶半導体層を形成する工程とをとる。このよ
うにして比較的工数の少ない製造工程をとって信頼性の
高い、特性に優れたバイポーラトランジスタ及び接合型
電界効果トランジスタを回路素子として有する半導体集
積回路を得ることができるようにする。

〔従来の技術〕

昨今、それぞれベース電極及び工逅ツタ電極となる第１
及び第２の多結晶シリコン半導体層からの半導体基板へ
の不純物導入によってベース領域のベース電極取出し領
域すなわちグラフトベースと工旦ツタ領域とを形成する
ようにして例えばベース及びエミッタと更にこれらに対
する電極位置のセルファライン（自己整合）をはかるよ
うにしたいわゆるダブルポリシリコン型のバイポーラト
ランジスタが、その小面積化すなわち高速性を得ること
ができることから、高速ＥＣＬ　（エミッタカプルドロ
ジック）に用いられている。

本発明の理解を容易にするために、この種ダブルポリシ
リコン型バイポーラトランジスタの製造方法を第２図を
参照して詳細に説明する。まず、第２図Ａに示すように
第１導電型この例ではＰ型の例えばシリコン半導体サブ
ストレイト（１）を設け、その−主面側に第２導電型の
この例ではｎ型の高濃度の埋込み領域（２）と第１導電
型この例ではｐ型の高濃度のチャンネルストッパー領域
（３）とをそれぞれ選択的拡散等によって形成する。そ
して、このサブストレイト（１）上に第２導電型の例え
ばシリコン半導体層（４）をエピタキシャル成長して半
導体基体（５）を構成する。

その後、第２図Ｂに示すように、最終的に形成する各回
路素子間に相当する部分すなわち例えばチャンネルスト
ップ領域（３）上を含むいわゆるフィールド部と、さら
に最終的にバイポーラトランジスタにおけるベース領域
とコレクタ領域とを区分する部分とに選択的に必要に応
じて溝（６）を形成すると共にこの溝（６）内を埋込む
ように選択的酸化いわゆるＬＯＧＯＳを行って厚いＳｉ
Ｏ□酸化膜による分離用絶縁層（７）を形威する。そし
て、例えば選択的イオン注入によってコレクタ埋込み領
域（２）と同導電型の例えばＮ型の不純物を高濃度をも
ってイオン注入してアニール処理を施して埋込み領域（
２）に達する深さのコレクタ電極取出し領域（８）を形
成する。

その後、半導体基体（５）の表面に薄いＳｉｎｇ等の絶
縁層（９）を被着形成し、これに最終的にベース電極取
出し領域を含むベース領域上に対応する部分に窓（９ａ
）を穿設する。

第２図Ｃに示すように、全面的に例えば厚さ３０００人
の第１の多結晶シリコン半導体層（ｌＯ）をＣＶＤ（化
学的気相成長）法によって形威し、これに第１導電型例
えばｐ型の不純物イオンの例えばＢＦ、°を高濃度にイ
オン注入する。

第２図りに示すように、半導体層（１０）に対し例えば
フォトリソグラフィによるエツチングを行って半導体層
（１０）を最終的にベース電極とベース領域を形成する
部分とを含むパターンにする。そして全面的にＳｉｎ、
等の絶縁層（１１）をＣＶＤ法等によって被着形成し、
フォトリソグラフィによるエツチングを行って絶縁層（
１１）とこれの下の半導体層を貫通してベース動作領域
の形成部にベース窓（１２）を穿設する。そして、この
窓（１２）を通じて第１導電型の不純物の例えばＢＦｔ
”をイオン注入する。

再び、第２図已に示すように全面的に５ｉｎ２等の絶縁
層（１１）をＣＶＤ法等によって被着形成し、アニール
（加熱）処理を行う。このようにして、窓（１２）を通
じて注入された不純物イオン及び半導体層（ｌＯ）中の
不純物イオンの拡散及び活性化を行って、それぞれベー
ス動作領域いわゆる真性ベース領域（１４）と、ベース
電極取出し領域（１３）とを形成し、これらによってベ
ース領域（１５）を形成する。

第２図Ｆに示すように、絶縁層（１１）をエッチバック
して窓（１２）の内周にサイドウオール（１６）を形成
し、このサイドウオール（１６〉内にエミツタ窓（１７
Ｂ）を形成する。

第２図Ｇに示すように全面的に第２の多結晶シリコン半
導体層（５０）をＣＶＤ法等によって被着形威し、これ
に第２導電型の不純物イオン例えばりんイオンを高濃度
にイオン注入し、加熱アニール処理を行って不純物の拡
散、活性化を行ってベース動作領域（１４）上にエミッ
タ領域（１８）を形成する。

第２図Ｈに示すように、第２の多結晶半導体層（５０）
をフォトリソグラフィによるパターンエツチングを行っ
てエミッタ電極（１９）を形成する。一方策１の多結晶
半導体層（１０）をベース電極（２０）とし、これらを
覆って層間ｍｌ！層となるＳｉＱ□等の絶縁層（１１）
をＣＶＤ法等によって形成する。そして絶縁層（１１）
に、エミッタ及びベース各電極（１９）及び（２０）上
と、更にコレクタ電極取出し領域（８）上にそれぞれ窓
を穿設し、全面的にＭ等の金属層を蒸着し、パターンエ
ツチングしてそれぞれエミッタ金属電極（２１）、ベー
ス金属電極（２２）及びコレクタ金属電極（２３）を形
成する。

このようなダブルポリシリコン型のバイポーラトランジ
スタは、前述したように高速性を有することから高速Ｅ
ＣＬに用いられるものであるが、これをリニア用に用い
ようとする場合、例えば第２図におけるｎｐｎ）ランジ
スタのみならずこれと共にｐｎｐ型トランジスタや高性
能な接合ゲート型電界効果トランジスタをも共通の半導
体基体に集積回路化して同時に作製することが要求され
てくる。

この場合、Ｐｎｐバイポーラトランジスタについては例
えばラテラル型すなわち横型構成にするとか、サブスト
レイト（１）をコレクタ領域とした構成とするなどによ
り比較的簡単に対応することができるが、接合ゲート型
電界効果トランジスタに関してはこれを高性能にかつ高
耐圧に両立させて形成することが困難である。例えば第
３図に示すように第２図で説明したコレクタ電極取出し
領域（８）の形成と同時にソース及びドレイン領域（３
１ｓ）及び（３１ｄ）を形成し、工くツタ領域（１８）
の形成と同時に上部ゲート９１１域（３１Ｇ＋）を形成
し、サブストレイト（１）を下部ゲート領域（３１Ｇり
として、上部ゲート領域（３１Ｇ、）と下部ゲート領域
（３１ｈ）とによって狭まれた半導体層（４）よりなる
領域をチャンネル形成領域（３１ｃ）とすることが考え
られる。（３２ｓ）及び（３２ｄ）はソース電極及びド
レイン電極で、これらは例えば各金属電極（２１）　（
２２）　（２３）と同時に形成し、（３２Ｇ）はゲート
電極で、エミッタ電極（１９）とエミッタ金属電極（２
１）と同時に形成し得る。

しかしながらこの場合、実際上半導体層（４）をエピタ
キシャル成長する場合、その特性に変動があることから
このようにして得た接合ゲート型電界効果トランジスタ
におけるピンチオフ電圧Ｖ、の設定を再現性よく安定に
形成することが難しいという問題がある。

また、第４図に示すように第２図で説明したエピタキシ
ャル半導体層（４）中にチャネル形成領域（３１ｃ）を
不純物拡散等によって形成することが考えられる。第５
図の例ではチャンネル形ｔｃ　ｅＭ域（３１ｃ）をベー
ス動作領域（１４）と同時に形成した場合である。そし
て、これら第４図及び第５図のいずれのものもこのチャ
ンネル形ｒ＆　ｉＪ［域（２１ｃ）にソース及びドレイ
ン領域（２１ｓ）及び（２１ｄ）をバイポーラトランジ
スタにおけるベース電極取出し領域（１３）の形成と同
様の工程によって形成し、上部ゲート領域（３１Ｇ＋）
を第２図で説明したバイポーラトランジスタにおけるエ
ミッタ領域（１８）の形成と同時に形成することが考え
られる。ところが、この場合上部ゲート領域（３１Ｇ、
）とソース及びドレイン（２１ｓ）及び（２１ｄ）間の
耐圧が第２図で説明したようにｎｐｎ　）ランジスタの
エミッタ、ベース間耐圧Ｖ　ｅｂｏと同等であるためｐ
ｎｐトランジスタが高性能であればあるほど耐圧が下が
るという問題点がある。さらに、またこの場合下部ゲー
ト領域（３１Ｇｚ）は半導体層（４）により形成される
ものであるが、この半導体層（４）はその不純物濃度が
比較的低いことから、下部ゲート効果のいわゆる効き方
が低く相互コンダクタンスＧＩ１１への寄与は、上部ゲ
ート領域（３１Ｇ＋）が主となりＧｍ向上に限度がある
。

〔発明が解決しようとする課題］ 本発明は、上述したようにダブルポリシリコン型バイポ
ーラトランジスタと接合ゲート型電界効果トランジスタ
とを共通の半導体基体に構成する場合において、できる
だけ共通の工程によって形成することによって工程数の
縮小化すなわち作業能率の向上をはかると共に、上述し
た接合型電界効果トランジスタにおけるゲートとソース
及びドレインとの間の耐圧の問題及びＧｍの問題の解決
をはかって信頼性の高い高性能の接合ゲート型電界効果
トランジスタをバイポーラトランジスタと殆ど併行して
形成することができるようにする。

〔課題を解決するための手段〕

本発明は第１図に製造工程図を示すように、共通の半導
体基体の互いに電気的に分離された半導体領域に、バイ
ポーラトランジスタと接合型電界効果トランジスタ等を
有する半導体集積回路の製造方法において、第１図Ｃに
示すように、バイポーラトランジスタのベース電極取出
し領域と、電界効果トランジスタのソース及びドレイン
各領域上とにそれぞれ第１の多結晶半導体層（１０）を
形成する工程と、第１図已に示すように、バイポーラト
ランジスタのヘース動作領域の形成工程と、同様に第１
図Ｅに示すように、その後またはその前に電界効果トラ
ンジスタのチャンネル形成領域（３１ｃ）を、電界効果
トランジスタを形成する半導体領域の表面より入り込ん
だ位置に形成するための不純物イオン注入工程と、第１
図Ｆに示すように、バイポーラトランジスタのベース電
極取出し領域上の多結晶半導体層（１０）の、エミッタ
形底部に対向する側の端部と電界効果トランジスタのソ
ース及びドレイン上の多結晶半導体層（１０〉の互いの
対向端部とにそれぞれ絶縁性サイドウオールを形成する
工程と、第１図Ｇに示すように、バイポーラトランジス
タのエミッタ領域と、電界効果トランジスタの上部ゲー
ト領域との形成部に第２の多結晶半導体層（１８）を形
成する工程とをとる。

〔作用〕

上述の本発明方法によれば、ダブルポリシリコン型バイ
ポーラトランジスタの形成と殆ど併行して接合ゲート型
電界効果トラン、ジスタを得るようにするものであるが
、特に本発明においては、そのチャンネル形成領域（３
１ｃ）を接合型電界効果トランジスタの形ｔｃ領領域表
面より内部に形成するようにしたことによって例えば半
導体基体を、表面に比較的低濃度を有するエピタキシャ
ル半導体層を有する構成とし、これに上部ゲート領域と
これより所要の距離を保ってその下方につまり深い位置
にチャンネル形成領域（３１ｃ）を形成することによっ
て、上部ゲート９Ｍ域とこのチャンネル形成領域（３１
ｃ）間に、比較的低濃度の領域を存在させることかでき
ることによって耐圧向上をはかることができる。また、
下部ゲートとなる低抵抗（高不純物濃度）の埋込み領域
を電界効果トランジスタの形成部下に設けるときは、深
い位置に形成したチャンネル形成領域（３１ｃ）がその
下の埋込み領域に比較的近接して形成することができる
ことから下部ゲート領域に対してもそのゲート効果を高
めることができ、これによってＧｍの向上をはかること
ができる。

〔実施例〕

本発明の製造方法の一例を第１図を参照して詳細に説明
する。

まず、第１図Ａに示すように第１導電型この例ではｐ型
の例えばシリコン半導体サブストレイト（１）を設け、
その−主面側のバイポーラトランジスタ（以下Ｂｉ−Ｔ
ｒと略称する）を形成する領域と接合型電界効果トラン
ジスタ（以下Ｊ−ＦＥＴと略称する）を形成する領域と
に、第２導電型のこの例ではｎ型の高濃度のコレクタ埋
込み領域（２）と下部ゲ−ト埋込み領域（５２）と、更
に第１導電型この例ではｐ型の高濃度のチャンネルスト
ッパー領域（３）とをそれぞれ選択的拡散等によって形
成する。そして、このサブストレイト（１）上に第２導
電型の例えばシリコン半導体層（４）をエピタキシャル
成長して半導体基体（５）を構成する。

その後、第１図Ｂに示すように、最終的に形成する各回
路素子すなわちＢｉ−Ｔｒの形成部とＪ−ＰＥＴの形成
部間を含んでこれらを囲む位置に相当する部分、すなわ
ち例えばチャンネルストップ領域（３）上を含むいわゆ
るフィールド部と、さらに最終的にＢｉ−Ｔｒにおける
ベース領域とコレクタ領域とを区分する部分とに選択的
に必要に応じて溝（６）を形成すると共にこの溝（６）
内を埋込むように選択的酸化いわゆるＬＯＧＯ３を行っ
て厚いＳｉＯ□酸化膜による分離用絶縁層（７）を形威
する。そして、例えば選択的イオン注入によってコレク
タ埋込み領域（２）と同導電型の例えばｎ型の不純物を
高濃度をもってイオン注入しアニール処理を施して埋込
み領域（２）に達する深さのコレクタ電極取出し領域（
８）を形威する。

その後、半導体基体（５）の表面に薄いＳｉＯ□等の絶
縁層（９）を被着形成し、これに最終的にＢｉ−Ｔｒの
ベース電極取出し領域を含むベース領域上とＪ−ＦＥＴ
のソース及びドレイン各領域を含む部分上とにそれぞれ
対応する部分に窓（９ａ）と、（９ｂ）を穿設する。

第１図Ｃに示すように、全面的に例えば厚さ３０００人
の第１の多結晶シリコン半導体層（１０）をＣＶＤ法に
よって形威し、これに第１導電型例えばｐ型の不純物イ
オンの例えばＢＦＺ”″を高濃度にイオン注入する。

第１図りに示すように、半導体層（１０）に対して例え
ばフォトリソグラフィによるエツチングを行って半導体
層（１０）を最終的にベース電極とベース領域を形威す
る部分とを含むパターンにする。そして全面的にＳｉＯ
□等の絶縁層（１１）をＣＶＤ法等によって被着形威し
、フォトリングラフィによるエツチングを行って絶縁層
（１１）とこれの下の半導体層を貫通してＢｉ−Ｔｒの
ベース動作領域の形成部上とＪ−ＦＥＴのチャンネル形
成領域部上には窓（１２ｂ）及び（１２ｃ）を穿設する
。そして、図示しないが一方の窓例えば窓（１２ｃ）を
フォトレジスト層等によって塞ぎ、第１導電型のｐ型の
不純物例えばＢＦ。

を窓（１２ｂ）を通じて浅い位置にイオン注入してベー
ス動作領域を形成するためのイオン注入領域（５１ｂ）
を形威し、その後またはその前に窓（１２ｂ）をフォト
レジスト層等によって塞いで窓（１２ｃ）を通じて第１
導電型の不純物を深くイオン注入してイオン注入領域（
５１ｃ）を形成する。

そして再び第１図Ｅに示すように全面的にＳｉＯ□等の
絶縁層（１１）をＣＶＤ法等によって被着形威し、アニ
ール（加熱）処理を行う。このようにして、不純物イオ
ン注入領域（５１ｂ）及び（５１ｃ）と半導体層（１０
）中の不純物イオンの拡散及び活性化を行って、それぞ
れベース動作領域いわゆる真性ベース領域（１４）及び
チャネル形成領域（３１ｃ）と、ベース電極取出し領域
（１３）とを形威し、これらによってベース領域（１５
）を形成すると共に、ソース領域（３１ｓ）、ドレイン
領域（３１ｄ）とを形成する。そして第１図Ｆに示すよ
うに、絶縁層（１１）をエッチパックして窓（１２ｂ）
及び（１２ｃ）の内周にサイドウオール（１６）を形成
し、このサイドウオール（１６）内にエミツタ窓（１７
Ｅ）及び上部ゲート窓（１７Ｇ、）を形成する。

第１図Ｇに示すように全面的に第２の多結晶シリコン半
導体層（５０）をＣＶＤ法等によって被着形成し、これ
に第２導電型の不純物イオン例えばりんイオンを高濃度
にイオン注入し、加熱アニール処理を行って不純物の拡
散、活性化を行ってベース動作領域（１４）上にエミッ
タ領域（１８）を形成すると共に、上部ゲート領域（３
１Ｇ＋）を形成する。このとき、上部ゲート領域（３１
Ｇ、）が、チャンネル形成領域（３１ｃ）と離間して両
者間に比較的低濃度の第２導電型この例ではｎ型領域（
５５）を介して対向形成されるようにチャネル形成領域
（３１ｃ）の深さが予め選定される。

第１図１１に示すように、第２の多結晶半導体層（５０
）をフォトリソグラフィによるパターンエツチングを行
って工ξツタ電極（１９）を形成すると共にゲート電極
（３２Ｇ）を形成する。一方策１の多結晶半導体層（ｌ
Ｏ）をベース電極（２０）とすると共にソース及びドレ
イン各領域（３２ｓ）及び（３２ｄ）を形成する。そし
て更にこれら各電極（１９）　、　（２０）　、　（３
２Ｇ）　。

（３２ｓ）　、　（３２ｄ）を覆って眉間絶縁層となる
ＳｉＯ□等の絶縁層（１１）をＣＶＤ法等によって形成
する。そして絶縁層（１１）に、エミッタ、ベース各電
極（１９）及び（２０）上と、コレクタ電極取出し領域
（８）上と、更にゲート　ソース及びドレイン各電極（
３２Ｇ）　（３２ｓ）及び（３２ｄ）上とにそれぞれ窓
を穿設し、全面的にＭ等の金属層を蒸着し、パターンエ
ツチングしてそれぞれエミッタ金属電極（２１）、ベー
ス金属電極（２２）、コレクタ金属電極（２３）と、ゲ
ート、ソース。

ドレイン金属電極（５３Ｇ）　（５３Ｅ）　（５３Ｓ）
とを形成する。

さらに、上述の工程において第１図Ｈに示すように例え
ばＢｉ−Ｔｒにおけるコレクタ抵抗を低減化するための
ペデスタル領域（５４）を形成する場合においては、こ
れと崎時に埋込み領域（５２）とチャンネル形成領域（
３１ｃ）間においても下部ゲートのペデスタル領域（５
４Ｇ）を形成するようにするときには、さらに下部ゲー
ト効果を高めることができ、よりＧＩｌｌの向上をはか
ることかできる。

尚、上述した図示の各側において各部の導電型の逆の導
電型に選定することができるし、上述したＢｉ−Ｔｒ及
びＪ−ＦＥＴと同時に他の各種回路素子を共通の半導体
基体（５）に形成する場合に適用することもできる。

〔発明の効果〕

上述の本発明方法によれば、ダブルポリシリコン型バイ
ポーラトランジスタの形成と殆ど併行して接合ゲート型
電界効果トランジスタを得るようにするものであるが、
特に本発明においては、そのチャンネル形成領域（３１
ｃ）を、別工程で接合型電界効果トランジスタの形成領
域の表面より内部に形成するようにしたことによって例
えば半導体基体を、表面に比較的低濃度を有するエピタ
キシャル半導体層を有する構成とし、これに上部ゲート
領域とこれより所要の距離を保ってその下方につまり深
い位置にチャンネル形成領域（３１ｃ）を形成すること
によって、上部ゲート領域（３１Ｇ、）とこのチャンネ
ル形成領域（３１ｃ）間に、比較的低濃度の領域（５５
）を存在させていることができることによって耐圧向上
をはかることができる。また、下部ゲートとなる低抵抗
（高不純物濃度）の埋込み領域（５２）を電界効果トラ
ンジスタの形成部下に設けるときは、深い位置に制御し
たチャンネル形成領域（３１ｃ）がその下の埋込み領域
（５２）に比較的近接して形成することができることか
ら下部ゲート領域に対してもそのゲート効果を高めるこ
とができ、これによってＧＩｌｌの向上をはかることが
できる。

【図面の簡単な説明】

第１図は本発明による半導体装置の製造方法の各工程に
おける路線的拡大断面図、第２図は従来の製造方法の工
程図、第３図〜第５図はそれぞれ従来方法による接合型
電界効果トランジスタの断面図である。 （１）はサブストレイト、（２）及び（５２）は埋込み
領域、（３）はチャネルストッパー領域、（４）はエピ
タキシャル半導体層、（６）は半導体基体、（７）は分
離絶縁層、（ｌＯ）及び（５０）は第１及び第２の不純
物導入半導体層、（１３）はベース電極取出し領域、（
１４）はベース動作領域、（１５）はベース領域、（１
８）はエミッタ領域、（３１ｓ）及び（３１ｄ）はソー
ス及びドレイン領域、（３１ｃ）はチャンネル形成領域
、（３１Ｇｌ）は上部ゲート領域である。 代 理 人 松 隈 秀 盛 第３図 従来表置の討［Ｆ］阻 第４図 イ疋釆装置のａｆｒＩｆ１口 第５図 手続補正書 １、事件の表示 平底 １年 特 許 願 第２８０３９３号 ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 　共通の半導体基体の互いに電気的に分離された半導体
   領域に、バイポーラトランジスタと接合型電界効果トラ
   ンジスタとを有する半導体集積回路の製造方法において
   、 上記バイポーラトランジスタのベース電極取出し領域と
   、上記電界効果トランジスタのソース及びドレイン各領
   域上とにそれぞれ第１の多結晶半導体層を形成する工程
   と、 上記バイポーラトランジスタのベース動作領域を形成す
   るためのイオン注入工程と、 その後、またはその前に上記電界効果トランジスタのチ
   ャンネル形成領域を上記電界効果トランジスタを形成す
   る半導体領域の表面より入り込んだ位置に形成するため
   の不純物イオン注入工程と、上記バイポーラトランジス
   タのベース電極取出し領域上の上記多結晶半導体層の、
   エミッタ形成部に対向する側の端部と上記電界効果トラ
   ンジスタのソース及びドレイン上の上記多結晶半導体層
   の互いの対向端部とにそれぞれ絶縁性サイドウォールを
   形成する工程と、 上記バイポーラトランジスタのエミッタ領域と、上記電
   界効果トランジスタの上部ゲート領域との形成部に第２
   の多結晶半導体層を形成する工程とを有することを特徴
   とする半導体集積回路の製造方法。