KR20040070996A - Ｄｍｏｓ 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 셀 어레이 외곽부인 게이트 폴리의 오버랩 영역의 기생 전류 발생을 방지하기 위하여 웰과 반대 타입의 도펀트를 이용한 채널 스탑 임플란트 공정을 실시하여 기생 채널 형성을 원천적으로 방지함으로써 소자의 스위칭 특성을 향상시킬 수 있도록 하기 위하여, 소정의 하부 구조가 형성된 반도체 기판에 웰 형성 공정을 진행한 후 필드 산화막을 형성하여 셀 영역을 정의하는 단계와; 상기 셀 영역의 에지부에 상기 웰과 반대 타입의 불순물 이온을 주입하는 단계와; 상기 셀 에지부의 임플란트 공정을 진행한 결과물상에 게이트를 형성한 후 문턱 전압을 조절하기 위한 채널 영역을 형성하는 단계와; 상기 채널 영역 형성 후 게이트 스페이서를 형성하고 소오스를 형성하는 단계를 포함한다.

Description

ＤＭＯＳ 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING OF DMOS TRANSISTOR}
본 발명은 DMOS 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 액티브 오버랩 부위인 셀 에지부에 웰과 반대 타입의 불순물 이온을 도핑하여 채널 형성을 원천적으로 방지함으로써 게이트의 기생 전류 발생을 방지하여 소자의 스위칭 특성을 향상시킬 수 있도록 하는 DMOS 트랜지스터의 제조 방법을 제공한다.
현재, 대용량 전력 전달과 고속 스위칭 능력을 요구하는 전력 변환 및 전력 제어 시스템에서의 전력 반도체 소자 또는 전력 구동 IC의 응용 범위가 증가되고 있다.
전력 반도체 소자들 중에서 일반적으로 DMOS(Double Diffused Metal Oxide Semiconductor)는 스위치의 기능을 하며, 구조 특성상 온(ON) 저항이 작고, 접합에서도 높은 항복 전압을 가지고 있기 때문에 낮은 게이트 전압에도 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 전력 트랜지스터이다.
전형적인 이산 DMOS 회로는 병렬로 제작되는 2개 이상의 개별적인 DMOS 트랜지스터 셀을 포함한다. 개별적인 DMOS 트랜지스터 셀은 공통 드레인 접점(기판)을 공유하는 한편, 그 소스는 금속과 함께 모두 단락(Shorted)되고 그 게이트는 폴리실리콘에 의해 함께 단락된다. 따라서, 이산 DMOS 회로가 더 작은 트랜지스터의 매트릭스로부터 구성되더라도, 마치 대용량 트랜지스터처럼 동작하게된다.
그런데, 종래의 DMOS 트랜지스터 제조 방법에 의하면 셀 어레이 외곽부 게이트의 폴리실리콘의 오버랩 영역에서 게이트의 CD 및 프로파일에 의해 원치 않는 전류가 발생하게 된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 DMOS 트랜지스터의 문제점을 더욱 상세히 다음과 같다.
도1a 내지 도1c는 종래 기술에 의한 DMOS 트랜지스터의 제조 공정을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 n형 공통 드레인 기판(100) 상에 소정의 공정을 진행하여 n형 에피택셜층(101)을 성장시킨 후 에피택셜층에 고농도 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 102)을 소정의 깊이로 형성시킨다. 이때, 상기 n형 에피택셜층(101)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다.
그리고 나서, 상기 p-웰(102)이 형성된 결과물에 소자간 분리를 하기 위하여 필드 산화막(103)을 형성한다.
상기 필드 산화막 형성후 도1b에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(104)을 200Å의 두께로 형성한다. 그리고, 게이트 전극으로 이용될 폴리실리콘(105)을 6500Å의 두께로 증착한다.
이어서, 상기 폴리실리콘막(105)상에 옥사이드막을 200Å의 두께로, 나이트라이드막을 500Å의 두께로 증착함으로써 옥사이드/나이트라이드막으로 이루어진 유전체막(106)을 형성하고, 제 1 HLD 산화막(107)을 증착한 다음, 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
그런 다음 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성하고, 제 2 HLD 산화막을 증착한 다음 식각 공정을 진행하여 게이트에 스페이서(108)를 형성한다.
이어서, 도1c에 도시된 바와 같이 벌크 사진 및 식각 공정을 실시한 후 고농도 불순물을 주입하고 어닐링 공정을 실시하여 소오스 영역(109)을 형성한 다음 도시되지는 않지만 통상적인 콘택 형성 공정 및 패드 증착 공정을 진행한다.
그런데, 이와 같은 종래 기술에 의한 DMOS 트랜지스터 형성시 도1c에 도시된 바와 같이 셀 어레이의 에지 부위인 A 영역에서 게이트의 CD 및 프로파일에 따라서 원치 않는 전류가 발생하게된다. 이로 인해 게이트 전압을 차단한 후에도 잔류 전압에 의해 기생 동작을 하게되어, 결국 소자의 스위칭 속도 저하를 초래하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트와 액티브의 오버랩 영역인 셀 에지부에 웰과 반대타입 즉, 반도체 기판과 동일 타입의 불순물 이온을 주입하여 채널 형성을 원천적으로 방지하여 기생적인 게이트 전류 발생을 방지함으로써 소자의 스위칭 특성을 향상시킬 뿐만 아니라 정확한 셀 구현이 가능하도록 하는 DMOS 트랜지스터의 제조 방법을 제공하기 위한 것이다.
도1a 내지 도1c는 종래 기술에 의한 DMOS 트랜지스터 제조 공정을 나타낸 공정 단면도이다.
도2a 내지 도2d는 본 발명에 의한 DMOS 트랜지스터의 제조 공정을 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 공통 드레인 기판 201 : n형 에피택셜층
202 : p-웰 203 : 필드 산화막
204 : 게이트 산화막 205 : 폴리실리콘
206 : 제 1 유전체막 207 : HLD 산화막
208 : 게이트 스페이서 209 : 소오스
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판에 웰 형성 공정을 진행한 후 필드 산화막을 형성하여 셀 영역을 정의하는 단계와; 상기 셀 영역의 에지부에 상기 웰과 반대 타입의 불순물 이온을 주입하는 단계와; 상기 셀 에지부의 임플란트 공정을 진행한 결과물상에 게이트를 형성한 후 문턱 전압을 조절하기 위한 채널 영역을 형성하는 단계와; 상기 채널 영역 형성 후 게이트 스페이서를 형성하고 소오스를 형성하는 단계를 포함하는 것을 특징으로 하는 DMOS 트랜지스터의 제조 방법에 관한 것이다.
이와 같은 본 발명에 의한 DMOS 트랜지스터의 제조 방법에 따르면, 셀 에지부에 웰과 반대 타입, 즉 반도체 기판과 동일 타입의 임플란트를 주입하는 채널 스탑 임플란트 공정을 실시하여 기생 채널 발생을 원천적으로 방지함으로써 게이트의 잔류 전압 발생을 억제하고 그로 인해 소자의 스위칭 속도 저하를 방지할 수 있게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2c는 본 발명에 의한 DMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 n형 공통 드레인 기판(200) 상에 n형 에피택셜층(201)을 형성시키고, 에피택셜층에 고농도 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 202)을 소정의 깊이로 형성시킨다. 이때, 상기 n형 에피택셜층(201)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다.
상기 p-웰(202)을 형성한 후 소자간 분리를 위한 필드 산화막(203)을 형성하고 사진 및 식각 공정을 진행하여 필드 산화막을 패터닝한 후 도시되지는 않지만 셀 영역의 에지 부위만 오픈 되도록 사진 공정을 진행한다. 그리고, 웰과 반대 타입의 불순물 즉 n 타입의 불순물을 이용하여 저농도 n형 불순물 영역(B)을 형성한다. 이때, 웰과 반대 타입의 임플란트 공정을 진행함으로써 채널의 형성을 원천적으로 방지하고, 이로 인해 기생 성분의 전류 발생을 방지하여 소자의 스위칭 특성 저하를 방지 할 수 있게된다.
한편, 상기 셀 에지부(A)의 임플란트 공정을 진행한 후에는 도2b에 도시된 바와 같이 게이트 산화막(204)을 형성하고 폴리실리콘(205)을 6500Å의 두께로 증착한다.
그런 다음, 유전체막(206)으로 옥사이드막과 나이트라이드막을 증착한 후 HLD 산화막(208)을 차례로 증착하고 나서 사진 및 식각 공정을 실시하여 게이트를 패터닝한다.
그리고 나서, 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링공정을 진행하여 채널 영역(미도시함)을 형성한다.
상기의 채널 영역 형성 후 도2c에 도시된 바와 같이 HLD 산화막을 증착 한 후 건식 식각 공정을 진행하여 게이트 스페이서(209)를 형성한다.
그런 다음, 도2d에 도시된 바와 같이 벌크 사진 및 식각 공정을 진행한 후 고농도 불순물 이온 주입을 실시하여 소오스 영역(210)을 형성한다. 그리고 도시되지는 않지만 통상적인 공정을 통해 콘택 및 배선 공정을 진행한다.
이와 같이 본 발명은 게이트 오버랩 영역인 셀 에지부에 채널 스탑 임플란트 공정으로 웰과 반대 타입의 불순물 이온 주입을 실시하여 채널 형성을 원천적으로 방지함으로써 셀 에지부에 발생하는 기생 전류를 방지하고, 그로 인해 스위칭 특성 저하를 방지할 뿐만 아니라 셀 영역을 정의함으로써 소자의 타겟을 정확하게 설정할 수 있다.
상기한 바와 같이 본 발명은 셀 에지부의 채널 스탑 임플란트 공정을 실시하여 기생 채널 형성을 원천적으로 방지함으로써 소자의 스위칭 특성을 향상시킬 수 있는 이점이 있다.
또한, 정확한 셀 사이즈 구현이 가능하여 소자의 타겟을 정확히 설정할 수 있으므로 공정 마진을 향상시킬 수 있는 이점이 있다.

Claims (2)

  1. 소정의 하부 구조가 형성된 반도체 기판에 웰 형성 공정을 진행한 후 필드 산화막을 형성하여 셀 영역을 정의하는 단계와;
    상기 셀 영역의 에지부에 상기 웰과 반대 타입의 불순물 이온을 주입하는 단계와;
    상기 셀 에지부의 임플란트 공정을 진행한 결과물상에 게이트를 형성한 후 문턱 전압을 조절하기 위한 채널 영역을 형성하는 단계와;
    상기 채널 영역 형성 후 게이트 스페이서를 형성하고 소오스를 형성하는 단계를
    포함하는 것을 특징으로 하는 DMOS 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 웰은 반도체 기판과 반대 타입의 불순물을 이용하여 도핑하는 것을 특징으로 하는 DMOS 트랜지스터의 제조 방법.
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Publication number Priority date Publication date Assignee Title
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JP2970253B2 (ja) * 1991-10-04 1999-11-02 住友金属工業株式会社 半導体装置及びその製造方法
IT1250233B (it) * 1991-11-29 1995-04-03 St Microelectronics Srl Procedimento per la fabbricazione di circuiti integrati in tecnologia mos.
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