KR100293270B1 - 씨모스 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 래치업 현상을 억제하고 펀치쓰루 전압의 감소를 최소화할 수 있는 씨모스(CMOS) 트랜지스터 제조방법에 관한 것이다.
이를 위하여 본 발명에서는 반도체 기판 상의 소자분리영역에 필드산화막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역 상의 중앙부에 이온주입마스크를 형성하는 단계; 상기 이온주입 마스크를 마스킹층으로 이용해서, 상기 결과물사으로 선택된 원소를 이온주입한 후 상기 이온주입 마스크를 제거하는 단계; 열처리를 실시하여, 상기 활성영역 내의 소정 깊이에 상기 이온주입 마스크가 위치하였던 영역을 사이에 두고 이격되는 구조의 내부 절연막을 형성하는 단계; 상기 활성 영역 상에, 상기 내부 절연막의 대향하는 내측 단부와 오버랩되도록 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로래서 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 게이트 전극 양 에지측의 상기 액티브영역 내에 상기 내부 절연막에 접하는 소스·드레인영역을 형성하는 단계를 포함하는 씨모스(CMOS) 트랜지스터의 제조방법이 제공된다.
이 경우, 내부 절연막이 기생 사이리스터의 동작 경로 내에 위치하므로 래치업 현상을 억제할 수 있고, 또한 내부 절연막이 일정 간격 서로 이격되기 때문에 펀치쓰루 전압의 감소를 억제하므로써 항복전압 개선 효과를 얻을 수 있게 된다.

Description

씨모스(CMOS) 트랜지스터 제조방법
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 씨모스(CMOS) 트랜지스터 제조방법에 관한 것이다.
씨모스(CMOS) 트랜지스터는 소비전력이 작고 동작전압 및 동작온도 범위가 넓으며 잡음에 대한 마진(margin)이 큰 장점들이 있지만, 반면 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터로 구성되므로 도 1a 에 도시한 바와 같이 p형 소스(18a)와 n형 기판(10) 및 p형 웰(12)에 의한 pnp의 제 1 트랜지스터(T1)와, n형 소스(18b)와 상기 p형 웰(12) 및 n형 기판(10)에 의한 npn의 제 2 트랜지스터(T2)가 도 1b 와 같은 기생 사이리스터를 형성함으로써 래치업(latch-up) 현상을 일으켜 심한 경우 전원(VDD)에서 접지단자(VSS)를 향해 큰 전류가 계속 흐르게 되면 회로가 파괴된다.
종래의 경우 도 2 에 도시한 바와 같은 SOI(Silicon On Insulator) 구조를 사용하여 소스 영역(58)과 드레인 영역(60) 하부, 즉 기생 사이리스터의 동작 경로 내에 SOI 기판(50)의 절연막(51)이 위치하기 때문에 래치업 현상을 억제하도록 하였다.
미설명부호 52는 필드산화막이고, 54는 게이트 산화막이며, 56은 게이트 전극이다.
그러나 이 경우에는 래치업을 억제하고 높은 항복전압을 얻을 수 있는 반면 채널영역(62) 하부가 플로우팅(floating) 되어 있기 때문에 펀치 쓰루(punch through)전압이 감소하는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하여 래치업 현상을 억제하고 펀치 쓰루 전압의 감소를 최소화할 수 있는 씨모스(CMOS) 트랜지스터를 제조방법을 제공하는 것이다.
도 1a 는 일반적인 씨모스(CMOS) 트랜지스터 내에 형성되는 PNPN다이오드를 도시한 것이고,
도 1b 는 도 1a 의 등가회로를 도시한 것이며,
도 2 는 종래의 기술에 의한 씨모스(CMOS) 트랜지스터의 수직 단면구조를 도시한 것이고,
도 3 은 본 발명에 의한 씨모스(CMOS) 트랜지스터의 수직 단면구조를 도시한 것이며
도 4a 내지 도 4c 는 도 3 의 씨모스(CMOS) 트랜지스터의 제조방법을 도시한 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 웰
103 : 필드산화막 104 : 이온주입마스크
105 : 내부 절연막 106 : 게이트 산화막
108 : 게이트 전극 110 : 소스영역
112 : 드레인 영역 114 : 층간절연막
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 소자분리영역에 필드산화막을 형성하여 활서여역을 정의하는 단계와, 상기 활성영역 상의 중앙부에 이온주입마스크를 형성하는 단계와, 상기 이온주입 마스크를 마스킹층으로 이용해서, 상기 결과물 상으로 선택된 원소를 이온주입한 후 상기 이온주입 마스크를 제거하는 단계와, 열처리를 실시하여, 상기 활성영역 내의 소정 깊이에 상기 이온주입 마스크가 위치하였던 영역을 사이에 두고 이격되는 구조의 내부 절연막을 형성하는 단계와, 상기 활성영역 상에, 상기 내부 절연막의 대향하는 내측 단부와 오버랩되도록 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 마스크로해서 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 게이트 전극 양 에지측의 상기 액티브영역 내에 상기 내부 절연막에 접하는 소스·드레인영역을 형성하는 단계를 포함하는 씨모스(CMOS) 트랜지스터의 제조방법이 제공된다.
이하, 본 발명에 의한 씨모스(CMOS) 트랜지스터 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
본 발명의 씨모스(CMOS) 트랜지스터는 도 3 에 도시된 바와 같이, 제 1 도전형, 예를 들어 p혀 반도체기판(100)의 활성영역이 소자분리영역의 필드산화막(103)에 의해 전기적으로 분리되고, 피모스 트랜지스터의 활성영역에 n웰(102)이 형성된다. 또한, 엔모스 트랜지스터 및 피모스 트랜지스터의 활서영역의 일부분 상에 게이트산화막(106)을 개재하며 게이트전극(108)이 각각 형성되고, 상기 게이트 전극(108) 양 에지측의 활성영역 내에는 n+형 소스·드레인영역(110),(112)과 p+형 소스·드레인여역(111),(113)이 각각 형성된다.
따라서, 소스영역(110),(111)과 드레인영역(112),(113)의 하부, 즉 기생 사이리스터의 동작 경로 내에 예를 들어 산화막과 같은 내부 절연막(105)이 위치하도록 하여 래치업 현상을 억제함과 동시에 내부 절연막(105)을서로 일정간격 이격되도록 함으로써 펀치쓰루 전압의 감소를 방지할 수 있다.
이와 같이 구성되는 씨모스(CMOS) 트랜지스터의 제조방법을 도 4a 내지 도 4c를 참조하여 설명하면, 먼저 도 4a에서는, 제 1 도전형, 예를 들어 p형 반도체 기판(100)의 엔모스 영역(A)에 포토레지스트 패턴(미 도시)을 형성한 후 이를 마스크로 하여 상기 반도체 기판(100)의 피모스 영역(B) 내에 제 2 도전형, 예를 들어 n형의 불순물을 이온주입함으로써 웰(102)을 형성하고, 이어서 상기 포토레지스트 패턴을 제거한 후 소자분리영역에 필드산화막(103)을 형성하여 활성영역을 정의한다.
도 4c 에서는 피모스 영역(B)과 엔모스 영역(A)의 활성영역 중앙부 상에 포토레지스트와 같은 감광물질로 이온주입 마스크(104)를 형성하고, 이를 마스킹층으로 적용하여 상기 반도체 기판(100) 내에 산소를 이온주입한 후 열처리하여 내부 절연막(105) 형성한다. 이때 상기 이온주입 마스크(104)는 열처리 전에 제거하며, 상기 산소 주입량(implantation dose)과 에너지는 상기 내부 절연막(105) 상부의 반도체 기판 두께가 100 ANGSTROM ~ 5000 ANGSTROM 정도가 되도록 제어하고, 형성된 상기 내부 절연막(105)은 원하는 내압을 견딜 수 있도록 두께가 2000 ANGSTROM ~ 10000 ANGSTROM 정도가 되도록 하는데 이 두께는 상기 산소 주입량에 의해서 조절할 수 있으며 또한 열처리 시간과 온도도 상기 내부 절연막(105) 상부의 반도체 기판의 두께와 내부 절연막(105)의 두께를 고려하여 조절한다.
따라서, 내부 절연막(105)은 이온주입 마스크(104)가 위치했던 영역을 사이에 두고 이격하여 위치한다.
도 4c 에서는 내부 절연막(105) 형성 후, 상기 결과물 상에 게이트 산화막(106)과 폴리실리콘과 같은 도전물질을 순차적으로 침전(deposition)시키고, 게이트전극(108) 형성부를 한정하는 마스크를 이용해서 상기 도전물질과 게이트 산화막(106)을 순차식각하여 피모스 영역(B)과 엔모스(A)에 각각 게이트 전극(108)을 형성한다. 여기서, 식각마스크는 게이트전극(108)이 대향하는 내부 절연막(105)의 내측 단부를 오버랩하도록 하는 형태로 형성된다.
상기 게이트 전극(108) 형성 후에는 상기 게이트 전극(108)을 마스크로 하여 엔모스 영역(A)과 피모스 영역(B)의 반도체 기판(100) 내에 각각의 이온주입을 실시하여 상기 내부 절연막(105)과 접하는 각각의 소스 영역(110,111) 및 드레인 영역(112,113)을 형성하고, 그 위에 상기 결과물들을 상부 구조물과 절연시키기 위한 층간절연막(114)을 형성한다(도 3).
따라서, 내부 절연막(105)은 소스 영역(110.111) 및 드레인 영역(112,113)에 접하고 아울러 내측 단부가 게이트 전극(108)의 중심부를 향해 수평 연장되도록 형성된다. 그 결과, 래치업현상을 억제하고 펀치쓰루전압의 감소를 억제할 수 있게 된다.
이상에서와 같이 본 발명의 씨모스(CMOS) 트랜지스터는, 게이트 전극을 중심으로 반도체 기판의 소정 깊이에 서로 일정간격 이격되며 상기 소스 및 드레인 영역의 하부와 각각 접하는 내부 절연막을 구비하도록 함으로써, 상기 내부 절연막이 기생 사이리스터의 동작 경로 내에 위치하여 래치업 현상을 억제할 수 있고, 또한 상기 내부 절연막이 일정 간격 서로 이격되어 있기 때문에 펀치 쓰루 전압의 감소를 억제하므로써 항복전압을 개선할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판 상의 소자분리영역에 필드산화막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역 상의 중앙부에 이온주입마스크를 형성하는 단계;
    상기 이온주입 마스크를 마스킹층으로 이용해서, 상기 결과물 사으로 선택된 원소를 이온주입한 후 상기 이온주입 마스크를 제거하는 단계;
    열처리를 실시하여, 상기 활성영역 내의 소정 깊이에 상기 이온주입 마스크가 위치하였던 영역을 사이에 두고 이격되는 구조의 내부 절연막을 형성하는 단계;
    상기 활성영역 상에, 상기 내부 절연막의 대향하는 내측 단부와 오버랩되도록 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 마스크로해서 상기 결과물 상으로 고농도 불순물을 이온주입하여, 상기 게이트 전극 양 에지측의 상기 액티브영역 내에 상기 내부 절연막에 접하는 소스 및 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 내부 절연막은 산화막으로 형성하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 내부 절연막은 2000~10000Å의 두께로 형성하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 내부 절연막 상부의 상기 반도체 기판은 두께가 100~5000Å임을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
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