KR100318283B1 - 웰주입용의공통정합마크를사용하는평면공정 - Google Patents
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Abstract
본 발명의 양호한 실시예는 제1 도전형의 반도체 기판 상에 장치를 형성하는 벙법으로 이 방법은 기판 상에 반도체 층을 형성하는 단계; 반도체 층 내에 정합마크를 에칭하는 단계(102): 반도체 층의 일부를 노출시키기 위해 반도체 층 상에 제1 마스크를 형성하는 단계; 고전압 탱크들을 형성하기 위해 상기 반도체 층의 상기 노출된 부분 내에 상기 제1 도전형과 반대되는 제2 도전형의 도펀트를 유입하는 단계(104): 제1 마스크를 제거하는 단계: 제2 도전형의 고전압 탱크들을 형성하기 위해 상기 유입된 도펀트를 어닐링하는 단계(105); 반도체 층의 제2 부분을 노출시키기 위해 상기 반도체 층 상에 제2 마스크를 형성하는 단계; 저전압탱크들을 형성하기 위해 상기 반도체 층의 제2 노출부 내에 제2 도전형의 도펀트를 유입하는 단계(106); 제2 마스크를 제거하는 단계; 반도체 층의 제3 부분을 노출시키기 위해 상기 반도체 층 상에 제3 마스크를 형성하는 단계; 고전압 탱크들을 형성하기 위해 상기 반도체 층의 상기 제3 노출부 내에 제1 도전형의 도펀트를 유입하는 단계(107); 제3 마스크를 제거하는 단계; 반도체 층의 제4 부분을 노출시키기 위해 상기 반도체 층 상에 제4 마스크를 형성하는 단계; 저전압 탱크들을 형성하기 위해 상기 반도체 층의 상기 제4 노출부 내에 제1 도전형의 도펀트를 유입하는 단계(108) 및 제1 및 제2 도전형의 고전압 및 저전압 탱크들을 형성하기 위해 유입된 도펀트를 어닐링하는 단계를 포함한다.
Description
본 발명은 반도체 집적 회로 장치의 제조에 관한 것으로 특히, 장치의 소자들을 정렬하기 위해 글로벌 마크(들)를 사용하는 것에 관한 것이다.
이제까지 CMOS, BiCMOS 및 다른 MOS 장치들의 통상적인 공정은 복잡한 단계들로 이루어졌다. 이들 다수의 복잡한 단계들은 n및 p형 탱크들의 선택적인 주입에 관련된 것이다. 이러한 공정 흐름의 한 예가 제1도에 도시되어 있다.
산화물층이 반도체 기판 상에 성장된다. 질화물층이 피착되고, 패턴화되고 에칭되어 n-탱크용의 패턴을 형성한다. n-형 도펀트가 주입된 후에, 산화물이 질화물이 없는 영역 내에 성장된다. 산화물이 성장되면 질화물이 제거되고 p-형 영역이 형성된다. 산화물이 n-형 도펀트에 의해 도프된 영역보다 두껍기 때문에 p-형 도펀트는 산화물을 투과하여 n-탱크 내로 확산되지 못한다. 다음으로 산화물이 제거된다.
제1도의 공정에 따르면 제2도에 도시된 것과 같은 n-탱크 내의 바람직하기않은 계단형 구조가 발생된다. 두꺼운 산화물이 n-탱크 상에 성장되었고 실리콘 상의 산화물 성장이 이산화실리콘을 형성하기 위해 실리콘의 일부를 소모하기 때문에, 현저한 계단형 구조가 형성된다. n-탱크 내의 실리콘 내에서의 계단형 구조때문에 중대한 성능 저하가 일어나고 공정이 더 어려워진다.
종래 기술에서는 상술한 바와 같은 자기 정합 공정에 의해 p-탱크의 마스킹 단계가 단축된다. 그러나, 저전압 및 고전압 탱크들과 같은 다수 탱크들을 다루는 복잡한 공정 때문에, 마스크 단계들의 수는 단축되지 않으며 실제로는 부수적인 플라즈마 에칭이 요구된다.
본 발명의 목적은 n 및 p-탱크들을 정하기 위한 공정 단계들 중 일부를 제거하는 것이다. 공정 단계들을 단축시키고자 하는 요구와 관련하여 또한 장치를 가능한한 평면으로 유지시키는 것이 요구된다. 본 발명의 다른 목적은 n-탱크 영역 내의 실리콘 내에서 계단형 구조가 없게 하는 것이다.
본 발명의 다른 목적은 각각의 주입 단계 이후에 어닐링을 해야만할 필요없이 서로 다른 농도 또는 도전형의 탱크를 마스크 및 주입시키고; 공정 순서 중 초기에 대부분의 고온 공정 단계들을 실행시키는 것이다. 또한 본 발명의 다른 목적 및 이점은 도면과 함께 이하의 명세서를 참조하면 본 분야의 기술에 숙련된 사람들에게는 명백해 질 것이다.
본 발명은 반도체 층 또는 기판 내에 글로벌 정합 마크를 형성하는 것에 관한 것이다. 반도체 층 또는 기판 내에 양호하게는 "L"형들 또는 "+" 형들의 패턴을 에칭함으로써 정합 마크가 형성된다. 탱크 및 해자(moat) 영역의 형성과 같은 이후의 반도체 공정 단계들은 이들 글로벌 마크에 대해 정렬된다. 이로 인해 미리 요구되던 산화물 마스크들 및 후에 형성되는 탱크의 영역 내의 반도체 층 내에서의 바람직하지 않은 게단형 구조가 없게 된다.
본 발명의 제1 실시예는 반도체 기판 상에 장치를 형성하는 방법으로 이 방법은 기판 상에 절연층을 형성하는 단계; 절연층 및 기판 내에 정합 마크를 패턴화하고 에칭하는 단계; 정합 마크에 대한 정합에 의해 기판 내에 제1 도전형의 영역을 선택적으로 형성하는 단계; 및 정합 마크에 대한 정합에 의해 제1 도전형에 반대되는 제2 도전형의 영역을 기판 내에 선택적으로 형성하는 단계를 포함한다.
본 발명의 다른 실시예는 평면의 반도체 표면상에 하나의 장치 또는 다수의 장치들을 형성하는 방법으로 이 방법은 제2 도전형으로 양호하게 형성된 반도체 기판 상에 제2 도전형으로 양호하게 형성된 반도체 층을 형성하는 단계; 반도체 층상에 절연층을 형성하는 단계; 절연층 및 반도체 층 내에 정합 마크를 패턴화하고 에칭하는 단계; 정합 마크에 대한 정렬에 의해 반도체 층 내에 제1 도전형의 영역을 선택적으로 형성하는 단계; 정합 마크에 대한 정렬에 의해 반도체 층 내에 제1 도전형과 반대되는 제2 도전형의 영역을 선택적으로 형성하는 단계; 및 제1 도전형의 영역 및 제2 도전형의 영역을 어닐링하기 위해 단일 어닐링 단계를 행하는 단계를 포함한다.
상술한 공정에 의해 제조된 장치 또는 다수의 장치들은 다음의 일부 또는 모두를 포함할 수 있다: LDMOS, VDMOS, EPROM, EEPROM 논리 FET, 측방 NPN 트랜지스터, 수직 NPN 트랜지스터, 측방 PNP 트랜지스터 및 수직 PNP 트랜지스터.
본 발명의 제3 실시예는 평면의 반도체 기판 상에 장치를 형성하는 방법으로 이 방법은 반도체 기판 상에 정합 마크를 형성하는 단계; 기판 내에 다수의 탱크를 형성하되, 상기 탱크들의 일부가 서로 다른 마스크로 형성되는 단계; 다수의 탱크들을 단일 어릴닝 단계 내에서 양호하게 어닐링 하는 단계를 포함하는데 여기서 마스크는 정합 마크에 대해 정렬된다.
본 발명의 제4 실시예는 제1 도전형의 반도체 기판 상에 장치를 형성하는 방법으로, 상기 방법은 기판 상에 반도체 층을 형성하는 단계; 반도체 층 내에 정합마크를 에칭하는 단계; 반도체 층의 일부를 노출시키기 위해 반도체 층 상에 제1 마스크를 형성하는 단계; 고전압 탱크를 형성하기 위해 반도체 층의 노출된 부분내에 제1 도전형과 반대되는 제2 도전형의 도펀트를 유입하는 단계; 제1 마스크를 제거하는 단계; 제2 도전형의 고전압 탱크를 형성하기 위해 유입된 도펀트를 어닐링하는 단계, 반도체 층의 제2 부분을 노출시키기 위해 반도체 층 상에 제2 마스크를 형성하는 단계; 저전압 탱크를 형성하기 위해 반도체 층의 노출된 제2 부분 내에 제2 도전형의 도펀트를 유입하는 단계; 제2 마스크를 제거하는 단계; 반도체 층의 제3 부분을 노출시키기 위해 반도체 층 상에 제3 마스크를 형성하는 단계; 고전압 탱크를 형성하기 위해 반도체 층의 노출된 제3 부분 내에 제1 도전형의 도펀트치 모두를 갖는 반도체 칩을 제조하는데 이용되는 제조 공정 단계를 제공하는 양호한 실시예의 플로우차트이다.
공정이 (p)형 실리콘 기판 및 에피택셜층 내에 장치들을 제조하는 것과 관련하여 설명되지만, 이 공정은 (n)형 반도체 물질 및 다른 반도체에 응용될 수 도 있다.
공정 단계(100)은 p-형 실리콘 층 내에 형성된 (n+) 매립층의 선택적인 생성단계이다. (n+) 매립층은 2개의 (p-) 에피택셜층 사이에 배치되는데, 그중 하부의 에피택셜층은 (p+) 기판 위로 연장되고 상부의 에피택셜층은 EPI 단계(101)에서 형성된다. (n+) 매립층은 수직 이중 확산 "금속" 산화물 반도체 (VDMOS) n 채널 전력 트랜지스터를 위해 필요하다. 매립된 (n+) 층은 또한 수직 NPN 바이폴라 트랜지스터용의 콜렉터로서 사용된다. 측방 분리 (n+) 매립층이 각각의 VDMOS 트랜지스터용으로 생성되거나 이들이 평행하게 접속되어 있다면 하나의 매립층이 상기 몇개의 트랜지스터용으로 사용되기도 한다.
다음의 공정 단계는 반도체 기판 상에 정합 마크를 유용하게 생성하는 단계이다. 이들 정합 마크는 정합 마크에 대해 포토레지스트 마스크를 양호하게 정렬함으로써 대부분의 탱크 및 해자 영역들을 배치시키고 선택적으로 생성하는데 사용된다. 정합 마크는 장치들로부터 양호하게 간격을 두고 배치되어 있으며, 웨이퍼상에 다수의 서로 다른 다이를 위한 다수의 영역들을 정렬하는데 사용된다. 양호하게도, 단계(102)에서 정합 마크는, 정렬용으로 미리 형성된 (n+) 매립층을 사용하여 기판 또는 에피택셜 성장된 실리콘 층 내에 에칭된다. 마크의 실제 형태는 중요하지 않으나 양호하게는 "L"형 또는 "+" 형이다.
단계(103)에서, 각각의 (n+) 매립층을 수직 트랜지스터용의 표면 접촉부에 접속시키기 위해 최소한 하나의 개별적인 깊은 (n+) 주입이 사용된다. 단계(104)에서는 고전압 전력 트랜지스터용의 (n-) 트랜지스터 탱크를 제조한다. 이들 탱크들은 그 내부에서 전력 트랜지스터 자체가 제조되고 단계(102)에서 형성된 정합 마크(들)을 사용하여 정렬되는 큰 확산 영역이다. 이들 탱크들은 양호하게는 글로벌 정합 마크들에 대해 정렬되는 포토레지스트 마스크를 형성하고, 에피택셜 성장된 실리콘의 노출된 부분 내에 n-형 도펀트를 전체적으로 주입함으로써 만들어진다.
(n-) 탱크의 형성 후에, 주입된 영역을 확산시키기 위해 탱크 드라이브(105)가 실행된다. 단계(106)에서, 저전압 장치 (n-) 탱크들이 생성되어 종래의 저전압(Vdd≤5V) 논리 전계 효과 트랜지스터 뿐만 아니라 예를 들면, 수직 및 측방 DMOS n 채널 전력 트랜지스터, 및 드레인-연장 n 채널 전력 트랜지스터의 소자들을 둘러싼다. 저전압 n-탱크들은 또한 쇼트키 다이오드를 들러싸기 위해서도 사용된다. 상술된 고 및 저 전압 탱크들은 그들을 만들기 위해서 사용되는 도펀트 농도가 서로 다르므로, 서로 다른 시간에 칩 내에 주입된다. 고전압 탱크는 높은 pn 접합 다이오드 항복을 유지하기 위해 다소 작은 도펀트 농도를 갖지만 대신 깊다. 저전압 탱크는 얕지만 높은 도펀트 농도를 갖는다. 저전압 탱크 및 고전압 탱크는 모두 정합 마크를 사용하여 정렬된다.
단계(107)에서, 다수의 고전압 p-탱크가 포토레지스트 마스크(도시되지 않음)에 의해 덮히지 않는 에피택셜층의 영역 내에 p-형 도펀트를 주입합으로써 에피택셜층 내에 생성된다. 고전압 p-탱크는 드레인 연장 p 채널 트랜지스터용의 채널영역으로서 EEPROM 어레이 자체 내에 18V EEPROM 게이팅 트랜지스터, 파울러-노드하임(Fowler-Nordheim) 터널링 EEPROM 셀용의 탱크, 및 부동 게이트 애벌런치 주사(injection)의 전기적으로 프로그램가능한 전용 판독 메모리(FAMOS EPROM) 셀용의 탱크로서 사용된다. 단계(108)은 예를 들면 저전압 n 채널 전계 효과 논리 트랜지스터용의 엔클로저(enclosure), 연장 드레인 p 채널 전계 효과 트랜지스터용의 드레인 및 n 채널 LDMOS 및 VDMOS 트랜지스터용의 채널 영역으로서의 저전압 P-탱크의 제조를 포함한다. 단계(107)에서 형성된 고전압 p-탱크와 같이, 저전압 p-탱크가 에피택셜층의 노출된 부분 내에 p-형 도펀트를 주입함으로써 형성된다. 에피택셜층의 노출된 부분들은 글로벌 정합 마크에 대해 정렬된 포토레지스트 마스크에 의해 정해진다.
공정의 다음 단계는 휴지(dwell) 단계(109)이다. 휴지 단계(109)는 p-형 영역 내에 n-형 영역을 생성하는데 이용된다. n-형 및 p-형 도펀트가 동일 위치에 주입되고 순차적인 열처리 공정 단계에 의해 더 넓은 p-형 영역 내에 작은 n-형 영역이 형성된다. 크기에 있어서의 차이는 도펀트의 서로 다른 확산 속도에서 기인한다. 휴지 단계(109) 다음에 제2 탱크 드라이브 단계(110)이 실행된다. 이 단계는 주입된 영역 전부를 확산시키는데 이용된다.
상술한 바는 본 발명의 한 이점이다. 통상적인 공정에서, 각각의 탱크는 선행 탱크 또는 산화물이나 질화물 마스크에 대해 정렬된다. 현재의 탱크를 정확하게 정렬하기 위해서는, 이미 형성된 탱크는 현재 탱크의 주입 전에 어닐링되어야 한다. 이들 방법에 의한 제조에서는 다수의 탱크들을 정렬시키기 위해 다수의 어닐링 단계 또는 다수의 마스크 단계들을 필요로 한다. 본 발명의 정합 마크는 장치를 변경시키지 않고서도 쉽게 제거되며 주입되는 영역을 정하기 위해 사용되는 포토레지스트 마스크를 정렬하기 위해 사용된다. 그러므로, 어닐링을 하기 전에 몇개의 영역들을 마스크/주입하는 것이 가능해진다.
단계(111)에서, 예를 들면, 측방 및 수직 DMOS n 채널 전력 트랜지스터용의 백게이트를 형성하기 위해 깊은 (p+) 주입이 행해진다. 단계(112)에서, 활성 장치 영역을 둘러싸는 해자 또는 고립 산화물 영역이 단계(102)에서 형성된 정합 마크에 대해 정렬된 마스크에 의해 정해진다. 또한, 서로 다른 장치들을 각각 고립시키는 채널 정지부 주입이 단계(113)에서 수행된다. 단계(114)에서, 이미 정해진 고립 산화물 영역이 필드 산화물을 형성하기 위해 반도체 에피택셜층의 표면 상에 국소적으로 성장된다.
단계(115)는 예를 들면, 부동 게이트 애벌런치 주사 "금속" 산화물 반도체 (FAMOS) EPROM 셀 및/또는 이중 레벨 폴리 EEPROM 셀용의 제1 레벨 다결정 실리콘 (폴리 1) 도체의 형성에 관한 것이다. 다결정 실리콘 도체를 정하는데 사용되는 마스크는 단계(114)에서 형성된 필드 산화물에 대해 정렬된다.
다음으로, 단계(116)에서, 고전압 및 고 전력 트랜지스터의 제어 게이트용의 게이트 산화물이 형성되고, 임계 전압 (Vt) 조정 주입이 이들 트랜지스터에 대해 행해진다. 단계(118)에서 유사한 저전압 Vt조정 주입이 고전압 게이트 산화물을 통해 행해진다. 저전압 트랜지스터에 대해, 상대적으로 두꺼운 고전압 게이트 산화물이 제거되고 얕은 게이트 산화물이 단계(118) 중에 형성된다.
단계(120)은 EEPROM 셀 제조의 일부에 관한 것으로 (n-) 파울러-노드하임터널 다이오드 주입 및 상기 주입 후에 얕은 터널 산화물을 형성하는 단계를 포함한다. 단계(122)에서, 제2 레벨 다결정 실리콘(폴리 2) 층이 단계(114)에서 형성된 필드 산화물에 대해 정렬된 마스크를 사용하여 침착, 도프, 패턴화되고, 저 및 고전압 전제 효과 트랜지스터, 단일 레벨 폴리 EEPROM 셀용의 게이트를 정하기 위해 그리고 FAMOS n 채널 EPROM 셀 및 이중 레벨 폴리 EEPROM 셀용의 제어 게이트를 부분적으로 또는 완전하게 정하기 위해 에칭된다. 단계(124)에서, 소정의 이중 레벨 폴리 게이트 스택의 패턴화 및 에칭이 FAMOS n 채널 EPROM 셀 제어 게이트 및 어떤 실시예에서는 스택 에칭된 EEPROM 셀의 한정(definition)을 완료하기 위해 실행된다.
단계(126)에서 몇개의 소오스/드레인 주입 및 확산이 실행된다. 폴리 트랜지스터 및 메모리 셀 게이트는 그들의 측방 연부 근처에 형성된 측벽 산화물 및 소오스/드레인의 주입 전에 노출된 다른 폴리실리콘 표면 상의 캡 산화물을 포함한다. 저농도로 도프된 (LDD) (n)형 주입이 주 (n+) 소오스/드레인 주입 직전에 n 채널 전계 효과 트랜지스터의 표면 소오스/드레인 영역 내에 이루어진다. LDD 및 (n+) 주입은 어닐링되고, 이어서 (p+) 소오스/드레인이 패턴화되고 주입된다. n-형 소오스 드레인 주입 단계는 p 채널 트랜지스터용의 백게이트에 대한 표면 접촉을 위해 사용되고, (p+) 소오스/드레인 주입 단계는 또한 n 채널 트래지스터용의 백게이트에 대한 표면 접촉을 위해 사용된다.
단계(128)에서, 제조된 장치의 반도체 부분의 형성은 기본적으로 완료되고남아있는 모든 부분은 쇼트기 다이오드 장치를 제외한 각각의 다른 장치와의 그리고 외부에 대한 도전성 상호접속부이다. 다층 산화물이 단계(128)에서 침착되고 정렬을 위해 단계(115)에서 형성된 필드 산화물을 사용하여 패턴화되고 접촉 구멍을 생성하기 위해 에칭된다. 단계(130)에서, 제1 금속층이 침착되고, [정렬을 위해 단계(128)에서 형성된 접촉부를 이용하여] 패턴화되고, 에칭되는데, 이에는 PtSi 쇼트키 다이오드만을 위한 플라티늄을 포함하지만, 일반적으로 이들 상부에 스퍼터된 티타늄 텅스텐 합금 및 알루미늄 구리 합금을 포함한다. 단계(132)에서, 제2 절연층이 제1 금속층 상에 침착되고 비아가 형성된다. 제2 금속 자체가 단계(134)에서 침착되고 패턴화되고 에칭된다. 또 다른 비아 및 금속층이 단계(135 및 137)에서 각각 선택적으로 형성된다. 보호 피막이 단계(136)에서 부가되고 다양한 후-청정실(post-clean room) 공정이 단계(138)에서 칩상에서 행해진다.
제4도는 제3도에 도시된 공정을 이용하여 형성된 서로 다른 장치들을 갖는 반도체 칩(22) 상의 다양한 영역의 개략적인 단면도를 도시한다.
이들 장치들은 저전압 p 채널 전계 효과 트랜지스터(139), 저전압 논리 n 채널 전계 효과 트랜지스터 [140; 장치(139 및 140)은 약 5V 이하의 전압용으로 설계됨], EEPROM 어레이용의 p 채널 분리 또는 게이팅 전계 효과 트랜지스터(141), EEPROM 어레이용의 n 채널 분리 또는 게이팅 전계 효과 트랜지스터(142), 전기적으로 프로그램가능한 판독 전용 메모리 파울러-노드하임 터널링 셀(143), 드레인 연장 n 채널 전계 효과 트랜지스터(144), 드레인 연장 p 채널 전계 효과 트랜지스터(145), 측방 확산 소오스/드레인 "금속" 산화물 반도체 (LDMOS) n 채널전계 효과 트랜지스터(146), 수직 확산 소오스/드레인 "금속" 산화물 반도체 (VDMOS) n 채널 전계 효과 트랜지스터(147), 쇼트키 다이오드(148) 및 부동 게이트 애벌런치 "금속" 산화물 반도체 (FAMOS)의 전기적으로 프로그램가능한 판독 전용 메모리(EPROM) 셀(149)를 포함한다. 이들 장치들이 만들어질 각각의 장치 영역들, 및 장치들 자체는 이들 도면을 통해 동일한 번호로 표시된다. 장치들(141 내지 147 및 149)는 저전압 논리 트랜지스터(139 및 140) 보다 휠씬 큰 전압 및/또는 전류 밀도를 수용하도록 설계된다.
집적 공정 흐름 중에 형성된 다양한 장치들이 서로 인접해 있는 것으로 도시되어 있지만, 이것이 완성된 반도체 칩(22)에서 필연적인 상황은 아니다. 단지 보는 사람의 편리를 위해 장치들이 서로 밀집되어 있는 것처럼 도시한 것이다. 소정의 장치들은 실제 반도체 칩(22) 상에서는 넓은 영역 만큼 떨어져 배치될 수 있고 또 대부분 그렇게 된다는 것을 알아야 한다. 그러나, 다양한 장치들을 밀집시켜서 보는 것이 본 발명의 방법에 의해 제조된 장치들 각각에 대한 각 공정 단계의 동시적인 적용을 이해하는데 도움이 된다.
(n+) 매립층은 포토레지스트 패턴 [포토레지스트 패턴은 단계(101)에서 제조된 글로벌 정합 마크(229)에 정렬됨] 을 사용하여 단계(100; 제3도)에서 주입된다. 주입은 예를 들면, 약 4 X 105이온/cm2의 단위 이온 주입량(dose) 및 40KeV로 안티몬과 같은 n-형 도펀트로 수행된다. 주입된 도펀트는 비활성 분위기 하에서 순차적인 고온 단계에서 확산된다. 에피택셜 (p-) 층(156)은 (p-) 에피택셜층(152)상에성장된다. 기판 (150)은 양호하게 예를 들면, 약 0.015의 저항성 및 [100]결정방위를 갖는 p형 실리콘이다. (p-) 에피택셜층(152)는 실리콘 기판(150)의 상부에 성장된다.
고전압 (n-) 탱크(168, 169, 170 및 171)은 정렬용 정합 마크(229)를 사용하여 형성된다. 탱크(168 및 169)의 부분은 각각 p 채널 트랜지스터(141 및 145) 용의 채널 영역을 형성한다. 탱크(170 및 171)은 각각 PMOS 트랜지스터용의 드레인 부분을 형성한다.
(n+) 매립층(154)는 수직 DMOS 전계 효과 트래지스터(147)의 드레인 또는 소오스로서 작용한다. 칩(22) 상에 다른 장치들과 접속시키기 위해 깊은 (n+) 영역(172)를 경유하여 매립층(154)에 도전성 접속부가 만들어진다. 깊은 (n+) 영역(172)는 글로벌 정합 마크(229)를 통해 매립 (n+) 층과 정렬된다.
n 탱크(175)가 저전압 p 채널 전계 효과 논리 트랜지스터(139)용의 엔크로싱 탱크로서 사용되고, n 탱크(176)은 드레인 연장 n 채널 전력 트랜지스터(144)의 드레인의 부분으로서 사용되고, n 탱크(177)은 쇼트키 다이오드(148)의 엔크로싱 탱크로서 사용된다. 상술한 공정의 기술적인 이점 중의 하나는 드레인 연장 n 채널 전계 효과 트랜지스터(144)의 드레인(176)이 n 탱크(175 및 177)과 동시에 생성된다는 것이다. 이것은 요구되는 마스크의 수를 감소시킴으로써 공정을 단순화시키고, 불필요한 주입, 에칭, 열처리 및 청정 단계에서의 칩(22)의 손상을 저하시킨다. 이들 탱크가 이미 형성된 탱크에 대해서가 아닌 글로벌 정합 마크에 대해 정렬되기 때문에, 몇개의 공정 단계가 생략되고 장치 성능이 개선된다.
고전압 p 탱크들은 각각 EEPROM 셀(143)용의 분리 탱크로서, 드레인 연장 n 채널 전력 전계 효과 트랜지스터(144) 용의 채널 영역으로서, 그리고 FAMOS EPROM셀(149)용의 탱크로서 사용된다. 고전압 p 탱크 영역(180, 182, 184 및 186)은 장치(144, 142, 143 및 149) 내에 각각 형성된다. 고전압 p-탱크(180)의 주입에 의해 도시된 바와 같이 자신과 저전압 n 탱크(176) 사이의 p/n 다이오드 경계선이 변경된다.
저전압 p-탱크(190 및 192)는 저전압 n 채널 전계 효과 트랜지스터(140)용으로 그리고, 연장된 드레인 p 채널 트랜지스터(145)의 드레인으로서 사용된다.
깊은 (p+) 확산(200 및 202)는 측방 DMOS n 채널 트랜지스터(146) 및 수직 DMOS n 채널 트랜지스터(147) 내의 백게이트로서 사용되다. 이들 탱크들 각각은 다시 글로벌 정합 마크에 대해 정렬된다. 깊은 (p+) 주입(200 및 202)는 DMOS 트랜지스터의 소오스 영역 내에서 양호하게 중심을 이룬다.
EPROM 셀(149)는 저전압 p-탱크(186)의 상부에 부동 게이트 산화물 층(212)를 포함한다. FAMOS 부동 게이트(214)는 산화물 층(212) 상부에 형성되고 질화물/산화물 절연층(216)은 부동 게이트(214) 상부에 형성된다. 제어 게이트(248)은 절연층(216) 상부에 형성된다.
저전압 p 채널 트랜지스터 게이트(228), 저전압 n 채널 트랜지스터 게이트(230), p 채널 EEPROM 트랜지스터 게이트(232), n 채널 EEPROM 트랜지스터 게이트(234), n 채널 EEPROM 제어 게이트(236), EEPROM 부동 게이트(238), 드레인 연장 n 채널 트랜지스터 게이트(240), 드레인 연장 p 채널 트랜지스터게이트(242), 환상 또는 이음매 없는 측방 DMOS n 채널 트랜지스터 게이트(244) 및 환상 또는 이음매 없는 수직 DMOS n 채널 트랜지스터 게이트(246)이 각각 장치(139, 140, 141, 142, 143, 144, 145, 146 및 147) 내에 형성된다.
장치(140)의 소오스/드레인 영역(254 및 256), 장치(142)의 소오스/드레인 영역(258 및 260), 장치(143)의 소오스/드레인 영역(262 및 264), 드레인 연장 n 채널트랜지스터(144)용의 소오스 영역(266), 트랜지스터(144)의 트레인용의 접촉 영역(268), 측방 DMOS n 채널 트랜지스터(146)용의 드레인 접촉 영역(272) 및 환상 소오스/드레인 영역(274), 수직 DMOS 트랜지스터(147)용의 깊은 (n+) 접촉 영역(276) 및 환상 소오스/드레인 영역(278), 쇼트키 다이오드(148)용의 접촉 영역(278) 및 FAMOS EPROM 셀(149)용의 소오스/드레인 영역(280 및 282)는 단계(126; 제3도)에서 형성되고 해자 영역에 대해 정렬된다. 저전압 및 EEPROM 게이팅 p 채널 전계 효과 트랜지스터(139 및 141) 각각에 대한 (p+) 소오스/드레인 영역(284, 286, 288 및 290); 드레인 연장 p 채널 트랜지스터(145)용의 드레인 접촉 영역(294); 및 측방 DMOS 트랜지스터(146) 및 수직 DMOS 트랜지스터(147) 각각에 대한 중심 백 게이트 접촉 영역(296 및 298)이 또한 단계(126; 제3도)에서 형성되고 해자 영역에 대해 정렬된다.
플라티늄이 쇼트키 다이오드 구멍(302) 뿐만 아니라 다른 접촉 구멍 내에 침착되고 소결되어 플라티늄 실리사이드 층(304)를 생성한다. 티타늄-텅스텐 합금과 같은 내화 금속이 구멍(302) 및 다른 접촉 구멍(도시되지 않음) 내에 스퍼터된다. 제1 금속층이 정렬용 정합 마크(229)를 사용하여 패턴화되고 에칭된다. 금속 1 접촉부는 (306)으로 표시되며, 유사한 금속 접촉부가 장치(139 내지 149)의 다양한 장치 단자 각각에 대해 만들어진다. 이들 접촉부들 중 일부는 명료성을 위해 제4도에 도시되어 있지 않다.
본 명세서에 기술된 집적 공정은 묘듈이다, 즉 어느 하나의 특정 집적 회로 칩을 위해, 예시된 모든 장치들이 만들어질 필요는 없다. 이들 장치들 중 어떤 것이 요구되지 않으면, 제3도에 도시된 공정 단계 중 일부는 생략된다. 예를 들면, 접적 회로가 EEPROM 셀을 요구하지 않으면, 터널 다이오드 단계(120)은 생략된다. 제조되는 특정 칩이 매립된 드레인 영역이나 콜렉터를 갖고 있는 전력 트랜지스터를 요구하지 않으면, (n+) 매립층 단계(100), EPI 단계(101) 및 깊은 (n+) 단계(103)이 생략된다. FAMOS EPROM 셀이 요구되지 않으면, FAMOS 부동 게이트 단계(115) 및 EPROM 스택 단계(124)는 생략된다. 집적 공정에 소정의 부수적인 단계를 부가함으로써 이제까지 설명된 실시예의 셀을 개조할 수 있다. 본 발명의 중요한 기술적인 이점은 단계(102)에서 형성된 글로벌 정합 마크(229)이다. 이 정합 마크에 의해 종래에 사용되던 산화물 마스크를 형성할 필요성이 없게 하고, 유익하게도 n 탱크 내의 불필요한 계단형 구조가 없게 한다. 이것은 또한 어닐링을 하기 전에 몇개의 영역에 서로 다른 농도 또는 도전형의 도펀트로 마스킹 및 주입하는 것을 용이하게 한다. 이들 장치들 각각에 대한 설계 규칙은 라이브러리 내에 저장될 수 있다. 그러므로, 집적 회로 설계자는 집적 공정이 장치들을 만드는데 유용하고 그렇게 선택된 장치들이 이들 공정과 양립된다는 확신하에 라이브러리로부터 서로 다른 장치들을 선택할 수 있다. 이것은 새로운 구조의 칩을 설계하는 시간을 상당히 감소시킨다.
지금까지 양호한 실시예에 대해 상세하게 기술하였으나, 첨부된 특허 청구범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않고서 본 발명을 여러가지로 수정 및 변형시킬 수도 있다.
제1도는 본 분야에 공지된 반도체 공정의 플로우차트.
제2도는 제1도의 공정 단계에 따라 제조된 장치의 단면도.
제3도는 본 발명에 따른 공정의 양호한 실시예의 플로우차트.
제4도는 제3도의 공정의 플로우차트에 따라 반도체 웨이퍼 상에 제조된 다수 장치의 단면도.
도면의 주요 부분에 대한 부호의 설명
22 : 반도체 칩
139 내지 149 : 장치
150 : 실리콘 기판
152 , 156 : (p-) 에피택셜층
154 : (n+) 매립층
168 내지 171 : 고전압 (n-) 탱크
172 : 깊은 (n+) 영역
175 내지 177 : n 탱크
180 내지 184 및 186 : 고전압 p 탱크 영역
190, 192 : 저전압 p 탱크 영역
200, 202 : 깊은 (p+) 확산 영역
212 : 부동 게이트 산화물 층
214, 228, 230, 232, 234, 236, 238, 240, 242, 244, 246 : 각 장치의 게이트
229 : 정합 마크
Claims (4)
- 제1 도전형의 반도체 기판 상에 장치를 형성하는 방법에 있어서,상기 기판 상에 반도체 층을 형성하는 단계,상기 반도체 층 내에 정합 마크들을 에칭하는 단계,상기 반도체 층의 일부를 노출시키도록 상기 반도체 층 상에 제1 마스크를 형성하는 단계,상기 반도체 층의 상기 노출된 부분 내에 상기 제1 도전형과 반대되는 제2 도전형의 도펀트를 유입하여, 상기 제2 도전형의 제1 영역을 형성하는 단계,상기 제1 마스크를 제거하는 단계,상기 제2 도전형의 상기 제1 영역을 형성하기 위해 유입된 상기 도펀트를 어닐링하는 단계,상기 반도체 층의 제2 부분을 노출시키도록 상기 반도체 층 상에 제2 마스크를 형성하는 단계,상기 반도체 층의 상기 노출된 제2 부분 내에 제2 도전형의 도펀트를 유입하여, 상기 제2 도전형의 제2 영역을 형성하는 단계 - 상기 제2 영역은 상기 제1 영역의 도펀트 농도보다 큰 도펀트 농도를 가지며 상기 제1 영역보다도 얕음 -,상기 제2 마스크를 제거하는 단계,상기 반도체 층의 제3 부분을 노출시키도록 상기 반도체 층 상에 제3 마스크를 형성하는 단계,상기 반도체 층의 상기 노출된 제3 부분 내에 제1 도전형의 도펀트를 유입하여 상기 제1 도전형의 제3 영역을 형성하는 단계,상기 제3 마스크를 제거하는 단계,상기 반도체 층의 제4 부분을 노출시키도록 상기 반도체 층 상에 제4 마스크를 형성하는 단계,상기 반도체 층의 상기 노출된 제4 부분 내에 제1 도전형의 도펀트를 유입하여, 상기 제1 도전형의 제4 영역을 형성하는 단계 - 상기 제4 영역은 상기 제3 영역보다도 큰 도펀트 농도를 가지며 상기 제3 영역보다도 얕음 -, 및상기 제2 도전형의 상기 제1 영역 및 상기 제2 영역, 및 상기 제1 도전형의 상기 제3 영역 및 상기 제4 영역을 형성하기 위해 유입된 도펀트를 어닐링하는 단계를 포함하는 것을 특징으로 하는 제1 도전형의 반도체 기판 상에 장치를 형성하는 방법.
- 제1 도전형의 반도체 재료 내에 메모리 셀과 드레인 연장 전계 효과 트랜지스터를 동시에 제조하는 방법에 있어서,상기 반도체 재료 내에 정합 마크를 형성하는 단계,상기 반도체 재료 내에 상기 제1 도전형과는 다른 제2 도전형의 제1 영역을 형성하는 단계,상기 반도체 재료 내에 상기 제1 도전형의 제2 영역 및 제3 영역을 동시에형성하는 단계 - 상기 제2 영역은 상기 제1 영역 내에 배치되고 상기 제3 영역은 상기 제1 및 제2 영역으로부터 떨어져 있음 -, 및상기 반도체 재료 상에 절연되어 배치된 제1 게이트 구조 및 제2 게이트 구조를 동시에 형성하는 단계 - 상기 제1 게이트 구조는 상기 제1 영역 및 상기 상기 제2 영역의 일부 상에 배치되고 상기 제2 게이트 구조는 상기 제3 영역 상에 배치됨-를 포함하되,상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 상기 제1 게이트 구조 및 상기 제2 게이트 구조는 상기 정합 마크에 기초하여 배치되는것을 특징으로 하는 메모리 셀과 드레인 연장 전계 효과 트랜지스터를 동시에 제조하는 방법
- 제2항에 있어서, 제3 게이트 구조가 상기 제1 및 제2 게이트 구조와 동시에 형성되고, 상기 정합 마크를 사용하여 정렬되고, 상기 제3 게이트 구조의 일부는 상기 제3 영역 상에 절연되어 배치되고, 상기 제3 게이트 구조의 나머지는 필드 절연 영역 상에 배치되는 것을 특징으로 하는 메모리 셀과 드레인 연장 전계 효과 트랜지스터를 동시에 제조하는 방법
- 제2항에 있어서, 상기 제3 영역 상에 절연되어 배치되고 상기 반도체 재료와 상기 제2 게이트 구조 사이에 개재된 제3 게이트 구조를 제조하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀과 드레인 연장 전계 효과 트랜지스터를 동시에 제조하는 방법
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