JPH08321614A - 改善ｌｄｍｏｓトランジスタの製造方法及び同トランジスタ - Google Patents
改善ｌｄｍｏｓトランジスタの製造方法及び同トランジスタInfo
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- JPH08321614A JPH08321614A JP7303230A JP30323095A JPH08321614A JP H08321614 A JPH08321614 A JP H08321614A JP 7303230 A JP7303230 A JP 7303230A JP 30323095 A JP30323095 A JP 30323095A JP H08321614 A JPH08321614 A JP H08321614A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000002019 doping agent Substances 0.000 claims description 30
- 238000009792 diffusion process Methods 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 abstract description 29
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 239000007943 implant Substances 0.000 description 42
- 238000000034 method Methods 0.000 description 28
- 230000008569 process Effects 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000008186 active pharmaceutical agent Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000002513 implantation Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- SVTBMSDMJJWYQN-UHFFFAOYSA-N 2-methylpentane-2,4-diol Chemical compound CC(O)CC(C)(C)O SVTBMSDMJJWYQN-UHFFFAOYSA-N 0.000 description 1
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】
【課題】 適当オン抵抗値を減少チップ面積で達成する
一方、高降伏電圧を維持し、同一チップ上の他のデバイ
スと共に製造上両立するＬＤＭＯＳを提供する。 【解決手段】 トランジスタは、第１導電形の半導体層
１５６内の（これと反対の）第２導電形のソース領域３
５８、ドレイン領域３９８、第１導電形のチャネル３５
４、チャネル上の導電性ゲート３５２を有する。第２導
電形の低電圧埋込み領域３８４Ａは、ドレインドリフト
領域を含み、かつこの埋込み領域の低面積抵抗のゆえに
低ＲＤＳ（ｏｎ）を提供する。埋込み領域３８４Ａは、
ドレイン領域の外周でフィールド酸化物２１０から拡が
り、チャネル３５４と接合し、かつゲート酸化物３７０
及びフィールド酸化物２１０の下へ拡がる。オプショナ
ルに、第２導電形の高電圧埋込み領域３８４が、第１埋
込み領域３８４Ａを含み、かつ高降伏電圧を提供するた
めに第１埋込み領域を基板から分離する。
一方、高降伏電圧を維持し、同一チップ上の他のデバイ
スと共に製造上両立するＬＤＭＯＳを提供する。 【解決手段】 トランジスタは、第１導電形の半導体層
１５６内の（これと反対の）第２導電形のソース領域３
５８、ドレイン領域３９８、第１導電形のチャネル３５
４、チャネル上の導電性ゲート３５２を有する。第２導
電形の低電圧埋込み領域３８４Ａは、ドレインドリフト
領域を含み、かつこの埋込み領域の低面積抵抗のゆえに
低ＲＤＳ（ｏｎ）を提供する。埋込み領域３８４Ａは、
ドレイン領域の外周でフィールド酸化物２１０から拡が
り、チャネル３５４と接合し、かつゲート酸化物３７０
及びフィールド酸化物２１０の下へ拡がる。オプショナ
ルに、第２導電形の高電圧埋込み領域３８４が、第１埋
込み領域３８４Ａを含み、かつ高降伏電圧を提供するた
めに第１埋込み領域を基板から分離する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス、
これらのデバイスの製造プロセス、及びこれらのデバイ
スを利用するシステムに関する。
これらのデバイスの製造プロセス、及びこれらのデバイ
スを利用するシステムに関する。
【０００２】
【従来の技術】パワー半導体デバイスは、現在、多くの
応用に使用されつつある。このようなパワーデバイスに
は、しばしば低電圧電子回路と同じチップ上に１つ以上
の高電圧トランジスタを典型的に含む高電圧集積回路が
ある。これらの回路用に普通使用される高電圧構成要素
は、ラテラル２重拡散ＭＯＳ（ＬＤＭＯＳと称する）ト
ランジスタである。高電圧集積回路に使用されるＬＤＭ
ＯＳ構造は、一般に低電圧電子回路又は論理電子回路を
製造するために使用されるのと同じ技術の或るものを使
用して製造されると云ってよい。一般に、これら現存の
ＬＤＭＯＳ構造は、基板と反対の導電形の厚いエピタキ
シャル層内に製造されるか又はそれらは薄いエピタキシ
ャル層を使用しかつデバイスのドリフト領域内のシリコ
ン表面を横断して印加ドレインバイアス電圧を平等に分
布する減少表面フィールド（以下、ＲＥＳＵＲＦと称す
る）原理を適用する。
応用に使用されつつある。このようなパワーデバイスに
は、しばしば低電圧電子回路と同じチップ上に１つ以上
の高電圧トランジスタを典型的に含む高電圧集積回路が
ある。これらの回路用に普通使用される高電圧構成要素
は、ラテラル２重拡散ＭＯＳ（ＬＤＭＯＳと称する）ト
ランジスタである。高電圧集積回路に使用されるＬＤＭ
ＯＳ構造は、一般に低電圧電子回路又は論理電子回路を
製造するために使用されるのと同じ技術の或るものを使
用して製造されると云ってよい。一般に、これら現存の
ＬＤＭＯＳ構造は、基板と反対の導電形の厚いエピタキ
シャル層内に製造されるか又はそれらは薄いエピタキシ
ャル層を使用しかつデバイスのドリフト領域内のシリコ
ン表面を横断して印加ドレインバイアス電圧を平等に分
布する減少表面フィールド（以下、ＲＥＳＵＲＦと称す
る）原理を適用する。
【０００３】ＬＤＭＯＳトランジスタは、それらのバイ
ポーラ対向種よりも低「オン」抵抗ＲＤＳ（ｏｎ）、高
速スイッチング速度、及び低ゲート駆動電力消散を有す
るので、高電力応用は、このようなＬＤＭＯＳトランジ
スタの使用を求めてきた。これらのデバイスは、これま
で、またバイポーラＣＭＯＳ（以下、Ｂｉ−ＣＭＯＳと
称する）環境内へ集積されるときバイポーラに基づくプ
ロセスの流れに強く関連させられてきた。
ポーラ対向種よりも低「オン」抵抗ＲＤＳ（ｏｎ）、高
速スイッチング速度、及び低ゲート駆動電力消散を有す
るので、高電力応用は、このようなＬＤＭＯＳトランジ
スタの使用を求めてきた。これらのデバイスは、これま
で、またバイポーラＣＭＯＳ（以下、Ｂｉ−ＣＭＯＳと
称する）環境内へ集積されるときバイポーラに基づくプ
ロセスの流れに強く関連させられてきた。
【０００４】しかしながら、アナログ電子回路を備えた
チップ上のディジタル機能及び電力スイッチング機能用
電子回路の存在は、その生じる混合信号環境のゆえに精
確アナログ電子回路にとって重大な問題を課する。例え
ば、ディジタル部及び電力部におけるスイチング雑音
は、しばしば、基板を経由してアナログ部内に結合され
ることがある。すなわち、電力スイッチングは基板内へ
電流を注入し、この電流がチップ上の全ての他の電子回
路を「バウンス」させる。しかしながら、パワートラン
ジスタの抵抗を低下させることがこの影響を最少化す
る。第２に、より頻繁な問題は、アナログ部は二重供給
バイアスシステムで動作する一方、ディジタル部は単一
供給バイアス方式を利用すると云うことであり、この結
果レベルシフティングを行う必要があり、これが設計を
複雑にする。１つの先行技術は、どの敏感構成要素をも
収容する接合−絶縁領域を構成するためにバイポーラ層
を使用することができるような独特の分離（ｉｓｏｔｉ
ｏｎ）方式と共にＢｉ−ＣＭＯＳプロセスを使用する。
チップ上のディジタル機能及び電力スイッチング機能用
電子回路の存在は、その生じる混合信号環境のゆえに精
確アナログ電子回路にとって重大な問題を課する。例え
ば、ディジタル部及び電力部におけるスイチング雑音
は、しばしば、基板を経由してアナログ部内に結合され
ることがある。すなわち、電力スイッチングは基板内へ
電流を注入し、この電流がチップ上の全ての他の電子回
路を「バウンス」させる。しかしながら、パワートラン
ジスタの抵抗を低下させることがこの影響を最少化す
る。第２に、より頻繁な問題は、アナログ部は二重供給
バイアスシステムで動作する一方、ディジタル部は単一
供給バイアス方式を利用すると云うことであり、この結
果レベルシフティングを行う必要があり、これが設計を
複雑にする。１つの先行技術は、どの敏感構成要素をも
収容する接合−絶縁領域を構成するためにバイポーラ層
を使用することができるような独特の分離（ｉｓｏｔｉ
ｏｎ）方式と共にＢｉ−ＣＭＯＳプロセスを使用する。
【０００５】パワーＩＣデバイス（ＬＤＭＯＳデバイ
ス）の大きさ及び性能は、出力デバイスの特定降伏電圧
ＢＶにおいて指定ＲＤＳ（ｏｎ）に臨界的に依存する。
フィールド酸化物厚さは、通常、技術的定数によって制
限されるから、高降伏電圧は、軽ドープト層を典型的に
必要とする。しかしながら、デバイスのオン抵抗ＲＤＳ
（ｏｎ）はエピタキシャル層抵抗率に比例するから、高
降伏電圧は、一般に、制限された駆動電流能力とトレー
ドオフされねばならない。すなわち、ＬＤＭＯＳトラン
ジスタの降伏電圧は、ドリフト領域エピタキシャル厚さ
を調節することによって最適化されるが、しかし軽ドー
プト層に起因する増大抵抗率を伴ってである。この最適
化は、ＲＥＳＵＲＦ技術からもまた生じ得る。しかしな
がら、最適降伏電圧を得るために必要とされる小ドリフ
ト領域厚さは、しばしば、ＲＥＳＵＲＦデバイスの最低
オン抵抗ＲＤＳ（ｏｎ）に好ましくない増大を持たら
す。
ス）の大きさ及び性能は、出力デバイスの特定降伏電圧
ＢＶにおいて指定ＲＤＳ（ｏｎ）に臨界的に依存する。
フィールド酸化物厚さは、通常、技術的定数によって制
限されるから、高降伏電圧は、軽ドープト層を典型的に
必要とする。しかしながら、デバイスのオン抵抗ＲＤＳ
（ｏｎ）はエピタキシャル層抵抗率に比例するから、高
降伏電圧は、一般に、制限された駆動電流能力とトレー
ドオフされねばならない。すなわち、ＬＤＭＯＳトラン
ジスタの降伏電圧は、ドリフト領域エピタキシャル厚さ
を調節することによって最適化されるが、しかし軽ドー
プト層に起因する増大抵抗率を伴ってである。この最適
化は、ＲＥＳＵＲＦ技術からもまた生じ得る。しかしな
がら、最適降伏電圧を得るために必要とされる小ドリフ
ト領域厚さは、しばしば、ＲＥＳＵＲＦデバイスの最低
オン抵抗ＲＤＳ（ｏｎ）に好ましくない増大を持たら
す。
【０００６】ＬＤＭＯＳデバイスの設計の主目的は、オ
ン抵抗ＲＤＳ（ｏｎ）を最小化する一方、依然として高
降伏電圧を維持することである。しかしながら、先に注
意したように、これら２つの電気的パラメータは、エピ
タキシャルドーピング及び厚さのようなプロセス変数に
関する限り矛盾する要件を有する傾向がある。それゆ
え、ＬＤＭＯＳトランジスタの最適化は、プロセス設計
サイクル内でのしばしば至難のステップである。
ン抵抗ＲＤＳ（ｏｎ）を最小化する一方、依然として高
降伏電圧を維持することである。しかしながら、先に注
意したように、これら２つの電気的パラメータは、エピ
タキシャルドーピング及び厚さのようなプロセス変数に
関する限り矛盾する要件を有する傾向がある。それゆ
え、ＬＤＭＯＳトランジスタの最適化は、プロセス設計
サイクル内でのしばしば至難のステップである。
【０００７】標準ＬＤＭＯＳ技術によって製造された独
立デバイスのような、純粋に自己整合したＬＤＭＯＳト
ランジスタは、（ＤＭＯＳゲート用）多結晶シリコンの
層がゲートへのソース拡散と背面ゲート拡散との自己整
合を可能にするように製造プロセス内で正規には早期に
要求されるので、他の低パワーデバイスを含むプロセス
内へ容易には集積化され得ない。その後のＤＭＯＳ長期
ソース拡散は、同じプロセス中に製造される正規低パワ
ーＣＭＯＳ論理トランジスタを劣化させる。加えて、純
粋に光整合した（ｐｈｏｔｏ−ａｌｉｇｎｅｄ）デバイ
スは、背面ゲートが整合用にマークを残さずかつチャネ
ル長が自己整合に依存するので、制御するのが困難であ
る。
立デバイスのような、純粋に自己整合したＬＤＭＯＳト
ランジスタは、（ＤＭＯＳゲート用）多結晶シリコンの
層がゲートへのソース拡散と背面ゲート拡散との自己整
合を可能にするように製造プロセス内で正規には早期に
要求されるので、他の低パワーデバイスを含むプロセス
内へ容易には集積化され得ない。その後のＤＭＯＳ長期
ソース拡散は、同じプロセス中に製造される正規低パワ
ーＣＭＯＳ論理トランジスタを劣化させる。加えて、純
粋に光整合した（ｐｈｏｔｏ−ａｌｉｇｎｅｄ）デバイ
スは、背面ゲートが整合用にマークを残さずかつチャネ
ル長が自己整合に依存するので、制御するのが困難であ
る。
【０００８】これまで、１つ以上の他のデバイス構造と
共に基板上に構築されたほとんどのＬＤＭＯＳ構造は、
基板内に高電圧埋込み領域（ｔａｎｋ）をまず形成する
ことによつて形成されていた。高電圧埋込み領域の形成
の後、第１埋込み領域の導電形と反対導電形の（背面ゲ
ートとして典型的に使用される）第２低電圧埋込み領域
が第１高電圧埋込み領域内に形成され、かつ次いで活性
領域及びゲートがこれらの埋込み領域に整合させられ
た。しかしながら、これらの活性領域及びゲートの他の
存在構造への、特に、高電圧埋込み領域及び低電圧埋込
み領域への整合は、困難である。現行技術は、米国特許
第５，２４２，８４１号に教示されたような、これらの
デバイスを製造するための光整合及び自己整合のハイブ
リッドを使用する。
共に基板上に構築されたほとんどのＬＤＭＯＳ構造は、
基板内に高電圧埋込み領域（ｔａｎｋ）をまず形成する
ことによつて形成されていた。高電圧埋込み領域の形成
の後、第１埋込み領域の導電形と反対導電形の（背面ゲ
ートとして典型的に使用される）第２低電圧埋込み領域
が第１高電圧埋込み領域内に形成され、かつ次いで活性
領域及びゲートがこれらの埋込み領域に整合させられ
た。しかしながら、これらの活性領域及びゲートの他の
存在構造への、特に、高電圧埋込み領域及び低電圧埋込
み領域への整合は、困難である。現行技術は、米国特許
第５，２４２，８４１号に教示されたような、これらの
デバイスを製造するための光整合及び自己整合のハイブ
リッドを使用する。
【０００９】極く最近、ＬＤＭＯＳデバイスが、大きな
過渡現象に耐えることのできる種々の論理デバイス、メ
モリデバイス、及びその他のデバイスを備えた単一基板
上の単一チップ内に利用されている。しかしながら、こ
れらは、また、或る応用に対してはセパレートデバイス
としての用途を見い出す。
過渡現象に耐えることのできる種々の論理デバイス、メ
モリデバイス、及びその他のデバイスを備えた単一基板
上の単一チップ内に利用されている。しかしながら、こ
れらは、また、或る応用に対してはセパレートデバイス
としての用途を見い出す。
【００１０】
【発明が解決しようとする課題】したがって、改善オン
抵抗ＲＤＳ（ｏｎ）有する一方、高降伏電圧を維持する
ＬＤＭＯＳデバイスを製造できることが望ましい。単一
チップ上の他の高パワーデデバイス及び低パワーデバイ
スの製造と両立するプロセスの流れ内のステップを使用
するような改善ＬＤＭＯＳデバイスを製造できることが
また望ましい。
抵抗ＲＤＳ（ｏｎ）有する一方、高降伏電圧を維持する
ＬＤＭＯＳデバイスを製造できることが望ましい。単一
チップ上の他の高パワーデデバイス及び低パワーデバイ
スの製造と両立するプロセスの流れ内のステップを使用
するような改善ＬＤＭＯＳデバイスを製造できることが
また望ましい。
【００１１】
【課題を解決するための手段】本発明の１態様によれ
ば、改善ＬＤＭＯＳトランジスタの製造用プロセス、及
びこのような改善ＬＤＭＯＳトランジスタが提供され
る。改善ＬＤＭＯＳトランジスタは、第１導電形の半導
体層内にある。このトランジスタは、（第１導電形と反
対の）第２導電形のソース及びドレイン、及び第１導電
形式のチャネルとこのチャネルの上に絶縁されて配置さ
れた導電性ゲートを有する。第２導電形の低電圧埋込み
領域は、ドレイン領域（及びドレインドリフト領域）を
含むために使用されかつこの埋込み領域はその低面積抵
抗のゆえにこのデバイス対して低ＲＤＳ（ｏｎ）を提供
する。第２導電形式のこの埋込み領域は、ドレイン領域
の外周においてフィールド酸化物から拡がり、チャネル
領域と接合し、かつゲート酸化物及びこれに関係したフ
ィールド酸化物の下へ拡がる。すなわち、半導体デバイ
スが、基板の面内に形成されたその基板の導電形と反対
の導電形の第１高ドープト領域、第１高ドープト領域内
に形成された基板の導電形の第２高ドープト領域、第２
領域内に形成された基板の導電形と反対の導電形の第３
高トープト領域、及び第２及び第３高ドープト領域を覆
って形成されかつこれらの上に絶縁されて配置された部
分を有する導電性ゲートを有する。
ば、改善ＬＤＭＯＳトランジスタの製造用プロセス、及
びこのような改善ＬＤＭＯＳトランジスタが提供され
る。改善ＬＤＭＯＳトランジスタは、第１導電形の半導
体層内にある。このトランジスタは、（第１導電形と反
対の）第２導電形のソース及びドレイン、及び第１導電
形式のチャネルとこのチャネルの上に絶縁されて配置さ
れた導電性ゲートを有する。第２導電形の低電圧埋込み
領域は、ドレイン領域（及びドレインドリフト領域）を
含むために使用されかつこの埋込み領域はその低面積抵
抗のゆえにこのデバイス対して低ＲＤＳ（ｏｎ）を提供
する。第２導電形式のこの埋込み領域は、ドレイン領域
の外周においてフィールド酸化物から拡がり、チャネル
領域と接合し、かつゲート酸化物及びこれに関係したフ
ィールド酸化物の下へ拡がる。すなわち、半導体デバイ
スが、基板の面内に形成されたその基板の導電形と反対
の導電形の第１高ドープト領域、第１高ドープト領域内
に形成された基板の導電形の第２高ドープト領域、第２
領域内に形成された基板の導電形と反対の導電形の第３
高トープト領域、及び第２及び第３高ドープト領域を覆
って形成されかつこれらの上に絶縁されて配置された部
分を有する導電性ゲートを有する。
【００１２】オプショナルに、第２導電形の高電圧埋込
み領域が半導体デバイス全体を含むために使用され、第
２導電形の第１埋込み領域を含み、かつ高降伏電圧を提
供するために第１埋込み領域を基板から分離（ｉｓｏｌ
ａｔｅ）する。すなわち、半導体デバイスが、基板の面
内に形成された基板の導電形と反対の導電形の第１高ド
ープト領域、第１高ドープト領域内に形成された基板の
導電形と反対の導電形の第２高ドープト領域、第２高ド
ープト領域内に形成された基板の導電形の第３高ドープ
領域、第３高ドープト領域内に形成された基板の導電形
と反対の導電形の第４高ドープト領域、及び第２、第
３、第４高ドープト領域の少なくとも部分を覆って形成
されかつこれの上に絶縁されて形成された部分を有する
導電性ゲートを有する。
み領域が半導体デバイス全体を含むために使用され、第
２導電形の第１埋込み領域を含み、かつ高降伏電圧を提
供するために第１埋込み領域を基板から分離（ｉｓｏｌ
ａｔｅ）する。すなわち、半導体デバイスが、基板の面
内に形成された基板の導電形と反対の導電形の第１高ド
ープト領域、第１高ドープト領域内に形成された基板の
導電形と反対の導電形の第２高ドープト領域、第２高ド
ープト領域内に形成された基板の導電形の第３高ドープ
領域、第３高ドープト領域内に形成された基板の導電形
と反対の導電形の第４高ドープト領域、及び第２、第
３、第４高ドープト領域の少なくとも部分を覆って形成
されかつこれの上に絶縁されて形成された部分を有する
導電性ゲートを有する。
【００１３】オプショナル高電圧埋込み領域を備えない
半導体デバイス構造が、Ｈブリッジの低側駆動器（ｌｏ
ｗ−ｓｉｄｅ ｄｒｉｖｅｒ；以下、ＬＳＤと称する）
部分としての使用に特に適している。Ｈプリッシの高側
駆動器（ｈｉｇｈ−ｓｉｄｅｄｒｉｖｅｒ；以下、ＨＳ
Ｄと称する）部分に対しては、第２導電形のオプショナ
ル高電圧埋込み領域がデバイスを含むために使用され、
第２導電形の低電圧埋込み層を含み、かつこのデバイス
に対する高降伏電圧を維持するためにこの低電圧埋込み
領域を基板から分離する。しかしながら、本発明のＬＳ
Ｄ及びＨＳＤデバイスは、また、非Ｈブリッジ応用にセ
パレート独立デバイスとして使用されると云える。
半導体デバイス構造が、Ｈブリッジの低側駆動器（ｌｏ
ｗ−ｓｉｄｅ ｄｒｉｖｅｒ；以下、ＬＳＤと称する）
部分としての使用に特に適している。Ｈプリッシの高側
駆動器（ｈｉｇｈ−ｓｉｄｅｄｒｉｖｅｒ；以下、ＨＳ
Ｄと称する）部分に対しては、第２導電形のオプショナ
ル高電圧埋込み領域がデバイスを含むために使用され、
第２導電形の低電圧埋込み層を含み、かつこのデバイス
に対する高降伏電圧を維持するためにこの低電圧埋込み
領域を基板から分離する。しかしながら、本発明のＬＳ
Ｄ及びＨＳＤデバイスは、また、非Ｈブリッジ応用にセ
パレート独立デバイスとして使用されると云える。
【００１４】本発明のＨＳＤ及びＬＳＤデバイスを含む
Ｈブリッジは、例えば、風防ガラスワイパ、パワーウイ
ンド、パワーミラー、ゲージ等のような、しかしこれら
に限定されない、自動車システムに使用されると云え
る。加えて、個別ＨＳＤ及びＬＳＤデバイスは、また、
例えば、インジケータ、照明デバイス、リレー等のよう
な、しかしこれらに限定されない、自動車システムに用
途を見い出すと云える。
Ｈブリッジは、例えば、風防ガラスワイパ、パワーウイ
ンド、パワーミラー、ゲージ等のような、しかしこれら
に限定されない、自動車システムに使用されると云え
る。加えて、個別ＨＳＤ及びＬＳＤデバイスは、また、
例えば、インジケータ、照明デバイス、リレー等のよう
な、しかしこれらに限定されない、自動車システムに用
途を見い出すと云える。
【００１５】本発明のＨＳＤ及びＬＳＤデバイスを含む
Ｈブリッジは、また、例えば、プリンタ、ディスク装置
等のような、しかしこれらに限定されない、コンピュー
タ周辺装置に使用されると云える。加えて、個別ＨＳＤ
及びＬＳＤデバイスは、また、例えば、インジケータ、
照明デバイス、コイル駆動器、リレー、モータコイル等
のような、しかしこれらに限定されない、コンピュータ
周辺システムに使用されると云える。
Ｈブリッジは、また、例えば、プリンタ、ディスク装置
等のような、しかしこれらに限定されない、コンピュー
タ周辺装置に使用されると云える。加えて、個別ＨＳＤ
及びＬＳＤデバイスは、また、例えば、インジケータ、
照明デバイス、コイル駆動器、リレー、モータコイル等
のような、しかしこれらに限定されない、コンピュータ
周辺システムに使用されると云える。
【００１６】このプロセスは、ゲート酸化物及びドレイ
ン領域の下に位置させられる第２導電形の埋込み領域を
区画するために打込みマスクを採用する。この埋込み領
域は、トランジスタのソース領域及びドレイン領域を囲
む寸法を与えられる。特に、このプロセスは、トランジ
スタのソース領域及びドレイン領域を囲む寸法を与えら
れた領域であって、基板の上面に基板の導電形と反対の
導電形の第１領域を形成するステップ、第１領域内に心
出しされた第２領域内へ異なる拡散速度を有する第１導
電形のドーパント及び第２導電形のドーパントを導入す
るステップ、これらのドーパントの異なる拡散速度に起
因して第２領域内のドーパントから第３領域と第４領域
とを形成するために基板を高温にさらすステップ、第４
領域と第５領域に隣接するかつ部分的に重なるゲート構
造を形成するステップ、第３領域に隣接するかつ部分的
に重なるゲート構造を形成するステップ、及び基板の上
面にゲート構造の両端に隣接する第１ソース／ドレイン
領域と第２ソース／ドレイン領域とを形成するステップ
を含む。
ン領域の下に位置させられる第２導電形の埋込み領域を
区画するために打込みマスクを採用する。この埋込み領
域は、トランジスタのソース領域及びドレイン領域を囲
む寸法を与えられる。特に、このプロセスは、トランジ
スタのソース領域及びドレイン領域を囲む寸法を与えら
れた領域であって、基板の上面に基板の導電形と反対の
導電形の第１領域を形成するステップ、第１領域内に心
出しされた第２領域内へ異なる拡散速度を有する第１導
電形のドーパント及び第２導電形のドーパントを導入す
るステップ、これらのドーパントの異なる拡散速度に起
因して第２領域内のドーパントから第３領域と第４領域
とを形成するために基板を高温にさらすステップ、第４
領域と第５領域に隣接するかつ部分的に重なるゲート構
造を形成するステップ、第３領域に隣接するかつ部分的
に重なるゲート構造を形成するステップ、及び基板の上
面にゲート構造の両端に隣接する第１ソース／ドレイン
領域と第２ソース／ドレイン領域とを形成するステップ
を含む。
【００１７】本発明の追加のプロセスは、トランジスタ
のソース領域及びドレイン領域を囲む寸法を与えられた
領域であって、基板の上面に基板の導電形と反対の導電
形の第１領域を形成するステップ、基板を第１高温にさ
らすステップ、第１領域内に基板の導電形と反対の導電
形の第２領域を形成するステップ、第２領域内に心出し
された第３領域内へ異なる拡散速度を有する第１導電形
のドーパントと第２導電形のドーパントとを導入するス
テップ、これらのドーパントの異なる拡散速度に起因し
て第３領域内のドーパントから第４領域と第５領域とを
形成するために基板を第２高温にさらすステップ、第４
領域に隣接するかつ部分的に重なるゲート構造を形成す
るステップ、及び基板の上面にゲート構造の両端に隣接
する第１ソース／ドレイン領域と第２ソース／ドレイン
領域とを形成するステップを含む。
のソース領域及びドレイン領域を囲む寸法を与えられた
領域であって、基板の上面に基板の導電形と反対の導電
形の第１領域を形成するステップ、基板を第１高温にさ
らすステップ、第１領域内に基板の導電形と反対の導電
形の第２領域を形成するステップ、第２領域内に心出し
された第３領域内へ異なる拡散速度を有する第１導電形
のドーパントと第２導電形のドーパントとを導入するス
テップ、これらのドーパントの異なる拡散速度に起因し
て第３領域内のドーパントから第４領域と第５領域とを
形成するために基板を第２高温にさらすステップ、第４
領域に隣接するかつ部分的に重なるゲート構造を形成す
るステップ、及び基板の上面にゲート構造の両端に隣接
する第１ソース／ドレイン領域と第２ソース／ドレイン
領域とを形成するステップを含む。
【００１８】本発明の他の態様は、単一基板上に本発明
の改善パワーデバイス、他のパワーデバイス、及び非パ
ワーデバイスを製造する一方、高性能を維持するために
使用することのできるプロセスの流れである。このプロ
セスの流れは、パワーデバイスの性能を増長する一方、
同時に、パワーデバイスの性能を劣化させることなく非
パワーデバイスの製造にもまた使用されかつパワーデバ
イスの性能を増長するプロセスステップを利用すること
によって、プロセスステップの数を減少させる。
の改善パワーデバイス、他のパワーデバイス、及び非パ
ワーデバイスを製造する一方、高性能を維持するために
使用することのできるプロセスの流れである。このプロ
セスの流れは、パワーデバイスの性能を増長する一方、
同時に、パワーデバイスの性能を劣化させることなく非
パワーデバイスの製造にもまた使用されかつパワーデバ
イスの性能を増長するプロセスステップを利用すること
によって、プロセスステップの数を減少させる。
【００１９】
【発明の実施の形態】本発明の半導体デバイスは、広範
な半導体デバイスに適用可能であり、かつ種々な半導体
材料から製造され得る。次の説明は、現在利用可能な半
導体デバイスの大部分がシリコン基板内に製造され、か
つ本発明が最も普通に出合う応用はシリコン基板に係わ
るから、シリコン基板内に実現される本発明の半導体デ
バイスのいくつかの好適実施例を説明する。それにもか
かわらず、本発明は、また、ガリウムひ素、ゲルマニウ
ム、及び他の半導体材料においても有利に採用されると
云える。したがって、本発明の応用は、シリコン半導体
材料で製造されるデバイスに限定されるのではなく、１
つ以上の利用可能な半導体材料で製造されたデバイスを
含むことを意図する。
な半導体デバイスに適用可能であり、かつ種々な半導体
材料から製造され得る。次の説明は、現在利用可能な半
導体デバイスの大部分がシリコン基板内に製造され、か
つ本発明が最も普通に出合う応用はシリコン基板に係わ
るから、シリコン基板内に実現される本発明の半導体デ
バイスのいくつかの好適実施例を説明する。それにもか
かわらず、本発明は、また、ガリウムひ素、ゲルマニウ
ム、及び他の半導体材料においても有利に採用されると
云える。したがって、本発明の応用は、シリコン半導体
材料で製造されるデバイスに限定されるのではなく、１
つ以上の利用可能な半導体材料で製造されたデバイスを
含むことを意図する。
【００２０】更に、本発明はシリコン半導体デバイスを
目的としたいくつかの好適実施例によって解説される
が、これらの解説は本発明の範囲及び適用性への限定で
あることを意図しているのではない。更に、解説例は絶
縁ゲート制御構造を使用するが、認識するべきであるの
は、絶縁ゲート部分が光活性化又は電流活性化構造で以
て置換されてよいことである。それゆえ、本発明の半導
体デバイスが解説された構造に限定されることを意図し
ているのではない。これらのデバイスを含めて、本発明
の効用及び応用を現行好適実施例によって実証する。
目的としたいくつかの好適実施例によって解説される
が、これらの解説は本発明の範囲及び適用性への限定で
あることを意図しているのではない。更に、解説例は絶
縁ゲート制御構造を使用するが、認識するべきであるの
は、絶縁ゲート部分が光活性化又は電流活性化構造で以
て置換されてよいことである。それゆえ、本発明の半導
体デバイスが解説された構造に限定されることを意図し
ているのではない。これらのデバイスを含めて、本発明
の効用及び応用を現行好適実施例によって実証する。
【００２１】更に、半導体素子の種々の部分は、寸法関
係を表示するように描かれてはいない。本発明の明確な
解説及び理解を提供するために或る寸法は他の寸法に対
して拡大されている。解説目的のために、本発明の半導
体デバイスの好適実施例は、特定のｐ及びｎ形領域を含
むように図示されているが、云までもなく、ここでの教
示は、例えば、解説されたデバイスの二重性を提供する
ために種々の領域の導電形が反転された半導体デバイス
にも同等に適用可能である。エンハンスメントモード構
造とディープレーションモード構造も、同様に相互交換
されると云える。
係を表示するように描かれてはいない。本発明の明確な
解説及び理解を提供するために或る寸法は他の寸法に対
して拡大されている。解説目的のために、本発明の半導
体デバイスの好適実施例は、特定のｐ及びｎ形領域を含
むように図示されているが、云までもなく、ここでの教
示は、例えば、解説されたデバイスの二重性を提供する
ために種々の領域の導電形が反転された半導体デバイス
にも同等に適用可能である。エンハンスメントモード構
造とディープレーションモード構造も、同様に相互交換
されると云える。
【００２２】更に、ここに解説された実施例は幅と深さ
を有する種々の領域を備えた二次元図で示されている
が、云うまでもなく、これらの領域はデバイスの単一セ
ルの部分のみの図解であり、このデバイスは三次元構造
内に配置された複数のこのようセルを含んでよい。した
がって、これらの領域は、実際にデバイスに製造される
とき、長さ、幅、及び深さを含む。
を有する種々の領域を備えた二次元図で示されている
が、云うまでもなく、これらの領域はデバイスの単一セ
ルの部分のみの図解であり、このデバイスは三次元構造
内に配置された複数のこのようセルを含んでよい。した
がって、これらの領域は、実際にデバイスに製造される
とき、長さ、幅、及び深さを含む。
【００２３】本発明のデバイスの構造に対する製造ステ
ップは、おそらくライブラリに記憶された、例えば、米
国特許第５，２４２，８４１号（１９９３年９月７日発
行）及び第５，２９６，３９３号（１９９４年３月２２
日発行）に解説されたような、しかしこれらに限定され
ない、多くの様々な型式のデバイスに対する設計規則と
一致している。これら普通認められた及び関係した場合
は、多くの様々な半導体デバイスに応用できるプロセス
パラメータの統一された組を提供する。更に特に、これ
らのプロセスは、本発明の改善デバイスばかりでなく、
低電圧ｐＭＯＳデバイス、低電圧ｎＭＯＳデバイス、ｐ
チャネル分離又はゲーティングＦＥＴ、ｎチャネル分離
又はゲーティングＦＥＴ、電気的プログラム可能ファウ
ラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）
注入型ＲＯＭセル、ドレイン拡張ｎチャネルＦＥＴ、ド
レイン拡張ｐチャネルＦＥＴ、縦型ＤＭＯＳデバイス、
ショットキーダイオード、及びＦＡＭＯＳ・ＥＰＲＯＭ
セルを製造するために使用されてよい。
ップは、おそらくライブラリに記憶された、例えば、米
国特許第５，２４２，８４１号（１９９３年９月７日発
行）及び第５，２９６，３９３号（１９９４年３月２２
日発行）に解説されたような、しかしこれらに限定され
ない、多くの様々な型式のデバイスに対する設計規則と
一致している。これら普通認められた及び関係した場合
は、多くの様々な半導体デバイスに応用できるプロセス
パラメータの統一された組を提供する。更に特に、これ
らのプロセスは、本発明の改善デバイスばかりでなく、
低電圧ｐＭＯＳデバイス、低電圧ｎＭＯＳデバイス、ｐ
チャネル分離又はゲーティングＦＥＴ、ｎチャネル分離
又はゲーティングＦＥＴ、電気的プログラム可能ファウ
ラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）
注入型ＲＯＭセル、ドレイン拡張ｎチャネルＦＥＴ、ド
レイン拡張ｐチャネルＦＥＴ、縦型ＤＭＯＳデバイス、
ショットキーダイオード、及びＦＡＭＯＳ・ＥＰＲＯＭ
セルを製造するために使用されてよい。
【００２４】やはり、本発明の改善デバイスの製造用プ
ロセスがｐ形シリコン基板及びエピタキシャル層内での
デバイスの製造に関連して説明されるが、これらのプロ
セスはまたｎ形半導体材料ばかりでなく他の形の半導体
にも応用可能であると云える。
ロセスがｐ形シリコン基板及びエピタキシャル層内での
デバイスの製造に関連して説明されるが、これらのプロ
セスはまたｎ形半導体材料ばかりでなく他の形の半導体
にも応用可能であると云える。
【００２５】初期的に、整合マークが、エッチング標的
（図示されていない）によって、保護酸化物を表面に有
するｐ形半導体基板内へ形成される。整合マークは、異
なるデバイス型式が形成されることがある所の半導体基
板内の領域を画定するのを援助するために使用されてよ
く、及び好適には、どの高電圧埋込み領域及び／又は低
電圧埋込み領域でもその形成用マスクを整合させるため
に使用される。
（図示されていない）によって、保護酸化物を表面に有
するｐ形半導体基板内へ形成される。整合マークは、異
なるデバイス型式が形成されることがある所の半導体基
板内の領域を画定するのを援助するために使用されてよ
く、及び好適には、どの高電圧埋込み領域及び／又は低
電圧埋込み領域でもその形成用マスクを整合させるため
に使用される。
【００２６】
【実施例】いま図１Ａを参照すると、オプショナル高電
圧ｎ−形埋込み領域１７０が見られ、この領域は本発明
の改善ＬＤＭＯＳトランジスタ１４６の１つの型式に対
して打ち込まれてよい。用語、高電圧は、これらの埋込
み領域内に形成されるデバイスが受ける電圧、すなわ
ち、１２から１８ボルトのような高電圧、又は約６０ボ
ルトまでの過渡電圧を示し、このような高電圧は、通常
広いかつ深い埋込み領域を、しかし小さい（軽）ドーパ
ント濃度で、要求する。埋込み領域内に本発明の改善Ｌ
ＤＭＯＳデバイスを形成することが、ソースを基板から
分離して、ＨＳＤ回路構成を用意する。ＨＳＤ回路構成
は、ここで、後に更に充分に説明されるように、ＬＤＭ
ＯＳトランジスタからなり、このドレインは電源に結合
され及びそのソースは出力負荷に結合される。
圧ｎ−形埋込み領域１７０が見られ、この領域は本発明
の改善ＬＤＭＯＳトランジスタ１４６の１つの型式に対
して打ち込まれてよい。用語、高電圧は、これらの埋込
み領域内に形成されるデバイスが受ける電圧、すなわ
ち、１２から１８ボルトのような高電圧、又は約６０ボ
ルトまでの過渡電圧を示し、このような高電圧は、通常
広いかつ深い埋込み領域を、しかし小さい（軽）ドーパ
ント濃度で、要求する。埋込み領域内に本発明の改善Ｌ
ＤＭＯＳデバイスを形成することが、ソースを基板から
分離して、ＨＳＤ回路構成を用意する。ＨＳＤ回路構成
は、ここで、後に更に充分に説明されるように、ＬＤＭ
ＯＳトランジスタからなり、このドレインは電源に結合
され及びそのソースは出力負荷に結合される。
【００２７】初期的に、酸化物層１６４は基板の表面に
成長させられる。次いで、ホトレジスト層１６６がパタ
ーン化されて、高電圧ｎ−形埋込み領域打ち込みが形成
されることになるエリヤを画定する。次いで、ｎ−形埋
込み領域打込みが、好適には、りんで以て約２．５×１
０１２イオン個数／ｃｍ２の線量かつ約８０ＫｅＶのエ
ネルギーで行われる。これが、高電圧ｎ−形埋込み領域
１７０を生成し、この領域は数時間にわたる不活性雰囲
気下約１２００℃での熱ステップで以て駆動される。
成長させられる。次いで、ホトレジスト層１６６がパタ
ーン化されて、高電圧ｎ−形埋込み領域打ち込みが形成
されることになるエリヤを画定する。次いで、ｎ−形埋
込み領域打込みが、好適には、りんで以て約２．５×１
０１２イオン個数／ｃｍ２の線量かつ約８０ＫｅＶのエ
ネルギーで行われる。これが、高電圧ｎ−形埋込み領域
１７０を生成し、この領域は数時間にわたる不活性雰囲
気下約１２００℃での熱ステップで以て駆動される。
【００２８】注意せねばならないのは、図１Ａ〜１Ｉの
図解断面図に与えられた近似打込み境界は、製造プロセ
スの全ての熱ステップが完了した後に得られた境界であ
ると云うことである。しかしながら、処理の早期段階
で、境界はさほど深くかつ広くなく、それらは、その後
の熱ステップが本発明のデバイス及びこれと同時に製造
される他のどのデバイスをも含む半導体チップ上に遂行
された後に図解の境界に接近する。
図解断面図に与えられた近似打込み境界は、製造プロセ
スの全ての熱ステップが完了した後に得られた境界であ
ると云うことである。しかしながら、処理の早期段階
で、境界はさほど深くかつ広くなく、それらは、その後
の熱ステップが本発明のデバイス及びこれと同時に製造
される他のどのデバイスをも含む半導体チップ上に遂行
された後に図解の境界に接近する。
【００２９】この熱ステップに続いて、ホトレジスト層
１８２がパターン化されて、低電圧埋込み領域１８０が
打ち込まれることになるエリヤを除きチップの残りのエ
リヤをマスクで覆う。次いで、図１Ｂに図示されたよう
に、低電圧ｎ形埋込み領域１８０が、改善ＬＤＭＯＳト
ランジスタ用に打ち込まれる。次いで、低電圧ｎ形埋込
み領域の打込みが、例えば、りんで以て約１×１０１３
イオン個数／ｃｍ２かつ約８０ＫｅＶの打込みエネルギ
ーで遂行される。この打込みステップを、本発明のデバ
イスと同時に製造されるどの低電圧ｐＭＯＳ論理トラン
ジスタの背面ゲートを形成するのにもまた使用してよ
い。
１８２がパターン化されて、低電圧埋込み領域１８０が
打ち込まれることになるエリヤを除きチップの残りのエ
リヤをマスクで覆う。次いで、図１Ｂに図示されたよう
に、低電圧ｎ形埋込み領域１８０が、改善ＬＤＭＯＳト
ランジスタ用に打ち込まれる。次いで、低電圧ｎ形埋込
み領域の打込みが、例えば、りんで以て約１×１０１３
イオン個数／ｃｍ２かつ約８０ＫｅＶの打込みエネルギ
ーで遂行される。この打込みステップを、本発明のデバ
イスと同時に製造されるどの低電圧ｐＭＯＳ論理トラン
ジスタの背面ゲートを形成するのにもまた使用してよ
い。
【００３０】ここに説明された高電圧埋込み領域及び低
電圧埋込み領域は、それらを生成するために使用される
ドーパント濃度において異なり、それゆえ、異なる時間
にチップ又は基板内へ打ち込まれる。高電圧埋込み領域
は、高ｐｎ接合ダイオード降伏を保全するために低ドー
パント濃度で以て形成されるが、しかし深い。低電圧埋
込み領域は、浅いが、しかしドーパントの高濃度を有す
る。
電圧埋込み領域は、それらを生成するために使用される
ドーパント濃度において異なり、それゆえ、異なる時間
にチップ又は基板内へ打ち込まれる。高電圧埋込み領域
は、高ｐｎ接合ダイオード降伏を保全するために低ドー
パント濃度で以て形成されるが、しかし深い。低電圧埋
込み領域は、浅いが、しかしドーパントの高濃度を有す
る。
【００３１】ここで先に論じられた関連特許のプロセス
ステップによれば、高電圧ｐ−形埋込み領域が打ち込ま
れ、これに低電圧ｐ形埋込み領域の打込みが続く。これ
らのステップは、本発明のデバイスと同時に製造される
どの他のデバイスに対しても遂行されるであろう。次に
図１Ｃに転じると、本発明の改善ＬＤＭＯＳトランジス
タ用ＤＷＥＬＬ領域１９４の打込みが図示されている。
ホトレジスト層１８８が表面に堆積されかつパターン化
されて、自己整合ｐ−及びｎ＋拡散を形成するＤＷＥＬ
Ｌを画定する。ＤＷＥＬＬのｐ−形部分は、好適には、
例えば、ほう素を約１×１０１４イオン個数／ｃｍ２か
つ約４０ＫｅＶの打込みエネルギーで露出部分内へ打ち
込むことによって形成され、及びそのｎ＋形部分は、好
適には、例えば、ひ素を約１×１０１５イオン個数／ｃ
ｍ２かつ約１２０ＫｅＶの打込みエネルギーで同じ露出
部分内へ打ち込むことによって形成され、ＤＷＥＬＬ領
域を確立する。これらのＤＷＥＬｌ領域は、高電圧ｎ−
形埋込み領域１７０が存在するとき、その中心にあり、
及び本発明のＬＤＭＯＳトランジスタ１４６用低電圧ｎ
形埋込み領域１８０の中心にありかつその内縁に接す
る。これらのＤＷＥＬＬ領域は、本発明の改善ＬＤＭＯ
Ｓトランジスタ用背面ゲート、及びソースとして働く。
ステップによれば、高電圧ｐ−形埋込み領域が打ち込ま
れ、これに低電圧ｐ形埋込み領域の打込みが続く。これ
らのステップは、本発明のデバイスと同時に製造される
どの他のデバイスに対しても遂行されるであろう。次に
図１Ｃに転じると、本発明の改善ＬＤＭＯＳトランジス
タ用ＤＷＥＬＬ領域１９４の打込みが図示されている。
ホトレジスト層１８８が表面に堆積されかつパターン化
されて、自己整合ｐ−及びｎ＋拡散を形成するＤＷＥＬ
Ｌを画定する。ＤＷＥＬＬのｐ−形部分は、好適には、
例えば、ほう素を約１×１０１４イオン個数／ｃｍ２か
つ約４０ＫｅＶの打込みエネルギーで露出部分内へ打ち
込むことによって形成され、及びそのｎ＋形部分は、好
適には、例えば、ひ素を約１×１０１５イオン個数／ｃ
ｍ２かつ約１２０ＫｅＶの打込みエネルギーで同じ露出
部分内へ打ち込むことによって形成され、ＤＷＥＬＬ領
域を確立する。これらのＤＷＥＬｌ領域は、高電圧ｎ−
形埋込み領域１７０が存在するとき、その中心にあり、
及び本発明のＬＤＭＯＳトランジスタ１４６用低電圧ｎ
形埋込み領域１８０の中心にありかつその内縁に接す
る。これらのＤＷＥＬＬ領域は、本発明の改善ＬＤＭＯ
Ｓトランジスタ用背面ゲート、及びソースとして働く。
【００３２】これに続いて、数時間にわたる不活性雰囲
気下約１１００℃での熱駆動ステップが、拡散をそれら
のほとんど最終深さ及び幅へ駆動するために遂行され
る。図１Ｄは、この熱駆動ステップに続くＤＷＥＬＬの
ｎ＋形部分１５９及びＤＷＥＬＬのｐ−形部分１５７の
近似境界を描く。
気下約１１００℃での熱駆動ステップが、拡散をそれら
のほとんど最終深さ及び幅へ駆動するために遂行され
る。図１Ｄは、この熱駆動ステップに続くＤＷＥＬＬの
ｎ＋形部分１５９及びＤＷＥＬＬのｐ−形部分１５７の
近似境界を描く。
【００３３】次に図１Ｅに転じると、本発明の製造プロ
セスにおける他のオプショナル段階が更に図解されてい
る。オプショナルに、次いで、ホトレジスト層（図示さ
れていない）が、チップ上に堆積され、かつ深いｐ＋拡
散２００のためにパターン化される。これは、例えば、
ほう素で以て約１×１０１４イオン個数／ｃｍ２かつ約
４０ＫｅＶの打込みエネルギーで遂行されてよい。この
打込みは深いｐ＋形中央領域２００を生成することにな
り、この領域はデバイス用の深い背面ゲート接点として
働き、この接点は旧技術を使用して製造されるデバイス
にとって必要であると云え、この深い背面ゲートは背面
ゲート抵抗を減少させるので旧かつ広いデバイスにとっ
ておそらく必要となる。
セスにおける他のオプショナル段階が更に図解されてい
る。オプショナルに、次いで、ホトレジスト層（図示さ
れていない）が、チップ上に堆積され、かつ深いｐ＋拡
散２００のためにパターン化される。これは、例えば、
ほう素で以て約１×１０１４イオン個数／ｃｍ２かつ約
４０ＫｅＶの打込みエネルギーで遂行されてよい。この
打込みは深いｐ＋形中央領域２００を生成することにな
り、この領域はデバイス用の深い背面ゲート接点として
働き、この接点は旧技術を使用して製造されるデバイス
にとって必要であると云え、この深い背面ゲートは背面
ゲート抵抗を減少させるので旧かつ広いデバイスにとっ
ておそらく必要となる。
【００３４】図１Ｆにおいて、窒化物／酸化物マスク２
０４が形成され、パターン化され、かつエッチングされ
て、モウト（ｍｏａｔ）酸化物マスク２０４を生成す
る。活性領域が、シリコンの標準局在酸化（以下、ＬＯ
ＣＯＳと称する）プロセスによって製造される。
０４が形成され、パターン化され、かつエッチングされ
て、モウト（ｍｏａｔ）酸化物マスク２０４を生成す
る。活性領域が、シリコンの標準局在酸化（以下、ＬＯ
ＣＯＳと称する）プロセスによって製造される。
【００３５】このモウトマスク２０４は、パターン化ホ
トレジスト層２０６を用いて増大させられて、図１Ｆに
ただプラス（プラス符号）によって表された、ｐ＋チャ
ネルストップ領域２０８の打込み用マスクを形成する。
チャネルストップ打込みは、例えば、ほう素のような、
ｐ形ドーパントで以て、約３×１０１３イオン個数／ｃ
ｍ２の線量かつ約３０ＫｅＶのエネルギーで遂行されて
よい。チャネルストップ打込みは、活性デバイスエリヤ
に自己整合しかつチャネルストップ領域内でｐ−形エピ
タキシャル層の導電形をｐ形に増大するように働く。こ
れが、デバイス間の寄生トランジスタの形成を防止す
る。
トレジスト層２０６を用いて増大させられて、図１Ｆに
ただプラス（プラス符号）によって表された、ｐ＋チャ
ネルストップ領域２０８の打込み用マスクを形成する。
チャネルストップ打込みは、例えば、ほう素のような、
ｐ形ドーパントで以て、約３×１０１３イオン個数／ｃ
ｍ２の線量かつ約３０ＫｅＶのエネルギーで遂行されて
よい。チャネルストップ打込みは、活性デバイスエリヤ
に自己整合しかつチャネルストップ領域内でｐ−形エピ
タキシャル層の導電形をｐ形に増大するように働く。こ
れが、デバイス間の寄生トランジスタの形成を防止す
る。
【００３６】次いで、図１Ｇに描かれたように、ホトレ
ジスト層２０６が剥がされ、かつチップが分離用フィー
ルド酸化物２１０を成長させるために長期熱ステップに
さらされる。局在酸化が、約９００℃で約９から１０時
間にわたり蒸気のような酸化雰囲気下で約７６００Åの
厚さまで起こる。この酸化は、図１Ｇに示されたよう
に、窒化物／酸化物マスクによって開放されたままにさ
れているエリヤ内に起こる。フィールド酸化２１０の成
長の後、マスク２０４が取り除かれる。クリーンアップ
ステップの後、損傷材料を取り除くためにダミー酸化物
層（図示されていない）が露出シリコン表面に成長させ
られる。次いで、このダミー酸化物が取り除かれる。
ジスト層２０６が剥がされ、かつチップが分離用フィー
ルド酸化物２１０を成長させるために長期熱ステップに
さらされる。局在酸化が、約９００℃で約９から１０時
間にわたり蒸気のような酸化雰囲気下で約７６００Åの
厚さまで起こる。この酸化は、図１Ｇに示されたよう
に、窒化物／酸化物マスクによって開放されたままにさ
れているエリヤ内に起こる。フィールド酸化２１０の成
長の後、マスク２０４が取り除かれる。クリーンアップ
ステップの後、損傷材料を取り除くためにダミー酸化物
層（図示されていない）が露出シリコン表面に成長させ
られる。次いで、このダミー酸化物が取り除かれる。
【００３７】図１Ｇに描かれたように、次に、高電圧ゲ
ート酸化物２１８が埋込み領域の表面上に成長させられ
る。このときブランケット（無パターン化）Ｖｔ打込み
２７２が、本発明のデバイスを含む全てのデバイス内へ
ほう素で以て（約３×１０１１イオン個数／ｃｍ２かつ
約４０ＫｅＶのエネルギーで）遂行される。フィールド
酸化物は低電圧ｎ形埋込み領域に光整合させられ、（ゲ
ーテッドダイオード降伏電圧としてまた知られる）ゲー
ト電極によって制御される表面電位のゆえにフィールド
酸化物縁に対するｎ形埋込み領域縁はＤＭＯＳ降伏電圧
に影響することに注意されたい。
ート酸化物２１８が埋込み領域の表面上に成長させられ
る。このときブランケット（無パターン化）Ｖｔ打込み
２７２が、本発明のデバイスを含む全てのデバイス内へ
ほう素で以て（約３×１０１１イオン個数／ｃｍ２かつ
約４０ＫｅＶのエネルギーで）遂行される。フィールド
酸化物は低電圧ｎ形埋込み領域に光整合させられ、（ゲ
ーテッドダイオード降伏電圧としてまた知られる）ゲー
ト電極によって制御される表面電位のゆえにフィールド
酸化物縁に対するｎ形埋込み領域縁はＤＭＯＳ降伏電圧
に影響することに注意されたい。
【００３８】次いで、ホトレジスト層がチップ上に堆積
されかつパターン化されて、埋込み領域１８０を含む低
電圧ｎ形埋込み領域を露出させる。このとき、高電圧ｎ
Ｖｔ打込みが、ほう素で以て低電圧論理デバイスの低電
圧ｎ形埋込み領域内へ遂行される。これらの埋込み領域
はデバイスの表面にｐ−形領域を形成することによって
ｐチャネル論理トランジスタのしきい電圧を変更させる
ために打ち込まれ、このｐ−形領域はフィールド酸化物
によって活性領域に自己整合させられる。次に、低電圧
Ｖｔ調節打込み２７４が、他のデバイスのＤＷＥＬＬの
ｎ＋形部分内へ遂行されてよい。
されかつパターン化されて、埋込み領域１８０を含む低
電圧ｎ形埋込み領域を露出させる。このとき、高電圧ｎ
Ｖｔ打込みが、ほう素で以て低電圧論理デバイスの低電
圧ｎ形埋込み領域内へ遂行される。これらの埋込み領域
はデバイスの表面にｐ−形領域を形成することによって
ｐチャネル論理トランジスタのしきい電圧を変更させる
ために打ち込まれ、このｐ−形領域はフィールド酸化物
によって活性領域に自己整合させられる。次に、低電圧
Ｖｔ調節打込み２７４が、他のデバイスのＤＷＥＬＬの
ｎ＋形部分内へ遂行されてよい。
【００３９】これらのデバイスの製造用の更にステップ
が図１Ｈに示されている。多結晶シリコン層（図示され
ていない）が堆積され、ドープされ、パターン化され、
及びエッチングされて、ＬＤＯＭＳトランジスタ１４６
用ｎ＋形環状多結晶ゲート２４４を形成する。これは、
例えば、堆積剤としてシランを使用して約６２５℃で完
遂されると云える。次いで、多結晶層は、りんで以てド
ープされる、例えば、窒素及び酸素の存在下の約９００
℃での熱ステップにおいてＰＯＣＬ３で以て導電性を与
えるられる。この層は、また、デグレーズ（ｄｅｇｌａ
ｚ）される。図１Ｉにおいて、側壁酸化物２５０が、チ
ップ上に堆積された酸化物の厚層を異方性エッチングバ
ックすることによって多結晶ゲート２４４に追加され
る。これに続いて、酸素雰囲気存在下で多結晶ゲート２
４４の露出表面上にキャップ酸化物２５２が成長させら
れる。
が図１Ｈに示されている。多結晶シリコン層（図示され
ていない）が堆積され、ドープされ、パターン化され、
及びエッチングされて、ＬＤＯＭＳトランジスタ１４６
用ｎ＋形環状多結晶ゲート２４４を形成する。これは、
例えば、堆積剤としてシランを使用して約６２５℃で完
遂されると云える。次いで、多結晶層は、りんで以てド
ープされる、例えば、窒素及び酸素の存在下の約９００
℃での熱ステップにおいてＰＯＣＬ３で以て導電性を与
えるられる。この層は、また、デグレーズ（ｄｅｇｌａ
ｚ）される。図１Ｉにおいて、側壁酸化物２５０が、チ
ップ上に堆積された酸化物の厚層を異方性エッチングバ
ックすることによって多結晶ゲート２４４に追加され
る。これに続いて、酸素雰囲気存在下で多結晶ゲート２
４４の露出表面上にキャップ酸化物２５２が成長させら
れる。
【００４０】ホトレジスト層（図示されていない）が、
複数のｎ−形ソース／ドレイン領域打込みを画定するた
めに使用される。これらの領域の接点部分は、対応する
側壁酸化物構造又はモウト酸化物構造に自己整合させら
れる（ソース領域はフィールドの下へ部分的に拡がるか
ら、この領域は多結晶層とは自己整合させられない）。
まず、低濃度拡散ｎ形ソース／ドレイン領域打込み、い
わゆるＬＤＤ打込みが、りんで以て、低電圧ｎ形埋込み
領域１８０の周辺近くの環状ソース／ドレイン領域２７
２内へ行われる。この打込みは、約４×１０１４イオン
個数／ｃｍ２の線量でかつ約８０ＫｅＶのエネルギーで
行われる。
複数のｎ−形ソース／ドレイン領域打込みを画定するた
めに使用される。これらの領域の接点部分は、対応する
側壁酸化物構造又はモウト酸化物構造に自己整合させら
れる（ソース領域はフィールドの下へ部分的に拡がるか
ら、この領域は多結晶層とは自己整合させられない）。
まず、低濃度拡散ｎ形ソース／ドレイン領域打込み、い
わゆるＬＤＤ打込みが、りんで以て、低電圧ｎ形埋込み
領域１８０の周辺近くの環状ソース／ドレイン領域２７
２内へ行われる。この打込みは、約４×１０１４イオン
個数／ｃｍ２の線量でかつ約８０ＫｅＶのエネルギーで
行われる。
【００４１】このＬＤＤ打込みに直ぐ続いて、主ｎ＋形
ソース／ドレイン領域打込みが行われ、これは、好適に
は、ひ素打込みであって、同じパターン化ホトレジスト
層（図示されていない）を使用する。この打込みは、約
５×１０１５イオン個数／ｃｍ２の線量かつ約１２０Ｋ
ｅＶのエネルギー行われてよい。これら２つの打込み
は、窒素雰囲気下で約半時間にわたり９００℃でアニー
ルされて、図示のような打込み境界を得る。りんドーパ
ントの一部は、トランジスタ１４６用のそれぞれのゲー
トの下へ部分的に拡散する。
ソース／ドレイン領域打込みが行われ、これは、好適に
は、ひ素打込みであって、同じパターン化ホトレジスト
層（図示されていない）を使用する。この打込みは、約
５×１０１５イオン個数／ｃｍ２の線量かつ約１２０Ｋ
ｅＶのエネルギー行われてよい。これら２つの打込み
は、窒素雰囲気下で約半時間にわたり９００℃でアニー
ルされて、図示のような打込み境界を得る。りんドーパ
ントの一部は、トランジスタ１４６用のそれぞれのゲー
トの下へ部分的に拡散する。
【００４２】他のホトレジスト層（図示されていない）
が、どのｐ＋形ソース／ドレイン領域打込みドープト用
にも及び深いｐ＋形接点領域２９６用にパターン化され
る。深いｐ＋形接点領域は、深いｐ＋形領域２００の側
面余地と実質的に一致する。
が、どのｐ＋形ソース／ドレイン領域打込みドープト用
にも及び深いｐ＋形接点領域２９６用にパターン化され
る。深いｐ＋形接点領域は、深いｐ＋形領域２００の側
面余地と実質的に一致する。
【００４３】ｎ形ソース／ドレイン領域打込みステップ
がｐチャネルトランジスタ用背面ゲートに対する表面接
点領域を形成するために更に使用され、及びｐ＋形ソー
ス／ドレイン領域打込みステップは本発明のデバイスと
同時に製造されるどのｎチャネルトランジスタ用背面ゲ
ートに対する表面接点領域をも形成するために使用され
る。
がｐチャネルトランジスタ用背面ゲートに対する表面接
点領域を形成するために更に使用され、及びｐ＋形ソー
ス／ドレイン領域打込みステップは本発明のデバイスと
同時に製造されるどのｎチャネルトランジスタ用背面ゲ
ートに対する表面接点領域をも形成するために使用され
る。
【００４４】半導体デバイスの形成はいまや事実上完了
したが、これらを互いに及び外部と相互接続しなければ
ならない。酸化物層（図示されていない）が、堆積さ
れ、パターン化され、及びエッチングされて、接点窓を
提供し、この窓に相互接続用又は外部接続用金属が施さ
れることになる。典型的には、プラチナが堆積されて各
接点窓においてＰｔＳｉを形成する。
したが、これらを互いに及び外部と相互接続しなければ
ならない。酸化物層（図示されていない）が、堆積さ
れ、パターン化され、及びエッチングされて、接点窓を
提供し、この窓に相互接続用又は外部接続用金属が施さ
れることになる。典型的には、プラチナが堆積されて各
接点窓においてＰｔＳｉを形成する。
【００４５】中間レベル絶縁物、第１レベル金属、第２
中間レベル絶縁物、及び第２レベル金属の堆積を含む終
結プロセスは、技術上周知のプロセスに従って遂行さ
れ、それゆえここで説明しない。
中間レベル絶縁物、及び第２レベル金属の堆積を含む終
結プロセスは、技術上周知のプロセスに従って遂行さ
れ、それゆえここで説明しない。
【００４６】要約すると、本発明のデバイスを製造する
本発明の主要プロセスステップは図２に描かれており、
これらのステップは米国特許第５，２４２，８４１号の
図１と一致しているので、これと同じ参照符号の付け方
を使用する。いま図２を参照すると、初期ステップは、
自己整合ステップ１００であることが判る。オプショナ
ルに、次いで、デバイスを囲む寸法を与えられた高電圧
ｎ形埋込み領域（基板の導電形と反対）が基板の上面に
形成される（ステップ１０３）。この高電圧埋込み領域
形成ステップ１０３が採用されるとき、埋込み領域駆動
ステップ１０５が基板及び埋込み領域を第１高温にさら
して埋込み領域を部分的に駆動することによって遂行さ
れる。次に、低電圧ｎ形埋込み領域（基板の導電形と反
対）が、高電圧埋込み領域が存在しているとき、高電圧
埋込み領域内に形成され（ステップ１０６）、低電圧埋
込み領域はデバイスのソース及びドレインを囲む寸法を
与えらている。これに続いて、ＤＷＥＬＬが、低電圧埋
込み領域内に心出しされた第３領域内へ異なる拡散速度
を有する第１導電形ドーパント及び第２導電形ドーパト
を導入することによって形成される（ステップ１０
９）。次いで、第２埋込み領域駆動ステップ１１０が、
（ドーパントの異なる拡散速度に起因して）第３領域内
のドーパントからＤＷＥＬＬを形成するために基板を第
２高温にさらすこと及び第３領域内の駆動によって遂行
される。オプショナルに、深いｐ＋打込みが行われる
（ステップ１１１）。これに続き、種々なステップが遂
行されて、モウト（ステップ１１２）、チャネルストッ
プ（ステップ１１３）、及びフィールド酸化物（ステッ
プ１１４）、ばかりでなくブランケットＶｔ調節（ステ
ップ１１６）を提供する。次に、ゲート酸化物が形成さ
れて（ステップ１１６）、ＤＷＥＬＬの部分に隣接しか
つ部分的にこれに重なるゲート構造を提供する。最後
に、ソース／ドレイン領域が、基板の表面においてゲー
ト構造の両端に隣接して形成される（ステップ１２
６）。これの接点形成１２８の後、種々のメタライゼー
ション１３０、１３２、１３４、１３５、１３７、保護
１３６、及びクリーンアップステップ１３８が遂行され
る。
本発明の主要プロセスステップは図２に描かれており、
これらのステップは米国特許第５，２４２，８４１号の
図１と一致しているので、これと同じ参照符号の付け方
を使用する。いま図２を参照すると、初期ステップは、
自己整合ステップ１００であることが判る。オプショナ
ルに、次いで、デバイスを囲む寸法を与えられた高電圧
ｎ形埋込み領域（基板の導電形と反対）が基板の上面に
形成される（ステップ１０３）。この高電圧埋込み領域
形成ステップ１０３が採用されるとき、埋込み領域駆動
ステップ１０５が基板及び埋込み領域を第１高温にさら
して埋込み領域を部分的に駆動することによって遂行さ
れる。次に、低電圧ｎ形埋込み領域（基板の導電形と反
対）が、高電圧埋込み領域が存在しているとき、高電圧
埋込み領域内に形成され（ステップ１０６）、低電圧埋
込み領域はデバイスのソース及びドレインを囲む寸法を
与えらている。これに続いて、ＤＷＥＬＬが、低電圧埋
込み領域内に心出しされた第３領域内へ異なる拡散速度
を有する第１導電形ドーパント及び第２導電形ドーパト
を導入することによって形成される（ステップ１０
９）。次いで、第２埋込み領域駆動ステップ１１０が、
（ドーパントの異なる拡散速度に起因して）第３領域内
のドーパントからＤＷＥＬＬを形成するために基板を第
２高温にさらすこと及び第３領域内の駆動によって遂行
される。オプショナルに、深いｐ＋打込みが行われる
（ステップ１１１）。これに続き、種々なステップが遂
行されて、モウト（ステップ１１２）、チャネルストッ
プ（ステップ１１３）、及びフィールド酸化物（ステッ
プ１１４）、ばかりでなくブランケットＶｔ調節（ステ
ップ１１６）を提供する。次に、ゲート酸化物が形成さ
れて（ステップ１１６）、ＤＷＥＬＬの部分に隣接しか
つ部分的にこれに重なるゲート構造を提供する。最後
に、ソース／ドレイン領域が、基板の表面においてゲー
ト構造の両端に隣接して形成される（ステップ１２
６）。これの接点形成１２８の後、種々のメタライゼー
ション１３０、１３２、１３４、１３５、１３７、保護
１３６、及びクリーンアップステップ１３８が遂行され
る。
【００４７】いま図３Ａを参照すると、本発明の１デバ
イスの詳細な断面図が見られる。更に特に、ＨＳＤを使
用するのに適したデバイスの構造が描かれている。図示
されたように、デバイスは、ｐ−形エピタキシャル層１
５６内に高電圧埋込み領域３８４及び低電圧埋込み領域
３８４Ａを、それぞれ、有する。ＤＷＥＬＬｐ−形部分
３５４は、これらの埋込み領域内の中心に描かれてお
り、この領域はオプショナルな深いｐ＋打込み３５６を
含み、後者は背面ゲート領域として働く。ＤＷＥＬＬｎ
＋形部分３６８が、また、これらの埋込み領域の中心に
描かれている。ソース／ドレイン領域３９４／３９８及
び３５８／３６６がまた描かれおり、これらは種々のｎ
打込みを含む。高電圧Ｖｔ打込み３５０がゲート酸化物
層３７０の下に描かれている。多結晶ゲート３５２は、
酸化物層３７０の上に示されている。多結晶ゲート３５
２は、側壁酸化物２５０及び酸化物キャップ２５２を有
する。フィールド酸化物２１０が、また示されている。
イスの詳細な断面図が見られる。更に特に、ＨＳＤを使
用するのに適したデバイスの構造が描かれている。図示
されたように、デバイスは、ｐ−形エピタキシャル層１
５６内に高電圧埋込み領域３８４及び低電圧埋込み領域
３８４Ａを、それぞれ、有する。ＤＷＥＬＬｐ−形部分
３５４は、これらの埋込み領域内の中心に描かれてお
り、この領域はオプショナルな深いｐ＋打込み３５６を
含み、後者は背面ゲート領域として働く。ＤＷＥＬＬｎ
＋形部分３６８が、また、これらの埋込み領域の中心に
描かれている。ソース／ドレイン領域３９４／３９８及
び３５８／３６６がまた描かれおり、これらは種々のｎ
打込みを含む。高電圧Ｖｔ打込み３５０がゲート酸化物
層３７０の下に描かれている。多結晶ゲート３５２は、
酸化物層３７０の上に示されている。多結晶ゲート３５
２は、側壁酸化物２５０及び酸化物キャップ２５２を有
する。フィールド酸化物２１０が、また示されている。
【００４８】図３Ａの改善ＬＤＭＯＳトランジスタの概
略平面図が図３Ｂに示されている。ｎ−形埋込み領域３
８４及びｎ形埋込み領域３８４Ａの外側打込み限界は実
線の方形によって示されている。ＤＷＥＬＬｐ＋部分３
５４打込みマスク限界は標識された実線によって示され
ている。オプショナル深いｐ＋形拡散領域３５６は、Ｄ
ＷＥＬＬｐ−形部分３５４に対する打込みエリヤ内の中
央部分を占領する。ソース／ドレイン領域は、３９４及
び３９８である。ソース／ドレイン領域３９４は、両側
でフィールド酸化物２１０によって画定されている。多
結晶２ゲート３５２は、側壁酸化物領域２５０及び酸化
物キャップ２５２を伴う。多結晶ゲート３５２は電極板
（ｐａｄ；図示されていない）まで拡がり、及び接点
（図示されていない）は第１金属（図示されていない）
から電極板まで拡がるように形成されている。適当な接
点（図示されていない）が種々な領域３９８、３５８、
３６２からそれぞれ第１レベル金属線路（図示されてい
ない）まで拡がるように形成されている。
略平面図が図３Ｂに示されている。ｎ−形埋込み領域３
８４及びｎ形埋込み領域３８４Ａの外側打込み限界は実
線の方形によって示されている。ＤＷＥＬＬｐ＋部分３
５４打込みマスク限界は標識された実線によって示され
ている。オプショナル深いｐ＋形拡散領域３５６は、Ｄ
ＷＥＬＬｐ−形部分３５４に対する打込みエリヤ内の中
央部分を占領する。ソース／ドレイン領域は、３９４及
び３９８である。ソース／ドレイン領域３９４は、両側
でフィールド酸化物２１０によって画定されている。多
結晶２ゲート３５２は、側壁酸化物領域２５０及び酸化
物キャップ２５２を伴う。多結晶ゲート３５２は電極板
（ｐａｄ；図示されていない）まで拡がり、及び接点
（図示されていない）は第１金属（図示されていない）
から電極板まで拡がるように形成されている。適当な接
点（図示されていない）が種々な領域３９８、３５８、
３６２からそれぞれ第１レベル金属線路（図示されてい
ない）まで拡がるように形成されている。
【００４９】図４Ａを参照すると、本発明の他のデバイ
スの詳細な断面図が見られる。更に特に、ＬＳＤを使用
するために適したデバイスの構造が描かれている。図示
されたように、デバイスは、ｐ−形エピタキシャル層１
５６内に低電圧ｎ形埋込み領域３８４Ａを有する。ＤＷ
ＥＬＬｐ−形部分３５４はこの埋込み領域内の中心に描
かれており、かつオプショナルな深いｐ＋形拡散領域３
５６を有し、この部分は背面ゲート領域として働く。ソ
ース／ドレイン領域３９４／３９８及び３５８／３６６
がまた描かれており、これらは種々のｎ打込みを含む。
高電圧Ｖｔ打込み３５０がゲート酸化物層３７０の下に
描かれている。多結晶ゲート３５２は、酸化物層３７０
を覆って示されている。多結晶ゲート３５２は、側壁酸
化物２５０及び酸化物キャップ２５２を有する。フィー
ルド酸化物２１０がまた図示されている。
スの詳細な断面図が見られる。更に特に、ＬＳＤを使用
するために適したデバイスの構造が描かれている。図示
されたように、デバイスは、ｐ−形エピタキシャル層１
５６内に低電圧ｎ形埋込み領域３８４Ａを有する。ＤＷ
ＥＬＬｐ−形部分３５４はこの埋込み領域内の中心に描
かれており、かつオプショナルな深いｐ＋形拡散領域３
５６を有し、この部分は背面ゲート領域として働く。ソ
ース／ドレイン領域３９４／３９８及び３５８／３６６
がまた描かれており、これらは種々のｎ打込みを含む。
高電圧Ｖｔ打込み３５０がゲート酸化物層３７０の下に
描かれている。多結晶ゲート３５２は、酸化物層３７０
を覆って示されている。多結晶ゲート３５２は、側壁酸
化物２５０及び酸化物キャップ２５２を有する。フィー
ルド酸化物２１０がまた図示されている。
【００５０】図４Ａの改善ＬＤＭＯＳトランジスタの概
略平面図が図４Ｂに示されている。ｎ形埋込み領域３８
４Ａの打込み限界は実線の方形によって示されている。
ＤＷＥＬＬｐ−形部分３５４打込みマスク限界は標識さ
れた実線によって示されている。オプショナルな深いｐ
＋形拡散領域３５６は、ＤＷＥＬＬｐ−形部分３５４に
対する打込みエリヤ内の中央部分を占領する。ソース／
ドレイン領域は、３９８／３９４及び３５８／３６６で
ある。ソース／ドレイン領域３９８／３９４は、両側で
フィールド酸化物２１０によって画定されている。多結
晶２ゲート３５２は、側壁酸化物２５０及び酸化物キャ
ップ２５２を伴う。多結晶ゲート３５２は電極板（図示
されていない）まで拡がり、及び接点（図示されていな
い）は第１金属（図示されていない）から電極板まで拡
がるように形成されている。適当な接点（図示されてい
ない）が種々な領域３９８、３５８、３６２からそれぞ
れ第１レベル金属線路（図示されていない）まで拡がる
ように形成されている。
略平面図が図４Ｂに示されている。ｎ形埋込み領域３８
４Ａの打込み限界は実線の方形によって示されている。
ＤＷＥＬＬｐ−形部分３５４打込みマスク限界は標識さ
れた実線によって示されている。オプショナルな深いｐ
＋形拡散領域３５６は、ＤＷＥＬＬｐ−形部分３５４に
対する打込みエリヤ内の中央部分を占領する。ソース／
ドレイン領域は、３９８／３９４及び３５８／３６６で
ある。ソース／ドレイン領域３９８／３９４は、両側で
フィールド酸化物２１０によって画定されている。多結
晶２ゲート３５２は、側壁酸化物２５０及び酸化物キャ
ップ２５２を伴う。多結晶ゲート３５２は電極板（図示
されていない）まで拡がり、及び接点（図示されていな
い）は第１金属（図示されていない）から電極板まで拡
がるように形成されている。適当な接点（図示されてい
ない）が種々な領域３９８、３５８、３６２からそれぞ
れ第１レベル金属線路（図示されていない）まで拡がる
ように形成されている。
【００５１】図３Ａ、３Ｂ、４Ａ、及び４ＢのＬＤＭＯ
Ｓ構造は、ウェル制御チャネル長を備えた二重拡散ソー
ス／背面ゲートである。ソースのゲート重なりは光整合
に依存し、この整合はサブミクロン級ステッパ用に優れ
ている。ＬＤＭＯＳトランジスタは、高電圧ＭＯＳしき
い電圧を調節するために使用されるブランケットｐ−打
込みの結果としてドレイン側フィールド酸化物の縁まで
拡がる−ｐ形領域を有する。ｎ形ソース／ドレイン領域
は、二重拡散（ｎ＋／ｎ−）されている。多結晶ゲート
のソース側上の側壁は、ソースの重ドープ領域をゲート
に自己整合させる。第１金属層は、正規には、多結晶ゲ
ートに平行にデバイスに沿って延び、第２金属層はボン
ド電極板へのチップ総体経路指定の関数として、ゲート
多結晶に平行又は垂直いずれかで延びることができる。
打込み及びウェルの終端は、降伏電圧を増大するために
半円形である。しかしながら、高電圧Ｖｔ打込みは無パ
ターン化であるから、それは平面図には現れない。
Ｓ構造は、ウェル制御チャネル長を備えた二重拡散ソー
ス／背面ゲートである。ソースのゲート重なりは光整合
に依存し、この整合はサブミクロン級ステッパ用に優れ
ている。ＬＤＭＯＳトランジスタは、高電圧ＭＯＳしき
い電圧を調節するために使用されるブランケットｐ−打
込みの結果としてドレイン側フィールド酸化物の縁まで
拡がる−ｐ形領域を有する。ｎ形ソース／ドレイン領域
は、二重拡散（ｎ＋／ｎ−）されている。多結晶ゲート
のソース側上の側壁は、ソースの重ドープ領域をゲート
に自己整合させる。第１金属層は、正規には、多結晶ゲ
ートに平行にデバイスに沿って延び、第２金属層はボン
ド電極板へのチップ総体経路指定の関数として、ゲート
多結晶に平行又は垂直いずれかで延びることができる。
打込み及びウェルの終端は、降伏電圧を増大するために
半円形である。しかしながら、高電圧Ｖｔ打込みは無パ
ターン化であるから、それは平面図には現れない。
【００５２】エピタキシャル層１５６がｐ−形のとき
は、ｎ−チャネルトランジスタの背面ゲートが普通であ
る。ｎ−形埋込み領域３８４／ｎ形埋込み領域３８４Ａ
は、分離用補助ｐｎ接合を与え、エピタキシャル層１５
６に対して負電圧の使用を許す、すなわち、ソースが負
へ駆動されかつデバイスが依然として動作すると云え
る。更に、高電圧ｎ−形埋込み領域３８４は、過渡電圧
からの追加保護を与える。これは、分離トランジスタ
を、自動車マイクロコントローラ及び６０ボルトの過渡
電圧を印加される他のチップに特に有効にする。
は、ｎ−チャネルトランジスタの背面ゲートが普通であ
る。ｎ−形埋込み領域３８４／ｎ形埋込み領域３８４Ａ
は、分離用補助ｐｎ接合を与え、エピタキシャル層１５
６に対して負電圧の使用を許す、すなわち、ソースが負
へ駆動されかつデバイスが依然として動作すると云え
る。更に、高電圧ｎ−形埋込み領域３８４は、過渡電圧
からの追加保護を与える。これは、分離トランジスタ
を、自動車マイクロコントローラ及び６０ボルトの過渡
電圧を印加される他のチップに特に有効にする。
【００５３】ｎ−形領域３８４／ｎ形領域３８４Ａの早
期打込みは、ＣＭＯＳ論理セル、ＥＥＰＲＯＭセル及び
ＥＰＲＯＭセルに適合性のプロセス内で整合不感応性Ｄ
ＭＯＳチャネル長を提供する。すなわち、ＤＷＥＬＬｐ
−形部分３５４によって生成されたチャネル長は、環状
ゲート３５２の位置に無関係に形成される。
期打込みは、ＣＭＯＳ論理セル、ＥＥＰＲＯＭセル及び
ＥＰＲＯＭセルに適合性のプロセス内で整合不感応性Ｄ
ＭＯＳチャネル長を提供する。すなわち、ＤＷＥＬＬｐ
−形部分３５４によって生成されたチャネル長は、環状
ゲート３５２の位置に無関係に形成される。
【００５４】加えて、本発明の構造を採用する単一デバ
イスに対しては、最終打込みに関連した正規二重拡散を
遂行することは、不必要である。すなわち、表面上の単
一拡散打込みが表面接点として働くことになる。二重拡
散表面接点は、パワーデバイスが他のパワーデバイス及
び低電圧デバイスと同じチップ上に含まれるとき、必要
とされる。
イスに対しては、最終打込みに関連した正規二重拡散を
遂行することは、不必要である。すなわち、表面上の単
一拡散打込みが表面接点として働くことになる。二重拡
散表面接点は、パワーデバイスが他のパワーデバイス及
び低電圧デバイスと同じチップ上に含まれるとき、必要
とされる。
【００５５】本発明の構造の利点は、ＲＤＳ（ｏｎ）値
が適当に調節されてよい一方、降伏電圧を非常に高いレ
ベルのままにすると云うことである。本発明の構造を採
用することによって、本発明の教示を採用しない構造に
対して大きな面積を必要とするであろう同じ低Ｒ
ＤＣ（ｏｎ）値を達成するために、より小さいチップ面
積を使用することが可能である。
が適当に調節されてよい一方、降伏電圧を非常に高いレ
ベルのままにすると云うことである。本発明の構造を採
用することによって、本発明の教示を採用しない構造に
対して大きな面積を必要とするであろう同じ低Ｒ
ＤＣ（ｏｎ）値を達成するために、より小さいチップ面
積を使用することが可能である。
【００５６】一般に、現存するＬＤＭＯＳ構造は、基板
と反対の導電形の厚いエピタキシャル層内に製造される
か又はそれらは薄いエピタキシャル層を使用しかつＲＥ
ＳＵＲＦ原理を適用して印加ドレイン電圧をデバイスの
ドリフト領域内のシリコン表面を横断して平等に分布さ
せる。本発明のドレイン構造は、また、従来の「自己整
合」ソース構造で以て働く。
と反対の導電形の厚いエピタキシャル層内に製造される
か又はそれらは薄いエピタキシャル層を使用しかつＲＥ
ＳＵＲＦ原理を適用して印加ドレイン電圧をデバイスの
ドリフト領域内のシリコン表面を横断して平等に分布さ
せる。本発明のドレイン構造は、また、従来の「自己整
合」ソース構造で以て働く。
【００５７】いま図５を参照すると、例えば、自動車応
用のような、しかしこれに限定されない種々の応用に使
用される制御電子回路を備えたＨブリッジ５００のブロ
ック図が見られる。このような応用には、パワーウイン
ド、パワーミラー、又は風防ガラスワイパの操作がある
と云ってもよいが、しかしこれらに限定されない。ブロ
ックとして図解された、制御及び支援電子回路５１０、
５１２、５１４、５１６を備えたＨブリッジＤＭＯＳ駆
動器、すなわち、ＨＳＤデバイス５０２、５０４、ＬＳ
Ｄデバイス５０６、５０８の例証レイアウトが図５に示
されており、例えば、超過温度運転停止、開回路検出、
及び過電流検出のような、しかしこれらに限定されな
い、他の典型的電子回路もまた制御及び支援電子回路５
１０、５１２、５１４、５１６の部分として含めてよ
い。
用のような、しかしこれに限定されない種々の応用に使
用される制御電子回路を備えたＨブリッジ５００のブロ
ック図が見られる。このような応用には、パワーウイン
ド、パワーミラー、又は風防ガラスワイパの操作がある
と云ってもよいが、しかしこれらに限定されない。ブロ
ックとして図解された、制御及び支援電子回路５１０、
５１２、５１４、５１６を備えたＨブリッジＤＭＯＳ駆
動器、すなわち、ＨＳＤデバイス５０２、５０４、ＬＳ
Ｄデバイス５０６、５０８の例証レイアウトが図５に示
されており、例えば、超過温度運転停止、開回路検出、
及び過電流検出のような、しかしこれらに限定されな
い、他の典型的電子回路もまた制御及び支援電子回路５
１０、５１２、５１４、５１６の部分として含めてよ
い。
【００５８】図５は、負荷５０５、電源５０７、及び接
地５０９に機能的に相互接続された２つのＨＳＤデバイ
ス５０２、５０４及び２つのＬＳＤデバイス５０６、５
０８を示す。デバイス制御電子回路５１０、５１２、５
１４、５１６は、ブロックとして図解され、かつ負荷５
０５を所望方向に駆動するために適当な対角ＬＳＤデバ
イスとＨＳＤデバイス対をターンオンするために使用さ
れる。すなわち、ＨＳＤデバイス５０４及びＬＳＤデバ
イス５０６がターンオンされて一方向に電流を流すか、
又はＨＳＤデバイス５０４及びＬＳＤデバイス５０６が
ターンオンされて反対方向に電流を流すかのどちらかで
ある。充電ポンプ５１４がＨＳＤデバイス又はＬＳＤデ
バイスのゲート上の電圧を上昇させ、それによって、そ
のデバイスがスイッチオンするときそのデバイス抵抗を
減少させる。デバイス制御電子回路５１０、５１２、及
び充電ポンプ５１４は、制御論理電子回路５１６に応答
する。制御論理電子回路５１６は、立ち代わって、その
入力信号に応答する。このようなＨブリッジ５００を、
例えば、２つの異なる方向へ駆動せねばならないモータ
を制御するために使用してよい。このようなモータは、
自動車のドア用ウインド又はミラーを制御することがあ
ろう。加えて、２つのこのようなＨブリッジ５００を、
両方向に動くゲージのインジケータ用２つの位置決め巻
線を制御するのにまた使用してよい。
地５０９に機能的に相互接続された２つのＨＳＤデバイ
ス５０２、５０４及び２つのＬＳＤデバイス５０６、５
０８を示す。デバイス制御電子回路５１０、５１２、５
１４、５１６は、ブロックとして図解され、かつ負荷５
０５を所望方向に駆動するために適当な対角ＬＳＤデバ
イスとＨＳＤデバイス対をターンオンするために使用さ
れる。すなわち、ＨＳＤデバイス５０４及びＬＳＤデバ
イス５０６がターンオンされて一方向に電流を流すか、
又はＨＳＤデバイス５０４及びＬＳＤデバイス５０６が
ターンオンされて反対方向に電流を流すかのどちらかで
ある。充電ポンプ５１４がＨＳＤデバイス又はＬＳＤデ
バイスのゲート上の電圧を上昇させ、それによって、そ
のデバイスがスイッチオンするときそのデバイス抵抗を
減少させる。デバイス制御電子回路５１０、５１２、及
び充電ポンプ５１４は、制御論理電子回路５１６に応答
する。制御論理電子回路５１６は、立ち代わって、その
入力信号に応答する。このようなＨブリッジ５００を、
例えば、２つの異なる方向へ駆動せねばならないモータ
を制御するために使用してよい。このようなモータは、
自動車のドア用ウインド又はミラーを制御することがあ
ろう。加えて、２つのこのようなＨブリッジ５００を、
両方向に動くゲージのインジケータ用２つの位置決め巻
線を制御するのにまた使用してよい。
【００５９】図５の回路は、充電ポンプを備えない場合
よりも高いゲート対ソースバイアスを達成するために搭
載充電ポンピングを利用し、それによってＬＳＤ−ＬＤ
ＭＯＳデバイスのＲＯＳ（ｏｎ）×面積を最小化する。
事実、ただ１つの充電ポンプが使用されるが、これはい
かなるときにもただ２つのＤＭＯＳデバイス、すなわ
ち、１つのＨＳＤ及び１つのＬＳＤが活性であるからで
ある。この特定の実施例に対して、充電ポンプに関連し
たシリコンオーバヘッドは、高ＶＧＳバイアスに起因す
るＲＤＳ（ｏｎ）×面積における減少によるオフセット
よりも大きくあるべきである。
よりも高いゲート対ソースバイアスを達成するために搭
載充電ポンピングを利用し、それによってＬＳＤ−ＬＤ
ＭＯＳデバイスのＲＯＳ（ｏｎ）×面積を最小化する。
事実、ただ１つの充電ポンプが使用されるが、これはい
かなるときにもただ２つのＤＭＯＳデバイス、すなわ
ち、１つのＨＳＤ及び１つのＬＳＤが活性であるからで
ある。この特定の実施例に対して、充電ポンプに関連し
たシリコンオーバヘッドは、高ＶＧＳバイアスに起因す
るＲＤＳ（ｏｎ）×面積における減少によるオフセット
よりも大きくあるべきである。
【００６０】更に、Ｈブリッジにとっての非自動車応用
がある。例えば、２つのＨブリッジ５００を、プリンタ
又はディスク装置のステッパを制御するために使用して
よい。それゆえ、本発明のデバイスを、また、種々のコ
ンピュータ周辺装置に使用してよい。
がある。例えば、２つのＨブリッジ５００を、プリンタ
又はディスク装置のステッパを制御するために使用して
よい。それゆえ、本発明のデバイスを、また、種々のコ
ンピュータ周辺装置に使用してよい。
【００６１】本発明の構造の両方を使用することがある
Ｈブリッジに加えて、他の応用は、独立デバイスとして
これらの構造を個別に採用してよい。例えば、自動車関
係において、図６に描かれたように、ＨＳＤ構造すなわ
ちＬＤＭＯＳデバイス６００がランプ又は電球６０２を
附勢又は電力投入するために使用される。しかしなが
ら、ＬＤＭＯＳデバイス６００から電球６０２へ延びる
電線６０３の長さが短い或る応用に対しては、ＬＳＤ構
造を使用するのが適当であると云える。典型的に、これ
ら個別ＬＳＤ及び／又はＨＳＤデバイスは、一括実装さ
れる。それゆえ、個別デバイスを、状態情報を提供する
又は指定エリヤを照明するために使用してよい。
Ｈブリッジに加えて、他の応用は、独立デバイスとして
これらの構造を個別に採用してよい。例えば、自動車関
係において、図６に描かれたように、ＨＳＤ構造すなわ
ちＬＤＭＯＳデバイス６００がランプ又は電球６０２を
附勢又は電力投入するために使用される。しかしなが
ら、ＬＤＭＯＳデバイス６００から電球６０２へ延びる
電線６０３の長さが短い或る応用に対しては、ＬＳＤ構
造を使用するのが適当であると云える。典型的に、これ
ら個別ＬＳＤ及び／又はＨＳＤデバイスは、一括実装さ
れる。それゆえ、個別デバイスを、状態情報を提供する
又は指定エリヤを照明するために使用してよい。
【００６２】本発明及びその利点が詳細に説明された
が、種々の変更、置換及び代替が特許請求範囲によって
画定された本発明の精神及び範囲に反することなくこれ
になされることは、云うまでない。
が、種々の変更、置換及び代替が特許請求範囲によって
画定された本発明の精神及び範囲に反することなくこれ
になされることは、云うまでない。
【００６３】以上の説明に関して更に以下の項を開示す
る。
る。
【００６４】（１） 改善ＬＤＭＯＳトランジスタの製
造方法であって、前記トランジスタのソース領域とドレ
イン領域とを囲む寸法を与えられた第１領域であって、
基板の上面に前記基板の導電形と反対の導電形の前記第
１領域を形成するステップ、第１高温に前記基板をさら
すステップ、前記第１領域内に前記基板の導電形と前記
反対の導電形の第２領域を形成するステップ、前記第１
領域内に心出しされた第３領域内へ異なる拡散速度を有
する第１導電形のドーパントと第２導電形のドーパント
とを導入するステップ、第４領域が第５領域内にありか
つ前記第５領域が前記第２領域と接触しているように、
前記ドーパントの異なる拡散速度に起因して前記第３領
域内の前記ドーパントから前記第４領域と前記第５領域
とを形成するために前記基板を第２高温にさらすステッ
プ、前記第４領域と前記第５領域とに隣接するかつ部分
的に重なるゲート構造を形成するステップ、及び前記第
４領域内に第１ソース／ドレイン領域を及び前記基板の
前記上面の前記ゲート構造の両端に隣接する前記第２導
電形の前記第２領域内に第２ソース／ドレイン領域を形
成するステップを含む製造方法。
造方法であって、前記トランジスタのソース領域とドレ
イン領域とを囲む寸法を与えられた第１領域であって、
基板の上面に前記基板の導電形と反対の導電形の前記第
１領域を形成するステップ、第１高温に前記基板をさら
すステップ、前記第１領域内に前記基板の導電形と前記
反対の導電形の第２領域を形成するステップ、前記第１
領域内に心出しされた第３領域内へ異なる拡散速度を有
する第１導電形のドーパントと第２導電形のドーパント
とを導入するステップ、第４領域が第５領域内にありか
つ前記第５領域が前記第２領域と接触しているように、
前記ドーパントの異なる拡散速度に起因して前記第３領
域内の前記ドーパントから前記第４領域と前記第５領域
とを形成するために前記基板を第２高温にさらすステッ
プ、前記第４領域と前記第５領域とに隣接するかつ部分
的に重なるゲート構造を形成するステップ、及び前記第
４領域内に第１ソース／ドレイン領域を及び前記基板の
前記上面の前記ゲート構造の両端に隣接する前記第２導
電形の前記第２領域内に第２ソース／ドレイン領域を形
成するステップを含む製造方法。
【００６５】（２） 改善ＬＤＭＯＳトランジスタの
製造方法であって、前記トランジスタのドリフト領域と
ドレイン域とを囲む寸法を与えられた第１領域であっ
て、基板の上面に前記基板の導電形と反対の導電形の前
記第１領域を形成するステップ、前記第１領域に隣接し
た第２領域内へ異なる拡散速度を有する第１導電形のド
ーパントと第２導電形のドーパントとを導入するステッ
プ、第３領域が第４領域内にありかつ前記第４領域が前
記第１領域と接触しているように、前記ドーパントの異
なる拡散速度に起因して前記第２領域内の前記ドーパン
トから前記第３領域と前記第４領域とを形成するために
前記基板を高温にさらすステップ、前記第３領域に隣接
するかつ部分的に重なるゲート構造を形成するステッ
プ、及び前記基板の前記上面に前記ゲート構造の両端に
隣接する第１ソース／ドレイン領域と第２ソース／ドレ
イン領域とを形成するステップを含む製造方法。
製造方法であって、前記トランジスタのドリフト領域と
ドレイン域とを囲む寸法を与えられた第１領域であっ
て、基板の上面に前記基板の導電形と反対の導電形の前
記第１領域を形成するステップ、前記第１領域に隣接し
た第２領域内へ異なる拡散速度を有する第１導電形のド
ーパントと第２導電形のドーパントとを導入するステッ
プ、第３領域が第４領域内にありかつ前記第４領域が前
記第１領域と接触しているように、前記ドーパントの異
なる拡散速度に起因して前記第２領域内の前記ドーパン
トから前記第３領域と前記第４領域とを形成するために
前記基板を高温にさらすステップ、前記第３領域に隣接
するかつ部分的に重なるゲート構造を形成するステッ
プ、及び前記基板の前記上面に前記ゲート構造の両端に
隣接する第１ソース／ドレイン領域と第２ソース／ドレ
イン領域とを形成するステップを含む製造方法。
【００６６】（３） 基板の面に形成された前記基板の
導電形と反対の導電形の第１高ドープト領域、前記第１
高ドープト領域内に形成された前記基板の導電形と前記
反対の導電形の第２高ドープト領域、前記第２ドープト
領域内に形成された前記基板の導電形の第３高ドープト
領域、前記第３高ドープト領域内に形成された前記基板
の導電形と前記反対の導電形の第４高ドープト領域、及
び前記第３高ドープト領域の部分と前記第４高ドープト
領域の部分とを少なくとも覆って形成されかつ前記部分
上に絶縁されて配置された部分を有する導電性ゲートを
含む改善ＬＤＭＯＳトランジスタ。
導電形と反対の導電形の第１高ドープト領域、前記第１
高ドープト領域内に形成された前記基板の導電形と前記
反対の導電形の第２高ドープト領域、前記第２ドープト
領域内に形成された前記基板の導電形の第３高ドープト
領域、前記第３高ドープト領域内に形成された前記基板
の導電形と前記反対の導電形の第４高ドープト領域、及
び前記第３高ドープト領域の部分と前記第４高ドープト
領域の部分とを少なくとも覆って形成されかつ前記部分
上に絶縁されて配置された部分を有する導電性ゲートを
含む改善ＬＤＭＯＳトランジスタ。
【００６７】（４） 基板の面に形成された前記基板の
導電形と反対の導電形の第１高ドープト領域、前記第１
高ドープト領域内に形成された前記基板の導電形の第２
高ドープト領域、前記第２高ドープト領域内に形成され
た前記基板の導電形と前記反対の導電形の第３高ドープ
ト領域、及び前記第２高ドープト領域と前記第３高ドー
プト領域とを覆って形成されかつ前記第２高ドープト領
域と前記第３高ドープト領域との上に絶縁されて配置さ
れた部分を有する導電性ゲートを含む改善ＬＤＭＯＳト
ランジスタ。
導電形と反対の導電形の第１高ドープト領域、前記第１
高ドープト領域内に形成された前記基板の導電形の第２
高ドープト領域、前記第２高ドープト領域内に形成され
た前記基板の導電形と前記反対の導電形の第３高ドープ
ト領域、及び前記第２高ドープト領域と前記第３高ドー
プト領域とを覆って形成されかつ前記第２高ドープト領
域と前記第３高ドープト領域との上に絶縁されて配置さ
れた部分を有する導電性ゲートを含む改善ＬＤＭＯＳト
ランジスタ。
【００６８】（５） 基板の面に形成された前記基板の
導電形と反対の導電形の第１高ドープト領域と、前記第
１高ドープト領域内に形成された前記基板の導電形と前
記反対の導電形の第２高ドープト領域と、前記高ドープ
ト第２領域内に形成された前記基板の導電形の第３高ド
ープト領域と、前記第３高ドープト領域内に形成された
前記基板の導電形と前記反対の導電形の第４高ドープ領
域と、前記第３高ドープト領域の部分と前記第４高ドー
プト領域の部分とを少なくとも覆って形成されたかつ前
記部分上に絶縁されて形成された部分を有する導電性ゲ
ートとを含む第１デバイス、及び基板の面に形成された
前記基板の導電形と反対の導電形の第１高ドープト領域
と、前記第１高ドープト領域内に形成された前記基板の
導電形の第２高ドープト領域と、前記第２高ドープト領
域内に形成された前記基板の導電形と前記反対の導電形
の第３高ドープト領域と、前記第２高ドープト領域と前
記第３高ドープト領域とを覆って形成されかつ前記第２
高ドープト領域と前記第３高ドープト領域との上に絶縁
されて配置された部分を有する導電性ゲートを含む第２
電子デバイスを含むＨブリッジ回路。
導電形と反対の導電形の第１高ドープト領域と、前記第
１高ドープト領域内に形成された前記基板の導電形と前
記反対の導電形の第２高ドープト領域と、前記高ドープ
ト第２領域内に形成された前記基板の導電形の第３高ド
ープト領域と、前記第３高ドープト領域内に形成された
前記基板の導電形と前記反対の導電形の第４高ドープ領
域と、前記第３高ドープト領域の部分と前記第４高ドー
プト領域の部分とを少なくとも覆って形成されたかつ前
記部分上に絶縁されて形成された部分を有する導電性ゲ
ートとを含む第１デバイス、及び基板の面に形成された
前記基板の導電形と反対の導電形の第１高ドープト領域
と、前記第１高ドープト領域内に形成された前記基板の
導電形の第２高ドープト領域と、前記第２高ドープト領
域内に形成された前記基板の導電形と前記反対の導電形
の第３高ドープト領域と、前記第２高ドープト領域と前
記第３高ドープト領域とを覆って形成されかつ前記第２
高ドープト領域と前記第３高ドープト領域との上に絶縁
されて配置された部分を有する導電性ゲートを含む第２
電子デバイスを含むＨブリッジ回路。
【００６９】（６） プリンタであって、ステッパモー
タを制御する少なくとも１つの電子デバイスを含み、か
つ前記デバイスが基板の面に形成された前記基板の導電
形と反対の導電形の第１高ドープト領域と、前記第１高
ドープト領域内に形成された前記基板の導電形と前記反
対の導電形の第２高ドープト領域と、前記第２高ドープ
ト領域内に形成された前記基板の導電形の第３高ドープ
ト領域と、前記第３高ドープト領域内に形成された前記
基板の導電形と前記反対の導電形の第４高ドープ領域
と、前記第３高ドープト領域の部分と前記第４高ドープ
ト領域の部分とを少なくとも覆って形成されかつ前記部
分の上に絶縁されて配置された部分を有する導電性ゲー
トとを含むプリンタ
タを制御する少なくとも１つの電子デバイスを含み、か
つ前記デバイスが基板の面に形成された前記基板の導電
形と反対の導電形の第１高ドープト領域と、前記第１高
ドープト領域内に形成された前記基板の導電形と前記反
対の導電形の第２高ドープト領域と、前記第２高ドープ
ト領域内に形成された前記基板の導電形の第３高ドープ
ト領域と、前記第３高ドープト領域内に形成された前記
基板の導電形と前記反対の導電形の第４高ドープ領域
と、前記第３高ドープト領域の部分と前記第４高ドープ
ト領域の部分とを少なくとも覆って形成されかつ前記部
分の上に絶縁されて配置された部分を有する導電性ゲー
トとを含むプリンタ
【００７０】（７） ディスク装置であって、ステッパ
モータを制御する少なくとも１つの電子デバイスを含
み、かつ前記デバイスが基板の面に形成された前記基板
の導電形と反対の導電形の第１高ドープト領域と、前記
第１高ドープト領域内に形成された前記基板の導電形と
前記反対の導電形の第２高ドープト領域と、前記第２高
ドープト領域内に形成された前記基板の導電形の第３高
ドープト領域と、前記第３高ドープト領域内に形成され
た前記基板の導電形と前記反対の導電形の第４高ドープ
領域と、前記第３高ドープト領域の部分と前記第４高ド
ープト領域の部分とを少なくとも覆って形成されかつ前
記部分の上に絶縁されて配置された部分を有する導電性
ゲートとを含むディスク装置。
モータを制御する少なくとも１つの電子デバイスを含
み、かつ前記デバイスが基板の面に形成された前記基板
の導電形と反対の導電形の第１高ドープト領域と、前記
第１高ドープト領域内に形成された前記基板の導電形と
前記反対の導電形の第２高ドープト領域と、前記第２高
ドープト領域内に形成された前記基板の導電形の第３高
ドープト領域と、前記第３高ドープト領域内に形成され
た前記基板の導電形と前記反対の導電形の第４高ドープ
領域と、前記第３高ドープト領域の部分と前記第４高ド
ープト領域の部分とを少なくとも覆って形成されかつ前
記部分の上に絶縁されて配置された部分を有する導電性
ゲートとを含むディスク装置。
【００７１】（８） ＬＤＭＯＳトランジスタの製造プ
ロセス、及びこのような改善ＬＤＭＯＳトランジスタが
提供される。改善ＬＤＭＯＳトランジスタは、第１導電
形の半導体層１５６内にある。前記トランジスタは、
（第１導電形と反対の）第２導電形のソース領域３５８
及びドレイン領域３９８、及び第１導電形のチャネル３
５４と該チャネルの上に絶縁されて配置された導電性ゲ
ート３５２を有する。第２導電形の低電圧埋込み領域３
８４Ａは、ドレインドリフト領域を含むために使用され
かつ前記埋込み領域の低面積抵抗のゆえに低ＲＤＳ（ｏ
ｎ）を提供する。第２導電形の前記埋込み領域は、前記
ドレイン領域の外周においてフィールド酸化物から拡が
り、前記チャネル３５４と接合し、かつゲート酸化物層
３７０及び該ゲート酸化物に関連したフィールド酸化物
２１０の下へ拡がる。オプショナルに、第２導電形の高
電圧埋込み領域３８４が、前記デバイスの全エリヤを含
むために使用され、第２導電形の第１埋込み領域３８４
Ａを含み、かつ高降伏電圧を提供するために前記第１埋
込み領域を前記基板から分離する。前記オプショナル高
電圧埋込み領域を備えないトランジスタは、Ｈブリッジ
のＬＳＤとして使用されるのに特に適している。Ｈブリ
ッジのＨＳＤに対しては、第２導電形のオプショナル高
電圧埋込み領域を備えたデバイスが使用される。本発明
のＬＳＤ及びＨＳＤデバイスは、また、セパレート独立
デバイスとして使用されてよい。
ロセス、及びこのような改善ＬＤＭＯＳトランジスタが
提供される。改善ＬＤＭＯＳトランジスタは、第１導電
形の半導体層１５６内にある。前記トランジスタは、
（第１導電形と反対の）第２導電形のソース領域３５８
及びドレイン領域３９８、及び第１導電形のチャネル３
５４と該チャネルの上に絶縁されて配置された導電性ゲ
ート３５２を有する。第２導電形の低電圧埋込み領域３
８４Ａは、ドレインドリフト領域を含むために使用され
かつ前記埋込み領域の低面積抵抗のゆえに低ＲＤＳ（ｏ
ｎ）を提供する。第２導電形の前記埋込み領域は、前記
ドレイン領域の外周においてフィールド酸化物から拡が
り、前記チャネル３５４と接合し、かつゲート酸化物層
３７０及び該ゲート酸化物に関連したフィールド酸化物
２１０の下へ拡がる。オプショナルに、第２導電形の高
電圧埋込み領域３８４が、前記デバイスの全エリヤを含
むために使用され、第２導電形の第１埋込み領域３８４
Ａを含み、かつ高降伏電圧を提供するために前記第１埋
込み領域を前記基板から分離する。前記オプショナル高
電圧埋込み領域を備えないトランジスタは、Ｈブリッジ
のＬＳＤとして使用されるのに特に適している。Ｈブリ
ッジのＨＳＤに対しては、第２導電形のオプショナル高
電圧埋込み領域を備えたデバイスが使用される。本発明
のＬＳＤ及びＨＳＤデバイスは、また、セパレート独立
デバイスとして使用されてよい。
【図１】本発明の改善ＬＤＭＯＳトランジスタの製造に
おける、いくつかのオプショナル段階を含む逐次段階を
示す同トランジスタ構造の断面図であって、Ａはオプシ
ョナル高電圧埋込み領域を形成した段階の図、Ｂは低電
圧埋込み層を形成した段階の図、ＣはＤＷＥＬＬ領域を
形成した段階の図、ＤはＤＷＥＬＬ確立に続き熱駆動し
た段階の図、Ｅは背面ゲート接点を形成した他のオプシ
ョナル段階の図、Ｆはモウトマスクを形成した段階の
図、Ｇはフィールド酸化物及びゲート酸化物を成長させ
た段階の図、Ｈは多結晶ゲートを形成した段階の図、及
び１は側壁酸化物構造及びキャップ酸化物をゲートに付
加した段階の図。
おける、いくつかのオプショナル段階を含む逐次段階を
示す同トランジスタ構造の断面図であって、Ａはオプシ
ョナル高電圧埋込み領域を形成した段階の図、Ｂは低電
圧埋込み層を形成した段階の図、ＣはＤＷＥＬＬ領域を
形成した段階の図、ＤはＤＷＥＬＬ確立に続き熱駆動し
た段階の図、Ｅは背面ゲート接点を形成した他のオプシ
ョナル段階の図、Ｆはモウトマスクを形成した段階の
図、Ｇはフィールド酸化物及びゲート酸化物を成長させ
た段階の図、Ｈは多結晶ゲートを形成した段階の図、及
び１は側壁酸化物構造及びキャップ酸化物をゲートに付
加した段階の図。
【図２】本発明によるデバイスを製造するプロセスの流
れ図。
れ図。
【図３】本発明の改善ＬＤＭＯＳトランジスタの１実施
の構造図であって、Ａは断面図、Ｂは平面図。
の構造図であって、Ａは断面図、Ｂは平面図。
【図４】本発明の改善ＬＤＭＯＳトランジスタの他の実
施の構造図であって、Ａは断面図、Ｂは平面図。
施の構造図であって、Ａは断面図、Ｂは平面図。
【図５】本発明の改善ＬＤＭＯＳトランジスタを使用す
るＨブリッジの電気回路ブロック図。
るＨブリッジの電気回路ブロック図。
【図６】電球を選択的に給電するかつ本発明の改善ＬＤ
ＭＯＳトランジスタを使用するＨＳＤの電気回路ブロッ
ク図。
ＭＯＳトランジスタを使用するＨＳＤの電気回路ブロッ
ク図。
１４６ ＬＤＭＯＳトランジスタ １５６ ｐ−形エピタキシャル層 １５７ ＤＷＥＬＬｎ＋形部分 １５９ ＤＷＥＬＬｐ−形部分 １７０ 高電圧埋込み領域 １８０ 低電圧埋込み領域 １９４ ＤＷＥＬＬ領域 ２００ ｐ＋形中央領域 ２０８ チャネルストップ ２１０ フィールド酸化物 ２１８ 高電圧ゲート酸化物 ２４４ 多結晶ゲート ２５０ 側壁酸化物 ２５２ キャップ酸化物 ２７２ ブランケットＶｔ打込み、ソース／ドレイン
領域 ２７４ 低電圧Ｖｔ調節打込み ３５０ 高電圧Ｖｔ打込み ３５２ 多結晶ゲート ３５４ ＤＷＥＬＬｐ−形部分 ３５６ オプショナルな深いｐ＋形拡散領域 ３５８／３６６ ソース／ドレイン領域 ３６８ ＤＷＥＬＬｎ＋形部分 ３７０ ゲート酸化物層 ３８４ 高電圧埋込み領域 ３８４Ａ 低電圧埋込み領域 ３９４／３９８ ソース／ドレイン領域 ５００ Ｈブリッジ ５０２ ＨＳＤデバイス ５０４ ＨＳＤデバイス ５０５ 負荷 ５０６ ＬＳＤデバイス ５０７ 電源 ５０８ ＬＳＤデバイス ５１０ デバイス制御電子回路 ５１２ デバイス制御電子回路 ５１４ 充電ポンプ ５１６ 制御論理電子回路 ６００ ＨＳＤ構造 ６０２ ランプ又は電球
領域 ２７４ 低電圧Ｖｔ調節打込み ３５０ 高電圧Ｖｔ打込み ３５２ 多結晶ゲート ３５４ ＤＷＥＬＬｐ−形部分 ３５６ オプショナルな深いｐ＋形拡散領域 ３５８／３６６ ソース／ドレイン領域 ３６８ ＤＷＥＬＬｎ＋形部分 ３７０ ゲート酸化物層 ３８４ 高電圧埋込み領域 ３８４Ａ 低電圧埋込み領域 ３９４／３９８ ソース／ドレイン領域 ５００ Ｈブリッジ ５０２ ＨＳＤデバイス ５０４ ＨＳＤデバイス ５０５ 負荷 ５０６ ＬＳＤデバイス ５０７ 電源 ５０８ ＬＳＤデバイス ５１０ デバイス制御電子回路 ５１２ デバイス制御電子回路 ５１４ 充電ポンプ ５１６ 制御論理電子回路 ６００ ＨＳＤ構造 ６０２ ランプ又は電球
Claims (2)
- 【請求項１】 改善ＬＤＭＯＳトランジスタの製造方法
であって、 前記トランシスタのソース領域とドレイン領域とを囲む
寸法を与えられた第１領域であって、基板の上面に前記
基板の導電形と反対の導電形の前記第１領域を形成する
ステップ、 第１高温に前記基板をさらすステップ、 前記第１領域内に前記基板の導電形と前記反対の導電形
の第２領域を形成するステップ、 前記第１領域内に心出しされた第３領域内へ異なる拡散
速度を有する第１導電形のドーパントと第２導電形のド
ーパントとを導入するステップ、 第４領域が第５領域内にありかつ前記第５領域が前記第
２領域と接触しているように、前記ドーパントの異なる
拡散速度に起因して前記第３領域内の前記ドーパントか
ら前記第４領域と前記第５領域とを形成するために前記
基板を第２高温にさらすステップ、 前記第４領域と前記第５領域とに隣接するかつ部分的に
重なるゲート構造を形成するステップ、及び前記第４領
域内に第１ソース／ドレイン領域を及び前記基板の前記
上面の前記ゲート構造の両端に隣接する前記第２導電形
の前記第２領域内に第２ソース／ドレイン領域を形成す
るステップを含む製造方法。 - 【請求項２】 基板の面に形成された前記基板の導電形
と反対の導電形の第１高ドープト領域、 前記第１高ドープト領域内に形成された前記基板の導電
形と前記反対の導電形の第２高ドープト領域、 前記第２ドープト領域内に形成された前記基板の導電形
の第３高ドープト領域前記第３高ドープト領域内に形成
された前記基板の導電形と前記反対の導電形の第４高ド
ープト領域、及び前記第３高ドープト領域の部分と前記
第４高ドープト領域の部分とを少なくとも覆って形成さ
れかつ前記部分上に絶縁されて配置された部分を有する
導電性ゲートを含む改善ＬＤＭＯＳトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/324,057 US5585294A (en) | 1994-10-14 | 1994-10-14 | Method of fabricating lateral double diffused MOS (LDMOS) transistors |
| US324057 | 1994-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321614A true JPH08321614A (ja) | 1996-12-03 |
Family
ID=23261882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303230A Pending JPH08321614A (ja) | 1994-10-14 | 1995-10-16 | 改善ｌｄｍｏｓトランジスタの製造方法及び同トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5585294A (ja) |
| JP (1) | JPH08321614A (ja) |
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| KR100877266B1 (ko) * | 2007-05-18 | 2009-01-09 | 주식회사 동부하이텍 | 엘디모스 채널 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060113 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060413 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060418 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061110 |