JPH01225164A - 絶縁ゲートｍｏｓｆｅｔの製造方法 - Google Patents
絶縁ゲートｍｏｓｆｅｔの製造方法Info
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- JPH01225164A JPH01225164A JP63050513A JP5051388A JPH01225164A JP H01225164 A JPH01225164 A JP H01225164A JP 63050513 A JP63050513 A JP 63050513A JP 5051388 A JP5051388 A JP 5051388A JP H01225164 A JPH01225164 A JP H01225164A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 22
- 229920005591 polysilicon Polymers 0.000 abstract description 22
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-LZFNBGRKSA-N boron-17 Chemical compound [17B] ZOXJGFHDIHLPTG-LZFNBGRKSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はたて型の絶縁ゲート電界効果トランジスタの製
造方法に関する。
造方法に関する。
絶縁ゲート電界効果トランジスタの伝導度変調型ＭＯ５
ＦＥＴ （以下これをＩ Ｇ Ｂ Ｔ （Ｉｎｓｕｌａ
ｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）と略称する〕とパワーＭＯＳＦＥＴとは細部の寸法
は異なるが、基本的な素子構造はほとんど同じであり、
ドレイン側にソースと逆導電型の領域を付加するか否か
でこれら両者を分けることができる。したがってここで
は主としてＩＧＢＴについて述べるがパワーＭＯＳＦＥ
Ｔに対しても同様のことが言える。
ＦＥＴ （以下これをＩ Ｇ Ｂ Ｔ （Ｉｎｓｕｌａ
ｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）と略称する〕とパワーＭＯＳＦＥＴとは細部の寸法
は異なるが、基本的な素子構造はほとんど同じであり、
ドレイン側にソースと逆導電型の領域を付加するか否か
でこれら両者を分けることができる。したがってここで
は主としてＩＧＢＴについて述べるがパワーＭＯＳＦＥ
Ｔに対しても同様のことが言える。
第３図はＩ ＧＢＴの素子構造を示す要部断面図である
。第３図はＮチャネル素子の場合であり、主要な構成部
は符号順に高抵抗 Ｎ−層１． Ｐ３ウェル２．Ｐベー
ス層３．高不純物濃度Ｐ”層４゜Ｎ０ソ一ス層５．ゲー
ト酸化膜６．ポリシリコンゲート７、 Ｐ“層Ｂ、Ｐ
ＳＧ絶縁層９．ソース電極１０．ゲート電極１１．ドレ
イン電極１２からなり記号Ｓはソース、Ｇはゲート、Ｄ
はドレインのそれぞれ端子を表わす、 ２０層８はＩ
ＧＢＴには存在するがパワーＭＯＳＦＥＴには存在しな
いものである。
。第３図はＮチャネル素子の場合であり、主要な構成部
は符号順に高抵抗 Ｎ−層１． Ｐ３ウェル２．Ｐベー
ス層３．高不純物濃度Ｐ”層４゜Ｎ０ソ一ス層５．ゲー
ト酸化膜６．ポリシリコンゲート７、 Ｐ“層Ｂ、Ｐ
ＳＧ絶縁層９．ソース電極１０．ゲート電極１１．ドレ
イン電極１２からなり記号Ｓはソース、Ｇはゲート、Ｄ
はドレインのそれぞれ端子を表わす、 ２０層８はＩ
ＧＢＴには存在するがパワーＭＯＳＦＥＴには存在しな
いものである。
第３図のようにＩＧＢＴやパワーＭＯＳＦＥＴにおける
ソース電極直下の領域では Ｎ４ソ一ス層５と Ｐ″″
″ウエル２ョートさせる必要があり、このショート部分
を作製するプロセスにいろいろな方法が用いられている
。
ソース電極直下の領域では Ｎ４ソ一ス層５と Ｐ″″
″ウエル２ョートさせる必要があり、このショート部分
を作製するプロセスにいろいろな方法が用いられている
。
第４図はＩＧＢＴについてその主な手順の一例を示した
工程図であり、第３図と共通な部分を同一符号で表わし
である。第４図において、よく知られている初期工程は
図示を省略したが、まず２１層８上に Ｎ−層１をエピ
タキシアル成長させた半導体板の表面を初期酸化し、所
定の個所をフォトエツチングにより窓明けしてボロンを
イオン注入した後熱拡散し、半導体板の Ｎ−層ｌに
Ｐ０ウェル２を埋め込む０次にゲート酸化膜６と、その
上にゲートとなるポリシリコン層７を形成して、このポ
リシリコン層７をフォトエツチングにより窓明けした直
後の状態が第４図（ａ）である０通常この後、ポリシリ
コン層７をマスクとして再びボロンのイオン注入を行な
い、高温ドライブしてチャネル層すなわちＰベース層３
を形成し、レジストを塗布しフォトマスクを用いたフォ
トリソグラフ工程によってレジスト１３を中央に残す、
レジスト１３をマスクとして Ｎ９ソ一ス層を形成する
ためのイオン例えば砒素のイオン注入を行なう。
工程図であり、第３図と共通な部分を同一符号で表わし
である。第４図において、よく知られている初期工程は
図示を省略したが、まず２１層８上に Ｎ−層１をエピ
タキシアル成長させた半導体板の表面を初期酸化し、所
定の個所をフォトエツチングにより窓明けしてボロンを
イオン注入した後熱拡散し、半導体板の Ｎ−層ｌに
Ｐ０ウェル２を埋め込む０次にゲート酸化膜６と、その
上にゲートとなるポリシリコン層７を形成して、このポ
リシリコン層７をフォトエツチングにより窓明けした直
後の状態が第４図（ａ）である０通常この後、ポリシリ
コン層７をマスクとして再びボロンのイオン注入を行な
い、高温ドライブしてチャネル層すなわちＰベース層３
を形成し、レジストを塗布しフォトマスクを用いたフォ
トリソグラフ工程によってレジスト１３を中央に残す、
レジスト１３をマスクとして Ｎ９ソ一ス層を形成する
ためのイオン例えば砒素のイオン注入を行なう。
この状態を第４図（ｂ）に示し、砒素のイオン注入を矢
印で、注入された砒素を１４で表わす。次いで第４図（
ｃ）ではレジスト１３を除去し、適当な高温処理を施し
て Ｎ°ソース層５を形成し、その後ＰＳＧ絶縁層９を
形成して中央部をフォトエツチングで窓明けし、導電性
金属を蒸着してソース電極ｌＯを形成する。以後の工程
は説明を省略する。
印で、注入された砒素を１４で表わす。次いで第４図（
ｃ）ではレジスト１３を除去し、適当な高温処理を施し
て Ｎ°ソース層５を形成し、その後ＰＳＧ絶縁層９を
形成して中央部をフォトエツチングで窓明けし、導電性
金属を蒸着してソース電極ｌＯを形成する。以後の工程
は説明を省略する。
以上のようにして従来Ｉ ＧＢＴやパワーＭＯＳＦＥＴ
ではＮ４ソ一ス層５と Ｐ０ウェル２とをシロートする
構造をとっている。なお第４図には２〜層４を形成する
過程は含まれていない。
ではＮ４ソ一ス層５と Ｐ０ウェル２とをシロートする
構造をとっている。なお第４図には２〜層４を形成する
過程は含まれていない。
しかしながら、このような構造をもつＩＧＢＴやパワー
ＭＯ５ＦＥＴは製造プロセスの面から見ると、 Ｎ゛ソ
ース層５形成するのに、レジストマスクによりイオン注
入を行なうため、マスクの位置合わせのずれに起因する
形成位置の精度を悪くする恐れがあることと、工程上は
フォトマスクを１枚多く必要とすることかフォトエツチ
ングに、 伴なう工数の増加が避けられないという二
つの点を解決しなければならない。
ＭＯ５ＦＥＴは製造プロセスの面から見ると、 Ｎ゛ソ
ース層５形成するのに、レジストマスクによりイオン注
入を行なうため、マスクの位置合わせのずれに起因する
形成位置の精度を悪くする恐れがあることと、工程上は
フォトマスクを１枚多く必要とすることかフォトエツチ
ングに、 伴なう工数の増加が避けられないという二
つの点を解決しなければならない。
本発明は上述の点に鑑みてなされたものであり、その目
的は従来のレジストマスクを用いて Ｎ°ソース層を形
成する方法に代り、マスクを用いることなくセルファラ
インにより精度よく Ｎ＋ソース層を形成し、この Ｎ
”ソース層とＰウェルとのショート構造を有するたて型
の絶縁ゲートＭＯＳＦＥＴの製造方法を提供することに
ある。
的は従来のレジストマスクを用いて Ｎ°ソース層を形
成する方法に代り、マスクを用いることなくセルファラ
インにより精度よく Ｎ＋ソース層を形成し、この Ｎ
”ソース層とＰウェルとのショート構造を有するたて型
の絶縁ゲートＭＯＳＦＥＴの製造方法を提供することに
ある。
本発明の絶縁ゲー）ＭＯＳＦＥＴの製造方法は次の工程
を含むことによりソース層を形成するものである。
を含むことによりソース層を形成するものである。
（ｉ）一導電型半導体板の所定位置に逆導電型ウェルを
埋め込んだ後の主表面にゲート酸化膜と多結晶半導体層
を形成する。
埋め込んだ後の主表面にゲート酸化膜と多結晶半導体層
を形成する。
（ｉｉ ）中央部を残して選択エツチング除去した窓部
を有する前記多結晶半導体層をマスクとして不純物を導
入し、高温熱処理により逆導電型ベース層を拡散形成す
る。
を有する前記多結晶半導体層をマスクとして不純物を導
入し、高温熱処理により逆導電型ベース層を拡散形成す
る。
（ｉ）再び前記窓部を有する多結晶半導体層をマスクと
して不純物を導入し、高温熱処理により一導電型ソース
層を拡散形成する。
して不純物を導入し、高温熱処理により一導電型ソース
層を拡散形成する。
前述のごと＜ ＩＧＢＴやＭＯＳＦＥＴではＮ◆ソース
層と Ｐ′″ウェルをショートする必要があり、その
Ｎ゛ソー８層レジストなどのマスクを使用して形成して
いたが、本発明は Ｎ゛ソース層形成に際して、このよ
うなマスクを用いることなく、Ｙ−ρなるポリシリコン
層に中央部を残した選択エツチングによる窓明けを行な
い、この窓部をもフボリシリコン層をマスクとして不純
物をイオン、・１人してまずＰベース層を形成した後、
再度この′に部から不純物をイオン注入し Ｎ゛ソース
層形ＩＪミするという方法をとっているために、従来の
よ）に別途にレジストマスクを用いて位置合わせを゛（
るものではないから、得られる Ｎ゛ソース層一、スク
のずれなどに起因する位置ずれのないセル−・アライン
によって効率よく形成された高精度のＪｌのとなる。
層と Ｐ′″ウェルをショートする必要があり、その
Ｎ゛ソー８層レジストなどのマスクを使用して形成して
いたが、本発明は Ｎ゛ソース層形成に際して、このよ
うなマスクを用いることなく、Ｙ−ρなるポリシリコン
層に中央部を残した選択エツチングによる窓明けを行な
い、この窓部をもフボリシリコン層をマスクとして不純
物をイオン、・１人してまずＰベース層を形成した後、
再度この′に部から不純物をイオン注入し Ｎ゛ソース
層形ＩＪミするという方法をとっているために、従来の
よ）に別途にレジストマスクを用いて位置合わせを゛（
るものではないから、得られる Ｎ゛ソース層一、スク
のずれなどに起因する位置ずれのないセル−・アライン
によって効率よく形成された高精度のＪｌのとなる。
′実施例〕
以下本発明を実施例に基づき説明する。
本実施例ではＩ ＧＢＴの製造過程を主体に述べ・その
手順を第１図、第２図の素子構造断面図により示したが
、第３図、第４図と共通部分には同一７７号を用いであ
る。
手順を第１図、第２図の素子構造断面図により示したが
、第３図、第４図と共通部分には同一７７号を用いであ
る。
まず従来と同様に裏面に Ｐ０層８を有する Ｎ−層１
からなる半導体板のＮ−層１例の主表面にＰ０ウェル２
を埋め込んだものを用いるが、本発明ではこれにゲート
酸化膜６とゲートとなるポリシリコン層７を順次堆積形
成した第１図（ａ）の状態から出発する。その後フォト
リソグラフ工程によりポリシリコン層７をエツチングす
るがその際第１図（ｂ）に示したごとく、中央にポリシ
リコン層７ａを残すのが従来と異なる所であり、本発明
ではこのようにフォトマスクを設計する。従来はこのポ
リシリコン層７ａは存在しない０次にポリシリコン層７
，７ａをマスクとして第３図に示したＰベース層３を形
成するためのボロンをイオン注入して高温ドライブを行
なう、かくしてＰベース層３が形成されたときの断面図
が第１図（ｃ）である０次に第３図に示した Ｎ゛ソー
ス層５形成するために第１図（Ｃ）と同様に再びポリシ
リコン層７．７３をマスクとして砒素のイオン注入を行
なう、その状態が第１図（ｄ）であり、イオン注入を矢
印で示し、注入された砒素を１５で表わしている。この
後Ｉ ＧＢＴではラッチアップ現象が生ずるのを防止す
る第３図に示したＰ−層４を形成するために、レジスト
１６を塗布しこのレジスト１６とポリシリコン層７ａを
マスクとしてボロンのイオン注入を行なう、これが第２
図（ｅ）であり、第１図（ｄ）と同じくイオン注入を矢
印で示し、注入されたボロンを１７で表わす０次いでレ
ジスト１６を残したままポリシリコン層７ａを除去する
。
からなる半導体板のＮ−層１例の主表面にＰ０ウェル２
を埋め込んだものを用いるが、本発明ではこれにゲート
酸化膜６とゲートとなるポリシリコン層７を順次堆積形
成した第１図（ａ）の状態から出発する。その後フォト
リソグラフ工程によりポリシリコン層７をエツチングす
るがその際第１図（ｂ）に示したごとく、中央にポリシ
リコン層７ａを残すのが従来と異なる所であり、本発明
ではこのようにフォトマスクを設計する。従来はこのポ
リシリコン層７ａは存在しない０次にポリシリコン層７
，７ａをマスクとして第３図に示したＰベース層３を形
成するためのボロンをイオン注入して高温ドライブを行
なう、かくしてＰベース層３が形成されたときの断面図
が第１図（ｃ）である０次に第３図に示した Ｎ゛ソー
ス層５形成するために第１図（Ｃ）と同様に再びポリシ
リコン層７．７３をマスクとして砒素のイオン注入を行
なう、その状態が第１図（ｄ）であり、イオン注入を矢
印で示し、注入された砒素を１５で表わしている。この
後Ｉ ＧＢＴではラッチアップ現象が生ずるのを防止す
る第３図に示したＰ−層４を形成するために、レジスト
１６を塗布しこのレジスト１６とポリシリコン層７ａを
マスクとしてボロンのイオン注入を行なう、これが第２
図（ｅ）であり、第１図（ｄ）と同じくイオン注入を矢
印で示し、注入されたボロンを１７で表わす０次いでレ
ジスト１６を残したままポリシリコン層７ａを除去する
。
この除去方法はいくつかあるが例えばドライエツチング
でポリシリコン層７ａを除去した後、その下に残ったゲ
ート酸化膜６の一部を除去するかもしくは全部を弗酸系
のエツチング液に浸漬させて下地のゲート酸化膜６の部
分を除去しポリシリコン層７ａを浮き上がらせてしまう
などの方法により、いずれにしてもポリシリコン層７ａ
とその部分の酸化膜を除去することができる。その後レ
ジスト １６を除去すると第２図（ｆ）のようになる。
でポリシリコン層７ａを除去した後、その下に残ったゲ
ート酸化膜６の一部を除去するかもしくは全部を弗酸系
のエツチング液に浸漬させて下地のゲート酸化膜６の部
分を除去しポリシリコン層７ａを浮き上がらせてしまう
などの方法により、いずれにしてもポリシリコン層７ａ
とその部分の酸化膜を除去することができる。その後レ
ジスト １６を除去すると第２図（ｆ）のようになる。
この後は表面を覆うＰＳＧ膜を形成しフォトエツチング
により窓明けし、熱処理を施すことによりＰＳＧ絶縁層
９を形成するが、この熱処理により先に注入された砒素
１５とボロン１７が拡散し、第３図に示した Ｎ０ソ一
ス層５と２〜層４とが同時に形成されるのであり、これ
を第２図（ｇ）に示す。
により窓明けし、熱処理を施すことによりＰＳＧ絶縁層
９を形成するが、この熱処理により先に注入された砒素
１５とボロン１７が拡散し、第３図に示した Ｎ０ソ一
ス層５と２〜層４とが同時に形成されるのであり、これ
を第２図（ｇ）に示す。
以上ＩＧＢＴを例として本発明の製造プロセスを述べた
が、例えばパワーＭ ＯＳ Ｆ Ｅ Ｔではラッチアッ
プ防止のためのｐ ４４層４を形成する必要はないから
、この場合は第１図（ｄ）の過程を終了した後、高温処
理して Ｎ゛ソース層５形成すればよい。
が、例えばパワーＭ ＯＳ Ｆ Ｅ Ｔではラッチアッ
プ防止のためのｐ ４４層４を形成する必要はないから
、この場合は第１図（ｄ）の過程を終了した後、高温処
理して Ｎ゛ソース層５形成すればよい。
第２図（ｇ）以後の各電極づけの工程については説明を
省略する。
省略する。
以上のように本発明の方法によればフォトマスクを用い
ることなく、セルファラインで Ｎ゛ソース層形成する
ことができ、製造工数を低減し、半導体層の形成位置精
度をあげるものである。
ることなく、セルファラインで Ｎ゛ソース層形成する
ことができ、製造工数を低減し、半導体層の形成位置精
度をあげるものである。
Ｉ ＧＢＴやパワーＭＯＳＦＥＴではＮ４ソ一ス層と
Ｐ９ウェルとのシ舊−ト構造をとるためのＮ９ソ一ス層
の形成に、従来レジストマスクを用いていたが、本発明
の方法は実施例で述べたように別途フォトマスクを用い
ることなく、ゲートとなるポリシリコン層を形成した後
、これを窓明けして中央に残したポリシリコン層をマス
クとしてＮ９ソ一ス層を形成する不純物イオンを注入す
ることにより行なうために、従来に比べてフォトマスク
を１枚減らせることができるばかりでなく、形成される
Ｎ４ソ一ス層はポリシリコンゲートのエツジに対して
セルファラインとなり、マスクによる位置合わせのずれ
を生ずることもないから、加工精度が向上するのに加え
て製造効率を高めるという大きな効果を有する。
Ｐ９ウェルとのシ舊−ト構造をとるためのＮ９ソ一ス層
の形成に、従来レジストマスクを用いていたが、本発明
の方法は実施例で述べたように別途フォトマスクを用い
ることなく、ゲートとなるポリシリコン層を形成した後
、これを窓明けして中央に残したポリシリコン層をマス
クとしてＮ９ソ一ス層を形成する不純物イオンを注入す
ることにより行なうために、従来に比べてフォトマスク
を１枚減らせることができるばかりでなく、形成される
Ｎ４ソ一ス層はポリシリコンゲートのエツジに対して
セルファラインとなり、マスクによる位置合わせのずれ
を生ずることもないから、加工精度が向上するのに加え
て製造効率を高めるという大きな効果を有する。
第１図、第２図は本発明の方法を用いてＩＧＢＴを製造
するときの主な工程図、第３図はＩＧＢＴの要部構成断
面図、第４図はソース層を形成するための従来方法を示
した主な工程図である。 １・・・ Ｎ−Ｎ、２・・・ Ｐ＋ウェル、３・・・Ｐ
ベース層、４・・・２〜層、５・・・ Ｎ゛ソース層６
・・・ゲート酸化膜、７．７ａ・・・ポリシリコン層、
８・・・ ２３層、９・・・ＰＳＧ絶縁層、１０・・・
ソース電極、１１・・・ゲート電極、１２・・・ドレイ
ン電極、１３．１６・・・レジスト、１４゜１５１ 図 ８２ 図
するときの主な工程図、第３図はＩＧＢＴの要部構成断
面図、第４図はソース層を形成するための従来方法を示
した主な工程図である。 １・・・ Ｎ−Ｎ、２・・・ Ｐ＋ウェル、３・・・Ｐ
ベース層、４・・・２〜層、５・・・ Ｎ゛ソース層６
・・・ゲート酸化膜、７．７ａ・・・ポリシリコン層、
８・・・ ２３層、９・・・ＰＳＧ絶縁層、１０・・・
ソース電極、１１・・・ゲート電極、１２・・・ドレイ
ン電極、１３．１６・・・レジスト、１４゜１５１ 図 ８２ 図
Claims (1)
- １）一導電型半導体板と、この半導体板の主表面に拡散
形成された逆導電型半導体ベース層と、前記半導体板内
の前記ベース層直下に埋め込まれた逆導電型ウェルと、
前記ベース層内に拡散形成された一導電型ソース層と、
このソース層と前記ベース層の横方向の不純物拡散距離
の相違により前記半導体板の表面に形成されるチャネル
領域上にゲート酸化膜を介して形成された多結晶半導体
ゲートとを有する絶縁ゲートＭＯＳＦＥＴを製造する方
法であって、一導電形半導体板の所定位置に逆導電型ウ
ェルを埋め込んだ後の主表面にゲート酸化膜と多結晶半
導体層を順次堆積形成し、次いで中央部を残して選択エ
ッチング除去した窓部を有する前記多結晶半導体層をマ
スクとして不純物を導入して高温熱処理により逆導電型
ベース層を拡散形成した後、再び前記窓部を有する多結
晶半導体層をマスクとして不純物を導入して高温熱処理
により一導電型ソース層を拡散形成する工程を含むこと
を特徴とする絶縁ゲートＭＯＳＦＥＴの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050513A JPH01225164A (ja) | 1988-03-03 | 1988-03-03 | 絶縁ゲートｍｏｓｆｅｔの製造方法 |
| US07/316,474 US4914047A (en) | 1987-03-03 | 1989-02-27 | Method of producing insulated gate MOSFET employing polysilicon mask |
| KR1019890002651A KR930000605B1 (ko) | 1988-03-03 | 1989-03-03 | 절연 게이트 mosfet의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050513A JPH01225164A (ja) | 1988-03-03 | 1988-03-03 | 絶縁ゲートｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225164A true JPH01225164A (ja) | 1989-09-08 |
Family
ID=12861053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050513A Pending JPH01225164A (ja) | 1987-03-03 | 1988-03-03 | 絶縁ゲートｍｏｓｆｅｔの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4914047A (ja) |
| JP (1) | JPH01225164A (ja) |
| KR (1) | KR930000605B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9129819B2 (en) | 2011-08-05 | 2015-09-08 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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| US5118638A (en) * | 1988-03-18 | 1992-06-02 | Fuji Electric Co., Ltd. | Method for manufacturing MOS type semiconductor devices |
| JPH0247874A (ja) * | 1988-08-10 | 1990-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
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| JP2581453B2 (ja) * | 1994-05-26 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR100193102B1 (ko) * | 1994-08-25 | 1999-06-15 | 무명씨 | 반도체 장치 및 그 제조방법 |
| US5585294A (en) * | 1994-10-14 | 1996-12-17 | Texas Instruments Incorporated | Method of fabricating lateral double diffused MOS (LDMOS) transistors |
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-
1988
- 1988-03-03 JP JP63050513A patent/JPH01225164A/ja active Pending
-
1989
- 1989-02-27 US US07/316,474 patent/US4914047A/en not_active Expired - Lifetime
- 1989-03-03 KR KR1019890002651A patent/KR930000605B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR930000605B1 (ko) | 1993-01-25 |
| KR890015363A (ko) | 1989-10-30 |
| US4914047A (en) | 1990-04-03 |
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