KR101988425B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Abstract

반도체 소자 및 그의 제조 방법을 제공한다. 상기 반도체 소자는 반도체 기판; 상기 반도체 기판 내에 위치하는 제 1 도전형의 제 1 웰; 상기 반도체 기판 내에 위치하고, 제 1 드리프트 도핑 영역 및 제 2 드리프트 도핑 영역을 포함하되, 상기 제 1 드리프트 도핑 영역 및 상기 제 2 드리프트 도핑 영역은 상기 제 1 웰과 수직 중첩하는 제 2 도전형의 드리프트 영역; 및 상기 제 1 웰 내에 위치하고, 상기 제 1 드리프트 도핑 영역의 측면과 접촉하는 제 1 도전형의 바디 영역을 포함한다. 상기 제 1 드리프트 도핑 영역 및 상기 제 2 드리프트 도핑 영역은 제 1 도전형 도펀트 및 제 2 도전형 도펀트를 포함하고, 상기 제 1 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor Device and method for fabricating the same}
본 발명은 바디 영역 및 드리프트 영역을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 전자 기기 내에서 다양한 역할을 수행한다. 상기 반도체 소자는 바디 영역 및 드리프트 영역을 포함할 수 있다. 상기 반도체 소자는 횡형 디모스(lateral Double-diffused Metal Oxide Silicon; lateral DMOS)를 포함할 수 있다. 상기 반도체 소자에서는 동작 특성을 향상하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 동작 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 내에 위치하는 제 1 도전형의 제 1 웰; 상기 반도체 기판 내에 위치하고, 제 1 드리프트 도핑 영역 및 제 2 드리프트 도핑 영역을 포함하되, 상기 제 1 드리프트 도핑 영역 및 상기 제 2 드리프트 도핑 영역은 상기 제 1 웰과 수직 중첩하는 제 2 도전형의 드리프트 영역; 및 상기 제 1 웰 내에 위치하고, 상기 제 1 드리프트 도핑 영역의 측면과 접촉하는 제 1 도전형의 바디 영역을 포함한다. 상기 제 1 드리프트 도핑 영역 및 상기 제 2 드리프트 도핑 영역은 제 1 도전형 도펀트 및 제 2 도전형 도펀트를 포함하고, 상기 제 1 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮다.
상기 제 1 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 드리프트 영역은 상기 제 1 웰과 수직 중첩하지 않는 제 3 드리프트 도핑 영역을 더 포함할 수 있다. 상기 제 3 드리프트 도핑 영역은 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 제 3 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 드리프트 영역은 상기 제 2 드리프트 도핑 영역과 상기 제 3 드리프트 도핑 영역 사이에 위치하는 제 4 드리프트 도핑 영역을 더 포함할 수 있다. 상기 제 4 드리프트 도핑 영역은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 제 3 드리프트 도핑 영역과 상기 제 4 드리프트 도핑 영역 사이의 경계는 상기 제 1 웰의 측면의 연장선과 일치할 수 있다.
상기 제 4 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 4 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 1 웰은 상기 제 1 드리프트 도핑 영역의 하부와 접촉하는 웰 외부 영역 및 상기 제 2 드리프트 도핑 영역의 하부와 접촉하는 제 1 웰 내부 영역을 포함할 수 있다. 상기 웰 외부 영역 및 상기 제 1 웰 내부 영역은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 웰 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 1 웰은 상기 바디 영역의 하부와 접촉하는 제 2 웰 내부 영역을 더 포함할 수 있다. 상기 제 2 웰 내부 영역은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 2 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 웰 외부 영역은 상기 제 1 웰 내부 영역 및 상기 제 2 웰 내부 영역을 둘러쌀 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 내에 위치하는 제 1 도전형의 바디 영역; 상기 반도체 기판 내에 위치하고, 상기 바디 영역과 이격되는 제 2 도전형의 제 1 소오스/드레인 영역; 상기 바디 영역 내에 위치하는 제 2 도전형의 제 2 소오스/드레인 영역; 상기 바디 영역과 상기 제 1 소오스/드레인 영역 사이에 위치하고, 상기 바디 영역과 이격되는 소자 분리 패턴; 상기 제 1 소오스/드레인 영역 및 상기 소자 분리 패턴을 둘러싸고, 상기 소자 분리 패턴에 가까이 위치하는 제 1 드리프트 내부 영역 및 제 2 드리프트 내부 영역을 포함하되, 상기 제 2 드리프트 내부 영역은 상기 소자 분리 패턴의 하부에 위치하고, 상기 제 1 드리프트 내부 영역은 상기 바디 영역과 상기 제 2 드리프트 내부 영역 사이에 위치하는 제 2 도전형의 드리프트 영역; 상기 바디 영역 및 상기 드리프트 영역의 하부와 접촉하고, 상기 제 1 드리프트 내부 영역 및 상기 제 2 드리프트 내부 영역과 수직 중첩하는 제 1 도전형의 제 1 웰; 및 상기 반도체 기판 상에 위치하고, 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 위치하는 게이트 패턴을 포함한다. 상기 제 1 드리프트 내부 영역 및 상기 제 2 드리프트 내부 영역은 제 1 도전형 도펀트 및 제 2 도전형 도펀트를 포함하고, 상기 제 1 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 크다.
상기 드리프트 영역은 상기 제 1 드리프트 내부 영역과 상기 바디 영역 및 상기 제 1 웰 사이에 위치하는 제 1 드리프트 외부 영역을 더 포함할 수 있다. 상기 제 1 드리프트 외부 영역은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 제 1 드리프트 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 1 드리프트 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 드리프트 영역은 상기 제 2 드리프트 내부 영역과 상기 제 1 웰 사이에 위치하는 제 2 드리프트 외부 영역을 더 포함할 수 있다. 상기 제 2 드리프트 외부 영역은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 제 2 드리프트 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 2 드리프트 외부 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 외부 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 2 드리프트 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은 제 1 도핑 구역, 제 2 도핑 구역, 제 3 도핑 구역 및 제 4 도핑 구역을 포함하는 반도체 기판을 제공하되, 상기 제 2 도핑 구역은 상기 제 1 도핑 구역과 상기 제 3 도핑 구역 사이에 위치하고, 상기 제 3 도핑 구역은 상기 제 2 도핑 구역과 상기 제 4 도핑 구역 사이에 위치하고, 상기 제 1 도핑 구역 및 상기 제 3 도핑 구역 내에 제 1 도전형 도펀트를 주입하여 예비 웰 영역을 형성하고, 상기 제 1 도전형 도펀트를 확산하여 제 1 웰 내부 영역, 제 2 웰 내부 영역 및 웰 외부 영역을 포함하는 제 1 웰을 형성하되, 상기 제 1 웰 내부 영역은 상기 제 1 도핑 구역 내에 위치하고, 상기 제 2 웰 내부 영역은 상기 제 3 도핑 구역 내에 위치하고, 상기 웰 외부 영역은 상기 제 1 웰 내부 영역의 측면 및 하면과 상기 제 2 웰 내부 영역의 측면 및 하면을 둘러싸고, 상기 제 2 내지 제 4 도핑 구역 내에 제 2 도전형 도펀트를 도핑하여 드리프트 영역을 형성하되, 상기 드리프트 영역의 최저 레벨은 상기 제 1 웰의 최저 레벨보다 높고, 상기 제 1 도핑 구역 내에 상기 제 1 도전형 도펀트를 도핑하여 바디 영역을 형성하되, 상기 바디 영역의 측면은 상기 드리프트 영역의 측면과 접촉하는 것을 포함한다.
상기 제 1 웰을 형성하는 것은 상기 제 1 웰 내부 영역과 상기 제 2 웰 내부 영역 사이의 상기 제 2 도핑 구역을 상기 제 1 도전형 도펀트로 채우는 것을 포함할 수 있다.
상기 드리프트 영역을 형성하는 것은 상기 제 2 내지 제 4 도핑 구역 내에 상기 제 2 도전형 도펀트를 주입하고, 상기 제 2 도전형 도펀트를 확산하여 드리프트 내부 영역 및 드리프트 외부 영역을 포함하는 드리프트 영역을 형성하되, 상기 드리프트 외부 영역은 상기 드리프트 내부 영역의 측면 및 하면을 둘러싸는 것을 포함할 수 있다.
상기 바디 영역을 형성하는 것은 상기 드리프트 내부 영역과 이격되고, 상기 드리프트 외부 영역과 부분적으로 중첩하는 상기 바디 영역을 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 드리프트 영역 내에 상기 드리프트 외부 영역과 이격되는 상기 소자 분리 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자 및 그의 제조 방법은 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이의 항복 전압(Breakdown Voltage)을 높이고, 턴-온 저항(turn-on resistance)을 낮출 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자 및 그의 제조 방법에서는 동작 특성이 향상될 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 레이-아웃도이다.
도 1b는 도 1a의 I-I'을 따라 절단한 단면도이다.
도 1c는 도 1b의 P 영역을 확대한 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 3a는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 레이-아웃도이다.
도 3b는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 6a 내지 20a는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 레이-아웃도들이다.
도 6b 내지 20b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 21 내지 26은 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 27은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 28은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 29는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 장치를 나타낸 구성도이다.
도 30은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상" 에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 레이-아웃도이다. 도 1b는 도 1a의 I-I'을 따라 절단한 단면도이다. 도 1c는 도 1b의 P 영역을 확대한 단면도이다.
도 1a 내지 1c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 제 1 소오스/드레인 영역(210), 제 2 소오스/드레인 영역(220), 바디 영역(240), 드리프트 영역(250), 제 1 웰(260), 소자 분리 패턴(300) 및 게이트 패턴(400)을 포함할 수 있다.
상기 반도체 기판(100)은 베이스 기판(110), 매몰층(buried layer, 120) 및 에피택시얼층(130)을 포함할 수 있다. 상기 에피택시얼층(130)은 상기 매몰층(120)에 가까이 위치할 수 있다.
상기 베이스 기판(110)은 실리콘 반도체 기판을 포함할 수 있다. 상기 베이스 기판(110)은 제 1 도전형 도펀트(first conductive type dopant)를 포함할 수 있다. 예를 들어, 상기 베이스 기판(110)은 P형 도펀트를 포함할 수 있다.
상기 매몰층(120)은 상기 베이스 기판(110) 내에 위치할 수 있다. 상기 매몰층(120)은 상기 베이스 기판(110)의 상면에 가까이 위치할 수 있다. 상기 매몰층(120)은 상기 베이스 기판(110)과 다른 도전형일 수 있다. 상기 매몰층(120)은 제 2 도전형 도펀트(second conductive type dopant)를 포함할 수 있다. 예를 들어, 상기 매몰층(120)은 N형 도펀트를 포함할 수 있다.
상기 에피택시얼층(130)은 상기 매몰층(120) 상에 위치할 수 있다. 상기 에피택시얼층(130)은 상기 매몰층(120)의 상면과 직접 접촉할 수 있다. 상기 에피택시얼층(130)은 상기 매몰층(120)과 동일 도전형일 수 있다. 상기 에피택시얼층(130)은 상기 제 2 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 에피택시얼층(130)은 N형 도펀트를 포함할 수 있다.
상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 매몰층(120) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 예를 들어, 상기 매몰층(120) 내의 상기 제 2 도전형 도펀트의 평균 농도는 1×1016 내지 5×1017ataom/㎠일 수 있다. 여기서 평균 농도는 해당 영역 내의 단위 면적당 농도를 의미할 수 있다.
상기 제 1 소오스/드레인 영역(210)은 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 제 1 소오스/드레인 영역(210)은 상기 에피택시얼층(130) 내에 위치할 수 있다. 상기 제 1 소오스/드레인 영역(210)의 최저 레벨은 상기 매몰층(120)의 상면 레벨보다 높을 수 있다. 상기 제 1 소오스/드레인 영역(210)은 상기 에피택시얼층(130)의 상면에 가까이 위치할 수 있다. 예를 들어, 상기 제 1 소오스/드레인 영역(210)은 상기 에피택시얼층(130)의 상면을 따라 연장되는 바(bar) 형상일 수 있다.
상기 제 1 소오스/드레인 영역(210)은 상기 에피택시얼층(130)과 동일 도전형일 수 있다. 상기 제 1 소오스/드레인 영역(210)은 상기 제 2 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 제 1 소오스/드레인 영역(210)은 N형 도펀트를 포함할 수 있다.
상기 제 1 소오스/드레인 영역(210) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다.
상기 제 2 소오스/드레인 영역(220)은 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 제 2 소오스/드레인 영역(220)은 상기 에피택시얼층(130) 내에 위치할 수 있다. 상기 제 2 소오스/드레인 영역(220)의 최저 레벨은 상기 매몰층(120)의 상면 레벨보다 높을 수 있다. 상기 제 2 소오스/드레인 영역(220)은 상기 에피택시얼층(130)의 상면에 가까이 위치할 수 있다. 상기 제 2 소오스/드레인 영역(220)의 최저 레벨은 상기 제 1 소오스/드레인 영역(210)의 최저 레벨과 동일할 수 있다.
상기 제 2 소오스/드레인 영역(220)은 상기 제 1 소오스/드레인 영역(210)과 이격될 수 있다. 상기 제 2 소오스/드레인 영역(220)의 형상은 상기 제 1 소오스/드레인 영역(210)의 형상과 동일할 수 있다. 예를 들어, 상기 제 2 소오스/드레인 영역(220)은 상기 에피택시얼층(130)의 상면을 따라 연장되는 바 형상일 수 있다. 상기 제 2 소오스/드레인 영역(220)은 상기 제 1 소오스/드레인 영역(210)과 평행할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 상기 제 1 소오스/드레인 영역(210)의 양측에 상기 제 2 소오스/드레인 영역(220)이 위치하는 것으로 설명된다. 즉, 본 발명의 실시 예에 따른 반도체 소자에서 상기 제 1 소오스/드레인 영역(210)은 두 개의 상기 제 2 소오스/드레인 영역(220) 사이에 위치할 수 있다. 그러나, 본 발명의 실시 예에 따른 반도체 소자는 상기 제 1 소오스/드레인 영역(210)과 평행한 하나의 상기 제 2 소오스/드레인 영역(220)을 포함할 수 있다.
상기 제 2 소오스/드레인 영역(220)은 상기 에피택시얼층(130)과 동일 도전형일 수 있다. 상기 제 2 소오스/드레인 영역(220)은 상기 제 1 소오스/드레인 영역(210)과 동일 도전형일 수 있다. 상기 제 2 소오스/드레인 영역(220)은 상기 제 2 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 제 2 소오스/드레인 영역(220)은 N형 도펀트를 포함할 수 있다.
상기 제 2 소오스/드레인 영역(220) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 2 소오스/드레인 영역(220) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 소오스/드레인 영역(210) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 바디 영역(240)은 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 에피택시얼층(130) 내에 위치할 수 있다. 상기 바디 영역(240)의 최저 레벨은 상기 제 2 소오스/드레인 영역(220)의 최저 레벨보다 낮을 수 있다. 상기 바디 영역(240)의 최저 레벨은 상기 매몰층(120)의 상면 레벨보다 높을 수 있다. 상기 바디 영역(240)은 상기 에피택시얼층(130)의 상면에 가까이 위치할 수 있다. 상기 바디 영역(240)은 상기 제 2 소오스/드레인 영역(220)의 측면 및 하면을 둘러쌀 수 있다. 상기 바디 영역(240)은 상기 제 2 소오스/드레인 영역(220)의 측면 및 하면과 직접 접촉할 수 있다.
상기 바디 영역(240)은 상기 제 1 소오스/드레인 영역(210)과 이격될 수 있다. 상기 바디 영역(240)은 상기 제 1 소오스/드레인 영역(210)의 측면을 둘러쌀 수 있다. 상기 바디 영역(240)의 내측 측면(240is)은 상기 제 1 소오스/드레인 영역(210)의 측면을 둘러싸는 폐곡선 형상일 수 있다. 상기 바디 영역(240)의 외측 측면(240os)의 형상은 상기 바디 영역(240)의 내측 측면(240is)의 형상과 동일할 수 있다. 예를 들어, 상기 바디 영역(240)은 상기 제 1 소오스/드레인 영역(210)의 측면을 둘러싸는 팔각 링 형상일 수 있다.
상기 바디 영역(240)은 상기 제 2 소오스/드레인 영역(220)과 다른 도전형일 수 있다. 상기 바디 영역(240)은 상기 베이스 기판(110)과 동일 도전형일 수 있다. 상기 바디 영역(240)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 바디 영역(240)은 P형 도펀트를 포함할 수 있다.
상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 소오스/드레인 영역(220) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 예를 들어, 상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도는 5×1016 내지 8×1017atoms/㎠일 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 상기 바디 영역(240) 내에 위치하는 바디 컨택 영역(230)을 더 포함할 수 있다. 상기 바디 컨택 영역(230)은 상기 바디 영역(240)의 상면에 가까이 위치할 수 있다. 상기 바디 컨택 영역(230)의 최저 레벨은 상기 바디 영역(240)의 최저 레벨보다 높을 수 있다. 상기 바디 컨택 영역(230)의 최저 레벨은 상기 제 2 소오스/드레인 영역(220)의 최저 레벨과 동일할 수 있다.
상기 바디 컨택 영역(230)은 상기 제 2 소오스/드레인 영역(220)과 상기 바디 영역(240)의 외측 측면(240os) 사이에 위치할 수 있다. 상기 바디 컨택 영역(230)의 내측 측면(230is)은 상기 제 2 소오스/드레인 영역(220)과 직접 접촉할 수 있다. 상기 바디 컨택 영역(230)의 외측 측면(230os)는 상기 바디 영역(240)의 외측 측면(240os)과 이격될 수 있다. 상기 바디 컨택 영역(230)의 형상은 상기 바디 영역(240)의 형상과 동일할 수 있다. 예를 들어, 상기 바디 컨택 영역(230)은 상기 제 1 소오스/드레인 영역(210)의 측면을 둘러싸는 팔각 링 형상일 수 있다.
상기 바디 컨택 영역(230)은 상기 바디 영역(240)과 동일 도전형일 수 있다. 상기 바디 컨택 영역(230)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 바디 컨택 영역(230)은 P형 도펀트를 포함할 수 있다.
상기 바디 컨택 영역(230) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 바디 컨택 영역(230) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 소오스/드레인 영역(220) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 드리프트 영역(250)은 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 드리프트 영역(250)은 상기 에피택시얼층(130) 내에 위치할 수 있다. 상기 드리프트 영역(250)의 최저 레벨은 상기 제 1 소오스/드레인 영역(210)의 최저 레벨보다 낮을 수 있다. 상기 드리프트 영역(250)의 최저 레벨은 상기 매몰층(120)의 상면 레벨보다 높을 수 있다. 상기 드리프트 영역(250)은 상기 에피택시얼층(130)의 상면에 가까이 위치할 수 있다. 상기 드리프트 영역(250)은 상기 제 1 소오스/드레인 영역(210)의 측면 및 하면을 둘러쌀 수 있다. 상기 드리프트 영역(250)은 상기 제 1 소오스/드레인 영역(210)의 측면 및 하면과 직접 접촉할 수 있다.
상기 드리프트 영역(250)은 상기 바디 영역(240)과 접촉할 수 있다. 상기 드리프트 영역(250)의 외측 측면(250os)은 상기 바디 영역(240)의 내측 측면(240is)과 외측 측면(240os) 사이에 위치할 수 있다. 상기 드리프트 영역(250)은 상기 바디 영역(240)과 부분적으로 수직 중첩할 수 있다. 상기 바디 영역(240)은 상기 드리프트 영역(250)을 정의할 수 있다. 상기 드리프트 영역(250)의 최저 레벨은 상기 바디 영역(240)의 최저 레벨보다 낮을 수 있다. 상기 드리프트 영역(250)의 외측 측면(250os)은 상기 바디 영역(240)의 하면과 직접 접촉할 수 있다.
상기 드리프트 영역(250)은 상기 제 1 소오스/드레인 영역(220)과 동일 도전형일 수 있다. 상기 드리프트 영역(250)은 상기 에피택시얼층(130)과 동일 도전형일 수 있다. 상기 드리프트 영역(250)은 상기 제 2 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 드리프트 영역(250)은 N형 도펀트를 포함할 수 있다.
상기 드리프트 영역(250)은 드리프트 내부 영역(drift inner region, 251) 및 드리프트 외부 영역(drift outer region, 252)을 포함할 수 있다. 상기 드리프트 내부 영역(251)은 상기 제 1 소오스/드레인 영역(210)에 가까이 위치할 수 있다. 상기 드리프트 외부 영역(252)은 상기 드리프트 내부 영역(251)의 측면 및 하면을 둘러쌀 수 있다. 상기 드리프트 내부 영역(251)은 상기 제 1 소오스/드레인 영역(210)과 상기 드리프트 외부 영역(252) 사이에 위치할 수 있다. 상기 드리프트 내부 영역(251)은 상기 바디 영역(240)과 이격될 수 있다. 상기 바디 영역(240)의 내측면(240is)은 상기 드리프트 영역(250)의 외측 측면(250os)과 상기 드리프트 내부 영역(251)의 측면 사이에 위치할 수 있다. 상기 바디 영역(240)은 상기 드리프트 외부 영역(252)과 부분적으로 수직 중첩할 수 있다.
상기 드리프트 내부 영역(251)은 제 1 드리프트 내부 영역(251a), 제 2 드리프트 내부 영역(251b), 제 3 드리프트 내부 영역(251c) 및 제 4 드리프트 내부 영역(251d)을 포함할 수 있다. 상기 제 1 드리프트 내부 영역(251a)은 상기 바디 영역(240)에 가까이 위치할 수 있다. 상기 제 2 드리프트 내부 영역(251b)은 상기 제 1 드리프트 내부 영역(251a)에 가까이 위치할 수 있다. 상기 제 1 드리프트 내부 영역(251a)은 상기 바디 영역(240)과 상기 제 2 드리프트 내부 영역(251b) 사이에 위치할 수 있다. 상기 제 3 드리프트 내부 영역(251c)은 상기 제 1 소오스/드레인 영역(210)의 하부에 위치할 수 있다. 상기 제 3 드리프트 내부 영역(251c)은 상기 제 1 소오스/드레인 영역(210)의 하면과 직접 접촉할 수 있다. 상기 제 4 드리프트 내부 영역(251d)은 상기 제 2 드리프트 내부 영역(251b)과 상기 제 3 드리프트 내부 영역(251d) 사이에 위치할 수 있다.
상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 소오스/드레인 영역(210) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 예를 들어, 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 5×1015 내지 7×1016atoms/㎠일 수 있다.
상기 제 1 드리프트 내부 영역(251a)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 1 드리프트 내부 영역(251a)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 예를 들어, 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 1×1015 내지 5×1016atoms/㎠일 수 있다.
상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 2 드리프트 내부 영역(251b)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 2 드리프트 내부 영역(251b)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 예를 들어, 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 1×1016 내지 5×1017atoms/㎠일 수 있다.
상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 3 드리프트 내부 영역(251c) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 3 드리프트 내부 영역(251c)은 상기 제 1 도전형 도펀트를 포함하지 않을 수 있다. 상기 제 3 드리프트 내부 영역(251c)은 상기 제 2 도전형 도펀트만을 포함할 수 있다.
상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 내부 영역(251c) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 4 드리프트 내부 영역(251d)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 4 드리프트 내부 영역(251d)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다. 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차와 동일할 수 있다.
상기 드리프트 외부 영역(252)은 제 1 드리프트 외부 영역(252a), 제 2 드리프트 외부 영역(252b), 제 3 드리프트 외부 영역(252c), 제 4 드리프트 외부 영역(252d) 및 드리프트 측부 영역(252e)을 포함할 수 있다. 상기 제 1 드리프트 외부 영역(252a)은 상기 바디 영역(240)에 가까이 위치할 수 있다. 상기 제 1 드리프트 외부 영역(252a)은 상기 바디 영역(240)과 상기 제 1 드리프트 내부 영역(251a) 사이에 위치할 수 있다. 상기 제 2 드리프트 외부 영역(252b)은 상기 제 1 드리프트 외부 영역(252a)에 가까이 위치할 수 있다. 상기 제 2 드리프트 외부 영역(252b)은 상기 제 2 드리프트 내부 영역(251b)의 하부에 위치할 수 있다. 상기 제 1 드리프트 외부 영역(252a)은 상기 바디 영역(240)과 상기 제 2 드리프트 외부 영역(252b) 사이에 위치할 수 있다. 상기 제 1 드리프트 외부 영역(252a)과 상기 제 2 드리프트 외부 영역(252b) 사이의 경계는 상기 제 1 드리프트 내부 영역(251a)과 상기 제 2 드리프트 내부 영역(251b) 사이의 경계의 연장선과 일치할 수 있다. 상기 제 3 드리프트 외부 영역(252c)은 상기 제 1 소오스/드레인 영역(210)의 하부에 위치할 수 있다. 상기 제 3 드리프트 외부 영역(252c)은 상기 제 3 드리프트 내부 영역(251c)의 하부에 위치할 수 있다. 상기 제 3 드리프트 내부 영역(251c)은 상기 제 1 소오스/드레인 영역(210)과 상기 제 3 드리프트 외부 영역(252c) 사이에 위치할 수 있다. 상기 제 4 드리프트 외부 영역(252d)은 상기 제 2 드리프트 외부 영역(252b)과 상기 제 3 드리프트 외부 영역(252d) 사이에 위치할 수 있다. 상기 제 4 드리프트 외부 영역(252d)는 상기 제 4 드리프트 내부 영역(251d)의 하부에 위치할 수 있다. 상기 제 3 드리프트 외부 영역(252c)과 상기 제 4 드리프트 외부 영역(252d) 사이의 경계는 상기 제 3 드리프트 내부 영역(251c)과 상기 제 4 드리프트 내부 영역(252c) 사이의 경계의 연장선과 일치할 수 있다. 상기 제 2 드리프트 외부 영역(252b)과 상기 제 4 드리프트 외부 영역(252d) 사이의 경계는 상기 제 2 드리프트 내부 영역(251b)과 상기 제 4 드리프트 내부 영역(251d) 사이의 경계의 연장선과 일치할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 바디 영역(240)의 하면에 가까이 위치할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 드리프트 영역(250)의 외측 측면(250os)에 가까이 위치할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 드리프트 영역(250)의 외측 측면(250os)와 상기 제 1 드리프트 외부 영역(252a) 사이에 위치할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 바디 영역(240)의 내측 측면(240is)과 직접 접촉할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 바디 영역(240)의 내측 측면(240is), 상기 드리프트 영역(250)의 외측 측면(250os) 및 상기 제 1 드리프트 외부 영역(252a)에 의해 둘러싸일 수 있다.
상기 드리프트 측부 영역(252e) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 드리프트 측부 영역(252e) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 드리프트 측부 영역(252e)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 드리프트 측부 영역(252e) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다. 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 드리프트 측부 영역(252e) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 1 드리프트 외부 영역(252a)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 1 드리프트 외부 영역(252a)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다. 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 1 드리프트 내부 영역(251a), 상기 제 1 드리프트 외부 영역(252a) 및 상기 드리프트 측부 영역(252e)은 제 1 드리프트 도핑 영역(250a)을 구성할 수 있다. 상기 제 1 드리프트 도핑 영역(250a)은 상기 바디 영역(240)의 내측 측면(240is)과 직접 접촉할 수 있다. 상기 제 1 드리프트 도핑 영역(250a)은 상기 바디 영역(240)과 부분적으로 수직 중첩할 수 있다.
상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다.
상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다. 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다.
상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(252a) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 2 드리프트 외부 영역(252b)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 2 드리프트 외부 영역(252b)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다. 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 2 드리프트 내부 영역(251b) 및 상기 제 2 드리프트 외부 영역(252b)은 제 2 드리프트 도핑 영역(250b)을 구성할 수 있다. 상기 제 2 드리프트 도핑 영역(250b)은 상기 제 1 드리프트 도핑 영역(250a)에 가까이 위치할 수 있다. 상기 제 1 드리프트 도핑 영역(250a)은 상기 바디 영역(240)과 상기 제 2 드리프트 도핑 영역(250b) 사이에 위치할 수 있다.
상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다.
상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차가 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 도전형 도펀트에 의한 상기 제 2 도전형 도펀트의 보상(compensation)이 상기 제 1 드리프트 도핑 영역(250a)에서 상기 제 2 드리프트 도핑 영역(250b)보다 적게 발생할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 드리프트 도핑 영역(250a)의 저항이 상기 제 2 드리프트 도핑 영역(250b)의 저항보다 낮을 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자에서는 턴-온 저항이 낮아질 수 있다.
상기 제 3 드리프트 외부 영역(252c) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 3 드리프트 외부 영역(252c) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 내부 영역(251c) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 3 드리프트 외부 영역(252c)은 상기 제 1 도전형 도펀트를 포함하지 않을 수 있다. 상기 제 3 드리프트 외부 영역(252c)은 상기 제 2 도전형 도펀트만을 포함할 수 있다.
상기 제 3 드리프트 내부 영역(251c) 및 상기 제 3 드리프트 외부 영역(252c)은 제 3 드리프트 도핑 영역(250c)을 구성할 수 있다. 상기 제 3 드리프트 도핑 영역(250c)은 상기 제 1 소오스/드레인 영역(210)의 하부에 위치할 수 있다. 상기 제 3 드리프트 도핑 영역(250c)은 상기 제 1 소오스/드레인 영역(210)의 하면과 직접 접촉할 수 있다.
상기 제 3 드리프트 도핑 영역(250c) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 내부 영역(251c) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 3 드리프트 도핑 영역(250c) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 외부 영역(252c) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 3 드리프트 도핑 영역(250c) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 외부 영역(252c) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 4 드리프트 외부 영역(252d)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 4 드리프트 외부 영역(252d)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 외부 영역(252b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다. 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 외부 영역(252a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차와 동일할 수 있다. 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 작을 수 있다.
상기 제 4 드리프트 내부 영역(251d) 및 상기 제 4 드리프트 외부 영역(252d)은 제 4 드리프트 도핑 영역(250d)을 구성할 수 있다. 상기 제 4 드리프트 도핑 영역(250d)은 상기 제 2 드리프트 도핑 영역(250b)과 상기 제 3 드리프트 도핑 영역(250c) 사이에 위치할 수 있다.
상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역(250d) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 내부 영역(251d) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 외부 영역(252d) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다. 상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 4 드리프트 도핑 영역(250d)의 저항이 상기 제 2 드리프트 도핑 영역(250b)의 저항보다 낮을 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 3 드리프트 도핑 영역(250c)의 저항은 상기 제 4 드리프트 도핑 영역(250d)의 저항보다 낮을 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 2 드리프트 도핑 영역(250b)과 상기 제 1 소오스/드레인 영역(210) 사이의 저항이 순차적으로 변화할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자에서는 턴-온 저항이 낮아질 수 있다.
상기 제 1 웰(260)은 상기 드리프트 영역(250)에 수직 전계를 형성할 수 있다. 상기 드리프트 영역(250)은 상기 제 1 웰(260)에 의해 리서프(REduced SUrface Filed; RESUF) 효과가 발생할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 소자에서는 항복 전압(Breakdown Voltag)이 높아질 수 있다.
상기 제 1 웰(260)은 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 제 1 웰(260)은 상기 에피택시얼층(130) 내에 위치할 수 있다. 상기 제 1 웰(260)의 최저 레벨은 상기 매몰층(120)의 상면 레벨과 동일할 수 있다. 상기 제 1 웰(260)의 최고 레벨은 상기 에피택시얼층(130)의 상면 레벨과 동일할 수 있다.
상기 제 1 웰(260)은 상기 바디 영역(240)의 하부에 위치할 수 있다. 상기 제 1 웰(260)은 상기 바디 영역(240)의 외측 측면(240os) 및 하면을 둘러쌀 수 있다. 상기 바디 영역(240)은 상기 제 1 웰(260)의 내측 측면(260is)과 외측 측면(260os) 사이에 위치할 수 있다. 상기 제 1 웰(260)은 상기 바디 영역(240)의 하면과 직접 접촉할 수 있다.
상기 제 1 웰(260)은 상기 드리프트 영역(250)의 하부에 위치할 수 있다. 상기 제 1 웰(260)은 상기 드리프트 영역(250)의 하면과 직접 접촉할 수 있다. 상기 제 1 웰(260)은 상기 드리프트 영역(250)과 부분적으로 수직 중첩할 수 있다. 상기 제 1 드리프트 영역(250)의 외측 측면(250os)은 상기 제 1 웰(260)의 내측 측면(260is)과 외측 측면(260os) 사이에 위치할 수 있다. 상기 제 1 웰(260)은 상기 드리프트 영역(250)의 외측 측면(250os)을 따라 위치할 수 있다. 상기 제 1 웰(260)은 상기 드리프트 영역(250)의 외측 측면(250os)을 둘러쌀 수 있다.
상기 제 1 웰(260)은 상기 제 1 소오스/드레인 영역(210)과 수직 중첩하지 않을 수 있다. 상기 제 1 웰(260)의 내측 측면(260is)은 상기 제 1 소오스/드레인 영역(210)을 둘러싸는 폐곡선 형상일 수 있다. 상기 제 1 웰(260)의 내측 측면(260is)의 연장선은 상기 제 3 드리프트 도핑 영역(250c)과 상기 제 4 드리프트 도핑 영역(250d) 사이의 경계와 일치할 수 있다.
상기 제 1 웰(260)의 형상은 상기 바디 영역(240)의 형상과 동일할 수 있다. 예를 들어, 상기 제 1 웰(260)은 상기 제 1 소오스/드레인 영역(220)의 측면을 둘러싸는 팔각 링 형상일 수 있다.
상기 제 1 웰(260)은 상기 바디 영역(240)과 동일 도전형일 수 있다. 상기 제 1 웰(260)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 제 1 웰(260)은 P형 도펀트를 포함할 수 있다.
상기 제 1 웰(260)은 제 1 웰 내부 영역(261), 제 2 웰 내부 영역(262) 및 웰 외부 영역(263)을 포함할 수 있다. 상기 제 2 웰 내부 영역(262)은 상기 제 1 웰 내부 영역(261)과 이격될 수 있다. 상기 웰 외부 영역(263)은 상기 제 1 웰 내부 영역(261)의 측면과 하면과 상기 제 2 웰 내부 영역(262)의 측면 및 하면을 둘러쌀 수 있다.
상기 제 1 웰 내부 영역(261)은 상기 제 2 드리프트 도핑 영역(250b)의 하부에 위치할 수 있다. 상기 제 1 웰 내부 영역(261)은 상기 제 2 드리프트 내부 영역(251b)과 수직 중첩할 수 있다. 상기 제 1 웰 내부 영역(261)의 최저 레벨은 상기 매몰층(120)의 상면 레벨보다 높을 수 있다. 상기 제 1 웰 내부 영역(261)의 최저 레벨은 상기 드리프트 영역(250)의 최저 레벨보다 낮을 수 있다. 상기 제 1 웰 내부 영역(261)은 상기 제 2 드리프트 도핑 영역(250b)의 하부에 가까이 위치할 수 있다. 상기 제 2 드리프트 외부 영역(252b)은 상기 제 2 드리프트 내부 영역(251b)과 상기 제 1 웰 내부 영역(261) 사이에 위치할 수 있다. 상기 제 1 웰 내부 영역(261)은 상기 제 2 드리프트 외부 영역(252b)의 하면과 직접 접촉할 수 있다.
상기 제 1 웰 내부 영역(261)의 측면의 연장선은 상기 제 1 드리프트 도핑 영역(250a)와 상기 제 2 드리프트 도핑 영역(250b) 사이의 경계 및 상기 제 2 드리프트 도핑 영역(250b)과 상기 제 4 드리프트 도핑 영역(250d) 사이의 경계와 일치할 수 있다.
상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역(251b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 제 2 웰 내부 영역(262)은 상기 바디 영역(240)의 하부에 위치할 수 있다. 상기 제 2 웰 내부 영역(262)은 상기 바디 영역(240)과 수직 중첩할 수 있다. 상기 제 2 웰 내부 영역(262)의 최저 레벨은 상기 매몰층(120)의 상면 레벨보다 높을 수 있다. 상기 제 2 웰 내부 영역(262)의 최저 레벨은 상기 제 1 웰 내부 영역(261)의 최저 레벨과 일치할 수 있다. 상기 제 2 웰 내부 영역(262)은 상기 바디 영역(240)의 하부에 가까이 위치할 수 있다. 상기 제 2 웰 내부 영역(262)은 상기 바디 영역(240)의 하면과 직접 접촉할 수 있다. 상기 제 2 웰 내부 영역(262)은 상기 바디 영역(240)의 외측 측면(240os)와 직접 접촉할 수 있다.
상기 제 2 웰 내부 영역(262)은 상기 드리프트 영역(250)의 외측 측면(250os)와 직접 접촉할 수 있다. 상기 제 1 드리프트 외부 영역(252a)은 상기 제 1 드리프트 내부 영역(251a)과 상기 바디 영역(240) 및 상기 제 2 웰 내부 영역(262) 사이에 위치할 수 있다. 상기 제 2 웰 내부 영역(262)의 측면의 연장선은 상기 제 1 드리프트 외부 영역(252a)과 상기 드리프트 측부 영역(252e) 사이의 경계와 일치할 수 있다. 상기 드리프트 측부 영역(252e)은 상기 바디 영역(240), 상기 제 1 드리프트 외부 영역(252a) 및 상기 제 2 웰 내부 영역(262)에 의해 둘러싸일 수 있다.
상기 제 2 웰 내부 영역(262) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 바디 영역(240) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 제 2 웰 내부 영역(262) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 드리프트 측부 영역(252e) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 제 2 웰 내부 영역(262) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 웰 외부 영역(263)은 상기 제 1 웰 내부 영역(261)과 상기 제 2 웰 내부 영역(262) 사이에 위치할 수 있다. 상기 웰 외부 영역(263)은 상기 제 1 웰 내부 영역(261)측면과 상기 제 2 웰 내부 영역(262)의 측면 사이를 채울 수 있다. 상기 웰 외부 영역(263)은 상기 제 1 드리프트 외부 영역(252a)의 하면과 직접 접촉할 수 있다. 상기 웰 외부 영역(263)은 상기 제 4 드리프트 외부 영역(252d)의 하면과 직접 접촉할 수 있다.
상기 웰 외부 영역(263)은 상기 바디 영역(240) 및 상기 제 2 드리프트 도핑 영역(250b)의 하부에서 상기 매몰층(120)과 직접 접촉할 수 있다. 상기 웰 외부 영역(263)은 상기 제 1 드리프트 도핑 영역(250a)의 하부에서 상기 매몰층(120)과 이격될 수 있다. 상기 웰 외부 영역(263)과 상기 매몰층(120) 사이의 이격 거리는 상기 바디 영역(240) 및 상기 제 2 드리프트 도핑 영역(250b)의 하부에서 상기 제 1 드리프트 도핑 영역(250a)의 하부 방향으로 갈수록 증가할 수 있다.
상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 내부 영역(251a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다. 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 4 드리프트 도핑 영역(250d) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도가 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 높을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 드리프트 도핑 영역(250a)보다 상기 제 2 드리프트 도핑 영역(250b)에 강한 수직 전계가 형성될 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 드리프트 도핑 영역(250a) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차가 상기 제 2 드리프트 도핑 영역(250b) 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 클 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 웰 내부 영역(261)보다 상기 웰 외부 영역(263) 내에서 공핍 영역(deplection region)이 넓게 형성될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자에서는 항복 전압이 높아지고, 턴-온 저항이 낮아질 수 있다.
상기 소자 분리 패턴(300)은 상기 제 1 소오스/드레인 영역(210)에 가까이 위치할 수 있다. 상기 소자 분리 패턴(300)의 최저 레벨은 상기 제 1 소오스/드레인 영역(210)의 최저 레벨보다 낮을 수 있다. 상기 소자 분리 패턴(300)의 최저 레벨은 상기 바디 영역(240)의 최저 레벨보다 높을 수 있다. 상기 소자 분리 패턴(300)의 내측 측면(300is)은 상기 제 1 소오스/드레인 영역(210)과 직접 접촉할 수 있다. 상기 소자 분리 패턴(300)의 최고 레벨은 상기 반도체 기판(100)의 상면 레벨보다 높을 수 있다.
상기 제 1 소오스/드레인 영역(210)과 상기 제 2 소오스/드레인 영역(220) 사이에서 상기 소자 분리 패턴(300)은 상기 드리프트 영역(250) 내에 위치할 수 있다. 상기 1 소오스/드레인 영역(210)이 상기 제 2 소오스/드레인 영역(220)과 수평 중첩하는 영역에서 상기 소자 분리 패턴(300)은 상기 드리프트 내부 영역(251) 내에 위치할 수 있다. 상기 제 1 소오스/드레인 영역(210)과 상기 제 2 소오스/드레인 영역(220) 사이에서 상기 소자 분리 패턴(300)의 외측 측면(300os)은 상기 바디 영역(240)의 내측 측면(240is)과 이격될 수 있다.
상기 제 1 소오스/드레인 영역(210)이 상기 제 2 소오스/드레인 영역(220)과 수평 중첩하지 않는 영역에서 상기 소자 분리 패턴(300)의 외측 측면(300os)은 상기 바디 영역(240)의 내측 측면(240is)과 외측 측면(240os) 사이에 위치할 수 있다. 상기 제 1 소오스/드레인 영역(210)이 상기 제 2 소오스/드레인 영역(220)과 수평 중첩하지 않는 영역에서 상기 소자 분리 패턴(300)은 상기 바디 영역(240)과 부분적으로 수직 중첩할 수 있다. 상기 제 1 소오스/드레인 영역(210)이 상기 제 2 소오스/드레인 영역(220)과 수평 중첩하지 않는 영역에서 상기 소자 분리 패턴(300)의 외측 측면(300os)은 상기 바디 컨택 영역(230)의 내측 측면(230is)과 일치할 수 있다.
상기 제 1 드리프트 내부 영역(251a), 제 2 드리프트 내부 영역(251b), 제 3 드리프트 내부 영역(251c) 및 제 4 드리프트 내부 영역(251d)은 상기 소자 분리 패턴(300)에 가까이 위치할 수 있다. 상기 제 1 소오스/드레인 영역(210)이 상기 제 2 소오스/드레인 영역(220)과 수평 중첩하는 영역에서 상기 제 1 드리프트 내부 영역(251a)은 상기 바디 영역(240)의 내측 측면(240is)과 상기 소자 분리 패턴(300)의 외측 측면(300os) 사이에 위치할 수 있다.
상기 게이트 패턴(400)은 상기 반도체 기판(100) 상에 위치할 수 있다. 상기 게이트 패턴(400)은 상기 제 1 소오스/드레인 영역(210)과 상기 제 2 소오스/드레인 영역(220) 사이에 위치할 수 있다. 상기 게이트 패턴(400)은 상기 바디 영역(240)과 부분적으로 수직 중첩할 수 있다. 상기 제 2 소오스/드레인 영역(220)은 상기 게이트 패턴(400)의 외측 측면(400os)의 외측에 위치할 수 있다. 상기 게이트 패턴(400)의 내측 측면(400is)은 상기 제 1 소오스/드레인 영역(210)과 이격될 수 있다. 상기 게이트 패턴(400)의 내측 측면(400is)은 상기 제 1 소오스/드레인 영역(210)의 측면을 둘러싸는 폐곡선 형상일 수 있다. 예를 들어, 상기 게이트 패턴(400)은 상기 제 1 소오스/드레인 영역(210)의 측면을 둘러싸는 팔각 링 형상일 수 있다.
상기 제 1 소오스/드레인 영역(210)과 상기 제 2 소오스/드레인 영역(220) 사이에서 상기 게이트 패턴(400)은 상기 소자 분리 패턴(300)과 부분적으로 수직 중첩할 수 있다. 상기 제 1 소오스/드레인 영역(210)이 상기 제 2 소오스/드레인 영역(220)과 수평 중첩하지 않는 영역에서 상기 게이트 패턴(400)의 하면은 상기 소자 분리 패턴(300)의 상면과 직접 접촉할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 상기 제 1 소오스/드레인 영역(210)과 상기 제 2 소오스/드레인 영역(220) 사이에서 상기 반도체 기판(100)과 상기 게이트 패턴(400) 사이에 위치하는 산화물 패턴(410)을 더 포함할 수 있다. 상기 게이트 패턴(400)의 외측 측면(400os)는 상기 산화물 패턴(410)의 측면과 수직 정렬될 수 있다. 상기 산화물 패턴(410)은 상기 소자 분리 패턴(300)의 외측 측면(300os)와 직접 접촉할 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 제 1 소오스/드레인 영역(210), 제 2 소오스/드레인 영역(220), 바디 컨택 영역(230), 바디 영역(240), 드리프트 영역(250), 제 1 웰(260), 제 2 웰(270), 소자 분리 패턴(300), 산화물 패턴(410) 및 게이트 패턴(400)을 포함할 수 있다.
상기 반도체 기판(100)은 베이스 기판(110), 매몰층(120) 및 에피택시얼층(130)을 포함할 수 있다. 상기 드리프트 영역(250)은 드리프트 내부 영역(251) 및 드리프트 외부 영역(252)을 포함할 수 있다. 상기 드리프트 내부 영역(251)은 제 3 드리프트 내부 영역(251c)을 포함할 수 있다. 상기 드리프트 외부 영역(252)은 제 3 드리프트 외부 영역(252c)을 포함할 수 있다. 상기 제 3 드리프트 내부 영역(251c) 및 상기 제 3 드리프트 외부 영역(252c)는 제 3 드리프트 도핑 영역(250c)을 구성할 수 있다. 상기 제 1 웰(260)은 제 1 웰 내부 영역(261), 제 2 웰 내부 영역(262) 및 웰 외부 영역(263)을 포함할 수 있다.
상기 제 2 웰(270)은 상기 드리프트 영역(250) 내에 위치할 수 있다. 상기 제 2 웰(270)은 상기 제 1 소오스/드레인 영역(210)에 가까이 위치할 수 있다. 상기 제 2 웰(270)은 상기 제 1 웰(260)과 수직 중첩하지 않을 수 있다. 상기 제 2 웰(270)은 상기 제 1 웰(260)의 외측에 위치할 수 있다. 상기 제 2 웰(270)은 상기 제 3 드리프트 도핑 영역(250c) 내에 위치할 수 있다. 상기 제 2 웰(270)은 상기 제 3 드리프트 내부 영역(251c) 내에 위치할 수 있다. 상기 제 2 웰(270)은 상기 제 1 소오스/드레인 영역(210)의 하면을 둘러쌀 수 있다.
상기 제 2 웰(270)은 상기 드리프트 영역(250)과 동일 도전형일 수 있다. 상기 제 2 웰(270)은 상기 제 1 소오스/드레인 영역(210)과 동일 도전형일 수 있다. 상기 제 2 웰(270)은 제 2 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 제 2 웰(270)은 N형 도펀트를 포함할 수 있다. 상기 제 2 웰(270)은 제 1 도전형 도펀트를 포함하지 않을 수 있다.
상기 제 2 웰(270) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 도핑 영역(250c) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 2 웰(270) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 3 드리프트 내부 영역(251c) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 제 2 웰(270) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 소오스/드레인 영역(210) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
도 3a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 레이-아웃도이다. 도 3b는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 3a 및 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 제 2 도전형의 제 1 소오스/드레인 영역(210), 제 2 도전형의 제 2 소오스/드레인 영역(220), 제 1 도전형의 바디 컨택 영역(230), 제 1 도전형의 바디 영역(240), 제 2 도전형의 드리프트 영역(250), 제 1 도전형의 제 1 웰(260), 제 2 도전형의 싱크(sink, 280), 소자 분리 패턴(300), 산화물 패턴(410) 및 게이트 패턴(400)을 포함할 수 있다.
상기 반도체 기판(100)은 제 1 도전형의 베이스 기판(110), 제 2 도전형의 매몰층(120) 및 제 2 도전형의 에피택시얼층(130)을 포함할 수 있다. 상기 드리프트 영역(250)은 제 2 도전형의 드리프트 내부 영역(251) 및 제 2 도전형의 드리프트 외부 영역(252)을 포함할 수 있다. 상기 제 1 웰(260)은 제 1 도전형의 제 1 웰 내부 영역(261), 제 1 도전형의 제 2 웰 내부 영역(262) 및 제 1 도전형의 웰 외부 영역(263)을 포함할 수 있다.
상기 싱크(280)는 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 싱크(280)는 상기 에피택시얼층(130) 내에 위치할 수 있다. 상기 싱크(280)의 최저 레벨은 상기 매몰층(120)의 상면 레벨과 동일할 수 있다. 상기 싱크(280)의 최고 레벨은 상기 에피택시얼층(130)의 상면 레벨과 동일할 수 있다.
상기 싱크(280)는 상기 제 1 웰(260)의 외측 측면(260os)을 둘러쌀 수 있다. 상기 싱크(280)의 내측 측면(280is)은 상기 제 1 웰(260)과 이격될 수 있다. 상기 싱크(280)의 내측 측면(280is)은 상기 제 1 웰(260)의 외측 측면(260os)와 마주볼 수 있다. 상기 싱크(280)의 내측 측면(280is)는 상기 제 1 웰(260)의 외측 측면(260os)를 둘러싸는 폐곡선 형상일 수 있다.
상기 싱크(280)는 제 2 도전형 도펀트를 포함할 수 있다. 상기 싱크(280)는 제 1 도전형 도펀트를 포함하지 않을 수 있다. 상기 싱크(280) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 에피택시얼층(130) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 싱크(280) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 드리프트 영역(250) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 높을 수 있다. 상기 싱크(280) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 매몰층(120) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자를 나타탠 단면도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 제 1 소오스/드레인 영역(210), 제 2 소오스/드레인 영역(220), 바디 컨택 영역(230), 바디 영역(240), 드리프트 영역(250), 제 1 웰(260) 및 소자 분리 패턴(300)이 형성된 반도체 기판(100), 상기 반도체 기판(100) 상에 위치하는 산화물 패턴(410) 및 상기 산화물 패턴(410) 상에 위치하는 게이트 패턴(400)을 포함할 수 있다.
상기 반도체 기판(100)은 베이스 기판(110), 매몰층(120) 및 에피택시얼층(130)을 포함할 수 있다. 상기 드리프트 영역(250)은 드리프트 내부 영역(251) 및 드리프트 외부 영역(252)을 포함할 수 있다. 상기 드리프트 내부 영역(251)은 제 1 드리프트 내부 영역(251a)을 포함할 수 있다. 상기 드리프트 외부 영역(252)은 제 1 드리프트 외부 영역(252a) 및 드리프트 측부 영역(252e)을 포함할 수 있다. 상기 제 1 드리프트 내부 영역(251a), 상기 제 1 드리프트 외부 영역(252a) 및 상기 드리프트 측부 영역(252e)은 제 1 드리프트 도핑 영역(250a)을 구성할 수 있다. 상기 제 1 웰(260)은 제 1 웰 내부 영역(261), 제 2 웰 내부 영역(262) 및 웰 외부 영역(263)을 포함할 수 있다. 상기 웰 외부 영역(263)의 하면 전체는 상기 매몰층(120)의 상면과 직접 접촉할 수 있다.
상기 웰 외부 영역(263)은 제 1 도전형 도펀트를 포함할 수 있다. 상기 웰 외부 영역(263) 내에서 상기 제 1 도전형 도펀트의 농도는 균일하지 않을 수 있다. 예를 들어, 상기 제 1 도전형 도펀트의 농도는 상기 제 1 웰 내부 영역(261) 및 상기 제 2 웰 웰 내부 영역(262)로부터 멀어질수록 낮아질 수 있다.
상기 웰 외부 영역(263)은 웰 딥 영역(263p)을 포함할 수 있다. 상기 웰 딥 영역(263p)은 상기 제 1 웰 내부 영역(261)과 상기 제 2 웰 내부 영역(263) 사이에 위치할 수 있다. 상기 웰 딥 영역(263p)은 상기 제 1 드리프트 도핑 영역(250a)의 하부에 위치할 수 있다. 상기 웰 딥 영역(263p)은 상기 제 1 드리프트 도핑 영역(250a)와 수직 중첩할 수 있다. 상기 웰 딥 영역(263p) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 베이스 기판(110), 매몰층(120) 및 에피택시얼층(130)을 포함하는 반도체 기판(100), 상기 에피택시얼층(130) 내에 위치하는 드리프트 영역(250), 상기 드리프트 영역(250) 내에 위치하는 제 1 소오스/드레인 영역(210), 상기 제 1 소오스/드레인 영역(210)의 측면과 접촉하는 소자 분리 패턴(300), 상기 드리프트 영역(250)의 측면과 접촉하는 바디 영역(240), 상기 바디 영역(240) 내에 위치하는 제 2 소오스/드레인 영역(220), 상기 제 2 소오스/드레인 영역(220)과 접촉하는 바디 컨택 영역(230), 상기 바디 영역(240) 및 상기 드리프트 영역(250)과 상기 매몰층(120) 사이에 위치하는 제 1 웰(290), 상기 반도체 기판(100) 상에 위치하는 게이트 패턴(400) 및 상기 반도체 기판(100)과 상기 게이트 패턴(400) 사이에 위치하는 산화물 패턴(410)을 포함할 수 있다.
상기 제 1 웰(290)의 상면 레벨은 상기 에피택시얼층(130)의 상면 레벨보다 낮을 수 있다. 상기 바디 영역(240)의 하면 레벨은 상기 제 1 웰(290)의 상면 레벨보다 낮을 수 있다. 상기 제 1 웰(290)은 상기 바디 영역(240)의 하면과 직접 접촉할 수 있다. 상기 바디 영역(240)의 외측 측면(240os)는 상기 에피택시얼층(130)과 직접 접촉할 수 있다. 상기 드리프트 영역(250)의 하면 레벨은 상기 제 1 웰(290)의 상면 레벨보다 낮을 수 있다. 상기 제 1 웰(290)은 상기 드리프트 영역(250)의 하면과 직접 접촉할 수 있다. 상기 드리프트 영역(250)의 하면 레벨은 상기 바디 영역(240)의 하면 레벨보다 낮을 수 있다.
상기 드리프트 영역(250)은 드리프트 내부 영역(253) 및 드리프트 외부 영역(254)을 포함할 수 있다. 상기 드리프트 내부 영역(253)의 하면 레벨은 상기 제 1 웰(290)의 상면 레벨보다 높을 수 있다. 상기 제 1 웰(290)의 상면 레벨은 상기 드리프트 외부 영역(254)의 하면 레벨과 상기 드리프트 내부 영역(253)의 하면 레벨 사이에 위치할 수 있다.
상기 드리프트 외부 영역(254)은 드리프트 하부 영역(254f)을 포함할 수 있다. 상기 드리프트 하부 영역(254f)은 제 1 도전형 도펀트 및 제 2 도전형 도펀트를 모두 포함할 수 있다. 상기 제 1 웰(290)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 1 웰(290) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 드리프트 하부 영역(254f) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 드리프트 외부 영역(254)은 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 드리프트 외부 영역(254) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 드리프트 하부 영역(254f) 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일할 수 있다. 상기 드리프트 하부 영역(254f)을 제외한 상기 드리프트 외부 영역(254)은 상기 제 1 도전형 도펀트를 포함하지 않을 수 있다. 상기 드리프트 내부 영역(253)은 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 드리프트 내부 영역(253)은 상기 제 1 도전형 도펀트를 포함하지 않을 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서는 상기 드리프트 내부 영역(253)이 상기 제 1 도전형 도펀트를 포함하지 않을 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 턴-온 저항이 낮아질 수 있다.
도 6a 내지 19a는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 레이-아웃도들이다. 도 6b 내지 19b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1a 내지 1c, 6a 내지 19a 및 6b 내지 19b를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 도 6a 및 6b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 제 1 도핑 구역(first doping area, DA1), 제 2 도핑 구역(DA2), 제 3 도핑 구역(DA3) 및 제 4 도핑 구역(DA4)을 포함하는 베이스 기판(110)을 제공하는 공정을 포함할 수 있다.
상기 베이스 기판(110)을 제공하는 공정은 상기 베이스 기판(110)을 제 1 도전형 도펀트로 도핑하는 공정을 포함할 수 있다. 상기 베이스 기판(110)을 제 1 도전형 도펀트로 도핑하는 공정은 상기 베이스 기판(110) 내의 상기 제 1 도전형 도펀트의 농도가 균일하도록 하는 공정을 포함할 수 있다.
상기 제 1 도핑 구역(DA1)은 상기 제 2 도핑 구역(DA2)을 둘러쌀 수 있다. 상기 제 2 도핑 구역(DA2)은 상기 제 3 도핑 구역(DA3)을 둘러쌀 수 있다. 상기 제 2 도핑 구역(DA2)은 상기 제 1 도핑 구역(DA1)과 상기 제 3 도핑 구역(DA3) 사이에 위치할 수 있다. 상기 제 3 도핑 구역(DA3)은 상기 제 4 도핑 구역(DA4)을 둘러쌀 수 있다. 상기 제 3 도핑 구역(DA3)은 상기 제 2 도핑 구역(DA2)와 상기 제 4 도핑 구역(DA4) 사이에 위치할 수 있다. 상기 제 3 도핑 구역(DA3)은 상기 제 4 도핑 구역(DA4)을 정의할 수 있다. 예를 들어, 상기 제 3 도핑 구역(DA4)은 상기 제 4 도핑 구역(DA4)을 둘러싸는 팔각 링 형상일 수 있다.
도 7a 및 7b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 베이스 기판(110) 내에 매몰층(120)을 형성하는 공정을 포함할 수 있다.
상기 매몰층(120)을 형성하는 공정은 상기 베이스 기판(110)의 상면에 가까운 영역을 제 2 도전형 도펀트로 도핑하는 공정을 포함할 수 있다. 상기 매몰층(120)을 형성하는 공정은 상기 베이스 기판(110) 상면 전체에 상기 제 2 도전형 도펀트를 주입하는 공정 및 상기 제 2 도전형 도펀트를 확산하는 공정을 포함할 수 있다.
도 8a 및 8b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 매몰층(120) 상에 에피택시얼층(130)을 형성하는 공정을 포함할 수 있다.
상기 에피택시얼층(130)을 형성하는 공정은 상기 매몰층(120) 상에 상기 제 2 도전형 도펀트를 포함하는 상기 에피택시얼층(130)을 형성하는 공정을 포함할 수 있다. 상기 베이스 기판(110), 상기 매몰층(120) 및 상기 에피택시얼층(130)은 반도체 기판(100)을 구성할 수 있다.
도 9a 및 9b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 상에 제 1 개구부(first opening, 911) 및 제 2 개구부(912)를 포함하는 제 1 마스크 패턴(910)을 형성하는 공정을 포함할 수 있다.
상기 제 1 개구부(911)는 상기 반도체 기판(100)의 상기 제 3 도핑 구역(DA3)을 노출할 수 있다. 상기 제 1 개구부(911)는 상기 반도체 기판(100)의 상기 제 3 도핑 구역(DA3)을 부분적으로 노출할 수 있다. 상기 제 1 마스크 패턴(910)은 상기 제 3 도핑 구역(DA3)의 가장 자리를 덮을 수 있다. 상기 제 2 개구부(912)는 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1)을 노출할 수 있다. 상기 제 2 개구부(912)는 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1)을 부분적으로 노출할 수 있다. 상기 제 1 마스크 패턴(910)은 상기 제 1 도핑 구역(DA1)의 가장 자리를 덮을 수 있다.
도 10a 및 10b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1) 및 상기 제 3 도핑 구역(DA3) 내에 예비 웰 영역(PW)을 형성하는 공정을 포함할 수 있다.
상기 예비 웰 영역(PW)을 형성하는 공정은 상기 제 1 마스크 패턴(910)을 이용하여 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1) 및 상기 제 3 도핑 구역(DA3) 내에 상기 제 1 도전형 도펀트를 주입하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1) 및 상기 제 3 도핑 구역(DA3) 내에 각각 두 개의 상기 예비 웰 영역(PW)을 형성하는 것으로 설명된다. 그러나, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1) 및 상기 제 3 도핑 구역(DA3) 내에 각각 적어도 하나의 상기 예비 웰 영역(PW)을 형성할 수 있다.
도 11a 및 11b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 내에 제 1 웰 내부 영역(261), 제 2 웰 내부 영역(262) 및 웰 외부 영역(263)을 포함하는 제 1 웰(260)을 형성하는 공정을 포함할 수 있다.
상기 제 1 웰(260)을 형성하는 공정은 상기 제 1 도전형 도펀트를 확산하는 공정을 포함할 수 있다. 상기 제 1 도전형 도펀트를 확산하는 공정은 상기 반도체 기판(100)을 제 1 공정 온도에서 제 1 공정 시간동안 가열하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 웰(260)을 형성하는 공정은 상기 반도체 기판(100)을 1100℃ 내지 1200℃에서 1~2시간동안 가열하는 공정을 포함할 수 있다.
상기 제 1 웰 내부 영역(261)은 상기 제 3 도핑 구역(DA3) 내에 위치할 수 있다. 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 농도는 균일할 수 있다. 상기 제 2 웰 내부 영역(262)은 상기 제 1 도핑 구역(DA1) 내에 위치할 수 있다. 상기 제 2 웰 내부 영역(262) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일할 수 있다.
상기 웰 외부 영역(263)은 상기 제 1 웰 내부 영역(261)의 측면 및 하면과 상기 제 2 웰 내부 영역(263)의 측면 및 하면을 둘러쌀 수 있다. 상기 제 1 웰(260)의 내측 측면(260is)은 상기 제 4 도핑 구역(DA4) 내에 위치할 수 있다. 상기 제 1 웰(260)의 외측 측면(260os)은 상기 제 1 도핑 구역(DA1)의 외측에 위치할 수 있다.
상기 제 1 웰 내부 영역(261)과 상기 제 2 웰 내부 영역(262) 사이에서, 상기 웰 외부 영역(263)의 측면은 상기 제 1 웰 내부 영역(261)의 측면 및 상기 제 2 웰 내부 영역(262)의 측면과 일치할 수 있다. 상기 제 1 웰(260)을 형성하는 공정은 상기 제 1 웰 내부 영역(261) 및 상기 제 2 웰 내부 영역(262) 사이의 상기 제 2 도핑 구역(DA2)을 상기 제 1 도전형 도펀트로 채우는 공정을 포함할 수 있다.
상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 농도는 불균일할 수 있다. 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 농도는 상기 제 1 웰 내부 영역(261) 및 상기 제 2 웰 내부 영역(262)로부터 멀어질수록 낮아질 수 있다. 상기 웰 외부 영역(263) 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역(261) 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮을 수 있다.
도 12a 및 12b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 마스크 패턴(910)을 제거하는 공정을 포함할 수 있다.
도 13a 및 13b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 상에 제 3 개구부(921)를 포함하는 제 2 마스크 패턴(920)을 형성하는 공정을 포함할 수 있다.
상기 제 3 개구부(921)는 상기 반도체 기판(100)의 상기 제 3 도핑 구역(DA3) 및 상기 제 4 도핑 구역(DA4)를 노출할 수 있다. 상기 제 3 개구부(921)는 상기 반도치 기판(100)의 상기 제 2 도핑 구역(DA2)을 부분적으로 노출할 수 있다. 상기 제 3 개구부(921)은 상기 제 3 도핑 구역(DA3)에 가까이 위치하는 상기 제 2 도핑 구역(DA2)의 가장 자리를 노출할 수 있다. 상기 제 2 마스크 패턴(920)은 상기 제 1 도핑 구역(DA1)에 가까이 위치하는 상기 제 2 도핑 구역(DA2)의 가장 자리를 덮을 수 있다. 상기 제 3 개구부(921)는 팔각형의 홀 형상일 수 있다.
도 14a 및 14b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100)의 상기 제 2 내지 제 4 도핑 구역(DA2 ~ DA4) 내에 예비 드리프트 영역(PD)을 형성하는 공정을 포함할 수 있다.
상기 예비 드리프트 영역(PD)을 형성하는 공정은 상기 제 2 마스크 패턴(920)을 이용하여 상기 반도체 기판(100)의 상기 제 2 내지 제 4 도핑 구역(DA2 ~ DA4) 내에 상기 제 2 도전형 도펀트를 주입하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 상기 반도체 기판(100)의 상기 제 2 내지 제 4 도핑 구역(DA2 ~ DA4) 내에 세 개의 상기 예비 드리프트 영역(PD)을 형성하는 것으로 설명된다. 그러나, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 상기 반도체 기판(100)의 상기 제 2 내지 제 4 도핑 구역(DA2 ~ DA4) 내에 적어도 하나의 상기 예비 드리프트 영역(PD)을 형성할 수 있다.
도 15a 및 15b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 내에 드리프트 내부 영역(251) 및 드리프트 외부 영역(252)을 포함하는 드리프트 영역(250)을 형성하는 공정을 포함할 수 있다.
상기 드리프트 영역(250)을 형성하는 공정은 상기 제 2 도전형 도펀트를 확산하는 공정을 포함할 수 있다. 상기 제 2 도전형 도펀트를 확산하는 공정은 상기 반도체 기판(100)을 제 2 공정 온도에서 제 2 공정 시간동안 가열하는 공정을 포함할 수 있다. 상기 제 2 공정 온도는 상기 제 1 공정 온도보다 낮을 수 있다. 상기 제 2 공정 시간은 상기 제 1 공정 시간보다 짧을 수 있다. 예를 들어, 상기 드리프트 영역(250)을 형성하는 공정은 상기 반도체 기판(100)을 1050℃ 내지 1200℃에서 30분 내지 2시간동안 가열하는 공정을 포함할 수 있다. 상기 제 2 도전형 도펀트의 확산 범위는 상기 제 1 도전형 도펀트의 확산 범위보다 좁을 수 있다.
상기 드리프트 영역(250)의 최저 레벨은 상기 제 1 웰(260)의 최저 레벨보다 높을 수 있다. 상기 드리프트 영역(250)의 외측 측면(250os)은 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1) 내에 위치할 수 있다. 상기 드리프트 영역(250)은 부분적으로 상기 제 1 웰(260) 내에 형성될 수 있다.
상기 드리프트 외부 영역(252)은 상기 드리프트 내부 영역(251)의 측면 및 하면을 둘러쌀 수 있다. 상기 드리프트 내부 영역(251) 내의 상기 제 2 도전형 도펀트의 농도는 균일할 수 있다. 상기 드리프트 외부 영역(252) 내의 상기 제 2 도전형 도펀트의 농도는 상기 드리프트 내부 영역(251)로부터 멀어질수록 낮아질 수 있다. 상기 드리프트 외부 영역(252) 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 드리프트 내부 영역(251) 내의 상기 제 2 도전형 도펀트의 평균 농도보다 낮을 수 있다.
상기 드리프트 내부 영역(251)은 제 1 드리프트 내부 영역(251a), 제 2 드리프트 내부 영역(251b), 제 3 드리프트 내부 영역(251c) 및 제 4 드리프트 내부 영역(251d)을 포함할 수 있다. 상기 드리프트 외부 영역(252)은 제 1 드리프트 외부 영역(252a), 제 2 드리프트 외부 영역(252b), 제 3 드리프트 외부 영역(252c) 및 제 4 드리프트 외부 영역(252d)을 포함할 수 있다.
상기 제 1 드리프트 내부 영역(251a) 및 상기 제 1 드리프트 외부 영역(252a)은 상기 반도체 기판(100)의 상기 제 2 도핑 구역(DA2) 내에 위치할 수 있다. 상기 제 2 드리프트 내부 영역(251b) 및 상기 제 2 드리프트 외부 영역(252b)은 상기 반도체 기판(100)의 상기 제 3 도핑 구역(DA3) 내에 위치할 수 있다. 상기 제 3 드리프트 내부 영역(251c), 상기 제 3 드리프트 외부 영역(252c), 상기 제 4 드리프트 내부 영역(251d) 및 상기 제 4 드리프트 외부 영역(252d)은 상기 반도체 기판(100)의 상기 제 4 도핑 구역(DA4) 내에 위치할 수 있다. 상기 제 3 드리프트 내부 영역(251c)과 상기 제 4 드리프트 내부 영역(251d) 사이의 경계 및 상기 제 3 드리프트 외부 영역(252c)과 상기 제 4 드리프트 외부 영역(252d)의 경계는 상기 제 1 웰(260)의 내측 측면(260is)의 연장선과 일치할 수 있다.
상기 제 1 드리프트 내부 영역(251a), 상기 제 2 드리프트 내부 영역(251b), 상기 제 4 드리프트 내부 영역(251d), 상기 제 1 드리프트 외부 영역(252a), 상기 제 2 드리프트 외부 영역(252b) 및 제 4 드리프트 외부 영역(252d)은 상기 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 3 드리프트 내부 영역(251c) 및 상기 제 3 드리프트 외부 영역(252c)은 상기 제 1 도전형 도펀트를 포함하지 않을 수 있다.
도 16a 및 16b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 내에 소자 분리 패턴(300)을 형성하는 공정을 포함할 수 있다.
상기 소자 분리 패턴(300)의 외측 측면(300os)은 상기 반도체 기판(100)의 상기 제 1 도핑 구역(DA1) 내에 위치할 수 있다. 상기 소자 분리 패턴(300)은 상기 제 2 웰 내부 영역(262)과 부분적으로 수직 중첩할 수 있다. 상기 소자 분리 패턴(300)의 외측 측면(300os)은 상기 드리프트 영역(250)의 외측 측면(250os)과 상기 제 1 웰(260)의 외측 측면(260os) 사이에 위치할 수 있다.
상기 소자 분리 패턴(300)의 외측 측면(300os)은 부분적으로 상기 반도체 기판(100)의 상기 제 2 도핑 구역(DA2) 내에 위치할 수 있다. 상기 소자 분리 패턴(300)은 부분적으로 상기 제 2 웰 내부 영역(262)과 수직 중첩하지 않을 수 있다. 상기 소자 분리 패턴(300)은 상기 드리프트 외부 영역(252)의 상면을 부분적으로 노출할 수 있다. 상기 소자 분리 패턴(300)의 외측 측면(300os)는 부분적으로 상기 드리프트 영역(250)의 외측 측면(250os)와 상기 제 1 웰(260)의 내측 측면(260is) 사이에 위치할 수 있다.
상기 소자 분리 패턴(300)의 내측 측면(300is)은 상기 반도체 기판(100)의 상기 제 4 도핑 구역(DA4) 내에 위치할 수 있다. 상기 소자 분리 패턴(300)의 내측 측면(300is)은 상기 드리프트 영역(250)의 일부 영역을 둘러싸는 폐곡선 형상일 수 있다. 상기 소자 분리 패턴(300)의 내측 측면(300is)에 의해 둘러싸는 상기 드리프트 영역(250)은 상기 반도체 기판(100)의 상기 제 2 도핑 구역(DA2) 내에 위치하는 상기 소자 분리 패턴(300)의 외측 측면(300os)과 평행할 수 있다. 상기 소자 분리 패턴(300)의 내측 측면(300is)에 의해 둘러싸는 상기 드리프트 영역(250)은 상기 소자 분리 패턴(300)에 의해 노출된 상기 드리프트 외부 영역(252)과 평행할 수 있다.
도 17a 및 17b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 웰(260) 내에 바디 영역(240)을 형성하는 공정을 포함할 수 있다.
상기 바디 영역(240)을 형성하는 것은 상기 제 1 웰(260) 내에 상기 제 1 도전형 도펀트를 도핑하는 공정을 포함할 수 있다.
상기 바디 영역(240)의 내측 측면(240is)은 상기 제 2 도핑 구역(DA2) 내에 위치할 수 있다. 상기 바디 영역(240)은 상기 드리프트 외부 영역(252)과 부분적으로 수직 중첩할 수 있다. 상기 바디 영역(240)은 상기 드리프트 내부 영역(251)과 이격될 수 있다. 상기 바디 영역(240)의 외측 측면(240os)은 상기 제 1 도핑 구역(DA1) 내에 위치할 수 있다. 상기 바디 영역(240)을 형성하는 공정은 상기 제 2 웰 내부 영역(262) 내에 상기 바디 영역(240)을 형성하는 공정을 포함할 수 있다.
도 18a 및 18b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 상에 산화물층(411)을 형성하는 공정을 포함할 수 있다.
상기 산화물층(411)을 형성하는 공정은 상기 반도체 기판(100)의 표면을 산화하는 공정을 포함할 수 있다. 상기 산화물층(411)을 형성하는 공정은 상기 에피택시얼층(130)의 상면을 산화하는 공정을 포함할 수 있다.
상기 상기 에피택시얼층(130)의 상면을 산화하는 공정은 상기 반도체 기판(100)을 제 3 온도에서 제 3 시간동안 가열하는 공정을 포함할 수 있다. 상기 제 3 온도는 상기 제 2 온도보다 낮을 수 있다. 상기 제 3 시간은 상기 제 2 시간보다 작을 수 있다. 예를 들어, 상기 산화물층(411)을 형성하는 공정은 상기 반도체 기판(100)을 800℃ 내지 900℃에서 30분 내지 1시간동안 가열하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 상기 산화물층(411)을 형성하는 공정이 상기 드리프트 영역(250)을 형성하는 공정 및 상기 제 1 웰(260)을 형성하는 공정보다 낮은 온도에서 수행할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에서는 상기 드리프트 영역(250) 및 상기 제 1 웰(260)이 상기 산화물층(411)을 형성하는 공정에 의해 변형되지 않을 수 있다.
상기 산화물층(411)은 상기 소자 분리 패턴(300) 상에는 형성되지 않을 수 있다. 상기 산화물층(411)의 상면 레벨은 상기 소자 분리 패턴(300)의 상면 레벨보다 높을 수 있다.
도 19a 및 19b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 산화물층(411) 상에 게이트층(401)을 형성하는 공정을 포함할 수 있다. 상기 게이트층(401)은 상기 소자 분리 패턴(300)의 상면과 직접 접촉할 수 있다.
도 20a 및 20b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 상에 게이트 패턴(400) 및 산화물 패턴(410)을 형성하는 공정을 포함할 수 있다.
상기 게이트 패턴(400) 및 상기 산화물 패턴(410)을 형성하는 공정은 상기 게이트층(401)을 패터닝하는 공정 및 상기 산화물층(411)을 패터닝하는 공정을 포함할 수 있다. 상기 산화물층(411)을 패터닝하는 공정은 상기 게이트층(401)을 패터닝하는 공정과 동시에 수행될 수 있다. 상기 게이트 패턴(400)의 형상은 상기 바디 영역(240)의 형상과 동일할 수 있다. 예를 들어, 상기 게이트 패턴(400)의 형상은 팔각 링 형상일 수 있다.
도 1a 내지 1c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 내에 제 1 소오스/드레인 영역(210) 및 제 2 소오스/드레인 영역(220)을 형성하는 공정을 포함할 수 있다.
상기 제 1 소오스/드레인 영역(210) 및 제 2 소오스/드레인 영역(220)을 형성하는 공정은 상기 드리프트 영역(250) 내에 상기 제 1 소오스/드레인 영역(210)을 형성하는 공정 및 상기 바디 영역(240) 내에 제 2 소오스/드레인 영역(220)을 형성하는 공정을 포함할 수 있다. 상기 제 1 소오스/드레인 영역(210)을 형성하는 공정은 상기 드리프트 영역(250) 내에 상기 제 2 도전형 도펀트를 도핑하는 공정을 포함할 수 있다. 상기 제 2 소오스/드레인 영역(220)을 형성하는 공정은 상기 바디 영역(240) 내에 상기 제 2 도전형 도펀트를 도핑하는 공정을 포함할 수 있다. 상기 제 1 소오스/드레인 영역(210)을 형성하는 공정은 상기 제 2 소오스/드레인 영역(220)을 형성하는 공정과 동시에 수행될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 바디 영역(240) 내에 바디 컨택 영역(230)을 형성하는 공정을 더 포함할 수 있다. 상기 바디 컨택 영역(230)을 형성하는 공정은 상기 바디 영역(240) 내에 상기 제 1 도전형 도펀트를 도핑하는 공정을 포함할 수 있다. 상기 바디 컨택 영역(230)을 형성하는 공정은 상기 제 2 소오스/드레인 영역(220)을 형성하는 공정 이후에 수행될 수 있다.
도 21 내지 26은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타난 단면도들이다.
도 5 및 21 내지 26을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 도 21을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 제 1 도전형의 베이스 기판(110) 내에 제 2 도전형의 매몰층(120)을 형성하는 공정 및 상기 매몰층(120) 상에 제 2 도전형의 제 1 에피택시얼층(131)을 형성하는 공정을 포함할 수 있다.
상기 제 1 에피택시얼층(131)을 형성하는 공정은 상기 매몰층(120) 상에 제 2 도전형 도펀트를 포함하는 제 1 에피택시얼층(131)을 형성하는 공정을 포함할 수 있다.
도 22를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 에피택시얼층(131) 내에 제 1 웰(290)을 형성하는 공정을 포함할 수 있다.
상기 제 1 웰(290)을 형성하는 공정은 상기 제 1 에피택시얼층(131) 내에 제 1 도전형 도펀트를 도핑하는 공정을 포함할 수 있다. 상기 제 1 웰(290) 내의 상기 제 1 도전형 도펀트의 농도는 균일할 수 있다.
도 23을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 에피택시얼층(131) 상에 제 2 도전형의 제 2 에피택시얼층(132)을 형성하는 공정을 포함할 수 있다.
상기 제 2 에피택시얼층(132)을 형성하는 공정은 상기 제 1 에피택시얼층(131) 상에 제 2 도전형 도펀트를 포함하는 제 2 에피택시얼층(132)을 형성하는 공정을 포함할 수 있다. 상기 제 1 에피택시얼층(131) 및 상기 제 2 에피택시얼층(132)은 에피택시얼층(130)을 구성할 수 있다. 상기 베이스 기판(110), 상기 매몰층(120) 및 상기 에피택시얼층(130)은 반도체 기판(100)을 구성할 수 있다.
도 24를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 에피택시얼층(130) 내에 드리프트 내부 영역(253) 및 드리프트 외부 영역(254)을 포함하는 드리프트 영역(250)을 형성하는 공정을 포함할 수 있다.
상기 드리프트 영역(250)을 형성하는 공정은 상기 에피택시얼층(130) 내에 상기 제 2 도전형 도펀트를 주입하고, 상기 제 2 도전형 도펀트를 확산하는 공정을 포함할 수 있다.
상기 드리프트 외부 영역(254)의 하면 레벨은 상기 제 1 웰(290)의 상면 레벨보다 낮을 수 있다. 상기 드리프트 외부 영역(254)은 드리프트 하부 영역(254f)을 포함할 수 있다. 상기 드리프트 하부 영역(254f)은 상기 드리프트 외부 영역(254)의 하면 레벨과 상기 제 1 웰(290)의 상면 레벨 사이에 위치할 수 있다. 상기 드리프트 하부 영역(254f)은 상기 제 1 도전형 도펀트 및 상기 제 2 도전형 도펀트를 포함할 수 있다. 상기 드리프트 내부 영역(253)의 하면 레벨은 상기 제 1 웰(290)의 상면 레벨보다 높을 수 있다.
도 25를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 내에 소자 분리 패턴(300)을 형성하는 공정을 포함할 수 있다. 상기 소자 분리 패턴(300)은 부분적으로 상기 드리프트 내부 영역(253) 내에 위치할 수 있다.
도 26을 참조하면, 본발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 반도체 기판(100) 내에 바디 영역(240)을 형성하는 공정을 포함할 수 있다.
상기 바디 영역(240)을 형성하는 공정은 상기 반도체 기판(100) 내에 상기 제 1 도전형 도펀트를 도핑하는 공정을 포함할 수 있다. 상기 바디 영역(240)의 하면 레벨은 상기 제 1 웰(290)의 상면 레벨보다 높을 수 있다. 상기 바디 영역(240)은 상기 드리프트 영역(250)과 부분적으로 수직 중첩할 수 있다. 상기 바디 영역(240)은 상기 드리프트 내부 영역(253)과 이격될 수 있다.
도 5를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 상기 드리프트 영역(250) 내에 제 1 소오스/드레인 영역(210)을 형성하는 공정, 상기 바디 영역(240) 내에 제 2 소오스/드레인 영역(220) 및 상기 바디 영역(240) 내에 바디 컨택 영역(230)을 형성하는 공정을 포함할 수 있다.
도 27은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 27을 참조하면, 상기 반도체 모듈(2000)은 모듈 기판(2100), 메모리들(2200), 마이크로프로세서(2300) 및 입출력 단자들(2400)을 포함할 수 있다. 상기 메모리들(2200) 및 상기 마이크로프로세서(2300)는 상기 모듈 기판(2100) 상에 실장될 수 있다. 상기 메모리들(2200) 및 상기 마이크로프로세서(2300)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 상기 반도체 모듈(2000)의 상기 메모리들(2200) 및 상기 마이크로프로세서(2300)는 동작 특성이 향상될 수 있다. 상기 반도체 모듈(2000)은 메모리 카드 또는 카드 패키지를 포함할 수 있다.
도 28은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 28을 참조하면, 상기 모바일 시스템(3000)는 디스플레이 유닛(Display unit, 3100), 바디(Body, 3200) 및 외부 기기(external apparatus, 3300)를 포함할 수 있다. 상기 바디(3200)는 인쇄회로기판(Printed Circuit Board; PCB)을 포함하는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 바디(3200)는 마이크로 프로세서 유닛(Micro Processor Unit; 3210), 파워 유닛(Power Unit; 3220), 기능 유닛(Function Unit; 3230) 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 3240)을 포함할 수 있다. 상기 마이크로 프로세서 유닛(3210), 상기 파워 유닛(3220), 상기 기능 유닛(3230) 및 상기 디스플레이 컨트롤러 유닛(3240)은 상기 바디(3200)상에 실장 또는 장착될 수 있다. 상기 마이크로 프로세서 유닛(3210)은 상기 파워 유닛(3230)으로부터 전압을 공급받아 상기 기능 유닛(3230) 및 상기 디스플레이 컨트롤 유닛(3240)을 제어할 수 있다. 상기 파워 유닛(3220)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(3210), 상기 기능 유닛(3230) 및 상기 디스플레이 컨트롤러 유닛(3240) 등으로 공급할 수 있다. 상기 기능 유닛(3230)은 상기 모바일 시스템(3000)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 기능 유닛(3230)은 다이얼링 또는 외부 유닛(External Unit; 3300)과의 교신으로 상기 디스플레이 유닛(3100)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(3210), 상기 파워 유닛(3220) 및 상기 기능 유닛(3230)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서 상기 모바일 시스템(3000)의 상기 마이크로 프로세서 유닛(3210), 상기 파워 유닛(3220) 및 상기 기능 유닛(3230)은 동작 특성이 향상될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디(1110)의 일측 표면 상에 위치할 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디(3200)와 연결될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디(3200)의 상기 디스플레이 컨트롤러 유닛(3240)에 의해 프로세싱된 이미지를 구현할 수 있다. 상기 모바일 시스템(3000)는 용량 확장을 위해 메모리 카드 등과 연결될 수 있다. 이 경우, 상기 기능 유닛(3230)은 메모리 카드 컨트롤러를 포함할 수 있다. 상기 기능 유닛(3230)은 유선 또는 무선의 통신 유닛(Communication Unit; 3400)을 통해 외부 유닛(3300)과 신호를 주고 받을 수 있다. 또한, 상기 모바일 시스템(3000)는 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 포함할 수 있다. 이 경우, 상기 기능 유닛(3230)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 29는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 장치를 나타낸 구성도이다.
도 29를 참조하면, 상기 모바일 장치(4000)는 모바일 무선 폰일 수 있다. 상기 모바일 장치(4000)는 태블릿 PC로 이해될 수 있다. 상기 모바일 장치(4000)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 이에 따라, 상기 모바일 장치(4000)는 동작 특성이 향상될 수 있다.
도 30은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
도 30을 참조하면, 상기 전자 시스템(5000)은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함할 수 있다. 상기 전자 시스템(5200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(5200)은 메모리 시스템(5100), 마이크로프로세서(5200), 램(5300) 및 버스(5500)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(5400)를 포함할 수 있다. 상기 마이크로프로세서(5200)는 상기 전자 시스템(5000)을 프로그램 및 컨트롤할 수 있다. 상기 램(5300)은 상기 마이크로프로세서(5200)의 동작 메모리로 사용될 수 있다. 예를 들어, 상기 마이크로프로세서(5200) 또는 상기 램(5300)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 상기 전자 시스템(5000)의 상기 마이크로프로세서(5200) 또는 상기 램(5300)은 동작 특성일 향상될 수 있다. 상기 마이크로프로세서(5200), 상기 램(5300) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(5400)는 상기 전자 시스템(5000)으로 데이터를 입력하거나 또는 상기 전자 시스템(5000)으로부터 출력하는데 사용될 수 있다. 상기 메모리 시스템(5100)은 상기 마이크로프로세서(5200) 동작용 코드들, 상기 마이크로프로세서(5200)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(5100)은 컨트롤러 및 메모리를 포함할 수 있다.
100 : 반도체 기판 210 : 제 1 소오스/드레인 영역
220 : 제 2 소오스/드레인 영역 240 : 바디 영역
250 : 드리프트 영역 250a : 제 1 드리프트 도핑 영역
250b : 제 2 드리프트 도핑 영역 260 : 제 1 웰
261 : 제 1 웰 도핑 영역 263 : 제 2 웰 도핑 영역
300 : 소자 분리 패턴 400 : 게이트 패턴

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 내에 위치하는 제 1 도전형의 제 1 웰;
    상기 반도체 기판 내에 위치하고, 제 1 드리프트 도핑 영역 및 제 2 드리프트 도핑 영역을 포함하되, 상기 제 1 드리프트 도핑 영역 및 상기 제 2 드리프트 도핑 영역은 상기 제 1 웰과 수직 중첩하는 제 2 도전형의 드리프트 영역; 및
    상기 제 1 웰 내에 위치하고, 상기 제 1 드리프트 도핑 영역의 측면과 접촉하는 제 1 도전형의 바디 영역을 포함하되,
    상기 제 2 드리프트 도핑 영역은 상기 제 1 드리프트 도핑 영역을 사이에 두고 상기 바디 영역과 이격되게 배치되고,
    상기 제 1 드리프트 도핑 영역 및 상기 제 2 드리프트 도핑 영역은 제 1 도전형 도펀트 및 제 2 도전형 도펀트를 포함하고, 상기 제 1 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일한 반도체 소자.
  3. 제 2 항에 있어서,
    상기 드리프트 영역은 상기 제 1 웰과 수직 중첩하지 않는 제 3 드리프트 도핑 영역을 더 포함하되, 상기 제 3 드리프트 도핑 영역은 상기 제 2 도전형 도펀트를 포함하고, 상기 제 3 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 1 드리프트 도핑 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일한 반도체 소자..
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서
    상기 제 1 웰은 상기 제 1 드리프트 도핑 영역의 하부와 접촉하는 웰 외부 영역 및 상기 제 2 드리프트 도핑 영역의 하부와 접촉하는 제 1 웰 내부 영역을 포함하되, 상기 웰 외부 영역 및 상기 제 1 웰 내부 영역은 상기 제 1 도전형 도펀트를 포함하고, 상기 웰 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮은 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 도핑 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일한 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제 1 웰은 상기 바디 영역의 하부와 접촉하는 제 2 웰 내부 영역을 더 포함하되, 상기 제 2 웰 내부 영역은 상기 제 1 도전형 도펀트를 포함하고, 상기 제 2 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 동일한 반도체 소자.
  9. 삭제
  10. 반도체 기판;
    상기 반도체 기판 내에 위치하는 제 1 도전형의 바디 영역;
    상기 반도체 기판 내에 위치하고, 상기 바디 영역과 이격되는 제 2 도전형의 제 1 소오스/드레인 영역;
    상기 바디 영역 내에 위치하는 제 2 도전형의 제 2 소오스/드레인 영역;
    상기 바디 영역과 상기 제 1 소오스/드레인 영역 사이에 위치하고, 상기 바디 영역과 이격되는 소자 분리 패턴;
    상기 제 1 소오스/드레인 영역 및 상기 소자 분리 패턴을 둘러싸고, 상기 소자 분리 패턴에 가까이 위치하는 제 1 드리프트 내부 영역 및 제 2 드리프트 내부 영역을 포함하되, 상기 제 2 드리프트 내부 영역은 상기 소자 분리 패턴의 하부에 위치하고, 상기 제 1 드리프트 내부 영역은 상기 바디 영역과 상기 제 2 드리프트 내부 영역 사이에 위치하는 제 2 도전형의 드리프트 영역;
    상기 바디 영역 및 상기 드리프트 영역의 하부와 접촉하고, 상기 제 1 드리프트 내부 영역 및 상기 제 2 드리프트 내부 영역과 수직 중첩하는 제 1 도전형의 제 1 웰; 및
    상기 반도체 기판 상에 위치하고, 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 위치하는 게이트 패턴을 포함하되,
    상기 제 1 드리프트 내부 영역 및 상기 제 2 드리프트 내부 영역은 제 1 도전형 도펀트 및 제 2 도전형 도펀트를 포함하고, 상기 제 1 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차는 상기 제 2 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도와 상기 제 2 도전형 도펀트의 평균 농도 사이의 농도차보다 큰 반도체 소자.
  11. 제 10항에 있어서,
    상기 제 1 드리프트 내부 영역 내의 상기 제 2 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역 내의 상기 제 2 도전형 도펀트의 평균 농도와 동일한 반도체 소자.
  12. 제 10항에 있어서,
    상기 제 1 웰은 상기 제 1 드리프트 내부 영역의 하부와 접촉하는 웰 외부 영역 및 상기 제 2 드리프트 내부 영역의 하부와 접촉하는 제 1 웰 내부 영역을 포함하되, 상기 웰 외부 영역 및 상기 제 1 웰 내부 영역은 상기 제 1 도전형 도펀트를 포함하고, 상기 웰 외부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 1 웰 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮은 반도체 소자.
  13. 제 10항에 있어서,
    상기 제 1 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도는 상기 제 2 드리프트 내부 영역 내의 상기 제 1 도전형 도펀트의 평균 농도보다 낮은 반도체 소자.
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