KR20160058592A - 알에프 집적회로 및 그 제조방법 - Google Patents

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Abstract

알에프 집적회로는, 기판과, 기판의 상부영역에 배치되며 상부면이 기판 내에서 노출되는 n형의 딥웰영역과, 그리고 딥웰영역 위에서 절연층을 개재하여 배치되는 인덕터를 포함한다.

Description

알에프 집적회로 및 그 제조방법{RF integrated circuit and method of fabricating the same}
본 개시의 여러 실시예들은 알에프 집적회로에 관한 것으로서, 특히 인덕터를 포함하는 알에프 집적회로 및 그 제조방법에 관한 것이다.
최근 휴대용 통신기술의 발달과 더불어 실리콘 시모스(CMOS; Complementary Metal Oxide Semiconductor) 기술을 이용한 알에프(RF) 집적회로 개발이 활발하게 진행되고 있다. 이와 같은 알에프 집적회로는 시모스 프로세스의 미세화와 모스 소자의 고성능화에 의해 전체적인 성능이 크게 향상되고 있는 추세이다. 그러나 알에프 집적회로에서 모스 소자의 고성능화만으로 알에프 집적회로의 전체 성능을 향상시키는데는 한계가 있다. 이는 알에프 집적회로 내에 많은 아날로그 수동소자, 예컨대 온칩 인덕터 소자 등이 포함되기 때문이다.
온칩 인덕터는 실리콘 기판의 기생 효과가 특성에 영향을 크게 미져 공정기술의 미세화만으로는 특성을 향상시키는데 한계가 있다. 온칩 인덕터의 성능을 향ㅇ상시키는 방법으로 다양한 방법들이 제안된 바 있는데, 그 가운데 한 가지 방법은 실리콘 기판을 고저항화하는 방법이다. 그러나 시모스 프로세스를 진행하면서 실리콘 기판을 고저항화하기 위해서는, 개별 소자의 특성이 유지되도록 웰 구조나, 소스/드레인영역의 농도나, 또는 소자간분리구조를 최적화하는 것이 용이하지 않다는 제약이 있다.
본 출원이 해결하고자 하는 과제는, 인덕터 하부의 기판 저항을 증가시킴으로써 인덕터 성능을 향상시킬 수 있도록 하는 알에프 집적회로를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 알에프 집적회로를 제조하는 방법을 제공하는 것이다.
일 예에 따른 알에프 집적회로는, 기판과, 기판의 상부영역에 배치되며 상부면이 기판 내에서 노출되는 n형의 딥웰영역과, 그리고 딥웰영역 위에서 절연층을 개재하여 배치되는 인덕터를 포함한다.
다른 예에 따른 알에프 집적회로는, 제1 영역 및 제2 영역을 포함하는 기판과, 기판의 제1 영역 및 제2 영역에 각각 배치되는 n형의 제1 딥웰영역 및 제2 딥웰영역과, 제1 딥웰영역 내에 배치되는 반도체소자와, 그리고 제2 딥웰영역 위에서 절연층을 개재하여 배치되는 인덕터를 포함한다.
일 예에 따른 알에프 집적회로의 제조방법은, 기판의 제1 영역 및 제2 영역에 각각 n형 제1 딥웰영역 및 n형 제2 딥웰영역을 형성하는 단계와, n형 제1 딥웰영역 내에 p형 웰영역을 형성하는 단계와, p형 웰영역 내에 n형 웰영역을 형성하는 단계와, p형 웰영역에 n채널형 모스 트랜지스터를 형성하는 단계와, n형 웰영역에 p채널형 모스 트랜지스터를 형성하는 단계와, 그리고 제2 딥웰영역 위에 절연층을 개재하여 인덕터를 형성하는 단계를 포함한다.
다른 예에 따른 알에프 집적회로의 제조방법은, 기판의 제1 영역 및 제2 영역에 각각 n형 제1 딥웰영역 및 n형 제2 딥웰영역을 형성하는 단계와, n형 제1 딥웰영역 내에 n형 웰영역을 형성하는 단계와, n형 웰영역 내에 p형 웰영역을 형성하되, p형 웰영역의 하부면이 n형 제1 딥웰영역의 상부면에 접하도록 하는 단계와, p형 웰영역에 n채널형 모스 트랜지스터를 형성하는 단계와, 그리고 제2 딥웰영역 위에 절연층을 개재하여 인덕터를 형성하는 단계를 포함한다.
여러 실시예들에 따르면, 인덕터가 높은 저항 특성을 갖는 n형 딥웰영역의 노출된 상부면 위에 배치됨으로써 인덕터의 큐-인자(Q-factor)를 증가시킬 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 알에프 집적회로를 나타내 보인 단면도이다.
도 2는 도 1의 알에프 집적회로의 평면도이다.
도 3은 다른 예에 따른 알에프 집적회로를 나타내 보인 단면도이다.
도 4는 또 다른 예에 따른 알에프 집적회로를 나타내 보인 단면도이다.
도 5 내지 도 7은 도 3의 알에프 집적회로의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 8 내지 도 12는 도 4의 알에프 집적회로의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 알에프 집적회로를 나타내 보인 단면도이다. 그리고 도 2는 도 1의 알에프 집적회로의 평면도이다. 도 1은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 단면 구조이다. 도 1 및 도 2를 참조하면, 본 예에 다른 알에프 집적회로(100)는, 인덕터 요소(inductor element)(140, 151, 152)가 기판(110) 위에 배치되는 구조를 갖는다. 기판(110)은 p형 도전형을 갖는 실리콘기판일 수 있다. 비록 본 도면에 나타내지는 않았지만, 기판(110)의 다른 영역에는 레지스터나 커패시터와 같은 다른 아날로그 수동 소자나 시모스(CMOS) 트랜지스터와 같은 반도체소자들이 배치될 수도 있다.
기판(110)의 상부 영역에는 n형 딥웰영역(DNW)(120)이 배치된다. n형 딥웰영역(DNW)(120)의 측면 및 바닥면은 기판(110)에 의해 둘러싸이며, 상부면만 기판(110) 내에서 노출된다. n형 딥웰영역(DNW)(120)은, 일반적인 모스(MOS) 트랜지스터 내의 웰영역과는 다른 확산영역이다. 본 예에서의 n형 딥웰영역(DNW)(120)은, 알에프(RF) 집적회로에서 원하지 않는 간섭(undesired interference)을 줄이고 노이즈(noise) 발생을 억제하기 위해 다른 웰들보다 깊게 형성되는 확산영역이다. n형 딥웰영역(DNW)(120) 내에는 어떠한 다른 확산영역도 존재하지 않는다. n형 딥웰영역(DNW)(120)의 상부면은 기판(110)의 상부면과 동일 평면상에 배치된다. 일 예에서 n형 딥웰영역(DNW)(120)은, 1.2㎛ 내지 1.7㎛의 투사범위(Rp; projection range)를 가지며, 이에 따라 확산 공정의 조건에 따라 변화될 수는 있지만, 적어도 1.5㎛ 내지 2㎛의 깊이를 가질 수 있다. 일 예에서 n형 딥웰영역(DNW)(120)의 도즈(dose)는 대략 1013/㎠이다.
n형 딥웰영역(DNW)(120)의 상부면과, 이를 둘러싸는 기판(110)의 노출면 위에는 절연층(130)이 배치된다. 일 예에서 절연층(130)은 실리콘옥사이드(silicon oxide)층일 수 있다. 절연층(130) 내에는 인덕터 요소를 구성하는 하부 도전층(140)이 배치된다. 하부 도전층(140)은 절연층(130) 내에 매립되도록 배치된다. 절연층(140) 위에는, 하부 도전층(140)과 함께 인덕터 요소를 구성하는 제1 상부 도전층(151) 및 제2 상부 도전층(152)이 배치된다. 제1 상부 도전층(151)은 절연층(130) 내의 제1 비아(161)를 통해 하부 도전층(140)의 상부 표면의 일 단부에 전기적으로 연결된다. 제2 상부 도전층(152)은 절연층(130) 내의 제2 비아(162)를 통해 하부 도전층(140)의 상부 표면의 다른 단부에 전기적으로 연결된다. 이에 따라 제1 상부 도전층(151) 및 제2 상부 도전층(152)은, 제1 비아(161), 하부 도전층(140), 및 제2 비아(162)를 통해 전기적으로 연결된다.
도 2에 나타낸 바와 같이, 제1 비아(161)에 연결되는 제1 상부 도전층(151)은 플래너 나선(planar spiral) 형태로 배치된다. 제1 상부 도전층(151)은 팔각형 형태의 표준(standard) 인덕터 구조를 갖는다. 다른 예에서 제1 상부 도전층(151)은 원형, 사각형, 육각형의 스트라이프 루프 형태로 이루어질 수도 있다. 다른 예에서 제1 상부 도전층(151)은, 저항률이 1-3Ω 정도로 매우 낮은 일반적인 실리콘 기판에서 발생하는 에디 전류(eddy current)를 억제시키는 PGS(Patterned Ground Shield)를 적용한 인덕터 구조를 가질 수 있다. 또 다른 예에서 제1 상부 도전층(151)은, 같은 면적에서 큰 인덕턴스 구현이 가능한 스택 인덕터 구조나, 또는 두 개의 금속층들을 병렬로 연결하여 공정상의 제한된 금속층의 유효 두께를 증가시킨 다층(multilayer) 인덕터 구조일 수도 있다. 도면에서 점선으로 나타낸 바와 같이, 절연층(130) 내의 하부 도전층(140)은 제1 상부 금속층(151) 및 제2 상부 금속층(152)을 전기적으로 연결시킨다. 이와 같이 하부 금속층(140), 제1 상부 금속층(151), 및 제2 상부 금속층(152)을 포함하는 인덕터 요소가 평면적으로 차지하는 면적은, n형 딥웰영역(120)이 기판(110) 내에서 노출되는 상부면의 면적보다 작다. 인덕터 요소의 전체 평면 구조는 n형 딥웰영역(120)의 평면 구조 내부에 위치한다.
인덕터 요소의 특성을 나타내는 Q 지수(Q factor)는 식 Q=ωL/rs로 나타낼 수 있다. 식 Q=ωL/rs에서, ω는 각주파수이고, L은 인덕턴스이며, rs는 인덕터 요소의 배선의 직류저항과 표피 효과(skin effect) 성분 및 실리콘 기판 내에서의 손실에 의해 결정된다. 여기서 실리콘 기판 내에서의 손실은 기생 용량성 결합 및 에디 전류 생성에 의한 신호 손실에 의한 손실일 수 있다. 위 수학식 1에 따르면, 인덕터 요소의 Q 지수는 실리콘 기판 내에서의 손실을 억제함으로써 증가될 수 있다. 본 예에 따른 알에프 집적회로에 있어서, 인덕터 요소가 고저항 영역을 구성하는 n형 딥웰영역(DNW)(120) 위에 배치됨으로써, 실리콘 기판 내에서의 손실을 억제할 수 있으며, 그 결과 인덕터 요소의 Q 지수를 증가시킬 수 있다.
도 3은 다른 예에 따른 알에프 집적회로를 나타내 보인 단면도이다. 도 3을 참조하면, 본 예에 따른 알에프 집적회로(300)는, p채널형 모스 트랜지스터(300P) 및 n채널형 모스 트랜지스터(300N)를 포함하는 시모스(CMOS) 반도체소자와, 인덕터 요소(300C)가 동일한 기판(310)에 배치된다. 시모스 반도체소자는 기판(310)의 제1 영역(310-1)에 배치되고, 인덕터 요소(300C)는 기판(310)의 제2 영역(310-2)에 배치된다. 일 예에서 기판(310)은 p형의 실리콘기판일 수 있다. 제1 영역(310-1)에서 기판(310)의 상부영역에는 n형의 제1 딥웰영역(DNW1)(321)이 배치된다. 제2 영역(310-2)에서 기판(310)의 상부영역에는 n형의 제2 딥웰영역(DNW2)(322)이 배치된다. 비록 본 예에서는 제1 딥웰영역(DNW1)(321) 및 제2 딥웰영역(DNW2)(322)이, 각각 기판(310)의 제1 영역(310-1) 및 제2 영역(310-2)에 배치되지만, 다른 예에서 제1 딥웰영역(DNW1)(321) 및 제2 딥웰영역(DNW2)(322)은 기판(310)의 제1 영역(310-1) 및 제2 영역(310-2)에 걸쳐서 하나의 단일 딥웰영역으로 배치될 수도 있다.
제1 딥웰영역(DNW1)(321)은, 알에프(RF) 집적회로에서 원하지 않는 간섭(undesired interference)을 줄이고 노이즈(noise) 발생을 억제하기 위해 다른 웰들보다 깊게 형성되는 확산영역이다. 제2 딥웰영역(DNW2)(322)은, 이와 같은 제1 딥웰영역(DNW1)(321) 형성시에 함께 형성된다. 즉 제1 딥웰영역(DNW1)(321) 및 제2 딥웰영역(DNW2)(322)은, 동일한 이온주입공정 및 확산공정을 통해 형성된다. 제1 딥웰영역(DNW1)(321) 내에는 시모스 반도체소자를 구성하는 여러 확산영역들이 존재하지만, 제2 딥웰영역(DNW2)(322) 내에는 어떠한 다른 확산영역도 존재하지 않는다. 제2 딥웰영역(DNW2)(322)의 상부면은 기판(310)의 상부면과 동일 평면상에 배치된다. 일 예에서 제1 딥웰영역(DNW1)(321) 및 제2 딥웰영역(DNW2)(322)은, 1.2㎛ 내지 1.7㎛의 투사범위(Rp; projection range)를 가지며, 이에 따라 확산 공정의 조건에 따라 변화될 수는 있지만, 적어도 1.5㎛ 내지 2㎛의 깊이를 가질 수 있다. 일 예에서 제1 딥웰영역(DNW1)(321) 및 제2 딥웰영역(DNW2)(322)의 도즈(dose)는 대략 1013/㎠이다.
제1 딥웰영역(DNW1)(321)의 상부 일정 영역에는 p형 웰영역(370)이 배치된다. p형 웰영역(370)의 일부 표면 부근의 영역은 n채널형 모스 트랜지스터(300N)의 채널영역(373)으로 작용한다. p형 웰영역(370)의 상부 일정 영역에는 n형 웰영역(380)이 배치된다. n형 웰영역(380)의 일부 표면 부근의 영역은 p채널형 모스 트랜지스터(300P)의 채널영역(383)으로 작용한다. p형 웰영역(370)의 상부 일정 영역에는 채널영역(373)에 의해 상호 이격되는 n+형 소스영역(371) 및 n+형 드레인영역(372)이 배치된다. 채널영역(373) 위에는 게이트절연층(391N) 및 게이트전극층(392N)이 배치된다. 게이트절연층(391N) 및 게이트전극층(392N)은, n+형 소스영역(371) 및 n+형 드레인영역(372)과, 그 사이의 채널영역(373)과 함께 n채널형 모스 트랜지스터(300N)를 구성한다.
n형 웰영역(380)의 상부 일정 영역에는 채널영역(383)에 의해 상호 이격되는 p+형 소스영역(381) 및 p+형 드레인영역(382)이 배치된다. 채널영역(383) 위에는 게이트절연층(391P) 및 게이트전극층(392P)이 배치된다. 게이트절연층(391P) 및 게이트전극층(392P)은, p+형 소스영역(381) 및 p+형 드레인영역(382)과, 그 사이의 채널영역(383)과 함께 p채널형 모스 트랜지스터(300P)를 구성한다. p채널형 모스 트랜지스터(300P)와 n채널형 모스 트랜지스터(300N) 사이에는 트랜치소자분리층(315)이 배치된다. 또한 p채널형 모스 트랜지스터(300P)와 n채널형 모스 트랜지스터(300N)를 포함하는 시모스 반도체소자 둘레에도 트랜치소자분리층(315)이 배치된다.
비록 도면에 나타내지는 않았지만, 제1 딥웰영역(DNW1)(321)은 바이어스 인가 라인과 전기적으로 연결될 수 있다. 이에 따라 제1 딥웰영역(DNW1)(321)은 바이어스 인가 라인으로부터 높은 포지티브 전압을 인가받을 수 있다. 제1 딥웰영역(DNW1)(321)은, p형 웰영역(370)과 함께 제1 기생 pn 다이오드를 구성한다. 또한 p형 기판(310)과 함께 제2 기생 pn 다이오드를 구성한다. 제1 딥웰영역(DNW1)(321)에 높은 포지티브 전압이 인가됨에 따라 제1 기생 pn 다이오드 및 제2 기생 pn 다이오드는 턴 오프 상태가 되고, 이에 따라 기판(310)은 크로스-토크(cross-talk)로부터 절연된다.
제2 딥웰영역(DNW2)(322)의 상부면과, 이를 둘러싸는 기판(310)의 제2 영역(310-2)의 노출면 위에는 절연층(330)이 배치된다. 일 예에서 절연층(330)은 실리콘옥사이드(silicon oxide)층일 수 있다. 절연층(330) 내에는 인덕터 요소(300C)를 구성하는 하부 도전층(340)이 배치된다. 하부 도전층(340)은 절연층(330) 내에 매립되도록 배치된다. 절연층(340) 위에는, 하부 도전층(340)과 함께 인덕터 요소를 구성하는 제1 상부 도전층(351) 및 제2 상부 도전층(352)이 배치된다. 제1 상부 도전층(351)은 절연층(330) 내의 제1 비아(361)를 통해 하부 도전층(340)의 상부 표면의 일 단부에 전기적으로 연결된다. 제2 상부 도전층(352)은 절연층(330) 내의 제2 비아(362)를 통해 하부 도전층(340)의 상부 표면의 다른 단부에 전기적으로 연결된다. 이에 따라 제1 상부 도전층(351) 및 제2 상부 도전층(352)은, 제1 비아(361), 하부 도전층(340), 및 제2 비아(362)를 통해 전기적으로 연결된다.
인덕터 요소(300C)를 구성하는 제1 상부 도전층(351)은, 도 2를 참조하여 설명한 바와 같이, 플래너 나선(planar spiral) 형태로 배치된다. 제1 상부 도전층(351)은 팔각형 형태의 표준(standard) 인덕터 구조를 갖는다. 다른 예에서 제1 상부 도전층(351)은 원형, 사각형, 육각형의 스트라이프 루프 형태로 이루어질 수도 있다. 다른 예에서 제1 상부 도전층(351)은, 저항률이 1-3Ω 정도로 매우 낮은 일반적인 실리콘 기판에서 발생하는 에디 전류(eddy current)를 억제시키는 PGS(Patterned Ground Shield)를 적용한 인덕터 구조를 가질 수 있다. 또 다른 예에서 제1 상부 도전층(351)은, 같은 면적에서 큰 인덕턴스 구현이 가능한 스택 인덕터 구조나, 또는 두 개의 금속층들을 병렬로 연결하여 공정상의 제한된 금속층의 유효 두께를 증가시킨 다층(multilayer) 인덕터 구조일 수도 있다. 절연층(330) 내의 하부 도전층(340)은 제1 상부 금속층(351) 및 제2 상부 금속층(352)을 전기적으로 연결시킨다. 이와 같이 하부 금속층(340), 제1 상부 금속층(351), 및 제2 상부 금속층(352)을 포함하는 인덕터 요소(300C)가 평면적으로 차지하는 면적은, 제2 딥웰영역(DNW2)(322)이 기판(310) 내에서 노출되는 상부면의 면적보다 작다. 인덕터 요소(300C)의 전체 평면 구조는 제2 딥웰영역(DNW2)(322)의 평면 구조 내부에 위치한다.
식 Q=ωL/rs을 참조하여 설명한 바와 같이, 인덕터 요소(300C)의 특성을 나타내는 Q 지수(Q factor)는, 기판 내에서의 손실을 억제함으로써 증가될 수 있다. 본 예에 따른 알에프 집적회로에 있어서, 인덕터 요소(300C)가 고저항 영역을 구성하는 제2 딥웰영역(DNW2)(322) 위에 배치됨으로써, 기판(310) 내에서의 손실을 억제할 수 있으며, 그 결과 인덕터 요소(300C)의 Q 지수를 증가시킬 수 있다. 비록 본 예에서 기판(310)의 제1 영역(310-1)에 p채널형 모스 트랜지스터(300P) 및 n채널형 모스 트랜지스터(300N)가 함께 배치되지만, 이는 단지 하나의 예시로서, 다른 예에서 p채널형 모스 트랜지스터(300P)가 단독으로 배치될 수도 있고, n채널형 모스 트랜지스터(300N)가 단독으로 배치될 수도 있다. n채널형 모스 트랜지스터(300N)가 단독으로 배치되는 경우, p형 웰영역(370) 내에 n형 웰영역(380)이 배치되지 않을 수 있다.
도 4는 또 다른 예에 따른 알에프 집적회로를 나타내 보인 단면도이다. 도 4를 참조하면, 본 예에 따른 알에프 집적회로(400)는, n채널형 모스 트랜지스터(400N)와, 인덕터 요소(400C)가 동일한 기판(410)에 배치된다. n채널형 모스 트랜지스터(400N)는 기판(410)의 제1 영역(410-1)에 배치되고, 인덕터 요소(400C)는 기판(410)의 제2 영역(410-2)에 배치된다. 일 예에서 기판(410)은 p형의 실리콘기판일 수 있다. 제1 영역(410-1)에서 기판(410)의 상부영역에는 n형의 제1 딥웰영역(DNW1)(421)이 배치된다. 제2 영역(410-2)에서 기판(410)의 상부영역에는 n형의 제2 딥웰영역(DNW2)(422)이 배치된다. 비록 본 예에서는 제1 딥웰영역(DNW1)(421) 및 제2 딥웰영역(DNW2)(422)이, 각각 기판(410)의 제1 영역(410-1) 및 제2 영역(410-2)에 배치되지만, 다른 예에서 제1 딥웰영역(DNW1)(421) 및 제2 딥웰영역(DNW2)(422)은 기판(410)의 제1 영역(410-1) 및 제2 영역(410-2)에 걸쳐서 하나의 단일 딥웰영역으로 배치될 수도 있다.
제1 딥웰영역(DNW1)(421)은, 알에프(RF) 집적회로에서 원하지 않는 간섭(undesired interference)을 줄이고 노이즈(noise) 발생을 억제하기 위해 다른 웰들보다 깊게 형성되는 확산영역이다. 제2 딥웰영역(DNW2)(422)은, 이와 같은 제1 딥웰영역(DNW1)(421) 형성시에 함께 형성된다. 즉 제1 딥웰영역(DNW1)(421) 및 제2 딥웰영역(DNW2)(422)은, 동일한 이온주입공정 및 확산공정을 통해 형성된다. 제1 딥웰영역(DNW1)(421) 내에는 n채널형 모스 트랜지스터(400N)를 구성하는 여러 확산영역들이 존재하지만, 제2 딥웰영역(DNW2)(422) 내에는 어떠한 다른 확산영역도 존재하지 않는다. 제2 딥웰영역(DNW2)(422)의 상부면은 기판(410)의 상부면과 동일 평면상에 배치된다. 일 예에서 제1 딥웰영역(DNW1)(421) 및 제2 딥웰영역(DNW2)(422)은, 1.2㎛ 내지 1.7㎛의 투사범위(Rp; projection range)를 가지며, 이에 따라 확산 공정의 조건에 따라 변화될 수는 있지만, 적어도 1.5㎛ 내지 2㎛의 깊이를 가질 수 있다. 일 예에서 제1 딥웰영역(DNW1)(421) 및 제2 딥웰영역(DNW2)(422)의 도즈(dose)는 대략 1013/㎠이다.
제1 딥웰영역(DNW1)(421)의 상부 일정 영역에는 n형 웰영역(425)이 배치된다. n형 웰영역(425) 내에는 p형 웰영역(470)이 배치된다. p형 웰영역(470)의 하부면은 제1 딥웰영역(DNW1)(421)의 상부면과 접한다. p형 웰영역(470)의 측면은 n형 웰영역(425)에 의해 둘러싸인다. p형 웰영역(470)의 일부 표면 부근의 영역은 n채널형 모스 트랜지스터(400N)의 채널영역(473)으로 작용한다. p형 웰영역(470)의 상부 일정 영역에는 채널영역(473)에 의해 상호 이격되는 n+형 소스영역(471) 및 n+형 드레인영역(472)이 배치된다. 채널영역(473) 위에는 게이트절연층(491N) 및 게이트전극층(492N)이 배치된다. 게이트절연층(491N) 및 게이트전극층(492N)은, n+형 소스영역(471) 및 n+형 드레인영역(472)과, 그 사이의 채널영역(473)과 함께 n채널형 모스 트랜지스터(400N)를 구성한다.
n형 웰영역(425)의 상부 표면 부근에는 n+형 웰컨택영역(427)이 배치된다. n+형 웰컨택영역(427)은 컨택을 통해 바이어스를 인가받으며, 이 바이어스는 n형 웰영역(425)을 통해 제1 딥웰영역(DNW1)(421)으로 인가된다. p형 웰영역(470)의 상부 표면 부근에는 p+형 웰컨택영역(474)이 배치된다. p+형 웰컨택영역(474)은 컨택을 통해 바이어스를 인가받으며, 이 바이어스는 p형 웰영역(470)으로 인가될 수 있다. p형 웰영역(470)과 n형 웰영역(425) 사이의 상부와, p+형 웰컨택영역(474)과 n+형 웰컨택영역(427) 사이에는 트랜치소자분리층(415)이 배치된다.
제1 딥웰영역(DNW1)(421)은, p형 웰영역(470)과 함께 제1 기생 pn 다이오드를 구성한다. 또한 p형 기판(310)과 함께 제2 기생 pn 다이오드를 구성한다. 제1 딥웰영역(DNW1)에 높은 포지티브 전압이 인가됨에 따라 제1 기생 pn 다이오드 및 제2 기생 pn 다이오드는 턴 오프 상태가 되고, 이에 따라 기판(310)은 크로스-토크(cross-talk)로부터 절연된다.
제2 딥웰영역(DNW2)(422)의 상부면과, 이를 둘러싸는 기판(410)의 제2 영역(410-2)의 노출면 위에는 절연층(430)이 배치된다. 일 예에서 절연층(430)은 실리콘옥사이드(silicon oxide)층일 수 있다. 절연층(430) 내에는 인덕터 요소(400C)를 구성하는 하부 도전층(440)이 배치된다. 하부 도전층(440)은 절연층(430) 내에 매립되도록 배치된다. 절연층(440) 위에는, 하부 도전층(440)과 함께 인덕터 요소를 구성하는 제1 상부 도전층(451) 및 제2 상부 도전층(452)이 배치된다. 제1 상부 도전층(451)은 절연층(430) 내의 제1 비아(461)를 통해 하부 도전층(440)의 상부 표면의 일 단부에 전기적으로 연결된다. 제2 상부 도전층(452)은 절연층(430) 내의 제2 비아(462)를 통해 하부 도전층(440)의 상부 표면의 다른 단부에 전기적으로 연결된다. 이에 따라 제1 상부 도전층(451) 및 제2 상부 도전층(452)은, 제1 비아(461), 하부 도전층(440), 및 제2 비아(462)를 통해 전기적으로 연결된다.
인덕터 요소(400C)를 구성하는 제1 상부 도전층(451)은, 도 2를 참조하여 설명한 바와 같이, 플래너 나선(planar spiral) 형태로 배치된다. 제1 상부 도전층(451)은 팔각형 형태의 표준(standard) 인덕터 구조를 갖는다. 다른 예에서 제1 상부 도전층(451)은 원형, 사각형, 육각형의 스트라이프 루프 형태로 이루어질 수도 있다. 다른 예에서 제1 상부 도전층(451)은, 저항률이 1-3Ω 정도로 매우 낮은 일반적인 실리콘 기판에서 발생하는 에디 전류(eddy current)를 억제시키는 PGS(Patterned Ground Shield)를 적용한 인덕터 구조를 가질 수 있다. 또 다른 예에서 제1 상부 도전층(451)은, 같은 면적에서 큰 인덕턴스 구현이 가능한 스택 인덕터 구조나, 또는 두 개의 금속층들을 병렬로 연결하여 공정상의 제한된 금속층의 유효 두께를 증가시킨 다층(multilayer) 인덕터 구조일 수도 있다. 절연층(430) 내의 하부 도전층(440)은 제1 상부 금속층(451) 및 제2 상부 금속층(452)을 전기적으로 연결시킨다. 이와 같이 하부 금속층(440), 제1 상부 금속층(451), 및 제2 상부 금속층(452)을 포함하는 인덕터 요소(400C)가 평면적으로 차지하는 면적은, 제2 딥웰영역(DNW2)(422)이 기판(410) 내에서 노출되는 상부면의 면적보다 작다. 인덕터 요소(400C)의 전체 평면 구조는 제2 딥웰영역(DNW2)(422)의 평면 구조 내부에 위치한다.
식 Q=ωL/rs을 참조하여 설명한 바와 같이, 인덕터 요소(400C)의 특성을 나타내는 Q 지수(Q factor)는, 기판 내에서의 손실을 억제함으로써 증가될 수 있다. 본 예에 따른 알에프 집적회로(400)에 있어서, 인덕터 요소(400C)가 고저항 영역을 구성하는 제2 딥웰영역(DNW2)(422) 위에 배치됨으로써, 기판(410) 내에서의 손실을 억제할 수 있으며, 그 결과 인덕터 요소의 Q 지수를 증가시킬 수 있다. 비록 본 예에서 기판(410)의 제1 영역(410-1)에 n채널형 모스 트랜지스터(400N)가 배치되지만, 이는 단지 하나의 예시로서, 다른 예에서 p채널형 모스 트랜지스터가 배치될 수도 있고, p채널형 모스 트랜지스터와 n채널형 모스 트랜지스터(400N)가 함께 배치될 수도 있다.
도 5 내지 도 7은 도 3의 알에프 집적회로의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 5에 나타낸 바와 같이, 제1 영역(310-1) 및 제2 영역(310-2)을 갖는 기판(310)에 트랜치소자분리층(315)을 형성한다. 기판(310)은 p형의 도전형을 가질 수 있다. 트랜치소자분리층(315)은 액티브영역을 한정한다. 다음에 이온주입공정 및 확산공정을 수행하여, 기판(310)의 제1 영역(310-1) 및 제2 영역(310-2)에 각각 n형 제1 딥웰영역(DNW1)(321) 및 n형 제2 딥웰영역(DNW2)(322)을 형성한다. n형 제1 딥웰영역(DNW1)(321) 및 n형 제2 딥웰영역(DNW2)(322) 형성을 위해 기판(310) 위에 이온주입마스크패턴을 미리 형성할 수 있다. n형 제1 딥웰영역(DNW1)(321) 및 n형 제2 딥웰영역(DNW2)(322)은 실질적으로 동일한 접합깊이 및 도즈를 갖는다. n형 제1 딥웰영역(DNW1)(321) 및 n형 제2 딥웰영역(DNW2)(322) 형성을 위한 이온주입공정은, 대략 1.2㎛ 내지 1.7㎛의 투사범위(Rp; projection range)를 갖는 조건과, 대략 1013/㎠의 도즈 조건으로 수행한다. n형 제1 딥웰영역(DNW1)(321) 및 n형 제2 딥웰영역(DNW2)(322)은 적어도 1.5㎛ 내지 2㎛의 깊이를 갖는다.
다음에 도 6에 나타낸 바와 같이, n형 제1 딥웰영역(DNW1)(321) 내에 p형 웰영역(370)을 형성한다. p형 웰영역(370) 내에 n형 웰영역(380)을 형성한다. n형 웰영역(380)의 일부 표면 위와 p형 웰영역(370)의 일부 표면 위에, 각각 게이트절연층(391P) 및 게이트전극층(392P)의 게이트구조와, 게이트절연층(391N) 및 게이트전극층(392N)의 게이트구조를 형성한다. 이 게이트구조들을 형성하기 위해, n형 웰영역(380) 및 p형 웰영역(370)의 상부 일정 영역에 각각 문턱전압 조절용 이온주입공정을 수행하여 채널영역들(383, 373)이 형성되도록 할 수 있다. 게이트구조들의 각각은 채널영역들(383, 373)의 각각에 수직방향으로 중첩된다. 다음에 n+형 불순물의 선택적 이온주입을 수행하여, n+형 소스영역(371) 및 n+형 드레인영역(372)을 형성한다. 또한 p+형 불순물의 선택적 이온주입을 수행하여, p+형 소스영역(381) 및 p+형 드레인영역(382)을 형성한다. 이에 따라 기판(310)의 제1 영역(301-1)에는 p채널형 모스 트랜지스터(300P)와 n채널형 모스 트랜지스터(300N)로 이루어지는 시모스 반도체소자가 만들어진다.
다음에 도 7에 나타낸 바와 같이, 기판(310)의 제2 영역(310-2)에 인덕터 요소(300C)를 형성한다. 구체적으로 기판(310)의 노출부분 및 n형 제2 딥웰영역(DNW2)(322)의 상부면 위에 절연층(330)을 형성한다. 일 예에서 절연층(330)은 실리콘옥사이드층으로 형성할 수 있다. 하부 금속층(340)은 절연층(330) 내에 매립되도록 형성된다. 이를 위해 절연층(330)은 복수의 형성 단계들에 의해 형성될 수 있다. 하부 금속층(340)은 수직 방향으로 n형 제2 딥웰영역(DNW2)(322)과 중첩된다. 하부 금속층(340)의 양 단부는 각각 제1 비아(361) 및 제2 비아(362)에 연결된다. 제1 비아(361) 및 제2 비아(362)는 절연층(330)의 일부를 관통하도록 형성된다. 다음에 제1 비아(361)에 연결되는 제1 상부 금속층(351)과, 제2 비아(362)에 연결되는 제2 상부 금속층(352)을 형성하여 인덕터 요소(300C)를 형성한다. 제1 상부 금속층(351)은, 도 2를 참조하여 설명한 평면 구조를 갖도록 형성될 수 있다.
도 8 내지 도 12는 도 4의 알에프 집적회로의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 8에 나타낸 바와 같이, 제1 영역(410-1) 및 제2 영역(410-2)을 갖는 기판(410)에 트랜치소자분리층(415)을 형성한다. 기판(410)은 p형의 도전형을 가질 수 있다. 트랜치소자분리층(415)은 액티브영역을 한정한다. 다음에 이온주입공정 및 확산공정을 수행하여, 기판(410)의 제1 영역(410-1) 및 제2 영역(410-2)에 각각 n형 제1 딥웰영역(DNW1)(421) 및 n형 제2 딥웰영역(DNW2)(422)을 형성한다. n형 제1 딥웰영역(DNW1)(421) 및 n형 제2 딥웰영역(DNW2)(422) 형성을 위해 기판(410) 위에 이온주입마스크패턴을 미리 형성할 수 있다. n형 제1 딥웰영역(DNW1)(421) 및 n형 제2 딥웰영역(DNW2)(422)은 실질적으로 동일한 접합깊이 및 도즈를 갖는다. n형 제1 딥웰영역(DNW1)(421) 및 n형 제2 딥웰영역(DNW2)(422) 형성을 위한 이온주입공정은, 대략 1.2㎛ 내지 1.7㎛의 투사범위(Rp; projection range)를 갖는 조건과, 대략 1013/㎠의 도즈 조건으로 수행한다. n형 제1 딥웰영역(DNW1)(421) 및 n형 제2 딥웰영역(DNW2)(422)은 적어도 1.5㎛ 내지 2㎛의 깊이를 갖는다.
다음에 도 9에 나타낸 바와 같이, n형 제1 딥웰영역(DNW1)(421) 내에 n형 웰영역(425)을 형성한다. n형 웰영역(425)의 측면 및 하부면은 n형 제1 딥웰영역(DNW1)(421)에 의해 둘러싸인다. 일 예에서 n형 웰영역(425)의 측면 상부는 트랜치소자분리층(415)과 접할 수 있다. n형 웰영역(425)의 접합 깊이는 n형 제1 딥웰영역(DNW1)(421)보다 얕으며, 이를 위해 n형 웰영역(425) 형성을 위한 이온주입은, n형 제1 딥웰영역(DNW1)(421) 형성을 위한 이온주입에서의 투사범위(Rp)보다 낮은 투사범위(Rp)를 갖는 조건으로 수행된다.
다음에 도 10에 나타낸 바와 같이, n형 웰영역(425) 내에 p형 웰영역(470)을 형성한다. p형 웰영역(470)의 측면은 n형 웰영역(425)에 의해 둘러싸인다. p형 웰영역(470)의 바닥면은 n형 제1 딥웰영역(DNW1)(421)의 상부면과 직접 접한다. 다음에 p형 웰영역(470)의 일부 표면 위에 게이트절연층(491N) 및 게이트전극층(492N)으로 이루어지는 게이트 구조를 형성한다.
다음에 도 11에 나타낸 바와 같이, n+형 불순물의 선택적 이온주입을 수행하여, n+형 소스영역(471) 및 n+형 드레인영역(472)과, 그리고 n+형 웰컨택영역(427)을 형성한다. n+형 소스영역(471) 및 n+형 드레인영역(472)은 p형 웰영역(470)의 상부에 형성되고, n+형 웰컨택영역(427)은 n형 웰영역(470) 상부에 형성되도록 한다. 또한 p+형 불순물의 선택적 이온주입을 수행하여, p+형 웰컨택영역(474)을 형성한다. p+형 웰컨택영역(474)은, p형 웰영역(470)의 상부에서 n+형 소스영역(471) 및 n+형 드레인영역(472)과 이격되도록 형성된다. p+형 웰컨택영역(474)과 n+형 소스영역(471) 및 n+형 드레인영역(472) 사이에는 트랜치 소자분리층(415)이 배치되도록 한다. 이에 따라 기판(410)의 제1 영역(410-1)에는 n채널형 모스 트랜지스터(400N)가 만들어진다. 이 n채널형 모스 트랜지스터(400N)는, n+형 웰컨택영역(427), p+형 웰컨택영역(474), n+형 소스영역(471), n+형 드레인영역(472), 및 게이트전극층(492N)이 각각의 단자(terminal)에 연결되는 5 단자 구조를 갖는다.
다음에 도 12에 나타낸 바와 같이, 기판(410)의 제2 영역(410-2)에 인덕터 요소(400C)를 형성한다. 구체적으로 기판(410)의 노출부분 및 n형 제2 딥웰영역(DNW2)(422)의 상부면 위에 절연층(430)을 형성한다. 일 예에서 절연층(430)은 실리콘옥사이드층으로 형성할 수 있다. 하부 금속층(440)은 절연층(430) 내에 매립되도록 형성된다. 이를 위해 절연층(430)은 복수의 형성 단계들에 의해 형성될 수 있다. 하부 금속층(440)은 수직 방향으로 n형 제2 딥웰영역(DNW2)(422)과 중첩된다. 하부 금속층(440)의 양 단부는 각각 제1 비아(461) 및 제2 비아(462)에 연결된다. 제1 비아(461) 및 제2 비아(462)는 절연층(430)의 일부를 관통하도록 형성된다. 다음에 제1 비아(461)에 연결되는 제1 상부 금속층(451)과, 제2 비아(462)에 연결되는 제2 상부 금속층(452)을 형성하여 인덕터 요소(400C)를 형성한다. 제1 상부 금속층(451)은, 도 2를 참조하여 설명한 평면 구조를 갖도록 형성될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...인덕터 요소 110...기판
120...딥웰영역(DNW) 130...절연층
140...하부 금속층 161...제1 비아
162...제2 비아 151...제1 상부 금속층
152...제2 상부 금속층

Claims (24)

  1. 기판;
    상기 기판의 상부영역에 배치되며 상부면이 기판의 상부면과 동일 평면상에 배치되는 n형의 딥웰영역; 및
    상기 딥웰영역 위에서 절연층을 개재하여 배치되는 인덕터를 포함하는 알에프 집적회로.
  2. 제1항에 있어서, 상기 인덕터는,
    상기 절연층 내에 배치되는 하부 금속층;
    상기 하부 금속층의 일 단에 제1 비아를 통해 연결되는 제1 상부 금속층; 및
    상기 하부 금속층의 다른 단에 제2 비아를 통해 연결되는 제2 상부 금속층을 포함하는 알에프 집적회로.
  3. 제2항에 있어서,
    상기 딥웰영역의 상부면과 상기 절연층의 하부면은 집적 접촉되는 알에프 집적회로.
  4. 제3항에 있어서,
    상기 절연층의 상부면과, 제1 상부 금속층 및 제2 상부 금속층의 하부면은 집적 접촉되는 알에프 집적회로.
  5. 제1항에 있어서,
    상기 딥웰영역은, 1.2㎛ 내지 1.7㎛의 투사범위(projection range)를 갖는 알에프 집적회로.
  6. 제1항에 있어서,
    상기 인덕터의 전체 평면 구조는 상기 딥웰영역의 평면 구조 내부에 위치하는 알에프 집적회로.
  7. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역 및 제2 영역에 각각 배치되는 n형의 제1 딥웰영역 및 제2 딥웰영역;
    상기 제1 딥웰영역 내에 배치되는 반도체소자; 및
    상기 제2 딥웰영역 위에서 절연층을 개재하여 배치되는 인덕터를 포함하는 알에프 집적회로.
  8. 제7항에 있어서,
    상기 제2 딥웰영역은 상부면이 상기 제2 영역의 기판의 상부면과 동일 평면상에 배치되는 알에프 집적회로.
  9. 제8항에 있어서, 상기 인덕터는,
    상기 절연층 내에 배치되는 하부 금속층;
    상기 하부 금속층의 일 단에 제1 비아를 통해 연결되는 제1 상부 금속층; 및
    상기 하부 금속층의 다른 단에 제2 비아를 통해 연결되는 제2 상부 금속층을 포함하는 알에프 집적회로.
  10. 제9항에 있어서,
    상기 제2 딥웰영역의 상부면과 상기 절연층의 하부면은 집적 접촉되는 알에프 집적회로.
  11. 제10항에 있어서,
    상기 절연층의 상부면과, 상기 제1 상부 금속층 및 제2 상부 금속층의 하부면은 집적 접촉되는 알에프 집적회로.
  12. 제7항에 있어서,
    상기 인덕터의 전체 평면 구조는 상기 제2 딥웰영역의 평면 구조 내부에 위치하는 알에프 집적회로.
  13. 제7항에 있어서,
    상기 제1 딥웰영역 및 제2 딥웰영역은, 실질적으로 동일한 투사범위를 갖는 알에프 집적회로.
  14. 제13항에 있어서,
    상기 투사범위는, 1.2㎛ 내지 1.7㎛인 알에프 집적회로.
  15. 제13항에 있어서, 상기 반도체소자는,
    상기 제1 딥웰영역 내에 배치되는 p형의 웰영역;
    상기 p형의 웰영역 내에 배치되는 n형의 웰영역; 및
    상기 n형의 웰영역 내에 배치되는 p채널형 모스 트랜지스터를 포함하는 알에프 집적회로.
  16. 제13항에 있어서, 상기 반도체소자는,
    상기 제1 딥웰영역 내에 배치되는 p형의 웰영역; 및
    상기 p형의 웰영역 내에 배치되는 n채널형 모스 트랜지스터를 포함하는 알에프 집적회로.
  17. 제13항에 있어서, 상기 반도체소자는,
    상기 제1 딥웰영역 내에 배치되는 p형의 웰영역;
    상기 p형의 웰영역 내에 배치되는 n형의 웰영역;
    상기 n형의 웰영역 내에 배치되는 p채널형 모스 트랜지스터; 및
    상기 p형의 웰영역 내에서 상기 n형의 웰영역과 수평 방향으로 이격되도록 배치되는 n채널형 모스 트랜지스터를 포함하는 알에프 집적회로.
  18. 제13항에 있어서, 상기 반도체소자는,
    상기 제1 딥웰영역의 상부에 배치되는 p형의 웰영역;
    상기 제1 딥웰영역의 상부와 접하면서 상기 p형의 웰영역의 측면을 둘러싸도록 배치되는 n형의 웰영역; 및
    상기 p형의 웰영역 내에 배치되는 n채널형 모스 트랜지스터를 포함하는 알에프 집적회로.
  19. 기판의 제1 영역 및 제2 영역에 각각 n형 제1 딥웰영역 및 n형 제2 딥웰영역을 형성하는 단계;
    상기 n형 제1 딥웰영역 내에 p형 웰영역을 형성하는 단계;
    상기 p형 웰영역 내에 n형 웰영역을 형성하는 단계;
    상기 p형 웰영역에 n채널형 모스 트랜지스터를 형성하는 단계;
    상기 n형 웰영역에 p채널형 모스 트랜지스터를 형성하는 단계; 및
    상기 제2 딥웰영역 위에 절연층을 개재하여 인덕터를 형성하는 단계를 포함하는 알에프 집적회로의 제조방법.
  20. 제19항에 있어서,
    상기 n형 제1 딥웰영역 및 n형 제2 딥웰영역은, 1.2㎛ 내지 1.7㎛의 투사범위를 갖는 조건의 이온주입공정을 수행하여 형성하는 알에프 집적회로의 제조방법.
  21. 제19항에 있어서, 상기 인덕터를 형성하는 단계는,
    상기 절연층 내에 매립되도록 배치되는 하부 금속층을 형성하는 단계; 및
    상기 하부 금속층의 양 단에 각각 제1 비아 및 제2 비아를 통해 연결되도록 상기 절연층 위에 제1 상부 금속층 및 제2 상부 금속층을 형성하는 단계를 포함하는 알에프 집적회로의 제조방법.
  22. 기판의 제1 영역 및 제2 영역에 각각 n형 제1 딥웰영역 및 n형 제2 딥웰영역을 형성하는 단계;
    상기 n형 제1 딥웰영역 내에 n형 웰영역을 형성하는 단계;
    상기 n형 웰영역 내에 p형 웰영역을 형성하되, 상기 p형 웰영역의 하부면이 상기 n형 제1 딥웰영역의 상부면에 접하도록 하는 단계;
    상기 p형 웰영역에 n채널형 모스 트랜지스터를 형성하는 단계; 및
    상기 제2 딥웰영역 위에 절연층을 개재하여 인덕터를 형성하는 단계를 포함하는 알에프 집적회로의 제조방법.
  23. 제22항에 있어서,
    상기 n형 제1 딥웰영역 및 n형 제2 딥웰영역은, 1.2㎛ 내지 1.7㎛의 투사범위를 갖는 조건의 이온주입공정을 수행하여 형성하는 알에프 집적회로의 제조방법.
  24. 제22항에 있어서, 상기 인덕터를 형성하는 단계는,
    상기 절연층 내에 매립되도록 배치되는 하부 금속층을 형성하는 단계; 및
    상기 하부 금속층의 양 단에 각각 제1 비아 및 제2 비아를 통해 연결되도록 상기 절연층 위에 제1 상부 금속층 및 제2 상부 금속층을 형성하는 단계를 포함하는 알에프 집적회로의 제조방법.
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