TWI666750B - 含有電感器的射頻積體電路及製造其之方法 - Google Patents

含有電感器的射頻積體電路及製造其之方法 Download PDF

Info

Publication number
TWI666750B
TWI666750B TW104114111A TW104114111A TWI666750B TW I666750 B TWI666750 B TW I666750B TW 104114111 A TW104114111 A TW 104114111A TW 104114111 A TW104114111 A TW 104114111A TW I666750 B TWI666750 B TW I666750B
Authority
TW
Taiwan
Prior art keywords
well region
region
deep well
type
type deep
Prior art date
Application number
TW104114111A
Other languages
English (en)
Other versions
TW201620109A (zh
Inventor
崔禎訓
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201620109A publication Critical patent/TW201620109A/zh
Application granted granted Critical
Publication of TWI666750B publication Critical patent/TWI666750B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種射頻積體電路(RFIC)包含一基板；一N型深井區域，其被設置在所述基板的一上方區域中並且具有一與所述基板的一頂表面共平面的頂表面；一電感器，其被設置在所述N型深井區域之上；以及一絕緣層，其被設置在所述電感器與N型深井區域之間，其中所述電感器是藉由所述絕緣層而與所述N型深井區域為電性絕緣的。

Description

含有電感器的射頻積體電路及製造其之方法
本揭露內容的各種實施例是有關於射頻積體電路，並且更具體而言是有關於包含電感器的射頻積體電路以及製造其的方法。
相關申請案的交互參照
本申請案是根據第35號美國法典第119條(a)項來主張2014年11月17日向韓國智慧財產局申請的韓國專利申請案號10-2014-0160278的優先權，所述韓國專利申請案是在此以其整體被納入作為參考。
利用互補金屬氧化物半導體(CMOS)製程技術所實現的射頻積體電路(RFIC)在需求上是隨著行動通訊系統的發展而漸增。RFIC的效能已經隨著CMOS製程技術的發展而持續地改善，以提供高效能的MOS電晶體。然而，在只利用所述高效能的MOS電晶體來改善RFIC的所有功能上可能會有某些限制。這是由於所述RFIC的每一個都被配置以包含被動元件，例如是在類比電路中所採用的晶片上的電感器。
形成在一矽基板上的晶片上的電感器的特徵可能會受到一矽基板的寄生的元件影響。於是，在只利用製程技術來改善所述晶片上的電感器的特徵上可能會有所限制。近來，各種的方式已經被提出來改善所 述晶片上的電感器的特徵。所述各種用於改善晶片上的電感器的特徵的方式中的一種是增高矽基板的電阻率。然而，若矽基板的電阻率增加，則可能會難以用CMOS製程技術來最佳化井區域以及源極/汲極區域的雜質濃度輪廓、以及隔離層的結構的輪廓。
各種的實施例是針對於包含電感器的RFIC以及製造其的方法。
根據一實施例，一種RFIC包含一基板；一N型深井區域，其被設置在所述基板的一上方區域中並且具有一與所述基板的一頂表面共平面的頂表面；一電感器，其被設置在所述N型深井區域之上；以及一絕緣層，其被設置在所述電感器與N型深井區域之間；其中所述電感器是藉由所述絕緣層而與所述N型深井區域為電性絕緣的。
根據另一實施例，一種RFIC包含一基板，其具有一第一區域以及一第二區域；一第一N型深井區域以及一第二N型深井區域，其分別被設置在所述基板的所述第一區域以及所述第二區域中；一主動元件，其被設置在所述第一N型深井區域中；以及一電感器，其被設置在所述第二N型深井區域之上；其中所述電感器是藉由一絕緣層而與所述第二N型深井區域為電性絕緣的，所述絕緣層是被設置在所述電感器與第二N型深井區域之間。
根據另一實施例，一種製造一RFIC的方法包含分別在一基板的一第一區域以及一第二區域中形成一第一N型深井區域以及一第二N型深井區域；在所述第一N型深井區域中形成一P型井區域；在所述P型 井區域中形成一N型井區域；在所述P型井區域中形成一NMOS電晶體；在所述N型井區域中形成一PMOS電晶體；在所述第二N型深井區域之上形成一電感器；以及在所述電感器與第二N型深井區域之間形成一絕緣層，其中所述電感器是藉由所述絕緣層而與所述第二N型深井區域為電性絕緣的。
根據另一實施例，一種製造一RFIC的方法包含分別在一基板的一第一區域以及一第二區域中形成一第一N型深井區域以及一第二N型深井區域；在所述第一N型深井區域中形成一N型井區域；在所述N型井區域中形成一P型井區域，其中所述P型井區域的一底表面是直接接觸到所述第一N型深井區域；在所述P型井區域中形成一NMOS電晶體；在所述第二N型深井區域之上形成一電感器；以及在所述電感器與第二N型深井區域之間形成一絕緣層，其中所述電感器是藉由所述絕緣層而與所述第二N型深井區域為電性絕緣的。
100‧‧‧RFIC
110‧‧‧基板
120‧‧‧N型深井區域(DNW)
130‧‧‧絕緣層
140‧‧‧下方的導電層
151‧‧‧第一上方的導電層
152‧‧‧第二上方的導電層
161‧‧‧第一貫孔
162‧‧‧第二貫孔
300‧‧‧RFIC
300C‧‧‧電感器
300N‧‧‧NMOS電晶體
300P‧‧‧PMOS電晶體
310‧‧‧基板
310-1‧‧‧第一區域
310-2‧‧‧第二區域
315‧‧‧溝槽隔離層
321‧‧‧第一N型深井區域(DNW1)
322‧‧‧第二N型深井區域(DNW2)
330‧‧‧絕緣層
340‧‧‧下方的導電層
351‧‧‧第一上方的導電層
352‧‧‧第二上方的導電層
361‧‧‧第一貫孔
362‧‧‧第二貫孔
370‧‧‧P型井區域
371‧‧‧N型源極區域
372‧‧‧N型汲極區域
373‧‧‧通道區域
380‧‧‧N型井區域
381‧‧‧P型源極區域
382‧‧‧P型汲極區域
383‧‧‧通道區域
391N‧‧‧閘極絕緣層
391P‧‧‧閘極絕緣層
392N‧‧‧閘極電極
392P‧‧‧閘極電極
400‧‧‧RFIC
400C‧‧‧電感器
400N‧‧‧NMOS電晶體
410‧‧‧基板
410-1‧‧‧第一區域
410-2‧‧‧第二區域
415‧‧‧溝槽隔離層
421‧‧‧第一N型深井區域(DNW1)
422‧‧‧第二N型深井區域(DNW2)
425‧‧‧N型井區域
427‧‧‧N型井接點區域
430‧‧‧絕緣層
440‧‧‧下方的導電層
451‧‧‧第一上方的導電層
452‧‧‧第二上方的導電層
461‧‧‧第一貫孔
462‧‧‧第二貫孔
470‧‧‧P型井區域
471‧‧‧N型源極區域
472‧‧‧N型汲極區域
473‧‧‧通道區域
474‧‧‧P型井接點區域
491N‧‧‧閘極絕緣層
492N‧‧‧閘極電極
本揭露內容的實施例在考量到所附的圖式以及所附的詳細說明下將會變得更明顯，其中：圖1是描繪根據一實施例的一種RFIC的橫截面圖；圖2是在圖1中所示的RFIC的平面圖；圖3是描繪根據另一實施例的一種RFIC的橫截面圖；圖4是描繪根據又一實施例的一種RFIC的橫截面圖；圖5、6及7是描繪一種製造在圖3中所示的RFIC的方法的橫截面圖；以及 圖8、9、10、11及12是描繪一種製造在圖4中所示的RFIC的方法的橫截面圖。
將會瞭解到的是，儘管第一、第二、第三等等的術語可能在此被使用來描述各種的元件，但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件。因此，在某些實施例中的一第一元件可能在其它實施例中被稱為一第二元件，而不脫離本揭露內容的教示。
同樣將會理解到的是，當一元件被稱為位在另一元件"上"、"之上"、"上面"、"下"、"之下"或是"下面"時，其可以直接接觸所述另一元件、或是至少一介於中間的元件可以存在於兩者之間。於是，在此所用的例如是"上"、"之上"、"上面"、"下"、"之下"、"下面"與類似者的術語只是為了描述特定實施例之目的而已，因而並不欲限制本揭露內容的範疇。
進一步將會理解到的是，當一元件被稱為"連接"或"耦接"至另一元件時，其可以直接連接或耦接至所述另一元件、或是介於中間的元件可以存在。
圖1是描繪根據一實施例的一種RFIC 100的橫截面圖，並且圖2是在圖1中所示的RFIC 100的平面圖。圖1是對應於沿著圖2的一線I-I'所取的橫截面圖。參照圖1及2，所述RFIC 100可以包含被設置在一基板110上的電感器的構件140、151及152。所述基板110可以是一P型矽基板。儘管未顯示在圖1及2中，但是在類比電路中所採用的例如電阻器或電容器的被動元件及/或在CMOS電路中所採用的例如MOS電晶體的主動元件可被設置在所述基板110的其它區域上。
一N型深井區域(DNW)120可被設置在所述基板110的一上方區域中。換言之，所述基板110可以圍繞N型深井區域(DNW)120的側壁以及一底表面，並且只有N型深井區域(DNW)120的一頂表面可以在所述基板110的一頂表面露出。所述N型深井區域(DNW)120可以是一不同於作用為MOS電晶體的通道本體區域的井區域之井區域。所述N型深井區域(DNW)120可以是比其它井區域深，以降低在所述RFIC 100中的非所要的干擾及雜訊。沒有雜質擴散區域被設置在所述N型深井區域(DNW)120中。所述N型深井區域(DNW)120的頂表面可以是與基板110的頂表面共平面的，亦即是齊平的。在某些實施例中，一用於形成所述N型深井區域(DNW)120的離子植入製程可以在某一能量位準下加以執行，此例如是導致一約1.2微米到約1.7微米的投射範圍(RP)被設定在所述基板110中。在此一情形中，即使所述N型深井區域(DNW)120的一接面深度是因為一後續的驅入擴散(drive-in)製程，亦即一後續的擴散製程而改變，所述N型深井區域(DNW)120仍然通常可以維持一在所述後續的驅入擴散製程之後量測到的至少約1.5微米到約2微米的接面深度。在某些實施例中，所述N型深井區域(DNW)120可以藉由以一約1×1013原子/cm2的劑量將雜質植入所述基板110來加以形成。
一絕緣層130可被設置在所述N型深井區域(DNW)120以及基板110上。在某些實施例中，所述絕緣層130可包含一矽氧化物層。一作為所述電感器的構件中的一個的下方的導電層140可被設置在所述絕緣層130中。所述下方的導電層140可被埋入在絕緣層130中。
作為所述電感器的構件的一第一上方的導電層151以及一 第二上方的導電層152可被設置在所述絕緣層130上。所述下方的導電層140、第一上方的導電層151、以及第二上方的導電層152可以構成所述電感器。所述第一上方的導電層151可以透過一被設置在所述絕緣層130中的第一貫孔(via)161來電連接至所述下方的導電層140的一端。所述第二上方的導電層152可以透過一被設置在所述絕緣層130中的第二貫孔162來電連接至所述下方的導電層140的另一端。因此，所述第一及第二上方的導電層151及152可以透過第一貫孔161、下方的導電層140、以及第二貫孔162來彼此電連接。
如同在圖2中所繪，當從上方觀之，連接至所述第一貫孔161的第一上方的導電層151可以具有一螺旋的形狀。當從上方觀之，所述第一上方的導電層151可以具有一種八邊形標準的電感器結構。或者是，所述第一上方的導電層151可以具有一圓形條帶迴圈形狀、一矩形條帶迴圈形狀、或是一種六邊形條帶迴圈形狀。
在某些實施例中，所述第一上方的導電層151可包含一種圖案化的接地屏蔽(PGS)設計，其抑制在具有一約1Ω．cm到約3Ω．cm的低電阻率的一般的矽基板中所產生的渦電流。在某些其它實施例中，所述第一上方的導電層151可被配置以具有一種堆疊的電感器結構以在一有限的面積中獲得一最大的電感值、或是可被配置以具有一種多層的電感器結構，其包含兩個或多個平行被設置的金屬層以增加其有效厚度。
如同在圖1及2中所繪，在所述絕緣層130中的下方的導電層140可以將第一上方的導電層151電連接至第二上方的導電層152。包含所述下方的導電層140以及第一及第二上方的導電層151及152的電感器所 佔用的面積可以是小於所述N型深井區域(DNW)120的面積。換言之，當從上方觀之，整個電感器都可被設置在所述N型深井區域(DNW)120中。
所述電感器的品質(Q)因數可以藉由以下的方程式1來加以表示。
其中，"ω"表示一角頻率，"L"表示所述電感器的一電感值，並且"rs"是由構成所述電感器的導線的一系列電阻值以及一集膚效應分量(skin effect component)以及由一矽基板中的一損耗分量(loss component)來加以決定的。在所述矽基板中的損耗分量可以是相關由於寄生電容性耦合以及渦電流的產生所造成的信號損失。如同可以從所述方程式1看出的，所述電感器的Q因數可以藉由降低在所述矽基板中的損耗分量而被增高。根據一實施例，所述電感器可被設置在對應於一高電阻的區域的N型深井區域(DNW)120上，藉此降低在所述矽基板中的損耗分量。因此，所述電感器的Q因數可以增高。
圖3是描繪根據另一實施例的一種RFIC 300的橫截面圖。參照圖3，所述RFIC 300可包含一CMOS半導體裝置以及一電感器300C。所述CMOS半導體裝置以及電感器300C是被設置在單一基板310中且/或在單一基板310上。所述CMOS半導體裝置可包含一PMOS電晶體300P以及一NMOS電晶體300N。所述CMOS半導體裝置可被設置在基板310的一第一區域310-1上，並且所述電感器300C可被設置在基板310的一第二區域310-2上。
在某些實施例中，所述基板310可以是一P型矽基板。一第 一N型深井區域(DNW1)321可被設置在所述基板310的第一區域310-1的一上方區域中。一第二N型深井區域(DNW2)322可被設置在所述基板310的第二區域310-2的一上方區域中。在圖3中，所述第一及第二N型深井區域(DNW1及DNW2)321及322是分別被設置在所述基板310的第一及第二區域310-1及310-2中。然而，實施例並不限於此。例如，在某些實施例中，所述第一及第二N型深井區域(DNW1及DNW2)321及322可以彼此連接，以構成單一N型深井區域。
所述第一N型深井區域(DNW1)321可以是比其它井區域深，以抑制在所述RFIC 300中的非所要的干擾及雜訊的產生。所述第二N型深井區域(DNW2)322可以在所述第一N型深井區域(DNW1)321被形成時加以形成。換言之，所述第一及第二N型深井區域(DNW1及DNW2)321及322可以利用相同的離子植入製程以及相同的擴散製程來同時加以形成。
儘管各種的擴散區域(亦即各種的雜質區域)是被設置在所述第一N型深井區域(DNW1)321中以提供所述CMOS半導體裝置，但是在所述第二N型深井區域(DNW2)322中並沒有擴散區域被設置。所述第二N型深井區域(DNW2)322的一頂表面可以是與所述基板310的一頂表面共平面的。
在某些實施例中，一用於形成所述第一及第二N型深井區域(DNW1及DNW2)321及322的離子植入製程可以在某一能量位準下加以執行，例如，所述能量位準是適合將在所述基板310中的投射範圍(RP)設定為約1.2微米到約1.7微米。在此一情形中，即使所述第一及第二N型深井區域(DNW1及DNW2)321及322的接面深度會由於一後續的驅入擴散製程 (亦即一後續的擴散製程)而變化，所述第一及第二N型深井區域(DNW1及DNW2)321及322仍然通常可被形成以具有在所述後續的驅入擴散製程之後量測到的至少約1.5微米到約2微米的接面深度。
在某些實施例中，所述第一及第二N型深井區域(DNW1及DNW2)321及322可以藉由以一約1×1013原子/cm2的劑量來將雜質植入所述基板310中來加以形成。
一P型井區域370可被設置在所述第一N型深井區域(DNW1)321的一上方區域中。所述P型井區域370的一上方區域的一部分373可以作為NMOS電晶體300N的一通道區域。一N型井區域380可被設置在所述P型井區域370的一上方區域的一部分中。所述N型井區域380的一上方區域的一部分383可以作為PMOS電晶體300P的一通道區域。一N型源極區域371以及一N型汲極區域372可被設置在所述P型井區域370的一上方區域中，並且可以藉由所述通道區域373來將彼此分開。一閘極絕緣層391N以及一閘極電極392N可以依序地堆疊在所述通道區域373上。所述閘極絕緣層391N、閘極電極392N、N型源極區域371、N型汲極區域372、以及通道區域373可以構成所述NMOS電晶體300N。
一P型源極區域381以及一P型汲極區域382可被設置在所述N型井區域380的一上方區域中，並且可以藉由所述通道區域383來將彼此分開。一閘極絕緣層391P以及一閘極電極392P可以依序地堆疊在所述通道區域383上。所述閘極絕緣層391P、閘極電極392P、P型源極區域381、P型汲極區域382、以及通道區域383可以構成所述PMOS電晶體300P。一溝槽隔離層315可被設置在所述基板310的第一區域310-1中，以圍繞所述 PMOS電晶體300P以及NMOS電晶體300N的邊緣。亦即，所述PMOS電晶體300P以及NMOS電晶體300N可以藉由所述溝槽隔離層315來加以彼此分開及隔離。
儘管未顯示在圖式中，所述第一N型深井區域(DNW1)321可以電連接至一偏壓線。因此，所述第一N型深井區域(DNW1)321可以透過所述偏壓線來接收一正的高電壓。所述第一N型深井區域(DNW1)321以及P型井區域370可以構成一第一寄生的PN二極體。此外，所述第一N型深井區域(DNW1)321以及P型基板310可以構成一第二寄生的PN二極體。因此，若一正的高電壓被施加至所述第一N型深井區域(DNW1)321，則所述第一及第二寄生的PN二極體兩者都被逆向偏壓以隔離所述基板310，並且避免在所述CMOS半導體裝置中發生串音現象。
一絕緣層330可被設置在所述第二區域310-2中的基板310以及第二N型深井區域(DNW2)322的頂表面上。在某些實施例中，所述絕緣層330可包含一矽氧化物層。一作為所述電感器300C的構件中的一個的下方的導電層340可被設置在所述絕緣層330中。所述下方的導電層340可被埋入在所述絕緣層330中。作為所述電感器300C的構件的一第一上方的導電層351以及一第二上方的導電層352可被設置在所述絕緣層330上。所述第一上方的導電層351可以透過一被設置在所述絕緣層330中的第一貫孔361來電連接至所述下方的導電層340的一端。所述第二上方的導電層352可以透過一被設置在所述絕緣層330中的第二貫孔362來電連接至所述下方的導電層340的另一端。因此，所述第一及第二上方的導電層351及352可以透過第一貫孔361、下方的導電層340、以及第二貫孔362來彼此電連接。
如同參考圖2所述的，當從上方觀之，所述電感器300C的第一上方的導電層351可被設置以具有一螺旋的形狀。在另一實施例中，當從上方觀之，所述第一上方的導電層351可以具有一種八邊形標準的電感器結構。或者是，所述第一上方的導電層351可以具有一圓形條帶迴圈形狀、一矩形條帶迴圈形狀、或是六邊形條帶迴圈形狀。
在某些實施例中，所述第一上方的導電層351可包含一種圖案化的接地屏蔽(PGS)設計，其抑制在具有一約1Ω．cm到約3Ω．cm的低電阻率的一般的矽基板中所產生的渦電流。在某些其它實施例中，所述第一上方的導電層351可被配置以具有一種堆疊的電感器結構以在一有限的面積中獲得一最大的電感值、或是可被配置以具有一種多層的電感器結構，其包含兩個或多個平行被設置的金屬層以增加其有效厚度。
在所述絕緣層330中的下方的導電層340可以將所述第一上方的導電層351電連接至所述第二上方的導電層352。由包含所述下方的導電層340以及第一及第二上方的導電層351及352的電感器300C所佔用的面積可以是小於由所述第二N型深井區域(DNW2)322所佔用的面積。亦即，當從上方觀之，所述電感器300C的整個部分可被設置在所述第二N型深井區域(DNW2)322之內。
如同參考方程式1所述的，所述電感器300C的Q因數可以藉由降低在所述基板310中的損耗分量而被增高。根據所述實施例，所述電感器300C可被設置在對應於一高電阻的區域的第二N型深井區域(DNW2)322上，藉此降低在所述基板310中的損耗分量。因此，所述電感器300C的Q因數可以增高。圖3是描繪一個其中所述PMOS電晶體300P 以及NMOS電晶體300N兩者都被設置在所述基板310的第一區域310-1上的例子。然而，本揭露內容並不限於此。例如，在某些實施例中，只有PMOS電晶體300P可被設置在所述基板310的第一區域310-1上、或是只有NMOS電晶體300N可被設置在所述基板310的第一區域310-1上。若只有NMOS電晶體300N被設置在所述基板310的第一區域310-1上，則所述N型井區域380可以從所述P型井區域370加以省略。
圖4是描繪根據又一實施例的一種RFIC 400的橫截面圖。參照圖4，所述RFIC 400可包含一NMOS電晶體400N以及一電感器400C，其被設置在單一基板410中且/或在單一基板410上。所述NMOS電晶體400N可被設置在所述基板410的一第一區域410-1上，並且所述電感器400C可被設置在所述基板410的一第二區域410-2上。在某些實施例中，所述基板410可以是一P型矽基板。一第一N型深井區域(DNW1)421可被設置在所述基板410的第一區域410-1的一上方區域中。一第二N型深井區域(DNW2)422可被設置在所述基板410的第二區域410-2的一上方區域中。儘管圖4是描繪一個其中所述第一及第二N型深井區域(DNW1及DNW2)421及422分別被設置在所述基板410的第一及第二區域410-1及410-2中的例子，但是本揭露內容並不限於此。例如，在某些實施例中，所述第一及第二N型深井區域(DNW1及DNW2)421及422可以彼此連接，以構成單一N型深井區域。
所述第一N型深井區域(DNW1)421可以是比其它井區域深，以抑制在所述RFIC 400中的非所要的干擾及雜訊的產生。所述第二N型深井區域(DNW2)422可以在所述第一N型深井區域(DNW1)421被形成時加以形成。亦即，所述第一及第二N型深井區域(DNW1及DNW2)421及422 可以利用相同的離子植入製程以及相同的擴散製程來加以形成。
儘管各種的擴散區域(亦即，各種的雜質區域)被設置在所述第一N型深井區域(DNW1)421中以提供所述NMOS電晶體400N，但是並沒有擴散區域被設置在所述第二N型深井區域(DNW2)422中。所述第二N型深井區域(DNW2)422的一頂表面可以是與所述基板410的一頂表面共平面的。在某些實施例中，一用於形成所述第一及第二N型深井區域(DNW1及DNW2)421及422的離子植入製程可以利用某一能量位準來加以執行，所述能量位準是足以將進入基板410內的投射範圍(RP)設定在約1.2微米到約1.7微米。在此一情形中，即使所述第一及第二N型深井區域(DNW1及DNW2)421及422的一接面深度由於一後續的驅入擴散製程(亦即，一後續的擴散製程)而改變，所述第一及第二N型深井區域(DNW1及DNW2)421及422仍然通常可被形成以具有一在所述後續的驅入擴散製程之後量測到的至少約1.5微米到約2微米的接面深度。在某些實施例中，所述第一及第二N型深井區域(DNW1及DNW2)421及422可以藉由將雜質植入所述基板410至一約1×1013原子/cm2的劑量來加以形成。
一N型井區域425可被設置在所述第一N型深井區域(DNW1)421的一上方區域中。一P型井區域470可被設置在所述N型井區域425中。所述P型井區域470的一底表面可以接觸第一N型深井區域(DNW1)421。所述P型井區域470的側壁可以是完全或部分由所述N型井區域425所圍繞。所述P型井區域470的一上方區域的一部分473可以作為所述NMOS電晶體400N的一通道區域。一N型源極區域471以及一N型汲極區域472可被設置在所述P型井區域470的一上方區域中，並且可以藉由 所述通道區域473來加以彼此分開。一閘極絕緣層491N以及一閘極電極492N可以依序地堆疊在所述通道區域473上。所述閘極絕緣層491N、閘極電極492N、N型源極區域471、N型汲極區域472、以及通道區域473可以構成所述NMOS電晶體400N。
一N型井接點區域427可被設置在所述N型井區域425的一上方區域中。一偏壓電壓可以透過一接點(未顯示)而被施加至所述N型井接點區域427，並且所述偏壓電壓可以透過N型井區域425而被發送至所述第一N型深井區域(DNW1)421。P型井接點區域474可被設置在所述P型井區域470的一上方區域中。
所述P型井接點區域474可以透過接點(未顯示)來接收一偏壓電壓，並且被施加至所述P型井接點區域474的偏壓電壓可被發送至所述P型井區域470。一溝槽隔離層415可被設置在所述基板410的第一區域410-1中，以圍繞所述NMOS電晶體400N的邊緣並且界定所述N型井接點區域427以及P型井接點區域474。
所述第一N型深井區域(DNW1)421以及P型井區域470可以構成一第一寄生的PN二極體。此外，所述第一N型深井區域(DNW1)421以及P型基板410可以構成一第二寄生的PN二極體。因此，若一正的高電壓被施加至所述第一N型深井區域(DNW1)421，則所述第一及第二寄生的PN二極體兩者都被逆向偏壓，以將所述基板410與NMOS電晶體400N隔離開，並且避免串音現象發生在所述NMOS電晶體400N中。
一絕緣層430可以在所述第二區域410-2中被設置在基板410以及第二N型深井區域(DNW2)422的頂表面上。在某些實施例中，所述 絕緣層430可包含一矽氧化物層。一作為所述電感器400C的構件中的一個的下方的導電層440可被設置在所述絕緣層430中。所述下方的導電層440可被埋入在絕緣層430中。作用為所述電感器400C的構件的一第一上方的導電層451以及一第二上方的導電層452可被設置在所述絕緣層430上。所述第一上方的導電層451可以透過一被設置在所述絕緣層430中的第一貫孔461來電連接至所述下方的導電層440的一端。所述第二上方的導電層452可以透過一被設置在所述絕緣層430中的第二貫孔462來電連接至所述下方的導電層440的另一端。因此，所述第一及第二上方的導電層451及452可以透過第一貫孔461、下方的導電層440、以及第二貫孔462來彼此電連接。如同參考圖2所述的，所述電感器400C的第一上方的導電層451可以具有一螺旋的形狀。當從上方觀之，所述第一上方的導電層451可以具有一種八邊形標準的電感器結構。或者是，所述第一上方的導電層451可以具有一圓形條帶迴圈形狀、一矩形條帶迴圈形狀、或是六邊形條帶迴圈形狀。
在某些實施例中，所述第一上方的導電層451可包含一種圖案化的接地屏蔽(PGS)設計，其抑制在具有一約1Ω．cm到約3Ω．cm的低電阻率的一般的矽基板中所產生的渦電流。
在某些其它實施例中，所述第一上方的導電層451可被配置以具有一種堆疊的電感器結構以在一給定的面積中獲得一最大的電感值、或是可被配置以具有一種多層的電感器結構，其包含兩個或多個平行被設置的金屬層以增加其有效厚度。
在所述絕緣層430中的下方的導電層440可以將所述第一上方的導電層451電連接至所述第二上方的導電層452。由包含所述下方的導 電層440以及第一及第二上方的導電層451及452的電感器400C所佔用的面積可以是小於由所述第二N型深井區域(DNW2)422所佔用的面積。亦即，在一平面圖中，所述電感器400C的整個部分可被設置在所述第二N型深井區域(DNW2)422的一部分中。
如同參考方程式1所述的，所述電感器400C的Q因數可以藉由降低在所述基板410中的損耗分量來增高。根據在圖4中所示的實施例，所述電感器400C可被設置在對應於一高電阻的區域的第二N型深井區域(DNW2)422上，藉此降低在所述基板410中的損耗分量。因此，所述電感器400C的Q因數可以增高。
儘管圖4是描繪一個其中只有所述NMOS電晶體400N被設置在所述基板410的第一區域410-1上的例子，但是本揭露內容並不限於此。例如，在某些實施例中，只有一PMOS電晶體可被設置在所述基板410的第一區域410-1上、或是所述NMOS電晶體400N以及PMOS電晶體兩者都可被設置在所述基板410的第一區域410-1上。
圖5、6及7是描繪一種製造在圖3中所示的RFIC 300的方法的橫截面圖。參照圖5，一溝槽隔離層315可被形成在一具有一第一區域310-1以及一第二區域310-2的基板310中。所述基板310可以是一P型基板。所述溝槽隔離層315可被形成以界定主動區域。接著，一第一N型深井區域(DNW1)321以及一第二N型深井區域(DNW2)322分別可被形成在所述基板310的第一及第二區域310-1及310-2中。
所述第一及第二N型深井區域(DNW1及DNW2)321及322可以利用一離子植入製程以及一擴散製程來加以形成。儘管未顯示在圖式 中，一離子植入遮罩可被形成在所述基板310上，並且用於形成所述第一及第二N型深井區域(DNW1及DNW2)321及322的離子植入製程可以利用所述離子植入遮罩來加以執行。所述第一及第二N型深井區域(DNW1及DNW2)321及322可以同時被形成，以具有實質相同的接面深度以及相同的雜質濃度。
在某些實施例中，用於形成所述第一及第二N型深井區域(DNW1及DNW2)321及322的離子植入製程可以在一約1×1013原子/cm2的劑量並且利用某一能量位準來加以執行，使得一至所述基板的投射範圍(RP)是介於約1.2微米到約1.7微米之間。在此一情形中，當從所述基板的頂端量測時，所述第一及第二N型深井區域(DNW1及DNW2)321及322通常可以具有在一後續的驅入擴散製程(亦即，一後續的擴散製程)之後量測到的一至少約1.5微米到約2微米的接面深度。
如同在圖6中所繪，一P型井區域370接著可被形成在所述第一N型深井區域(DNW1)321中。一N型井區域380可被形成在所述P型井區域370中。一第一閘極結構以及一第二閘極結構分別可被形成在所述N型井區域380的一部分以及所述P型井區域370的一部分上。
所述第一閘極結構可被形成以包含依序堆疊的一閘極絕緣層391P以及一閘極電極392P。所述第二閘極結構可被形成以包含依序堆疊的一閘極絕緣層391N以及一閘極電極392N。在所述第一及第二閘極結構被形成之前或之後，第一雜質離子可被植入所述N型井區域380的一上方區域中，以形成一通道區域(圖3的383)並且調整一PMOS電晶體300P的一臨界電壓。第二雜質離子可被植入所述P型井區域370的一上方區域中， 以形成一通道區域(圖3的373)並且調整一NMOS電晶體300N的一臨界電壓。
包含所述閘極絕緣層391P以及閘極電極392P的第一閘極結構可被形成以和在N型井區域380中所形成的通道區域383垂直地重疊。包含所述閘極絕緣層391N以及閘極電極392N的第二閘極結構可被形成以和在P型井區域370中所形成的通道區域373垂直地重疊。
接著，N型雜質離子可以利用所述第二閘極結構391N+392N作為一離子植入遮罩而被植入到所述P型井區域370中，以形成一N型源極區域371以及一N型汲極區域372。此外，P型雜質離子可以利用所述第一閘極結構391P+392P作為一離子植入遮罩而被植入到所述N型井區域380中，以形成一P型源極區域381以及一P型汲極區域382。因此，所述PMOS電晶體300P以及NMOS電晶體300N可被形成在所述基板310的第一區域310-1中，以構成一CMOS半導體裝置。
如同在圖7中所繪，一電感器300C可被形成在所述第二N型深井區域(DNW2)322上，而所述第二N型深井區域(DNW2)322是被形成在所述基板310的第二區域310-2中。明確地說，一絕緣層330可被形成以覆蓋在所述基板310的第二區域310-2中所形成的第二N型深井區域(DNW2)322。在某些實施例中，所述絕緣層330可以是由一矽氧化物層所形成的。
一下方的金屬層340可被形成在所述絕緣層330中。為了形成所述下方的金屬層340，絕緣層330可以藉由複數個製程步驟來加以形成。例如，所述絕緣層330的一下方的絕緣層可被形成在所述第二N型深 井區域(DNW2)322上，並且下方的金屬層340可被形成在所述下方的絕緣層的一部分上以和所述第二N型深井區域(DNW2)322的一部分垂直地重疊。所述絕緣層330的一上方的絕緣層可被形成在所述下方的金屬層340以及絕緣層330的所述下方的絕緣層上。
一第一貫孔361以及一第二貫孔362可被形成在絕緣層330的所述上方的絕緣層中。所述第一貫孔361以及第二貫孔362可被形成以貫穿絕緣層330的所述上方的絕緣層。所述第一貫孔361以及第二貫孔362分別可以連接至下方的金屬層340的第一端及第二端。
一第一上方的金屬層351以及一第二上方的金屬層352可被形成在絕緣層330的所述上方的絕緣層上。所述第一上方的金屬層351可被形成以連接至所述第一貫孔361，並且所述第二上方的金屬層352可被形成以連接至所述第二貫孔362。所述下方的金屬層340、第一及第二貫孔361及362、以及第一及第二上方的金屬層351及352可以構成所述電感器300C。如同參考圖2所述的，當從上方觀之，所述第一上方的金屬層351可被形成以具有一螺旋的形狀。
圖8、9、10、11及12是描繪一種製造在圖4中所示的RFIC 400的方法的橫截面圖。首先，如同在圖8中所繪，一溝槽隔離層415可被形成在一具有一第一區域410-1以及一第二區域410-2的基板410中。所述基板410可以是一P型基板。所述溝槽隔離層415可被形成以界定主動區域。接著，一第一N型深井區域(DNW1)421以及一第二N型深井區域(DNW2)422分別可被形成在所述基板410的第一及第二區域410-1及410-2中。所述第一及第二N型深井區域(DNW1及DNW2)421及422可以利用一 離子植入製程以及一擴散製程來加以形成。儘管未顯示在圖式中，一離子植入遮罩可被形成在所述基板410上，並且用於形成所述第一及第二N型深井區域(DNW1及DNW2)421及422的離子植入製程可以利用所述離子植入遮罩來加以執行。
所述第一及第二N型深井區域(DNW1及DNW2)421及422可以同時被形成，以具有實質相同的接面深度以及相同的雜質濃度。在某些實施例中，用於形成所述第一及第二N型深井區域(DNW1及DNW2)421及422的離子植入製程可以在一約1×1013原子/cm2的劑量並且利用某一能量位準來加以執行，所述能量位準是足以使得一介於約1.2微米到約1.7微米的至所述基板的投射範圍(RP)被設定在所述基板410中。
在此一情形中，所述第一及第二N型深井區域(DNW1及DNW2)421及422通常可以具有在一後續的驅入擴散製程(亦即，一後續的擴散製程)之後量測到的一至少約1.5微米到約2微米的接面深度。
如同在圖9中所繪，一N型井區域425接著可被形成在所述第一N型深井區域(DNW1)421中。所述N型井區域425的側壁以及一底表面可以由所述第一N型深井區域(DNW1)421所圍繞。在某些實施例中，所述N型井區域425的上方的側壁可被形成以接觸所述溝槽隔離層415的一部分。所述N型井區域425可被形成是比第一N型深井區域(DNW1)421淺。亦即，一用於形成所述N型井區域425的離子植入製程的投射範圍(Rp)可以是小於用在形成所述第一N型深井區域(DNW1)421的離子植入製程的投射範圍(Rp)。
如同在圖10中所繪，一P型井區域470可被形成在所述N 型井區域425中。所述P型井區域470的側壁可以由所述N型井區域425所圍繞，並且所述P型井區域470的一底表面可以接觸所述第一N型深井區域(DNW1)421。
接著，一閘極結構可被形成在所述P型井區域470的一部分上。所述閘極結構可被形成以包含依序堆疊的一閘極絕緣層491N以及一閘極電極492N。
如同在圖11中所繪，N型雜質離子可以利用所述閘極電極492N以及溝槽隔離層415作為離子植入遮罩而被植入到所述第一區域410-1中的某些主動區域內，藉此形成一N型源極區域471、一N型汲極區域472、以及一N型井接點區域427。
所述N型源極/汲極區域471及472可被形成在所述P型井區域470的一上方區域中，並且所述N型井接點區域427可被形成在所述N型井區域425的一上方區域中。
此外，P型雜質離子可以利用所述閘極電極以及溝槽隔離層415作為離子植入遮罩而被植入到其它主動區域內，藉此形成一P型井接點區域474。所述P型井接點區域474可被形成在所述P型井區域470的一上方區域中，並且和所述N型源極/汲極區域471及472間隔開。亦即，所述P型井接點區域474可以藉由溝槽隔離層415來和所述N型源極/汲極區域471及472分開。因此，一NMOS電晶體400N可被形成在所述基板410的第一區域410-1中。
所述NMOS電晶體400N可被形成以包含五個端子(未顯示)，所述端子是分別電連接至N型井接點區域427、P型井接點區域474、 N型源極區域471、N型汲極區域472、以及閘極電極492N。
如同在圖12中所繪，一電感器400C可被形成在所述第二N型深井區域(DNW2)422上，而所述第二N型深井區域(DNW2)422是被形成在所述基板410的第二區域410-2中。明確地說，一絕緣層430可被形成以覆蓋在所述基板410的第二區域410-2中所形成的第二N型深井區域(DNW2)422。在某些實施例中，所述絕緣層430可以是由一矽氧化物層所形成的。一下方的金屬層440可被形成在所述絕緣層430中。
為了形成所述下方的金屬層440，絕緣層430可以藉由複數個製程步驟來加以形成。例如，所述絕緣層430的一下方的絕緣層可被形成在所述第二N型深井區域(DNW2)422上，並且所述下方的金屬層440可被形成在絕緣層430的所述下方的絕緣層上，以和所述第二N型深井區域(DNW2)422垂直地重疊。
所述絕緣層430的一上方的絕緣層可被形成在所述下方的金屬層440以及絕緣層430的所述下方的絕緣層上。
一第一貫孔461以及一第二貫孔462可被形成在絕緣層430的所述上方的絕緣層中。所述第一貫孔461以及第二貫孔462可被形成以貫穿絕緣層430的所述上方的絕緣層。所述第一貫孔461以及第二貫孔462可被形成以分別連接至所述下方的金屬層440的第一端及第二端。
一第一上方的金屬層451以及一第二上方的金屬層452可被形成在絕緣層430的所述上方的絕緣層上。所述第一上方的金屬層451可被形成以連接至所述第一貫孔461，並且所述第二上方的金屬層452可被形成以連接至所述第二貫孔462。所述下方的金屬層440、第一及第二貫孔461 及462、以及第一及第二上方的金屬層451及452組合起來可以構成所述電感器400C。如同參考圖2所述的，當從上方觀之，所述第一上方的金屬層451可被形成以具有一螺旋的形狀。
根據所述實施例，一電感器可被形成在一具有一高電阻特徵的N型深井區域之上。因此，所述電感器的Q因數可以增高。
本揭露內容的實施例是用於舉例說明的目的。

Claims (18)

  1. 一種射頻積體電路(RFIC)，其包括：一基板；一N型深井區域，其被設置在所述基板的一上方區域中並且具有一與所述基板的一頂表面共平面的頂表面，其中所述N型深井區域是單一井結構，於其中沒有設置雜質擴散區域；一電感器，其被設置在所述N型深井區域之上；以及一絕緣層，其被設置在所述電感器以及所述N型深井區域之間，其中所述電感器是藉由所述絕緣層而與所述N型深井區域為電性絕緣的，其中所述N型深井區域直接接觸所述絕緣層，並且其中在所述絕緣層和所述N型深井區域之間沒有主動元件。
  2. 如申請專利範圍第1項的RFIC，其中所述電感器包含：一下方的金屬層，其被設置在所述絕緣層中；一第一上方的金屬層，其透過一第一貫孔來電連接至所述下方的金屬層的一第一端；以及一第二上方的金屬層，其透過一第二貫孔來電連接至所述下方的金屬層的一第二端。
  3. 如申請專利範圍第2項的RFIC，其中所述N型深井區域是直接接觸所述絕緣層。
  4. 如申請專利範圍第3項的RFIC，其中所述絕緣層是直接接觸所述第一及第二上方的金屬層。
  5. 如申請專利範圍第1項的RFIC，其中當從所述N型深井區域的頂端量測時，所述N型深井區域具有約1.5微米到約2微米的接面深度。
  6. 如申請專利範圍第1項的RFIC，其中所述整個電感器是和所述N型深井區域的一部分重疊。
  7. 一種射頻積體電路(RFIC)，其包括：一基板，其具有一第一區域以及一第二區域；一第一N型深井區域以及一第二N型深井區域，其分別被設置在所述基板的所述第一區域以及所述第二區域中，其中所述N型深井區域是單一井結構，於其中沒有設置雜質擴散區域；一主動元件，其被設置在所述第一N型深井區域中；以及一電感器，其被設置在所述第二N型深井區域之上，其中所述電感器是藉由一絕緣層而與所述第二N型深井區域為電性絕緣的，所述絕緣層是被設置在所述電感器以及所述第二N型深井區域之間，其中所述N型深井區域直接接觸所述絕緣層，並且其中在所述絕緣層和所述N型深井區域之間沒有主動元件。
  8. 如申請專利範圍第7項的RFIC，其中所述第二N型深井區域的一頂表面是與所述基板的所述第二區域的一頂表面共平面的。
  9. 如申請專利範圍第8項的RFIC，其中所述電感器包含：一下方的金屬層，其被設置在所述絕緣層中；一第一上方的金屬層，其透過一第一貫孔來電連接至所述下方的金屬層的一第一端；以及一第二上方的金屬層，其透過一第二貫孔來電連接至所述下方的金屬層的一第二端。
  10. 如申請專利範圍第9項的RFIC，其中所述第二N型深井區域是直接接觸所述絕緣層。
  11. 如申請專利範圍第10項的RFIC，其中所述絕緣層是直接接觸所述第一及第二上方的金屬層。
  12. 如申請專利範圍第7項的RFIC，其中所述整個電感器是和所述第二N型深井區域的一部分重疊。
  13. 如申請專利範圍第7項的RFIC，其中所述第一及第二N型深井區域具有實質相同的接面深度。
  14. 如申請專利範圍第13項的RFIC，其中所述接面深度是被形成在所述基板中，並且被形成為當從所述基板的一頂表面量測時的約1.5微米到約2.0微米的深度。
  15. 如申請專利範圍第13項的RFIC，其中所述主動元件包含：一P型井區域，其被設置在所述第一N型深井區域中；一N型井區域，其被設置在所述P型井區域中；以及一PMOS電晶體，其被設置在所述N型井區域中。
  16. 如申請專利範圍第13項的RFIC，其中所述主動元件包含：一P型井區域，其被設置在所述第一N型深井區域中；以及一NMOS電晶體，其被設置在所述P型井區域中。
  17. 如申請專利範圍第13項的RFIC，其中所述主動元件包含：一P型井區域，其被設置在所述第一N型深井區域中；一N型井區域，其被設置在所述P型井區域中；一PMOS電晶體，其被設置在所述N型井區域中；以及一NMOS電晶體，其被設置在所述P型井區域中，其中所述PMOS電晶體以及所述NMOS電晶體是被橫向地設置，並且和彼此間隔開。
  18. 如申請專利範圍第13項的RFIC，其中所述半導體裝置包含：一P型井區域，其被設置在所述第一N型深井區域中；一N型井區域，其被設置在所述第一N型深井區域中並且圍繞所述P型井區域的一側壁；以及一NMOS電晶體，其被設置在所述P型井區域中。
TW104114111A 2014-11-17 2015-05-04 含有電感器的射頻積體電路及製造其之方法 TWI666750B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2014-0160278 2014-11-17
KR1020140160278A KR20160058592A (ko) 2014-11-17 2014-11-17 알에프 집적회로 및 그 제조방법

Publications (2)

Publication Number Publication Date
TW201620109A TW201620109A (zh) 2016-06-01
TWI666750B true TWI666750B (zh) 2019-07-21

Family

ID=55962365

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104114111A TWI666750B (zh) 2014-11-17 2015-05-04 含有電感器的射頻積體電路及製造其之方法

Country Status (4)

Country Link
US (1) US9449916B2 (zh)
KR (1) KR20160058592A (zh)
CN (1) CN106206572A (zh)
TW (1) TWI666750B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804267B2 (en) 2017-09-28 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded semiconductor region for latch-up susceptibility improvement
CN109786080A (zh) * 2019-03-11 2019-05-21 中国计量大学 一种光控集成片上电感
KR20210099947A (ko) * 2020-02-05 2021-08-13 삼성전기주식회사 칩 고주파 패키지 및 고주파 모듈

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179977A1 (en) * 2000-05-30 2002-12-05 Ting-Wah Wong Integrated radio frequency circuits
US20050068146A1 (en) * 2003-09-25 2005-03-31 Darryl Jessie Variable inductor for integrated circuit and printed circuit board
US6949440B2 (en) * 2003-11-11 2005-09-27 United Microelectronics Corp. Method of forming a varactor
US7376212B2 (en) * 2004-06-03 2008-05-20 Silicon Laboratories Inc. RF isolator with differential input/output
US20090160018A1 (en) * 2007-12-20 2009-06-25 Yutaka Nabeshima Inductor and manufacturing method threof
US20110042782A1 (en) * 2009-08-21 2011-02-24 National Chiao Tung University On-chip inductor structure and method for manufacturing the same
US20120313210A1 (en) * 2011-06-10 2012-12-13 Fujitsu Limited Light-receiving device, light receiver using same, and method of fabricating light-receiving device
US20140217426A1 (en) * 2012-11-05 2014-08-07 Rohm Co., Ltd. Semiconductor integrated circuit device, electronic apparatus, and display apparatus

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4973922A (en) * 1987-11-27 1990-11-27 At&T Bell Laboratories Voltage controlled variable capacitor and oscillator using it
US6407441B1 (en) * 1997-12-29 2002-06-18 Texas Instruments Incorporated Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications
US6608362B1 (en) * 2002-08-20 2003-08-19 Chartered Semiconductor Manufacturing Ltd. Method and device for reducing capacitive and magnetic effects from a substrate by using a schottky diode under passive components
US6841847B2 (en) * 2002-09-04 2005-01-11 Chartered Semiconductor Manufacturing, Ltd. 3-D spiral stacked inductor on semiconductor material
US6989578B2 (en) * 2003-07-31 2006-01-24 Taiwan Semiconductor Manufacturing Company Inductor Q value improvement
CN101312186A (zh) * 2007-05-21 2008-11-26 中芯国际集成电路制造(上海)有限公司 集成电路内电感及其制造方法
KR100954919B1 (ko) * 2007-12-17 2010-04-27 주식회사 동부하이텍 반도체 소자용 인덕터 및 그 제조 방법
US8610247B2 (en) * 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
CN103474415B (zh) * 2012-06-06 2016-08-31 中芯国际集成电路制造(上海)有限公司 电感及其形成方法
US9048284B2 (en) * 2012-06-28 2015-06-02 Skyworks Solutions, Inc. Integrated RF front end system
US10411086B2 (en) * 2014-04-07 2019-09-10 Semiconductor Components Industries, Llc High voltage capacitor and method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179977A1 (en) * 2000-05-30 2002-12-05 Ting-Wah Wong Integrated radio frequency circuits
US20050068146A1 (en) * 2003-09-25 2005-03-31 Darryl Jessie Variable inductor for integrated circuit and printed circuit board
US6949440B2 (en) * 2003-11-11 2005-09-27 United Microelectronics Corp. Method of forming a varactor
US7376212B2 (en) * 2004-06-03 2008-05-20 Silicon Laboratories Inc. RF isolator with differential input/output
US20090160018A1 (en) * 2007-12-20 2009-06-25 Yutaka Nabeshima Inductor and manufacturing method threof
US20110042782A1 (en) * 2009-08-21 2011-02-24 National Chiao Tung University On-chip inductor structure and method for manufacturing the same
US20120313210A1 (en) * 2011-06-10 2012-12-13 Fujitsu Limited Light-receiving device, light receiver using same, and method of fabricating light-receiving device
US20140217426A1 (en) * 2012-11-05 2014-08-07 Rohm Co., Ltd. Semiconductor integrated circuit device, electronic apparatus, and display apparatus

Also Published As

Publication number Publication date
US20160141245A1 (en) 2016-05-19
CN106206572A (zh) 2016-12-07
TW201620109A (zh) 2016-06-01
US9449916B2 (en) 2016-09-20
KR20160058592A (ko) 2016-05-25

Similar Documents

Publication Publication Date Title
US9786652B2 (en) ESD protection with asymmetrical bipolar-based device
US8026549B2 (en) LDMOS with N-type isolation ring and method of fabricating the same
US6875650B2 (en) Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
TWI525811B (zh) 半導體裝置及其製造方法
US7579670B2 (en) Integrated filter having ground plane structure
US9048132B2 (en) Lateral double diffused metal oxide semiconductor device and method for manufacturing the same
JP2018517283A (ja) 寄生容量が低減されたデバイスアイソレーター
US9000561B2 (en) Patterned ground shield structures and semiconductor devices
TW201034167A (en) Structure for optimized device isolation
TWI666750B (zh) 含有電感器的射頻積體電路及製造其之方法
US6307224B1 (en) Double diffused mosfet
US9461035B2 (en) High performance isolated vertical bipolar junction transistor and method for forming in a CMOS integrated circuit
US6818950B1 (en) Increasing switching speed of geometric construction gate MOSFET structures
US9461036B2 (en) Semiconductor device
TWI536542B (zh) 包括高電壓二極體之半導體裝置
US11469136B2 (en) Semiconductor structure with partially embedded insulation region and related method
KR102177257B1 (ko) 반도체 소자 및 그 제조 방법
US7466212B2 (en) Semiconductor filter structure and method of manufacture
TWI536562B (zh) 高壓半導體元件及其製造方法
JP6188205B2 (ja) 高降伏電圧を有するバイポーラトランジスタ
US9899513B1 (en) Lateral diffused metal oxide semiconductor transistor and manufacturing method thereof
US20020096725A1 (en) Semiconductor device and method for manufacturing the same
TWI453911B (zh) 級聯的高壓結型場效應電晶體裝置及其製備方法
CN116469940A (zh) 一种埋层齐纳二极管及其制造方法
US20090127619A1 (en) Deep trench semiconductor structure and method