TWI453911B

TWI453911B - 級聯的高壓結型場效應電晶體裝置及其製備方法

Info

Publication number: TWI453911B
Application number: TW100131610A
Authority: TW
Inventors: Tsuchiko Hideaki
Original assignee: Alpha & Omega Semiconductor
Priority date: 2010-12-02
Filing date: 2011-09-02
Publication date: 2014-09-21
Also published as: CN102487066B; CN102487066A; TW201230329A

Description

級聯的高壓結型場效應電晶體裝置及其製備方法

本發明主要涉及一種半導體功率器件。更確切的說，本發明涉及製備含有一個高壓和一個低壓JFET的級聯的結型場效應電晶體(JFET)器件的結構和方法，以便在微小的夾斷電壓(Vp)變化下，獲得很寬的工作電壓性能，尤其適用於電壓較低的器件。

用於製備傳統的高壓結型場效應電晶體(JFET)器件的工藝，受到由作為通道區的外延層的厚度變化而產生的高敏感性變化的局限。如第1A圖和1B所示，傳統的JFET器件可以作為一個高壓JFET器件或低壓器件。

在第1A圖所示的傳統的高壓JFET中，通道區，例如N-通道區，橫向形成在源極和漏極區之間的P-型柵極區下方。N-通道區在N-區和/或N-型外延層(N-外延層可以生長在P-型襯底上)中。N-通道區是由位於P-柵極區和P-型襯底之間的那部分N-區和N-外延層構成的。

N-通道的有效厚度t，隨著外延層厚度的變化而變化。因此，JFET器件的夾斷電壓Vp也隨外延層厚度的變化而變化，外延層的厚度變化很大，是由於製備過程中的變化、N-區和外延層的有效摻雜、P-柵極區的有效深度以及外延生長時在N-外延層/P-型襯底交界面處的自動摻雜而引起的。由於N-外延層的厚度變化使通道的厚度變化，因此根據每個晶圓和每個塊的製備過程的不同，夾斷電壓Vp的變化，在整個晶圓、從晶圓到晶圓以及從塊到塊就變得相當顯著。

這種Vp的變化可能大到不可接受，尤其是當植入深亞微米技術時。用深亞微米技術製備的器件通常對於最大的和標準的工作電壓之間具有嚴格的要求，也就是說，在最大的工作電壓和標準的工作電壓之間不能有太大的差距。例如，一個2um的器件可能具有5V的標準工作電壓以及10V的最大電壓，而一個0.5um的器件可能具有5V的標準工作電壓，但僅有6V的最大電壓。同時，JFET器件的夾斷電壓Vp必須小於最大電壓的絕對值。但是，如果夾斷電壓Vp的變化很大，那麼目標夾斷電壓Vp也必須相應地減小，以保證不會超過最大的可允許電壓，使JFET器件易損。Vp很低的JFET通常具有很大的通道電阻，並且對於其指定的尺寸，不能處理許多電流。為了克服由於Vp較低(例如由外延層的厚度變化引起的)所帶來的電流處理限制，JFET器件必須植入較大的尺寸，以提供較大的通道面積以及較好的電流處理性能。因此，這種JFET器件的尺寸和製造成本很高。

另一方面，就像第1B圖所示的傳統的低壓JFET那樣，可以製備帶有淺N-通道植入和淺頂部柵極植入的N-通道JFET，以便準確地控制Vp的變化。然而，帶有淺通道和柵極區植入的JFET具有很低的工作電壓。因此，帶有這種結構的器件僅能在很低的工作電壓下運行。對於高壓應用而言，由於外延層的厚度變化以及這些厚度變化引起的夾斷電壓(Vp)變化的敏感性，通過傳統工藝和結構製備的JFET器件仍面臨許多局限和困難。

在美國專利申請號2007/0012958中，Hower等人提出了一種結型場效應電晶體(JFET)，它的製備是由一個勢阱區作為通道區，其平均摻雜物濃度遠小於其餘部分的勢阱區的平均摻雜濃度。通道區比剩餘部分的勢阱區的平均摻雜濃度低，降低了JFET的夾斷電壓。該發明雖然可以降低夾斷電壓，但卻不能解決以下難題，為了克服夾斷電壓的不確定性所帶來的限制，必須用較大的尺寸來實現JFET器件的高壓應用。

基於上述原因，在功率半導體器件設計和製備領域，有必要研發一種用於製備JFET功率器件的新型結構和製備方法，從而解決上述局限和難題。

因此，本發明的一個方面在於，提出了一種新型改良的級聯結型場效應電晶體(JFET)的器件結構以及製備方法，這種級聯的結型場效應電晶體(JFET)包括一級和二級JFET，以通過微小的夾斷電壓變化獲得較低的夾斷電壓，從而解決上述傳統JFET器件的局限和難題。

確切地說，本發明的一個方面在於，提出了一種新型改良的級聯JFET器件的器件結構以及製備方法，這種級聯JFET器件包括一個低壓JFET，其源極區連接到頂部柵極下面的淺埋通道區。然後，在低壓(LV)JFET的漏極上形成一個高壓(HV)JFET器件(具有很高的擊穿電壓)，從而將低壓輸送到LV JFET。本發明所述的級聯JFET的優勢在於，既有HV JFET器件高夾斷電壓的工作特性，也有LV JFET微小VP(夾斷電壓)變化的工作特性。因此，傳統普通的JFET器件或者具有很高的Vp和很大的Vp變化，或者具有很低的Vp和微小的Vp變化，與它們相比，二級級聯的JFET器件通過將HV JFET和LV JFET的優勢相結合，提高了器件性能。

簡言之，在一個較佳實施例中，本發明提出了一種級聯的結型場電晶體(JFET)器件。這種級聯的JFET器件是由一個一級JFET級聯到一個二級JFET上構成，其中一級和二級JFET中的一個連接到另一個JFET級的漏極電極上。

閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。

101‧‧‧低壓JFET

102、102’‧‧‧高壓JFET

105‧‧‧(P-型)半導體襯底

110‧‧‧P掩埋層(PBL)

111‧‧‧P-型層

115‧‧‧N-外延層

120‧‧‧高壓P-勢阱(HVPW)

125‧‧‧高壓N-勢阱(HVNW)

130-1、130-2‧‧‧氧化物(FOX)部分

135‧‧‧多晶矽場板

140、150‧‧‧N-勢阱

145、145’‧‧‧P勢阱

146‧‧‧P+區

160‧‧‧淺N-通道

170‧‧‧N+源極區

180‧‧‧N+漏極區

190‧‧‧P+頂部柵極區

191‧‧‧P+接觸區

197‧‧‧絕緣層

198‧‧‧深溝槽絕緣物(DTI)

199‧‧‧P-型結絕緣物

第1A圖和第1B圖分別表示傳統的高壓和低壓JFET器件的結構剖面圖。

第2A圖和第2B圖分別表示本發明所述的級聯JFET器件的剖面圖和等效電路圖。

第2C圖表示類似於第2A圖的本發明另一個可選實施例的剖面圖。

第2D圖表示類似於第2A圖的本發明另一個可選實施例的剖面圖。

第2E圖表示類似於第2D圖的本發明另一個可選實施例的剖面圖。

第3A圖和第3B圖分別表示帶有條紋或開放式晶胞佈局的級聯JFET器件的俯視圖和等效電路圖。

第4A圖、第4B圖和第4C圖分別表示帶有圓形或封閉式晶胞佈局的級聯JFET器件的俯視圖和等效電路圖。

第5A圖至第5F圖為一系列表示第2A圖所示的級聯JFET器件的製備方法的剖面圖。

以下結合附圖，通過詳細說明較佳的具體實施例，對本發明做進一步闡述。

第2A圖表示本發明所述的級聯高壓結型場效應電晶體(JFET)器件的剖面圖。所形成的級聯HV JFET器件，在左側帶有低壓JFET 101級聯到右側的高壓JFET 102上。低壓JFET 101形成在P掩埋層(PBL)110上方的高壓P-勢阱(HVPW)120中，P掩埋層(PBL)110位於(P-型)半導體襯底105上，並且在N-勢阱140的頂面附近具有一個N+源極區170，包圍在HVPW 120中。高壓勢阱是一個具有低摻雜和深結深度的區域，可以承受高電壓。低壓JFET 101還包括一個淺N-通道160，沉積在P+頂部柵極區190下方。淺N-通道160在輕摻雜的HVPW 120中，具有輕劑量以及的半高能量植入，頂部柵極190具有淺P+植入。作為示例，P+頂部柵極190的厚度僅為0.1~0.3微米。N通道的厚度為幾微米至幾十微米。因此，N通道植入的厚度小於或等於1微米。頂部柵極190以及淺N-通道160從N-勢阱140開始，橫向延伸至高壓JFET 102。HVPW 120作為低壓JFET 101底部柵極，與頂部柵極190一起夾斷低壓JFET 101。HVPW 120可以通過PBL 110，連接到頂部P襯底105上。第一場氧化物(FOX)部分130-1將P+頂部柵極和源極區170分離開來。

高壓JFET 102作為一個深結JFET，在N-外延層115上方具有高壓N-勢阱(HVNW)125，N-外延層115位於P襯底105上。HVNW 125包圍著P-勢阱145，接觸頂部柵極190，從低壓JFET 101開始延伸。P 柵極145作為高壓JFET 102的頂部柵極。HVNW 125也連接到N通道160上。高壓JFET 102還包括一個N+漏極區180，在N-勢阱150上方，包圍在HVNW 125中，HVNW 125沉積在P-勢阱145對面。P勢阱145連接到LV JFET 101的P+頂部柵極190上，因此它與P+頂部柵極190在相同的電壓下偏置。HVPW 120、PBL 110以及P襯底105可以一起作為高壓JFET 102的底部柵極。在P勢阱145和HVPW 120/PBL 110/P襯底105之間的那部分HVNW 125和N-外延層115，構成HV JFET 102的通道。為了提高漏極工作電壓並增大擊穿電壓，可以選擇在第二FOX部分130上方製備一個多晶矽場板135，從P-勢阱145開始延伸到N-勢阱150，包圍在HVNW 125中。可選的多晶矽場板135可以連接到頂部柵極P勢阱145上。

如果單獨使用低壓JFET 101，那麼淺P+頂部柵極190將具有漏極電壓，而且該器件會具有很低的擊穿電壓。因此，低壓JFET 101級聯到高壓JFET 102上，而不是直流漏極電極上，以用於很高的工作電壓。本發明通過配置帶有在漏極拾取的高壓JFET 102的級聯的低壓JFET 101，解決了原有技術的JFET器件的難題。一級JFET，即高壓JFET 102，降低了電壓，並將低壓輸送至第二級，即低壓JFET 101，從而使低壓JFET 101在較高的整體器件電壓下工作。高壓JFET 102的夾斷電壓低於LV JFET 101的擊穿電壓，防止LV JFET在HV JFET夾斷之前被擊穿。在這種級聯結構中，第一級具有很高的VP以及很大的VP變化，而第二級具有很低的VP以及微小的VP變化；級聯器件的VP由VP變化不大的第二級決定，因此可以實現嚴格的控制。雖然第二級可以在第一級之前夾斷，但是第一級會將電壓降至第二級可以承受的水準上。因此，本發明所述的級聯器件可以通過LV JFET對VP變化嚴格的控制，獲得HV JFET很高的擊穿電壓。

第2B圖表示第2A圖所示的本發明實施例的等效電路。在第2B圖中，依據本發明，高壓JFET 102級聯到低壓JFET 101上。所形成的電路就像一個單獨的高壓JFET(其內部包括高壓JFET 102以及低壓JFET 101)一樣工作，具有很低的夾斷電壓以及微小的夾斷電壓變化。

第2C圖所示的剖面圖，除了其中的HV JFET 102’具有高壓JFET頂部柵極P勢阱145’，從低壓JFET頂部柵極190去耦之外，其他都與第2A圖類似。頂部柵極P勢阱145’在其頂部，還可以具有一個P+區146，便於良好的接觸。在本實施例中，可以分別單獨控制高壓JFET 102以及低壓JFET 101的頂部柵極。

第2D圖所示的剖面圖，除了其中含有深溝槽絕緣物(DTI)198之外，其他都與第2A圖類似。DTI 198為JFET結構提供絕緣物，使得即便是在條紋晶胞佈局中，也可以單獨控制頂部柵極。

第2E圖所示的剖面圖，除了含有在絕緣物上的半導體(例如矽)(SOI)絕緣層197，使JFET結構的底部絕緣之外，其他都與第2D圖類似。JFET結構的底部可以形成在P-型層111中，P-型層111帶有P勢阱120，可以作為底部柵極。P-型層111可以通過P+接觸區191，從頂部凹陷，穿過P勢阱120。作為示例，P+接觸區191可以位於器件的邊緣，在源極和漏極區之外。

第3A圖和第3B圖表示本發明的級聯JFET器件的較佳實施例的俯視圖和等效電路圖。第3A圖表示類似於第2A圖所示結構的條紋佈局，其中源極170沉積在頂部P+柵極190附近的左側，作為LV JFET 101 的一部分，多晶矽場板135沉積在FOX 130-2上方，漏極區180沉積在右側，作為HV JFET 102的一部分，HV JFET 102在LV JFET 101的對面。可以在底部接觸P襯底105(在第3A圖中沒有表示出來)，作為底部柵極。第3B圖表示頂部柵極190以及在襯底105底面上的底部柵極都接地。這種結構是一個三端器件，帶有源極、漏極和接地端(接地端連接到頂部和底部柵極)。漏極電流由漏極和源極電勢決定。作為示例，可以用P-型結絕緣物199包圍這種器件。作為示例，這種結構可用於啟動電路。

當然，如果有必要的話，可以單獨控制柵極，而不將柵極接地。如果級聯的JFET器件具有條紋結構，並且集成在積體電路(IC)上，對於單獨控制柵極而言，級聯的JFET可能需要某些電介質絕緣結構，例如如第2D圖所示的深溝槽絕緣(DTI)，或如第2E圖所示的在絕緣物上的半導體(SOI)。

第4A圖、第4B圖和第4C圖表示本發明所述的級聯JFET器件的另一個較佳實施例的俯視圖和等效電路圖。第4A圖表示類似於第2A圖所示結構的封閉式晶胞佈局，源極170沉積在週邊，包圍著頂部P+柵極190，作為LV JFET 101的一部分，形成在封閉式晶胞的外部，多晶矽場板135被頂部柵極190包圍，漏極區180沉積在封閉式晶胞的最深處，作為HV JFET 102的一部分，HV JFET 102與LV JFET 101相對。可以在底部接觸P襯底，作為底部柵極。這種帶有漏極180沉積在封閉式晶胞中心的結構，可用于電壓很高的器件。由於JFET將低壓輸送到封閉式晶胞週邊的源極170，因此可以很方便地使器件絕緣。

該封閉式晶胞的形狀可以是圓形或長方形。第4B圖表示反面的結構，其中源極170位於封閉式晶胞結構的中心，漏極180位於週邊。LV JFET 101的P+頂部柵極190包圍著源極170，HV JFET 102的多晶矽場板135包圍著P+頂部柵極。第4C圖表示在襯底105底面上的底部柵極可以接地，同時頂部柵極可以控制電流。這種結構是一個四端器件：源極、漏極、頂部柵極以及接地端(接地端連接到底部柵極)。當然，可以通過配置，單獨控制底部柵極(P襯底105)，而不將底部柵極接地。如果級聯JFET集成在一個IC晶片上，那麼級聯JEFT可能需要一個類似於第2E圖所示的SOI結構，以便單獨控制底部柵極。

第5A圖至第5E圖為一系列剖面圖，表示本發明所述的類似於第2A圖所示的高壓JFET器件的製備工藝。在第5A圖中，利用P-掩埋層(PBL)植入，在P襯底105的頂部形成一個PBL層110。在第5B圖中，在襯底105上方生長一個外延層115，並且在這個過程中，擴散PBL層110，使其佔據N-外延層115和襯底105連接處的區域。在第5C圖中，高壓(HV)P勢阱120以及高壓(HV)N勢阱125形成在外延層115的頂面附近。

在第5D圖中，絕緣層(例如場氧化物(FOX))部分130-1和130-2，分別形成(例如生長)在HV P-勢阱120和HV N-勢阱125上方的頂面上。然後，在FOX部分130-1下方的HV P-勢阱130中，製備一個N勢阱140，在FOX部分130-2對面的末端處，在HV N-勢阱125中製備P-勢阱145和N-勢阱150。在第5E圖中，利用半高能N-通道植入，製備一個淺N-通道160，從N-勢阱140穿過HV P-勢阱120，到達P勢阱145以及HV N-勢阱125。隨後，製備一個多晶矽場板135，並形成圖案。儘管 N-通道160可以形成在外延層115中，但是外延層115並不是低壓N-通道160的一部分。另一方面，外延層115是高壓通道區(以及HV N勢阱125)的一部分。在第5F圖中，通過N+植入，在N-勢阱區140頂部的FOX部分130-1附近，形成N+源極區170，包圍在HV P勢阱120中，並且在N-勢阱150頂部的FOX部分130-2附近，形成N+漏極區180，包圍在HV N-勢阱125中。利用P+植入，在N-通道160上方形成一個頂部柵極區190。所形成的頂部柵極區190自對準到場氧化物130-1和130-2。

儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的局限。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。例如，存在許多變化，比如取消多晶矽場板、取消源極和頂部柵極之間的場氧化物、取消漏極端的P勢阱、利用每個N勢阱和P勢阱一層代替每個兩層、取消PBL等。因此，應認為所附的申請專利範圍書涵蓋本發明的真實意圖和範圍內的全部變化和修正。