CN116469940A - 一种埋层齐纳二极管及其制造方法 - Google Patents

一种埋层齐纳二极管及其制造方法 Download PDF

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Abstract

本发明涉及半导体集成电路制造技术领域，具体涉及一种埋层齐纳二极管及其制造方法，在半导体硅衬底上设置P型外延层，在P型外延层上形成N型深阱，并在N型深阱中形成P阱，通过在P阱中形成P型双扩散阱和位于P型双扩散阱顶部的N型区，从而在半导体P型外延层中形成位于N型区与P型双扩散阱之间的PN结，使得PN结的击穿发生在P型外延层中，可以有效的克服PN结击穿发生在表面的表面齐纳二极管噪声高、时间稳定性差以及开启漂移等缺点，使得埋层齐纳二极管的噪声更低、时间稳定性好避免漂移，保证击穿电压的稳定，满足实际使用需求。

Description

一种埋层齐纳二极管及其制造方法
技术领域
本发明涉及半导体集成电路制造技术领域，具体涉及一种埋层齐纳二极管及其制造方法。
背景技术
齐纳二极管一般用作稳压管,也是一种晶体二极管，它是利用PN结的击穿区具有稳定电压的特性来工作的。
现如今，齐纳二极管已经被广泛使用，为芯片上的相关电路提供参考电压，通常齐纳二极管在稳压时PN结的击穿发生在硅衬底的表面，即为表面击穿齐纳二极管，由于硅衬底的表面一方面受外界干扰导致PN结的击穿电压不稳定，不能长期使用，限制了其有效性；另一方面硅衬底的表面容易与外界接触后形成氧化物或者污染物，导致表面齐纳二极管PN结的击穿电压同样不稳定，容易存在漂移，不能满足实际使用需求。
发明内容
本发明的目的是提供一种埋层齐纳二极管及其制造方法，通过将齐纳二极管的PN结埋在P型外延中，从而形成埋层齐纳二极管，解决PN结位于半导体衬底表面容易导致击穿电压不稳的问题。
本发明解决上述技术问题的方案：
一种埋层齐纳二极管，其特征在于，包括设置在半导体衬底上的N埋层和设置在N埋层上的P型外延层，所述P型外延层内自下而上依次设置有高压N阱和N型深阱，所述N型深阱的底部与高压N阱的顶部接触，N型深阱的顶部与P型外延层的顶部平齐；所述N型深阱中设置有P阱，所述P阱的结深小于N型深阱的结深，P阱的结宽小于N型深阱的结宽；
所述P阱中设置有P型双扩散阱，所述P型双扩散阱的结深等于P阱的结深，P型双扩散阱的结宽小于P阱的结宽；所述N型深阱中还设置有N阱，所述N阱位于P阱的外侧，N阱的结宽小于P阱的结宽，N阱的结深等于P阱的结深；所述P型外延层的顶部由内而外设置有多个浅沟槽隔离，多个所述浅沟槽隔离间隔设置，相邻两个浅沟槽隔离之间隔离得到有源区，N阱与P阱之间设置有浅沟槽隔离，位于所述P阱中的有源区为第一有源区，位于所述N阱中的有源区为第二有源区；
所述第一有源区包括N型区和P型区，所述N型区位于P型双扩散阱的顶部，所述N型区的结深小于浅沟槽隔离的结深，所述P型双扩散阱与N型区交叠位置为PN结，所述P型区设置在N型区的外侧；所述第二有源区包括N型深阱引出区，所述N型深阱引出区位于N阱的顶部。
进一步限定，所述N埋层的结宽、高压N阱的结宽和N型深阱的结宽依次增加。
进一步限定，所述P型双扩散阱的注入剂量大于P阱的注入剂量；所述第一有源区的注入剂量等于第二有源区的注入剂量；所述P阱的注入剂量等于N阱的注入剂量。
一种埋层齐纳二极管的制造方法，其特征在于，包括以下步骤：
S1、采用离子注入工艺在半导体衬底形成N埋层，采用沉积工艺在半导体衬底形成P型外延层，采用离子注入工艺在P型外延层自下而上依次形成高压N阱和N型深阱；
S2、通过第一P型离子注入工艺在所述N型深阱形成区域中形成P阱；
S3、通过第一N型离子注入工艺在所述N型深阱形成区域中形成N阱，使N阱位于P阱的外侧；
S4、依次通过第二N型离子注入工艺和第二P型离子注入工艺在所述P阱中形成P型双扩散阱，所述P型双扩散阱的结深等于P阱的结深，P型双扩散阱的结宽小于P阱的结宽；
S5、在P型外延层顶部通过多个依次间隔设置的浅沟槽隔离隔离出结深相等的多个有源区；使位于P阱中的有源区作为第一有源区，位于N阱中的有源区作为第二有源区；
S6、通过N型源漏注入在第一有源区形成N型区，使N型区位于P型双扩散阱的顶部；通过N型源漏注入在第二有源区形成N型深阱引出区，使N型深阱引出区位于N阱的顶部；在P型双扩散阱与N型区交叠位置形成PN结；通过P型源漏注入在第一有源区形成P型区，使P型区位于N型区的外侧。
进一步限定，所述步骤S2中，通过第一P型离子注入工艺具体为：注入杂质为硼，注入剂量为7E12~9E12cm-2。
进一步限定，所述步骤S4中，所述依次通过第二N型离子注入工艺具体为：注入杂质为砷，注入剂量为E15cm-2；所述第二P型离子注入工艺具体为：注入杂质为硼，注入剂量为E13cm-2。
进一步限定，所述步骤S6中，所述N型源漏注入在第一有源区和N型源漏注入在第二有源区的工艺均具体为：注入杂质为砷，注入剂量为4E15~6E15cm-2；所述P型源漏注入在第一有源区的工艺具体为：注入杂质为硼，注入剂量为4E15~6E15cm-2。
进一步限定，所述N埋层的结宽、高压N阱的结宽和N型深阱的结宽依次增加。
本发明的有益效果在于：
本发明通过在半导体硅衬底上设置P型外延层，在P型外延层上形成N型深阱，并在N型深阱中形成P阱，通过在P阱中形成P型双扩散阱和位于P型双扩散阱顶部的N型区，从而在半导体P型外延层中形成位于N型区与P型双扩散阱之间的PN结，使得PN结的击穿发生在P型外延层中，可以有效的克服PN结击穿发生在表面的表面齐纳二极管噪声高、时间稳定性差以及开启漂移等缺点，使得埋层齐纳二极管的噪声更低、时间稳定性好避免漂移，保证击穿电压的稳定，满足实际使用需求。
附图说明
图1为本发明实施例1埋层齐纳二极管的剖视图；
图2为本发明实施例1埋层齐纳二极管的俯视图；
图3为本发明实施例2埋层齐纳二极管的制造方法步骤图；
图4为本发明实施例2 执行S1制造结果示意图；
图5为本发明实施例2 执行S2制造结果示意图；
图6为本发明实施例2 执行S3制造结果示意图；
图7为本发明实施例2 执行S4制造结果示意图；
图8为本发明实施例2 执行S5制造结果示意图；
1-N埋层；2-P型外延层；3-高压N阱；4-N型深阱；5-P阱；6-N阱；7-P型双扩散阱；8-浅沟槽隔离；9-P型区；10a-N型区；10b-N型深阱引出区；11-PN结。
具体实施方式
实施例1
参考图1和图2，本实施例提供一种埋层齐纳二极管，包括半导体衬底（P-SUB），具体的，在半导体衬底中设置N埋层1，在半导体衬底表面生长一层P型外延层2（P-EPI），在P型外延层2中自下而上依次设置有高压N阱3和N型深阱4；其中，N埋层1下表面位于半导体衬底上表层，N埋层1上表面位于P型外延层2下表层；P型外延层2在半导体衬底表面生长；高压N阱3位于N埋层1的上表面，高压N阱3的结宽大于N埋层1的结宽；N型深阱4位于高压N阱3的上表面，N型深阱4的结宽大于高压N阱3的结宽，N型深阱4的上表面与P型外延层2的上表面平齐。
进一步说明，在N型深阱4中设置有P阱5，P阱5的结宽小于N型深阱4的结宽，P阱5的结深小于N型深阱4的结深。
P阱5中设置有P型双扩散阱7，P型双扩散阱7的结深等于P阱5的结深，P型双扩散阱7的结宽小于P阱5的结宽；参考图1，P型双扩散阱7在形成时离子向下扩散过程中结宽存在下窄上宽的趋势，P型双扩散阱7的顶部与P型外延层2的上表面平齐。
进一步的，在N型深阱4中形成N阱6，N阱6为环状结构套设在P阱5的外侧，N阱6的结宽小于N型深阱4的结宽，N阱6的结深等于P阱5的结深；N阱6的顶部与P型外延层2的上表面平齐；P型双扩散阱7的注入剂量大于P阱5的注入剂量；第一有源区的注入剂量等于第二有源区的注入剂量；P阱5的注入剂量等于N阱6的注入剂量。
进一步的，在P型外延层2顶部通过多个间隔设置的浅沟槽隔离8隔离出结深相等的多个有源区，浅沟槽隔离8由内而外依次设置，每个有源区位于相邻两个浅沟槽隔离8之间，最外侧的浅沟槽隔离8的外侧边与P型外延层2的侧边平齐，最外侧的浅沟槽隔离8的内壁位于N阱6的上方，P阱5与N阱6之间设置有浅沟槽隔离8，使得所有有源区均位于N型深阱4中，将位于P阱5中的有源区作为第一有源区，将位于N阱6中的有源区作为第二有源区。
进一步的，在第一有源区形成N型区10a，即，最内侧的浅沟槽隔离8位于P型双扩散阱7的外侧，使得在P型双扩散阱7的顶部形成一个有源区，将该有源区设置为N型区10a，此时N型区10a与P型双扩散阱7重叠，使得N型区10a的底部与P型双扩散阱7之间形成PN结11，将PN结11埋在P型外延层2中，可以有效的克服表面齐纳二极管噪声高、时间稳定性差、开启漂移等缺点，保证击穿电压的稳定，满足实际使用需求。
在第一有源区中形成P型区9，即，其中一个浅沟槽隔离8位于最内侧浅沟槽隔离8的外侧，该浅沟槽隔离8作为中间层浅沟槽隔离8位于N阱6与P阱5之间，此时在中间层浅沟槽隔离8与最内侧浅沟槽隔离8之间形成P型区9，P型区9套设在N型区10a的外侧，并且P型区9的结深与N型区10a的结深均小于浅沟槽隔离8的结深。
同时在第二有源区设置有N型深阱引出区10b，即，浅沟槽隔离8的数量为三个，最外侧浅沟槽隔离8的外壁与P型外延层2的外壁接触，此时最外侧浅沟槽隔离8与中间层浅沟槽隔离8之间的有源区设置为N型深阱引出区10b，N型深阱引出区10b位于N阱6的顶部。
P型区9通过P型源漏注入形成，N型区10a和N型深阱引出区10b通过N型源漏注入同时形成；其中，N型深阱4的工艺条件和BCD工艺中的DMOS器件的N型深阱的工艺条件相同；N阱6的工艺条件和BCD工艺中的DMOS器件的N阱的工艺条件相同；P阱5的工艺条件和BCD工艺中的DMOS器件的P阱的工艺条件相同；P型双扩散阱7的工艺条件和BCD工艺中的DMOS器件的双扩散阱的工艺条件相同；P型区9的P型源漏注入的工艺条件和BCD工艺中的CMOS器件的P型源漏注入的工艺条件相同；N型区10a和N型深阱引出区的N型源漏注入的工艺条件和BCD工艺中的CMOS器件的N型源漏注入的工艺条件相同。
实施例2
结合实施例1，参考图3~8，本实施例提供一种埋层齐纳二极管的制造方法，包括以下步骤：
采用离子注入工艺在半导体衬底形成N埋层1，采用沉积工艺在半导体衬底形成P型外延层2，在P型外延层2内形成PN结11。
在P型外延层2内形成PN结11包括以下步骤：
S1、采用离子注入工艺在半导体衬底形成N埋层1，采用沉积工艺在半导体衬底形成P型外延层2，采用离子注入工艺在P型外延层2自下而上依次形成高压N阱3和N型深阱4；
S2、通过第一P型离子注入工艺在N型深阱4形成区域中形成P阱5；
S3、通过第一N型离子注入工艺在N型深阱4形成区域中形成N阱6，使N阱6位于P阱5的外侧；
S4、依次通过第二N型离子注入工艺和第二P型离子注入工艺在P阱5中形成P型双扩散阱7，P型双扩散阱7的结深等于P阱5的结深，P型双扩散阱7的结宽小于P阱5的结宽；
S5、在P型外延层2顶部通过多个间隔设置的浅沟槽隔离8隔离出结深相等的多个有源区；将位于P阱5中的有源区作为第一有源区，将位于N阱6中的有源区作为第二有源区；
S6、通过N型源漏注入在第一有源区形成N型区10a，使N型区10a位于P型双扩散阱7的顶部；通过N型源漏注入在第二有源区形成N型深阱引出区10b，使N型深阱引出区10b位于N阱6的顶部；在P型双扩散阱7与N型区10a交叠位置形成PN结11；通过P型源漏注入在第一有源区形成P型区9，使P型区9位于N型区10a的外侧。
具体的，参考图4，步骤S1采用离子注入工艺在半导体衬底自下而上依次形成N埋层1、P型外延层2、高压N阱3和N型深阱4；N埋层1的结宽、高压N阱3的结宽和N型深阱4的结宽依次增加。
具体的，参考图5，步骤S2通过第一P型离子注入工艺在N型深阱4形成区域中形成P阱5；通过第一P型离子注入工艺具体为：注入杂质为硼，注入剂量为7~9E12cm-2。
具体的，参考图6，步骤S3通过第一N型离子注入工艺在N型深阱4形成区域中形成N阱6，并且使N阱6位于P阱5的外侧。
具体的，参考图7，步骤S4依次通过第二N型离子注入工艺和第二P型离子注入工艺在P阱5中形成P型双扩散阱7，P型双扩散阱7的结深等于P阱5的结深，P型双扩散阱7的结宽小于P阱5的结宽；首先通过第二N型离子注入工艺具体为：注入杂质为砷，注入剂量为E15cm-2；其次第二P型离子注入工艺具体为：注入杂质为硼，注入剂量为E13cm-2。
具体的，参考图8，步骤S5在P型外延层2顶部通过多个间隔设置的浅沟槽隔离8隔离出结深相等的多个有源区；将位于P阱5中的有源区作为第一有源区，将位于N阱6中的有源区作为第二有源区。
具体的，参考图1，步骤S6通过N型源漏注入在第一有源区形成N型区10a，使N型区10a位于P型双扩散阱7的顶部；通过N型源漏注入在第二有源区形成N型深阱引出区10b，使N型深阱引出区10b位于N阱6的顶部；在P型双扩散阱7与N型区10a交叠位置形成PN结11；通过P型源漏注入在第一有源区形成P型区9，使P型区9位于N型区10a的外侧。
其中，N型源漏在第一有源区和第二有源区的注入工艺均具体为：注入杂质为砷，注入剂量为4~6E15cm-2；P型源漏在第一有源区的注入工艺具体为：注入杂质为硼，注入剂量为4~6E15cm-2。
利用与BCD工艺中的相同工艺完成埋层齐纳二极管的制备，从而能够实现埋层齐纳二极管和BCD工艺良好的集成，不仅能够降低工艺成本，还能使整个集成电路的系统性能和可靠性得到提高。

Claims (8)

1.一种埋层齐纳二极管，其特征在于，包括设置在半导体衬底上的N埋层（1）和设置在N埋层（1）上的P型外延层（2），所述P型外延层（2）内自下而上依次设置有高压N阱（3）和N型深阱（4），所述N型深阱（4）的底部与高压N阱（3）的顶部接触，N型深阱（4）的顶部与P型外延层（2）的顶部平齐；所述N型深阱（4）中设置有P阱（5），所述P阱（5）的结深小于N型深阱（4）的结深，P阱（5）的结宽小于N型深阱（4）的结宽；
所述P阱（5）中设置有P型双扩散阱（7），所述P型双扩散阱（7）的结深等于P阱（5）的结深，P型双扩散阱（7）的结宽小于P阱（5）的结宽；所述N型深阱（4）中还设置有N阱（6），所述N阱（6）位于P阱（5）的外侧，N阱（6）的结宽小于P阱（5）的结宽，N阱（6）的结深等于P阱（5）的结深；所述P型外延层（2）的顶部由内而外设置有多个浅沟槽隔离（8），多个所述浅沟槽隔离（8）间隔设置，相邻两个浅沟槽隔离（8）之间隔离得到有源区，N阱（6）与P阱（5）之间设置有浅沟槽隔离（8），位于所述P阱（5）中的有源区为第一有源区，位于所述N阱（6）中的有源区为第二有源区；
所述第一有源区包括N型区（10a）和P型区（9），所述N型区（10a）位于P型双扩散阱（7）的顶部，所述N型区（10a）的结深小于浅沟槽隔离（8）的结深，所述P型双扩散阱（7）与N型区（10a）交叠位置为PN结（11），所述P型区（9）设置在N型区（10a）的外侧；所述第二有源区包括N型深阱引出区（10b），所述N型深阱引出区（10b）位于N阱（6）的顶部。
2.根据权利要求1所述的埋层齐纳二极管，其特征在于，所述N埋层（1）的结宽、高压N阱（3）的结宽和N型深阱（4）的结宽依次增加。
3.根据权利要求1所述的埋层齐纳二极管，其特征在于，所述P型双扩散阱（7）的注入剂量大于P阱（5）的注入剂量；所述第一有源区的注入剂量等于第二有源区的注入剂量；所述P阱（5）的注入剂量等于N阱（6）的注入剂量。
4.一种埋层齐纳二极管的制造方法，其特征在于，包括以下步骤：
S1、采用离子注入工艺在半导体衬底形成N埋层（1），采用沉积工艺在半导体衬底形成P型外延层（2），采用离子注入工艺在P型外延层（2）自下而上依次形成高压N阱（3）和N型深阱（4）；
S2、通过第一P型离子注入工艺在所述N型深阱（4）形成区域中形成P阱（5）；
S3、通过第一N型离子注入工艺在所述N型深阱（4）形成区域中形成N阱（6），使N阱（6）位于P阱（5）的外侧；
S4、依次通过第二N型离子注入工艺和第二P型离子注入工艺在所述P阱（5）中形成P型双扩散阱（7），所述P型双扩散阱（7）的结深等于P阱（5）的结深，P型双扩散阱（7）的结宽小于P阱（5）的结宽；
S5、在P型外延层（2）顶部通过多个依次间隔设置的浅沟槽隔离（8）隔离出结深相等的多个有源区；使位于P阱（5）中的有源区作为第一有源区，位于N阱（6）中的有源区作为第二有源区；
S6、通过N型源漏注入在第一有源区形成N型区（10a），使N型区（10a）位于P型双扩散阱（7）的顶部；通过N型源漏注入在第二有源区形成N型深阱引出区（10b），使N型深阱引出区（10b）位于N阱（6）的顶部；在P型双扩散阱（7）与N型区（10a）交叠位置形成PN结（11）；通过P型源漏注入在第一有源区形成P型区（9），使P型区（9）位于N型区（10a）的外侧。
5.根据权利要求4所述的一种埋层齐纳二极管的制造方法，其特征在于，所述步骤S2中，通过第一P型离子注入工艺具体为：注入杂质为硼，注入剂量为7E12~9E12cm-2。
6.根据权利要求4所述的一种埋层齐纳二极管的制造方法，其特征在于，所述步骤S4中，所述通过第二N型离子注入工艺具体为：注入杂质为砷，注入剂量为E15cm-2；所述第二P型离子注入工艺具体为：注入杂质为硼，注入剂量为E13cm-2。
7.根据权利要求4所述的一种埋层齐纳二极管的制造方法，其特征在于，所述步骤S6中，所述N型源漏注入在第一有源区和N型源漏注入在第二有源区的工艺均具体为：注入杂质为砷，注入剂量为4E15~6E15cm-2；所述P型源漏注入在第一有源区的工艺具体为：注入杂质为硼，注入剂量为4E15~6E15cm-2。
8.根据权利要求4~7任一项所述的一种埋层齐纳二极管的制造方法，其特征在于，所述N埋层（1）的结宽、高压N阱（3）的结宽和N型深阱（4）的结宽依次增加。
CN202310729385.4A 2023-06-20 2023-06-20 一种埋层齐纳二极管及其制造方法 Pending CN116469940A (zh)

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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4652895A (en) * 1982-08-09 1987-03-24 Harris Corporation Zener structures with connections to buried layer
US4742021A (en) * 1985-05-05 1988-05-03 Burr-Brown Corporation Subsurface zener diode and method of making
US20070096261A1 (en) * 2005-09-27 2007-05-03 Seiji Otake Semiconductor device and manufacturing method thereof
US20080258263A1 (en) * 2007-04-20 2008-10-23 Harry Yue Gee High Current Steering ESD Protection Zener Diode And Method
CN101431073A (zh) * 2008-06-24 2009-05-13 上海贝岭股份有限公司 一种齐纳管集成电路结构及其制造方法
CN102412307A (zh) * 2010-09-26 2012-04-11 上海华虹Nec电子有限公司 垂直的齐纳二极管结构及其制备方法
CN103426879A (zh) * 2012-05-18 2013-12-04 上海华虹Nec电子有限公司 瞬态电压抑制器及其制造方法
CN106033722A (zh) * 2015-03-10 2016-10-19 无锡华润上华半导体有限公司 基于cmos制造工艺的齐纳管的制造方法
CN114784118A (zh) * 2021-01-22 2022-07-22 立锜科技股份有限公司 齐纳二极管及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4652895A (en) * 1982-08-09 1987-03-24 Harris Corporation Zener structures with connections to buried layer
US4742021A (en) * 1985-05-05 1988-05-03 Burr-Brown Corporation Subsurface zener diode and method of making
US20070096261A1 (en) * 2005-09-27 2007-05-03 Seiji Otake Semiconductor device and manufacturing method thereof
US20080258263A1 (en) * 2007-04-20 2008-10-23 Harry Yue Gee High Current Steering ESD Protection Zener Diode And Method
CN101431073A (zh) * 2008-06-24 2009-05-13 上海贝岭股份有限公司 一种齐纳管集成电路结构及其制造方法
CN102412307A (zh) * 2010-09-26 2012-04-11 上海华虹Nec电子有限公司 垂直的齐纳二极管结构及其制备方法
CN103426879A (zh) * 2012-05-18 2013-12-04 上海华虹Nec电子有限公司 瞬态电压抑制器及其制造方法
CN106033722A (zh) * 2015-03-10 2016-10-19 无锡华润上华半导体有限公司 基于cmos制造工艺的齐纳管的制造方法
CN114784118A (zh) * 2021-01-22 2022-07-22 立锜科技股份有限公司 齐纳二极管及其制造方法

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