CN101431073A - 一种齐纳管集成电路结构及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 238000001259 photo etching Methods 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
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Abstract
本发明涉及一种齐纳管集成电路结构及其制造方法，其中齐纳管集成电路结构包括N型衬底硅、依次设置在所述N型衬底硅上的N型外延层、P阱以及N场区，它还包括一设置在所述N场区下部与P阱之间的P型掺杂区，且该P型掺杂区的面积小于所述N场区的面积。齐纳管集成电路结构的制造方法，包括选择步骤、外延层形成步骤、初氧步骤、P阱形成步骤、有源区形成步骤、P场区形成步骤、N场区形成步骤、场氧化步骤、P型掺杂区形成步骤。本发明旨在提供一种新型的齐纳管集成电路结构及其制造方法，从而可以很好地解决部分要求严格的CMOS集成电路对于基准电压的设计要求，以达到技术规范的要求。
Description
技术领域
本发明涉及集成电路结构，尤其涉及一种齐纳管集成电路结构及其制造方法。
背景技术
齐纳二极管zener diodes(下文简称齐纳管)是一个特殊的面接触型的半导体硅二极管，此种二极管直到临界反向击穿电压前都具有很高电阻，由于在这临界击穿点上，反向电阻降低到一个很少的数值，在这个低阻区中电流增加而电压则保持恒定，故又称稳压二极管。
齐纳管反向电压在一定范围内变化时，反向电流很小，当反向电压增高到击穿电压时，反向电流突然猛增，齐纳管从而反向击穿，此后，电流虽然在很大范围内变化，但齐纳管两端的电压的变化却相当小，利于这一特性，齐纳管就在电路中起到稳压的作用了；而且，齐纳管与其它二极管不同之处是其反向击穿是可逆性的，当去掉反向电压齐纳管又恢复正常，但如果反向电流超过允许范围，齐纳管将会发热击穿，所以，与其配合的电阻往往起到限流的作用。
由于齐纳管的上述特性，齐纳管主要被作为稳压器或电压基准元件使用。例如在当前一般的CMOS(互补金属氧化物硅)集成电路，由于功能的需要，在设计时往往采用齐纳管的反向击穿电压特性，作为基准电压。
由于一般的CMOS集成电路不采用双极型工艺，采用的齐纳管的结构如图1所示，它包括N型衬底硅1’、N型外延层2’、P阱3’、P型掺杂区4’、N场区5’，在所述CMOS集成电路中，直接在P阱3’中通过注入形成某种浓度的P性掺杂区4’，然后和N场区5’形成PN结，该PN结的击穿区域45’位于所述CMOS集成电路的表面。
采用上述的齐纳管结构虽然可以满足一般的客户使用，但由于PN结的击穿在CMOS集成电路的表面完成，如果该CMOS集成电路在高温条件下使用，则在加电击穿工作状态下，由于高温，CMOS集成电路的表面态会随时间变化，从而使得齐纳管的反向击穿电压会明显随着时间漂移，且一般是变大，最终会造成齐纳管的功能失效。
发明内容
为了克服上述现有技术存在的不足，本发明旨在提供一种新型的齐纳管集成电路结构及其制造方法，从而可以很好地解决部分要求严格的CMOS集成电路对于基准电压的设计要求，以达到技术规范的要求。
本发明之一所述的一种齐纳管集成电路结构，包括N型衬底硅、依次设置在所述N型衬底硅上的N型外延层、P阱以及N场区，其特征在于：它还包括一设置在所述N场区下部与P阱之间的P型掺杂区，且该P型掺杂区的面积小于所述N场区的面积。
本发明之二所述的一种齐纳管集成电路结构的制造方法，包括下列步骤：
选择步骤，选择N型衬底硅；
外延层形成步骤，在所述的N型衬底硅上形成N型外延层；
初氧步骤，在所述的N型外延层上生长一层SiO2层；
P阱形成步骤，在所述的SiO2层上涂覆光刻胶，经光刻形成P阱的区域，再采用硼注入形成P阱；
有源区形成步骤，生长Si3N4作为有源屏蔽层，经光刻形成有源区；
P场区形成步骤，经光刻形成P场区；
N场区形成步骤，经光刻形成N场区；
场氧化步骤，形成SiO2场氧化层；
P型掺杂区形成步骤，通过光刻开出P型掺杂区域，然后采用硼注入形成一定的浓度和区域，最后在预置温度下进行推进形成。
在所述的初氧步骤中，SiO2层的厚度为95um左右。
在所述的有源区形成步骤中，Si3N4层的厚度为110um左右。
在所述的场氧化步骤中，SiO2场氧化层的厚度为650um。
在所述的P型掺杂区形成步骤中，预置温度在1000～1150℃之间，推进时间为20～60分钟。
由于采用了上述的技术解决方案，本发明通过减小P阱注入的面积，同时，通过推进的方法，在P性杂质注入后，使得PN结的击穿发生在集成电路内部，这样，在加电击穿工作状态下，即使高温状态，表面态也不会对器件造成影响；另外在CMOS电路中，即使不用采取双极性的工艺条件，也可以满足要求较高的客户的要求。
附图说明
图1是现有技术的齐纳管的结构示意图；
图2是本发明一种齐纳管集成电路结构的示意图。
具体实施方式
如图2所示，本发明，即一种齐纳管集成电路结构，包括N型衬底硅1、依次设置在N型衬底硅1上的N型外延层2、P阱3、P型掺杂区4以及N场区5，其中P型掺杂区4设置在N场区5下部与P阱3之间，且该P型掺杂区4的面积小于N场区5的面积。
本发明一种齐纳管集成电路结构的制造方法，包括下列步骤：
选择步骤，选择N型衬底硅1；
外延层形成步骤，在N型衬底硅1上形成N型外延层2；
初氧步骤，在N型外延层2上生长一层厚度为95um左右的SiO2层(图中未示)；
P阱形成步骤，在SiO2层上涂覆光刻胶，经光刻形成P阱3的区域，再采用硼注入形成P阱3；
有源区形成步骤，生长厚度为110um左右的Si3N4作为有源屏蔽层(图中未示)，经光刻形成有源区，即为整个PN结(图中未示)；
P场区形成步骤，经光刻形成P场区6；
N场区形成步骤，经光刻形成N场区5；
场氧化步骤，形成厚度为650um的SiO2场氧化层(图中未示)，场区即为PN结外面没有器件地方；
P型掺杂区形成步骤，通过光刻开出P型掺杂区域，然后采用硼注入形成一定的浓度和区域，最后在1000～1150℃之间的预置温度下进行20～60分钟的推进，形成P型掺杂区4。
采用本发明所述的齐纳管集成电路结构及其制造方法后，使得PN结的击穿区域45位于集成电路结构内部。以采用一般结构的齐纳管为例进行试验，其原先的击穿电压为7V，在125℃的工作条件下，经过72小时带电老化，其击穿电压就漂移到9V；而采用本发明所述的结构后，在125℃的工作条件下，经过3000小时带电老化，齐纳管击穿电压的漂移不到0.05V；另外采用了本发明所述的制造方法，优化了齐纳管的工艺特征，确保形成了击穿电压在6～20V之间的齐纳管。
综上所述，采用本发明则在加电击穿工作状态下，即使高温状态，表面态也不会对器件造成影响；另外在CMOS电路中，即使不用采取双极性的工艺条件，也可以满足要求较高的客户的要求。
以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。
Claims (6)
1.一种齐纳管集成电路结构，包括N型衬底硅、依次设置在所述N型衬底硅上的N型外延层、P阱以及N场区，其特征在于：它还包括一设置在所述N场区下部与P阱之间的P型掺杂区，且该P型掺杂区的面积小于所述N场区的面积。
2.一种齐纳管集成电路结构的制造方法，包括下列步骤：
选择步骤，选择N型衬底硅；
外延层形成步骤，在所述的N型衬底硅上形成N型外延层；
初氧步骤，在所述的N型外延层上生长一层SiO2层；
P阱形成步骤，在所述的SiO2层上涂覆光刻胶，经光刻形成P阱的区域，再采用硼注入形成P阱；
有源区形成步骤，生长Si3N4作为有源屏蔽层，经光刻形成有源区；
P场区形成步骤，经光刻形成P场区；
N场区形成步骤，经光刻形成N场区；
场氧化步骤，形成SiO2场氧化层；
P型掺杂区形成步骤，通过光刻开出P型掺杂区域，然后采用硼注入形成一定的浓度和区域，最后在预置温度下进行推进形成。
3.根据权利要求2所述的齐纳管集成电路结构的制造方法，其特征在于：在所述的初氧步骤中，SiO2层的厚度为95um左右。
4.根据权利要求2所述的齐纳管集成电路结构的制造方法，其特征在于：在所述的有源区形成步骤中，Si3N4层的厚度为110um左右。
5.根据权利要求2所述的齐纳管集成电路结构的制造方法，其特征在于：在所述的场氧化步骤中，SiO2场氧化层的厚度为650um。
6.根据权利要求2所述的齐纳管集成电路结构的制造方法，其特征在于：在所述的P型掺杂区形成步骤中，预置温度在1000～1150C之间，推进时间为20～60分钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2008100394510A CN101431073A (zh) | 2008-06-24 | 2008-06-24 | 一种齐纳管集成电路结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2008100394510A CN101431073A (zh) | 2008-06-24 | 2008-06-24 | 一种齐纳管集成电路结构及其制造方法 |
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|---|---|
| CN101431073A true CN101431073A (zh) | 2009-05-13 |
Family
ID=40646343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008100394510A Pending CN101431073A (zh) | 2008-06-24 | 2008-06-24 | 一种齐纳管集成电路结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101431073A (zh) |
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| C06 | Publication | ||
| PB01 | Publication | ||
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