CN102280495A - 一种齐纳二极管及其制造方法 - Google Patents

Abstract

本发明公开了一种齐纳二极管及其制造方法，属于齐纳二极管器件结构设计及其制造技术领域。现有的齐纳二极管存在稳定电压的离散性大、输出噪声电压大以及对工艺制程的依赖性大等缺点。本发明所述齐纳二极管包括半导体衬底，在半导体衬底表面设置上下交叠的两个掺杂区，上面掺杂区的横向面积大于下面掺杂区的横向面积，且上面掺杂区的杂质浓度高于下面掺杂区的杂质浓度，在两个掺杂区的结合部位形成PN结。本发明所述的齐纳二极管输出噪声电压小，稳定电压的离散性小，稳定性高；在制造工艺上更容易实现均匀、稳定的生产。

Description

一种齐纳二极管及其制造方法

技术领域

本发明涉及一种齐纳二极管及其制造方法，尤其是涉及一种应用于半导体CMOS(互补金属氧化物半导体)集成电路中的齐纳二极管及其制造方法。

背景技术

不含杂质的硅，称之为本征硅。在本征硅中人为地掺入特定的杂质，即可形成显现导电特性的N型硅或P型硅。向本征硅中掺入V族元素(比如磷、砷、锑)后则形成N型硅，向本征硅中掺入III族元素(比如硼)后则形成P型硅。

通过合金法或平面扩散法将P型硅和N型硅压合在一起，则在两者交接面附近会形成一个极薄的特殊区域，称为PN结。将PN结在P区和N区各引出一条分别称作正极和负极的金属引线，则形成一个二极管。

将二极管的正、负极分别外接电压，当正极的电压比负极高，称之为二极管正偏，反之称之为二极管反偏。正偏的二极管会产生随正向电压增大而增大的正向电流，反偏的二极管只能产生一个非常小的反向饱和电流。只有当二极管的反偏电压(负极与正极的外接电压之差)增大到一定值时，其反向电流才会急剧增大，这种现象称为二极管的反向击穿，反向击穿发生时的电压称为反向击穿电压。

二极管的反向击穿电压十分稳定，在击穿区的工作点上交流电阻很小。利用这一特性，可采用专门工作在反向击穿状态的二极管用来制作集成电路的基准源，以及用来稳定集成电路中某单元模块的电压，这种应用领域的二极管称之为齐纳二极管。齐纳二极管在CMOS集成电路尤其是CMOS模拟电路中扮演着重要的角色。

齐纳二极管最关键的器件参数是“稳定电压”，也就是齐纳二极管在某规定测试电流下的反向击穿电压。稳定电压的“离散性”是指齐纳二极管的稳定电压的均匀性和稳定性。离散性越小，表示齐纳二极管的性能越高。输出噪声电压是指齐纳二极管在达到反向击穿工作点之前所表现出来的行为。如果齐纳二极管的在达到击穿之前就存在漏电现象，会导致输出噪声电压大。齐纳二极管的反向漏电现象还会导致整个电路静态电流增大甚至瘫痪。

齐纳二极管的核心部分是一个由P-区和N+区组成，或由P+区和N-区组成的PN结。在CMOS集成电路中，这种PN结一般制作在N阱或P阱中，这些N阱和P阱是CMOS集成电路本身最基本的结构。

在CMOS集成电路中，传统齐纳二极管的剖面结构如图1所示。在N阱表面制作纵向结深和横向面积都比较大的P-区，以及在N阱表面制作纵向结深和横向面积都比较小的N+区，P-区将N+区从横向和底部方向包围，P-区和N+区的金属电极(分别为正极和负极)都由顶部方向(即硅表面)引出。由于P-区的掺杂浓度比较淡，如果金属电极直接从P-表面引出则会产生很大的接触电阻，为了减小P-区表面与金属电极的接触电阻，在P-区表面预备引出电极的位置制作P+区，P+区由于掺杂浓度比较大所以与金属电极的接触电阻很小。

这种结构的齐纳二极管，交接面也即由P-和N+组成的PN结从N+底部一直延伸到硅表面，在反向击穿工作时电流由整个PN结通过，即从N+底部延伸到硅表面都会有电流通过，流经硅表面的电流很容易受表面硅的掺杂状态影响，而在实践工艺中硅表面的掺杂状态是难以控制的，所以此结构的齐纳二极管稳定电压的离散性比较大。硅表面的杂质、机械应力和晶格缺陷等会产生漏电通道，因此导致输出噪声电压大等问题；离散性和漏电特性的存在，也使得必须有更高稳定性控制要求的工艺来制作这样的齐纳二极管，即对工艺制程的依赖性更大。另一方面，这种传统结构的齐纳二极管不适合应用于大电流、低稳定电压的领域，因为大电流的齐纳二极管要求设计更大面积的N+区，这意味着硅表面的PN结面积更大，漏电特性更显著，而低稳定电压的齐纳二极管要求增大P-区的掺杂浓度以降低反向击穿电压，这也会导致硅表面的PN结更容易漏电。

在CMOS集成电路的工艺流程中，齐纳二极管的制作过程一般包括以下步骤：

(1)经过光刻、离子注入、扩散等工艺步骤制作N阱和P阱，如图2所示；

(2)经过光刻、离子注入等工艺步骤制作P-区，如图3所示；

(3)经过光刻、离子注入等工艺步骤制作N+区，N+区制作在P-区之中(即N+区完全重叠在P-区之中)，如图4所示；在两者重叠的区域，由于N+掺杂浓度(V族元素掺杂)比P-掺杂浓度(III族元素掺杂)要大很多，所以最终体现为N型；

(4)经过光刻、离子注入等工艺步骤制作P+区，如图5所示；

(5)经过退火工艺将掺入的杂质激活，再经过金属镀膜、光刻、刻蚀、合金等工艺步骤制作金属电极，即形成齐纳二极管，其结构如图1所示。

发明内容

本发明所要解决的技术问题是提供一种稳定电压的离散性小和输出噪声电压小的齐纳二极管以及该齐纳二极管的制造方法。

为解决上述技术问题，本发明采用的技术方案如下：

一种齐纳二极管，包括半导体衬底，在半导体衬底表面设置上下交叠的两个掺杂区，上面掺杂区的横向面积大于下面掺杂区的横向面积，且上面掺杂区的杂质浓度高于下面掺杂区的杂质浓度，在两个掺杂区的结合部位形成PN结。

一种齐纳二极管的制造方法，包括以下步骤：

(1)在半导体衬底上制作N阱和P阱；

(2)在P阱表面制作P-区；

(3)在P阱表面制作N+区，所述N+区与P-区上半部分重叠，且N+区纵向结深比P-区小而横向面积比P-区大，在N+区与P-区的交接面上形成PN结。

一种齐纳二极管的制造方法，包括以下步骤：

(a)在半导体衬底上制作N阱和P阱；

(b)在N阱表面制作N-区；

(c)在N阱表面制作P+区，所述P+区与N-区上半部分重叠，且P+区纵向结深比N-区小而横向面积比N-区大，在P+区与N-区的交接面上形成PN结。

本发明所述齐纳二极管，两个掺杂区只是在硅体内发生交接，PN结完全位于半导体衬底体内，与衬底表面形成的PN结并联；由于体内P-(或N-)掺杂区的杂质浓度比衬底表面阱的掺杂浓度要大很多，因此在反向击穿工作时电流几乎全部由衬底体内的PN结通过，而受衬底表面PN结的影响很小，所以输出噪声电压小，稳定电压的离散性小，稳定性高；其击穿电压只与位于衬底体内的PN结两侧的掺杂浓度有关，因此在制造工艺上更容易实现均匀、稳定的生产。

附图说明

图1是CMOS集成电路中传统齐纳二极管的纵向剖面结构图；

图2是传统齐纳二极管N阱和P阱制作后的纵向剖面结构图；

图3是传统齐纳二极管P-区制作后的纵向剖面结构图；

图4是传统齐纳二极管N+区制作后的纵向剖面结构图；

图5是传统齐纳二极管P+区制作后的纵向剖面结构图；

图6a是实施例1中所述齐纳二极管的纵向剖面结构图，图6b是横向剖面图；

图7a是实施例2中所述齐纳二极管的纵向剖面结构图，图7b是横向剖面图；

图8是实施例3中制作齐纳二极管的方法流程图；

图9是实施例3中制作N阱和P阱后的纵向剖面结构图；

图10是实施例3中制作P-区后的纵向剖面结构图；

图11是实施例3中制作N+区后的纵向剖面结构图；

图12是实施例3中制作P+区后的纵向剖面结构图。

具体实施方式

下面结合具体实施方式和附图对本发明进行详细描述。

本发明提供了一种齐纳二极管，包括半导体衬底，在半导体衬底表面设置上下交叠的两个掺杂区，上面掺杂区的横向面积大于下面掺杂区的横向面积，且上面掺杂区的杂质浓度高于下面掺杂区的杂质浓度，在两个掺杂区的结合部位形成PN结。

下面掺杂区的深度可以在0.5～0.7微米之间，横向面积可以根据实际需要确定，例如4微米×4微米、7微米×7微米等。上面掺杂区的深度可以在0.2～0.3微米之间，横向面的边长可以比下面掺杂区横向面的边长大3～5微米，例如，下面掺杂区的横向面积为4微米×4微米，上面掺杂区的横向面积可以为8微米×8微米。

实施例1

本实施例以在CMOS集成电路中的应用为例。图6a是本实施例提供的齐纳二极管结构的纵向剖面结构图，图6b是横向剖面图。该齐纳二极管包括N阱和P阱，在P阱表面设有N+区、P-区和环形P+区。其中，N+区与P-区上半部分重叠，且N+区纵向结深比P-区小而横向面积比P-区大，在N+区与P-区的交接部位形成PN结。环形P+区将N+区包围，P+区内边界与N+区外边界之间的距离不小于2微米，优选在2微米～4微米之间，本实施例中为2微米。

“+”表示掺杂区的相对掺杂浓度比较大，“-”表示掺杂区的相对掺杂浓度比较小。“N+和P-”表示N区掺杂浓度大于P区掺杂浓度。

N+、P+和P-通过离子注入工艺掺杂而成，离子注入工艺的剂量和能量/原子量分别决定各区域的掺杂浓度和深度。本实施例中，N+、P+和P-的离子注入剂量分别为2×10¹⁵～6×10¹⁵原子/平方厘米、1×10¹⁵～4×10¹⁵原子/平方厘米和2×10¹⁴～4×10¹⁴原子/平方厘米；N+、P+和P-的离子注入能量分别为60～100千电子伏、50～80千电子伏和40～60千电子伏；注入杂质分别为砷离子、二氟化硼离子和硼离子。由于硼离子比砷离子轻得多，在同等注入能量下硼离子注入深度比砷离子大得多，因此P-区的深度比N+区大很多。本实施例中，P-区的深度为0.5微米，横向面积为4微米×4微米；N+区的深度为0.2微米，横向面积为7微米×7微米。

本实施例中齐纳二极管的负极从N+区上表面引出，正极从环形P+区上表面引出。由于P阱的掺杂浓度很淡，如果金属电极直接从P阱表面引出则会产生很大的接触电阻，为了减小P阱表面与金属电极的接触电阻，在P阱表面预备引出电极的位置制作上述环形P+区，P+区由于掺杂浓度比较大所以与金属电极的接触电阻很小。

为使齐纳二极管具有更好的功能，本实施例中，N+区的中心与P-区的中心在同一条竖直线上，以图6a为例，在纵向剖面图中，N+区和P-区沿着同一条竖直线左右对称。N+区位于环形P+区的中心位置，如图6b所示。

这种结构的齐纳二极管由于N+区和P-区只是在硅体内发生交接，交接面也即由P-和N+组成的PN结完全位于硅体内；硅表面是由N+区和P阱区组成的PN结，此PN结与“N+区和P-区组成的硅体内的PN结”并联。实际工艺中P-区的掺杂浓度比P阱表面的掺杂浓度要大很多(20倍以上)；因此在反向击穿工作时电流几乎全部由N+底部的PN结通过，而受表面PN结的影响很小，所以输出噪声电压小，稳定电压的离散性小，稳定性高；其击穿电压只与位于硅体内的PN结两侧的N+和P-区的掺杂浓度有关，工艺上能更容易的实现均匀、稳定的生产。

实施例2

本实施例以在CMOS集成电路中的应用为例。图7a是本实施例提供的齐纳二极管结构的纵向剖面图，图7b是横向剖面图。该齐纳二极管包括N阱和P阱，在N阱表面设有P+区、N-区和环形N+区。其中，P+区与N-区上半部分重叠，P+区纵向结深比N-区小而横向面积比N-区大，在P+区与N-区的交接部位形成PN结。环形N+区将P+区包围，N+区内边界与P+区外边界之间的距离不小于2微米，优选在2微米～4微米之间，本实施例中为4微米。

P+、N+和N-通过离子注入工艺掺杂而成，离子注入工艺的剂量和能量/原子量分别决定各区域的掺杂浓度和深度。本实施例中，P+、N+和N-的离子注入剂量分别为1×10¹⁵～4×10¹⁵原子/平方厘米、2×10¹⁵～6×10¹⁵原子/平方厘米和2×10¹⁴～4×10¹⁴原子/平方厘米；P+、N+和N-的离子注入能量分别为50～80千电子伏、60～100千电子伏和160～200千电子伏；注入杂质分别为二氟化硼离子、砷离子和磷离子。由于磷离子的原子量比二氟化硼略小，而注入能量比二氟化硼大很多，因此N-区的深度比P+区大很多。本实施例中，N-区的深度为0.7微米，横向面积为4微米×4微米；P+区的深度为0.3微米，横向面积为9微米×9微米。

本实施例中齐纳二极管的正极从P+区上表面引出，负极从环形N+区上表面引出。由于N阱的掺杂浓度很淡，如果金属电极直接从N阱表面引出则会产生很大的接触电阻，为了减小N阱表面与金属电极的接触电阻，在N阱表面预备引出电极的位置制作上述环形N+区，N+区由于掺杂浓度比较大所以与金属电极的接触电阻很小。

为使齐纳二极管具有更好的功能，本实施例中，N-区的中心与P+区的中心在同一条竖直线上，以图7a为例，在纵向剖面图中，P+区和N-区沿着同一条竖直线左右对称。P+区位于环形N+区的中心位置，如图7b所示。

这种结构的齐纳二极管由于P+区和N-区只是在硅体内发生交接，交接面也即由N-和P+组成的PN结完全位于硅体内；硅表面是由P+区和N阱区组成的PN结，此PN结与“P+区和N-区组成的硅体内的PN结”是并联的。实际工艺中N-区的掺杂浓度比N阱表面的掺杂浓度要大很多(20倍以上)；因此在反向击穿工作时电流几乎全部由P+底部的PN结通过，而受表面PN结的影响很小，所以输出噪声电压小，稳定电压的离散性小，稳定性高；其击穿电压只与位于硅体内的PN结两侧的P+和N-区的掺杂浓度有关，工艺上能更容易的实现均匀、稳定的生产。

本发明还提供了上述齐纳二极管的制造方法。

实施例3

本实施例是制造实施例1中所述齐纳二极管的方法，其流程如图8所示。该方法包括以下步骤：

(1)通过光刻、离子注入、扩散等工艺步骤在半导体衬底上制作N阱和P阱，如图9所示。

(2)通过光刻、离子注入等工艺步骤在P阱表面制作P-区，如图10所示。

(3)通过光刻、离子注入等工艺步骤在P阱表面制作N+区。N+区与P-区上半部分重叠，且N+区纵向结深比P-区小而横向面积比P-区大，在N+区与P-区的交接部位形成PN结。优选的，N+区中心与P-区中心在同一条竖直线上，如图11所示。在两者重叠的区域，由于N+掺杂浓度(V族元素掺杂)比P-区掺杂浓度(III族元素掺杂)要大很多，所以最终体现为N型。

(4)经过光刻、离子注入等工艺步骤在P阱表面制作环形P+区。优选的，N+区位于环形P+区的中心位置，如图12所示。

(5)经过退火工艺将掺入的杂质激活，再经过金属镀膜、光刻、刻蚀、合金等工艺步骤制作金属电极，正极从环形P+表面引出，负极从N+区表面引出。制作完成后的齐纳二极管结构如图6a和6b所示。

实施例4

本实施例是制造实施例2中所述齐纳二极管的方法，该方法与实施例3所示方法类似。

首先通过光刻、离子注入、扩散等工艺步骤在半导体衬底上制作N阱和P阱。

然后通过光刻、离子注入等工艺步骤在N阱表面制作N-区。

再通过光刻、离子注入等工艺步骤在N阱表面制作P+区。P+区与N-区上半部分重叠，且P+区纵向结深比N-区小而横向面积比N-区大，在P+区与N-区的交接部位形成PN结。优选的，N-区的中心与P+区的中心在同一条竖直线上。在两者重叠的区域，由于P+掺杂浓度比N-区掺杂浓度要大很多，所以最终体现为P型。

再经过光刻、离子注入等工艺步骤在N阱表面制作环形N+区，将P+区包围，优选的，P+区位于N+区的中心位置。

最后经过退火工艺将掺入的杂质激活，再经过金属镀膜、光刻、刻蚀、合金等工艺步骤制作金属电极，负极从环形N+区表面引出，正极从P+区表面引出。制作完成后的齐纳二极管结构如图7a和7b所示。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种齐纳二极管，包括半导体衬底，其特征在于：在半导体衬底表面设置上下交叠的两个掺杂区，上面掺杂区的横向面积大于下面掺杂区的横向面积，且上面掺杂区的杂质浓度高于下面掺杂区的杂质浓度，在两个掺杂区的结合部位形成PN结。

2.如权利要求1所述的齐纳二极管，其特征在于：所述下面掺杂区的中心与所述上面掺杂区的中心在同一条竖直线上。

3.如权利要求1所述的齐纳二极管，其特征在于：所述下面掺杂区的深度在0.5～0.7微米之间，上面掺杂区的深度在0.2～0.3微米之间；上面掺杂区横向面的边长比下面掺杂区横向面的边长大3～5微米。

4.如权利要求1至3之一所述的齐纳二极管，其特征在于：所述半导体衬底为CMOS集成电路中的P阱。

5.如权利要求4所述的齐纳二极管，其特征在于：所述上面掺杂区设置为N+区、下面掺杂区设置为P-区。

6.如权利要求5所述的齐纳二极管，其特征在于：在P阱表面还设置有环形P+区，将N+区包围，所述P+区内边界与N+区外边界之间的距离不小于2微米；正极从环形P+区上表面引出，负极从N+区上表面引出。

7.如权利要求6所述的齐纳二极管，其特征在于：所述N+区位于环形P+区的中心位置。

8.如权利要求1至3之一所述的齐纳二极管，其特征在于：所述半导体衬底为CMOS集成电路中的N阱。

9.如权利要求8所述的齐纳二极管，其特征在于：所述上面掺杂区设置为P+区、下面掺杂区设置为N-区。

10.如权利要求9所述的齐纳二极管，其特征在于：在N阱表面还设置有环形N+区，将P+区包围，所述N+区内边界与P+区外边界之间的距离不小于2微米；正极从P+区上表面引出，负极从环形N+区上表面引出。

11.如权利要求10所述的齐纳二极管，其特征在于：所述P+区位于环形N+区的中心位置。

12.一种齐纳二极管的制造方法，包括以下步骤：

(1)在半导体衬底上制作N阱和P阱；

(2)在P阱表面制作P-区；

(3)在P阱表面制作N+区，所述N+区与P-区上半部分重叠，且N+区纵向结深比P-区小而横向面积比P-区大，在N+区与P-区的交接面上形成PN结。

13.如权利要求12所述的齐纳二极管的制造方法，其特征在于：所述方法在步骤(3)之后还包括如下步骤：

(4)在P阱表面制作环形P+区，将N+区包围，所述P+区内边界与N+区外边界之间的距离不小于2微米；

(5)制作金属电极，正极从环形P+区上表面引出，负极从N+区上表面引出。

14.一种齐纳二极管的制造方法，包括以下步骤：

(a)在半导体衬底上制作N阱和P阱；

(b)在N阱表面制作N-区；

(c)在N阱表面制作P+区，所述P+区与N-区上半部分重叠，且P+区纵向结深比N-区小而横向面积比N-区大，在P+区与N-区的交接面上形成PN结。

15.如权利要求14所述的齐纳二极管的制造方法，其特征在于：所述方法在步骤(c)之后还包括如下步骤：

(d)在N阱表面制作环形N+区，将P+区包围，所述N+区内边界与P+区外边界之间的距离不小于2微米；

(e)制作金属电极，正极从P+区上表面引出，负极从环形N+区上表面引出。

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