CN104009087B - 一种静电屏蔽效应晶体管及其设计方法 - Google Patents

Abstract

本发明公开了一种静电屏蔽效应晶体管及其设计方法，包括有集电极、槽型栅极、基区、氧化层、多晶硅层以及发射极；其中，所述集电极包括有引出端、N+衬底、N+导电材料层、N‑导电材料层；所述N‑导电材料层上设置有槽型栅极，在沟槽底部注入一定浓度的B离子以作为P+区，栅极之间设有注有B离子的基区；栅极和基区上面设有氧化层，基区和氧化层上开设有发射极，氧化层上淀积有多晶硅层，多晶硅层经过高温扩散后在发射极下面形成发射区。本发明静电屏蔽效应晶体管具有超浅结的发射极和基区，小尺寸的发射极和基区，器件的发射极电流集边效应、基区挤流效应将大大改善。且由于器件结构和基区超浅结深，提升了空穴的抽取速度以及器件的高频特性。

Description

一种静电屏蔽效应晶体管及其设计方法

技术领域

本发明属于半导体元器件技术领域，涉及一种静电屏蔽效应晶体管及其设计方法。

背景技术

功率器件是现代电力电子行业的核心器件，半导体新能源技术以及国家节能降耗政策均离不开功率器件的支持，如MOSFET以及基于MOSFET发展起来的IGBT等。晶体管作为一种新型的功率器件目前越来越盛行，然而，晶体管难以很好的解决高频与高压，大电流的问题；且其难以同时具有MOS和BJT的部分优点，动态损耗大，开关速度慢，二次击穿耐压性差，热稳定性不好，抗冲击能力和抗高频辐射能力有待提高。

故，实有必要进行研究，提供一种以解决高频与高压，大电流的问题，同时具有MOS和BJT的部分优点，动态损耗小，开关速度快，二次击穿耐压高，功率容量和安全工作区大；热稳定性好，抗冲击能力和抗高频辐射能力强的新型静电屏蔽效应晶体管。

发明内容

为解决上述问题，本发明的目的在于提供一种静电屏蔽效应晶体管及其设计方法。

为实现上述目的，本发明的技术方案为：

一种静电屏蔽效应晶体管，包括有集电极、槽型栅极、基区、氧化层、多晶硅层以及发射极；其中，所述集电极包括有引出端、N+衬底、N+导电材料层、N-导电材料层；所述集电极的引出端、N+衬底、N+导电材料层以及N-导电材料层依次相连，所述N-导电材料层上设置有槽型栅极，在沟槽底部注入一定浓度的B离子以作为P+区，栅极之间设有注有B离子的基区，栅极和基区通过扩散后连成一体；栅极和基区上面设有氧化层，基区和氧化层上开设有发射极，同时氧化层上淀积有多晶硅层，多晶硅层通过先离子注入P,再离子注入As，形成多晶硅导电层；发射极上面的多晶硅层经过高温扩散后在发射极下面形成发射区。

进一步地，所述N-导电材料层上设有两个注有浓B的P+区域，所述P+区域上面设有P型EPI SI填充区域。

进一步地，所述基区上面的部分氧化层被刻蚀掉，开出发射极窗口，在发射极窗口上沉积多晶硅，并在多晶硅上先注入P，再注入As，经过扩散后，形成N+多晶硅，所述N+多晶硅下面形成发射极扩散区域。

进一步地，所述多晶硅与氧化层上面设有介质层，所述介质层上设有金属层。

进一步地，所述金属层上面设有钝化层PIQ。

本发明的另一技术方案为：

一种静电屏蔽效应晶体管的设计方法，包括如下步骤：

提供N型衬底，在该N型衬底上进行一次N型外延得到N+导电材料层，在所述N+导电材料层上进行一次N型外延得到N-导电材料层；

在所述N-导电材料层上面通过Dep Hard Mask，保护非槽型窗口区域、光刻、刻蚀形成沟槽结构；

通过沟槽结构对槽型的底部进行B离子注入，并经过扩散退火处理，浓B的离子会在槽的底部往下，往侧面扩散，扩散遵循类高斯分布，浓B扩散形成后，在器件开关时可大大缩减少子抽取；

通过刻蚀工艺剔除上层的Dep Hard Mask，并且利用SI EPI工艺对形成的沟槽进行填充，形成沟槽区域被P型SI填充结构；

通过光刻、刻蚀、B离子注入形成基区；

通过光刻、刻蚀打开发射极窗口，然后淀积多晶硅，在多晶硅上面直接注入P离子，然后注入As离子，经过在多晶硅下面的扩散形成发射极EMT。

本发明静电屏蔽效应晶体管具有超浅结的发射极和基区，小尺寸的发射极和基区，器件的发射极电流集边效应，基区挤流效应将大大改善。同时由于器件结构和基区超浅结深，大大提升了空穴的抽取速度，提升了器件的高频特性。另外，本发明晶体管的动态损耗小，开关速度快，二次击穿耐压高，功率容量和安全工作区大；具有负的温度系数，热稳定性好，抗冲击能力和抗高频辐射能力强；同时具有较低的饱和压降，电流密度大等特性，在高频率，大电流的应用领域有广括的前景。

附图说明

图1是本发明的整体结构图示。

图2是本发明的N+导电材料层形成示意图。

图3是本发明的N-导电材料层形成示意图。

图4是本发明的沟槽结构的形成过程图。

图5是本发明通过沟槽结构对槽型的底部进行B离子注入示意图。

图6 是本发明通过EPI工艺对Trench填充一定浓度的P型SI

图7是本发明通过光刻、刻蚀、B离子注入形成基区的示意图。

图8是本发明的多晶硅发射极的形成示意图。

图9是本发明为LPCVD淀积PETEOS，进行CON光刻刻蚀示意图。

图10是本发明为金属ALSICU淀积、光刻、刻蚀示意图。

图11是本发明的背面工艺完成后的示意图。

图12是本发明中所描述的寄生的JFET结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明的描述中，需要理解的是，术语 “上”、“下”、“前”、“后”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，一体地连接，也可以是可拆卸连接；可以是两个元件内部的连通；可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

请参照图1所示，本发明静电屏蔽效应晶体管包括有集电极、槽型栅极、基区8、氧化层11、多晶硅层10以及发射极。

其中，所述集电极包括有引出端1、N+衬底2、N+导电材料层3、N-导电材料层4；所述集电极的引出端1、N+衬底2、N+导电材料层3以及N-导电材料层4依次相连。

所述N-导电材料层4上设置有槽型栅极6，在沟槽底部注入一定浓度的B离子以作为P+区5(槽底部注B区)，栅极之间设有注有B离子的基区8，栅极和基区通过扩散后连成一体；栅极和基区上面设有氧化层11，基区8和氧化层11上开设有发射极，同时氧化层11上淀积有多晶硅层10，多晶硅层10通过离子注入As/P形成导电层；发射极上面的多晶硅层经过高温扩散后在发射极下面形成发射区9。

所述N-导电材料层上设有两个注有浓B的P+区域，所述P+区域上面设有P型EPI SI填充区域，即P-外延填充区域7。所述基区上面的部分氧化层被刻蚀掉，开出发射极窗口，在发射极窗口上沉积多晶硅，并在多晶硅上注入P/As，经过扩散后，形成N+多晶硅10，最后在多晶硅下面形成发射极扩散区域9。

所述多晶硅与氧化层上面设有介质层，本发明实施例中，所述介质层为PETEOS12，通过光刻、刻蚀在介质层、P-区域7、多晶硅上面开出窗口；所述介质层12上设有金属层13。

在另一实施例中，所述金属层上面设有钝化层PIQ，以提高器件的可靠性。

所述沟槽引入有JFET结构，使得器件的发射极，基区尺寸和结深做得很浅，并且JFET结构的静电保护作用可以大大降级漂移区的厚度，从而使整个器件具有高频，高压，电流密度大等特性。

参照图2-图12所示，本发明静电屏蔽效应晶体管的设计方法如下：

如图2所示，提供N型衬底，在该N型衬底上进行一次N型外延得到N+导电材料层，其中，N+导电材料层的浓度根据器件规格需求而定。

如图3所示，在所述N+导电材料层上进行一次N型外延得到N-导电材料层，其中，所述N-导电材料层的浓度根据器件规格需求而定；两层外延的作用是抑制外延的自参杂效应。

如图4所示，在所述N-导电材料层上面通过光刻、刻蚀、注入工艺形成终端结构。其中，沟槽(Trench)结构的形成过程如下：

通过Dep Hard Mask，保护非槽型窗口区域、光刻、刻蚀（ICP）形成Trench结构，所述Trench结构的宽度和深度可以根据需求进行调整，本实施例中Trench宽度为5um，深度为5.5um。

其中，Trench结构以及相邻Trench的间距满足以下条件：

耗尽区宽度：

W1=^1/2

W2=^1/2

Vr为P+N结两端的反偏电压，为内建电场，Na 指的是P型硅填充区的掺杂浓度。Nd指的是相邻P型硅填充区域之间的的N导电层的掺杂浓度；

BV=*Ec^2

Ec为SI的临界饱和电场 ，一般取3.5*10^5V/CM3。

参照图12所示，本发明实施例中的Trench结构利用横向电场形成有JFET结构，对器件起到静电保护作用，并形成隔离侧墙，从而减小EMT和基区的尺寸，降低单元包密度。

如图5所示，通过Trench结构对槽型的底部进行B离子注入，浓度选择为E18，在条件允许的情况下工艺上可以选择更浓的浓度进行注入，并经过扩散退火处理，浓B的离子会在槽的底部往下，往侧面扩散，扩散遵循类高斯分布，浓B扩散形成后，在器件开关时大大缩减少子抽取，并且改善了基区的挤流作用，提升器件可靠性，提升开关频率。

如图6所示，通过刻蚀工艺剔除上层的Dep Hard Mask，并且利用SI EPI工艺对形成的Trench进行填充，形成Trench区域被P型SI填充结构；其中，EPI生长的SI需要参杂B离子，浓度大约与二次N型衬底层相当，约为E16左右，并扩散激活；本发明实施例中，EPI填充厚度选取5um，扩散工艺选择适当，以保证与基区连接到一起，EPI填充完成后，工艺条件满足的情况下可以采用CMP工艺进行化学机械研磨，保证填充后的平整性，当然也可以不做CMP工艺。

如图7所示，通过光刻、刻蚀、B离子注入形成基区；B离子的注入浓度选择为E16左右，结深控制在3~4um左右，由于器件结构内容集成了JFET结构，对器件起到了静电屏蔽保护作用，所以在满足一定CB结击穿电压时，基区结深可以做的很浅，同时，由于采用了物理Trench和EPI填充侧墙，所以基区的尺寸也可以做得很小，当基区尺寸和结深都做得很小时，器件的开关频率就可以大大提高。

图8所示为多晶硅发射极的形成示意图，通过光刻、刻蚀打开发射极窗口，然后淀积多晶硅，多晶硅厚度可调整，本发明实施例中多晶硅厚度设计为5000A~6000A之间，在多晶硅上面直接注入P离子，然后注入As离子，P/As离子注入浓度大约为E18~E19之间，经过在多晶硅下面的扩散形成发射极EMT ，EMT的结深为1~2um，由于器件结构可以使EMT的结深设计的很浅，由于发射极尺寸很小，可以大大改善发射极电流集边效应，所以单元包面积就很小，从而可以在有限的发射极上面的多晶硅可以提升器件的抗Na+离子沾污能力，提升器件可靠性。

图9所示为LPCVD淀积PETEOS，进行CON光刻刻蚀以为金属引线做准备。

图10所示为金属ALSICU淀积、光刻、刻蚀示意图，进行金属ALSICU淀积、光刻、刻蚀。

如图11所示，进行背面减薄，金属化。

本发明静电屏蔽效应晶体管具有超浅结的发射极和基区，小尺寸的发射极和基区，器件的发射极电流集边效应，基区挤流效应将大大改善。

同时，由于器件结构和基区超浅结深，大大提升了空穴的抽取速度，提升了器件的高频特性。

另外，本发明晶体管的动态损耗小，开关速度快，二次击穿耐压高，功率容量和安全工作区大；具有负的温度系数，热稳定性好，抗冲击能力和抗高频辐射能力强；同时具有较低的饱和压降，电流密度大等特性，在高频率，大电流的应用领域有广括的前景。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种静电屏蔽效应晶体管，其特征在于，包括有：集电极、槽型栅极、基区、氧化层、多晶硅层以及发射极；其中，所述集电极包括有引出端、N+衬底、N+导电材料层、N-导电材料层；所述集电极的引出端、N+衬底、N+导电材料层以及N-导电材料层依次相连，所述N-导电材料层上设置有槽型栅极，在沟槽底部注入一定浓度的B离子以作为P+区，所述P+区域上面设有P型EPI 工艺SI填充区域；栅极之间设有注有B离子的基区，栅极和基区通过扩散后连成一体；栅极和基区上面设有氧化层，基区和氧化层上开设有发射极，同时氧化层上淀积有多晶硅层，多晶硅层先离子注入P,然后再离子注入As，同时形成导电层；发射极上面的多晶硅层经过高温扩散后在发射极下面形成发射区。

2.如权利要求1所述静电屏蔽效应晶体管，其特征在于：所述基区上面的部分氧化层被刻蚀掉，开出发射极窗口，在发射极窗口上沉积多晶硅，并在多晶硅先注入P离子，然后再注入As离子，经过扩散后，形成N+多晶硅，所述N+多晶硅下面形成发射极扩散区域。

3.如权利要求2所述静电屏蔽效应晶体管，其特征在于：所述多晶硅与氧化层上面设有介质层，所述介质层上设有金属层。

4.如权利要求3所述静电屏蔽效应晶体管，其特征在于：所述金属层上面设有钝化层PIQ。

5.一种静电屏蔽效应晶体管的设计方法，其特征在于，包括如下步骤：

提供N型衬底，在该N型衬底上进行一次N型外延得到N+导电材料层，在所述N+导电材料层上进行一次N型外延得到N-导电材料层；

在所述N-导电材料层上面通过 Dep Hard Mask、光刻、刻蚀形成沟槽结构；

通过沟槽结构对槽型的底部进行B离子注入，并经过扩散退火处理，浓B的离子会在槽的底部往下，往侧面扩散，扩散遵循类高斯分布，浓B扩散形成后，在器件开关时可大大缩减少子抽取；

通过刻蚀工艺剔除上层的Dep Hard MASK，并且利用SI EPI工艺对形成的沟槽进行填充，形成沟槽区域被P型SI填充结构；

通过光刻、刻蚀、B离子注入形成基区；

通过光刻、刻蚀打开发射极窗口，然后淀积多晶硅，在多晶硅上面直接注入P离子，然后注入As离子，经过在多晶硅下面的扩散形成发射极。

6.如权利要求5所述静电屏蔽效应晶体管的设计方法，其特征在于：所述沟槽结构以及相邻沟槽的间距满足以下条件：

耗尽区宽度：

W1=^1/2

W2=^1/2

Vr为P+N结两端的反偏电压，为内建电场，Na 指的是P型硅填充区的掺杂浓度；Nd指的是相邻P型硅填充区域之间的的N导电层的掺杂浓度；

BV=*Ec^2

Ec为SI的临界饱和电场。

7.如权利要求6所述静电屏蔽效应晶体管的设计方法，其特征在于：所述发射极的结深为1~2um。