CN102254859A - 制造包括齐纳二极管的金属氧化物半导体集成电路的方法 - Google Patents

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本发明提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，属于集成电路工艺领域，其可解决现有方法制造的集成电路中的齐纳二极管的稳定电压的稳定性差的问题。本发明的方法包括制造栅氧化层和多晶硅栅，之后再制造齐纳二极管的P-区或N-区。本发明的方法可用于制造包括齐纳二极管的高端金属氧化物半导体集成电路。

Description

制造包括齐纳二极管的金属氧化物半导体集成电路的方法
技术领域
本发明涉及一种制造包括齐纳二极管的金属氧化物半导体集成电路(MOS集成电路)的方法，尤其涉及制造包括齐纳二极管的高端金属氧化物半导体集成电路(CMOS集成电路)的方法。
背景技术
二极管是以PN结为核心的电子元件，当其负极电压比正极高时称为反偏，反偏的二极管的反向饱和电流很小，但当反偏电压增大到一定值时反向电流会急剧增大，这种现象称为二极管的反向击穿，二极管的反向击穿电压(即稳定电压)很稳定，利用这一特性，可得到专门工作在反向击穿状态的齐纳二极管。齐纳二极管的核心部分由P-区和N+区(或P+区和N-区)组成，其中“-”表示该区掺杂浓度较低，“+”表示该区掺杂浓度较高。齐纳二极管的稳定电压主要由P-区(或N-区)的掺杂浓度决定。因此，保证P-区(或N-区)的掺杂浓度稳定对齐纳二极管的稳定电压的稳定性十分重要。
金属氧化物半导体集成电路是一种常见的集成电路，包括互补金属氧化物半导体集成电路(CMOS集成电路)、P沟道金属氧化物半导体集成电路(PMOS集成电路)、N沟道金属氧化物半导体集成电路(NMOS集成电路)等。在MOS集成电路(尤其是高端应用的MOS集成电路)中，齐纳二极管可用作基准源，或用来稳定某模块的电压。现有的制造包括齐纳二极管(以具有P-区和N+区的齐纳二极管为例)的金属氧化物半导体集成电路(以CMOS集成电路为例)的方法包括：
1.在硅基底中制造N阱和P阱；在硅基底中制造有源区和场区(Fox)；
2.过光刻、离子注入工艺在硅基底中制造齐纳二极管的P-区，其中离子注入工艺注入的是硼离子，注入能量40～60千电子伏，注入剂量2×1014～4×1014原子/平方厘米；
3.在硅基底上制造栅氧化层，在栅氧化层上制造多晶硅栅，本步骤的作用可为制造晶体管等的栅极，其过程中包括大于850摄氏度甚至高达1000摄氏度的高温制程；本步骤3和上述步骤1是制造MOS集成电路(包括不含齐纳二极管的MOS集成电路)的必要步骤，在这两步骤中，齐纳二极管本身的结构并不发生变化；
4.在齐纳二极管的P-区中制造齐纳二极管的N+区和P+区；退火将注入的离子激活，制造金属电极，得到如图3所示的齐纳二极管结构；
显然，集成电路的制造过程中还包括许多其它步骤，但因其与本发明关系不大，故在此并未描述。
发明人发现现有技术中至少存在如下问题：由于在现有的制造方法中，齐纳二极管的P-区(或N-区)形成后还需经历其它的高温过程(制造栅氧化层和多晶硅栅的过程)，故P-区(或N-区)的掺杂元素会在高温工艺过程中因扩散而再次分布，使P-区(或N-区)的掺杂分布发生变化，从而导致所得集成电路中的齐纳二极管的稳定电压的稳定性差。
发明内容
本发明的实施例提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其所制造的集成电路中的齐纳二极管的稳定电压的稳定性好。
为达到上述目的，本发明的实施例采用如下技术方案：
一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，包括：
在集成电路基底上制造栅氧化层，在栅氧化层上制造多晶硅栅；
在集成电路基底中制造齐纳二极管的P-区。
另一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法包括：
在集成电路基底上制造栅氧化层，在栅氧化层上制造多晶硅栅；
在集成电路基底中制造齐纳二极管的N-区。
在本发明的制造包括齐纳二极管的金属氧化物半导体集成电路的方法中，先形成栅氧化层、多晶硅栅等结构之后再制造齐纳二极管的P-区(或N-区)，故P-区(或N-区)不受高温工艺的影响，其中的掺杂浓度也就不会发生变化，从而可保证所得集成电路中的齐纳二极管的稳定电压的稳定性好。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有的制造包括齐纳二极管的集成电路的方法完成步骤1后的剖面结构图；
图2为现有的制造包括齐纳二极管的集成电路的方法完成步骤2后的剖面结构图；
图3为具有P-区和N+区的齐纳二极管的剖面结构图；
图4为实施例一的制造包括齐纳二极管的集成电路的方法完成步骤S11后的剖面结构图；
图5为实施例一的制造包括齐纳二极管的集成电路的方法完成步骤S12后的剖面结构图；
图6为实施例一的制造包括齐纳二极管的集成电路的方法完成步骤S14后的剖面结构图；
图7为实施例一的制造包括齐纳二极管的集成电路的方法完成步骤S15后的剖面结构图；
图8为实施例一的制造包括齐纳二极管的集成电路的方法完成步骤S16后的剖面结构图；
图9为具有N-区和的P+区的齐纳二极管的剖面结构图；
图10为实施例一的制造方法的流程图；
图11为实施例二的制造方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例旨在提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其所制造的集成电路中的齐纳二极管的稳定电压的稳定性好。
本发明实施例提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，包括：
在集成电路基底上制造栅氧化层，在栅氧化层上制造多晶硅栅；
在集成电路基底中制造齐纳二极管的P-区。
本发明实施例的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，由于其先形成栅氧化层、多晶硅栅等结构之后再制造齐纳二极管的P-区，故P-区不受高温工艺的影响，且能避免氧化层“吸硼”现象(指因为硼元素在硅中的固溶度远小于在氧化层中的固溶度，当硅发生氧化时，P型掺杂区的硼掺杂向氧化层中扩散的现象)，从而可容易地控制P-区的掺杂浓度，使工艺易于控制，并保证所得集成电路中的齐纳二极管的稳定电压的稳定性好，器件性能好；同时，因注入P-区的离子不会扩散到其它区域，故离子注入步骤的浓度可降低，从而可避免因P-区靠近基底表面处掺杂浓度大而漏电的现象。
实施例一
本发明实施例提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，如图10所示，方法包括：
S11.通过光刻、离子注入、扩散等工艺在CMOS集成电路的硅基底中制造N阱和P阱，得到如图4所示的结构。
S12.通过光刻、刻蚀、氧化等工艺在硅基底中制造有源区和场区，得到如图5所示的结构。
S13.在硅基底上制造栅氧化层，再于栅氧化层上制造多晶硅栅，本步骤主要用于在集成电路的晶体管等元件中形成硅栅极，其中齐纳二极管处的结构不发生变化。
S14.通过光刻、离子注入等工艺在N阱中将要形成齐纳二极管的P-区的区域中制造齐纳二极管的N+区，得到如图6所示的结构，其中注入元素为砷离子，注入能量60～100千电子伏，注入剂量2×1015～6×1015原子/平方厘米；可选的，继续进行退火。
S15.通过光刻、离子注入等工艺在N阱中将要形成齐纳二极管的P-区的区域中制造齐纳二极管的P+区，得到如图7所示的结构，其中注入元素为二氟化硼离子，注入能量50～80千电子伏，注入剂量1×1015～4×1015原子/平方厘米；可选的，继续进行退火；本步骤形成的P+区可为环形，用于与齐纳二极管的电极相连，以避免金属电极直接与低掺杂浓度的P-区相连而接触电阻过高的问题。
S16.通过光刻、离子注入等工艺在N阱中制造包围P+区和N+区的齐纳二极管的P-区，得到如图8所示的结构，其中注入元素为硼离子，注入能量60～80千电子伏，注入剂量4×1013～8×1013原子/平方厘米，因为P-区中的掺杂不会在后续工艺中扩散，故其注入能量比现有方法高，而注入剂量比现有方法低，且由于本步骤的注入剂量远低于步骤S14和S15，注入深度大于步骤S14和S15，故基本不会对N+区和P+区产生影响；其中，如果步骤S14、S15中不进行退火，则步骤S14、S15、S16间的顺序可任意变化，若步骤S14、S15中包括退火操作，则为了避免退火对P-区掺杂浓度的影响，步骤S16优选在包括退火的步骤之后；
S17.通过退火将注入的离子激活，再通过金属镀膜、光刻、刻蚀、合金等工艺制造分别连接P+区和N+区的金属电极，形成如图3所示的齐纳二极管结构；
显然，集成电路的制造过程中还可包括许多其它步骤，例如清洗、抛光、制造/去除牺牲氧化层等，但因这些步骤与本发明关系不大，故并未在此描述；应当理解，不管其它步骤如何增减或变化，只要制造栅氧化层和多晶硅栅的步骤在制造齐纳二极管的P-区的步骤之前，即属于本发明的保护范围。
由于在本实施例的制造方法中，齐纳二极管的P-区不受高温工艺的影响，并能避免氧化层“吸硼”现象，从而可使所得集成电路中的齐纳二极管的稳定电压的稳定性好，不发生漏电，且工艺易于控制，器件性能好。
本发明实施例提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，包括：
在集成电路基底上制造栅氧化层，在栅氧化层上制造多晶硅栅；
在集成电路基底中制造齐纳二极管的N-区。
本发明实施例的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，由于其在形成栅氧化层、多晶硅栅等之后再制造齐纳二极管的N-区，故N-区不受高温工艺的影响，从而可保证所得集成电路中的齐纳二极管的稳定电压的稳定性好，不发生漏电，同时可使制造工艺易于控制，器件性能好。
实施例二
本发明实施例提供一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，如图11所示，方法包括：
S21.通过光刻、离子注入、扩散等工艺在CMOS集成电路的硅基底中制造P阱和N阱。
S22.通过光刻、刻蚀、氧化等工艺在硅基底中制造有源区和场区。
S23.在硅基底上制造栅氧化层，再于栅氧化层上制造多晶硅栅。
S24.通过光刻、离子注入等工艺在P阱中将要形成齐纳二极管的N-区的区域中制造齐纳二极管的P+区，其中注入元素为二氟化硼离子，注入能量50～80千电子伏，注入剂量1×1015～4×1015原子/平方厘米；可选的，继续进行退火。
S25.通过光刻、离子注入等工艺在P阱中将要形成齐纳二极管的N-区的区域中制造齐纳二极管的N+区，其中注入元素为砷离子，注入能量60～100千电子伏，注入剂量2×1015～6×1015原子/平方厘米；可选的，继续进行退火。
S26.通过光刻、离子注入等工艺在P阱中制造包围P+区和N+区的齐纳二极管的N-区，其中注入元素为磷离子，注入能量160～200千电子伏，注入剂量2×1013～8×1013原子/平方厘米；其中，如果步骤S24、S25中不进行退火，则步骤S24、S25、S26间的顺序可任意变化，若步骤S24、S25中包括退火操作，则为了避免退火对N-区掺杂浓度的影响，步骤S26优选在包括退火的步骤之后；
S27.通过退火将注入的离子激活，再通过金属镀膜、光刻、刻蚀、合金等工艺制造分别连接N+区和P+区的金属电极，形成如图9所示的齐纳二极管结构；
显然，集成电路的制造过程中还可包括许多其它步骤，例如清洗、抛光、制造/去处牺牲氧化层等，但因这些步骤与本发明关系不大，故并未在此描述；应当理解，不管其它步骤如何增减或变化，只要制造栅氧化层和多晶硅栅的步骤在制造齐纳二极管的N-区的步骤之前，即属于本发明的保护范围。
由于在本实施例的制造方法中齐纳二极管的N-区不受高温工艺的影响，故可使所得集成电路中的齐纳二极管的稳定电压的稳定性好，不发生漏电，且工艺易于控制，器件性能好。
显然，虽然上述实施例均以在CMOS集成电路中制造齐纳二极管为例，但本发明的方法也适用于在其它的金属氧化物半导体集成电路(如PMOS集成电路、NMOS集成电路)中制造齐纳二极管。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，包括：
在集成电路基底上制造栅氧化层，在栅氧化层上制造多晶硅栅；
在集成电路基底中制造齐纳二极管的P-区。
2.根据权利要求1所述的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，所述在集成电路基底中制造齐纳二极管的P-区之前，还包括下列两步骤中的至少一种：
在集成电路基底中用于形成齐纳二极管的P-区的区域中制造齐纳二极管的N+区；
在集成电路基底中用于形成齐纳二极管的P-区的区域中制造齐纳二极管的P+区。
3.根据权利要求1所述的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，所述在集成电路基底中制造齐纳二极管的P-区为用光刻、离子注入工艺制造P-区。
4.根据权利要求3所述的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，所述离子注入工艺注入的是硼离子，注入能量为60～80千电子伏，注入剂量4×1013～8×1013原子/平方厘米。
5.一种制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，包括：
在集成电路基底上制造栅氧化层，在栅氧化层上制造多晶硅栅；
在集成电路基底中制造齐纳二极管的N-区。
6.根据权利要求5所述的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，所述在集成电路基底中制造齐纳二极管的N-区之前，还包括下列两步骤中的至少一种：
在集成电路基底中用于形成齐纳二极管的N-区的区域中制造齐纳二极管的P+区；
在集成电路基底中用于形成齐纳二极管的N-区的区域中制造齐纳二极管的N+区。
7.根据权利要求5所述的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，所述在集成电路基底中制造齐纳二极管的N-区具体为用光刻、离子注入工艺制造N-区。
8.根据权利要求7所述的制造包括齐纳二极管的金属氧化物半导体集成电路的方法，其特征在于，所述离子注入工艺注入的是磷离子，注入能量为160～200千电子伏，注入剂量为2×1013～8×1013原子/平方厘米。
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