CN102623314A - 源漏轻掺杂方法、半导体器件及其制造方法 - Google Patents

源漏轻掺杂方法、半导体器件及其制造方法 Download PDF

Info

Publication number
CN102623314A
CN102623314A CN2012100976984A CN201210097698A CN102623314A CN 102623314 A CN102623314 A CN 102623314A CN 2012100976984 A CN2012100976984 A CN 2012100976984A CN 201210097698 A CN201210097698 A CN 201210097698A CN 102623314 A CN102623314 A CN 102623314A
Authority
CN
China
Prior art keywords
source
substrate
ion
doping section
light doping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012100976984A
Other languages
English (en)
Inventor
俞柳江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN2012100976984A priority Critical patent/CN102623314A/zh
Publication of CN102623314A publication Critical patent/CN102623314A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种源漏轻掺杂方法，其中离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角。由于离子注入方向不再垂直于衬底表面，所以源极轻掺杂区和漏极轻掺杂区为非对称结构，漏极轻掺杂区与栅极结构下方的衬底之间的交叠面积减小，从而减小了漏极与栅极之间的寄生交叠电容，进而减小了共源极放大器的密勒电容，有效的提高了共源极放大器的频率响应特性。

Description

源漏轻掺杂方法、半导体器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种源漏轻掺杂方法、半导体器件及其制造方法。
背景技术
CMOS(互补金属氧化物半导体)运算放大器，是各种电路的基础单元之一。随着信息技术的发展，对于信息数据的处理速度要求越来越高，对其中采用的CMOS运算放大器的频率响应特性要求也越来越高。然而，CMOS器件的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对CMOS运算放大器的影响，已经成为提高CMOS运算放大器频率响应特性的关键。
密勒电容是一个等效电容，其描述的是跨接在运算放大器的输出端与输入端之间的反馈电容(CC)对运算放大器频率特性的影响。如图1A所示的一个运算放大器电路，一个戴维南电源(VA)11通过一个戴维南电阻(RA)12驱动这个电路，在输出端(Vout)17设有第一电阻(RL)15和第一电容(CL)16组成的相移电路作为负载，输入端(Vin)18和输出端17通过一个反馈电容(CC)13相连，放大器14的电压增益值为Av，即Vout＝AV*Vin。密勒电容对于电路的频率特性的影响称为密勒效应。
请参照图1B，其为图1A的等效电路图，密勒效应是通过放大输入电容来起作用的，即密勒电容(CM)13’可以使得器件或者电路的等效输入电容增大(1+Av)倍，其中CM＝CC*(1+Av)。因此很小的反馈电容(CC)13即可造成器件或者电路的频率特性大大降低。
请参照图2，其为现有技术中共源极运算放大器的电路的示意图，所述共源极运算放大器的电路通常包括一个NMOS(N型金属氧化物半导体)晶体管22和一个输出电阻(Rout)25，输出端24为NMOS晶体管22的漏端，输入端21为NMOS的栅端。在输出端和输入端之间，由于存在栅漏的寄生交叠电容(Cgd)23，构成一个反馈电容，由于密勒效应，寄生交叠电容23会严重降低共源极运算放大器的频率响应特性。如何在保持器件性能不变的前提下，减小寄生的交叠电容，成为提高共源极运算放大器频率响应特性的关键。
通常工艺中，请参照图3，源漏轻掺杂的离子注入方向垂直于衬底31的表面，在进行完离子注入和退火工艺后，形成源极轻掺杂区32和漏极轻掺杂区33；源极轻掺杂区32和漏极轻掺杂区33与栅极结构34的交叠面积相同，即成对称结构。现有技术的工艺步骤简单但是对减小寄生电容并没有实质性的效果。而电路中的寄生电容随着工作频率的升高起到越来越大的负面作用，如何减小这些寄生电容对运算放大器的影响，已经成为提高运算放大器频率响应特性的关键。
发明内容
本发明的目的在于提供一种源漏轻掺杂工艺，能够降低漏端的寄生电容，从而提高共源极运算放大器的频率响应特性。
为解决上述技术问题，本发明提供一种源漏轻掺杂方法，所述源漏轻掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角，以使形成的源极轻掺杂区和漏极轻掺杂区为非对称结构，所述源极轻掺杂区比漏极轻掺杂区更靠近沟道。
较佳的，在所述的源漏轻掺杂方法中，所述夹角为5度至45度。
较佳的，采用砷离子进行离子注入，注入能量为5Kev～10Kev，注入剂量为1*1014～1.5*1015/cm2。
较佳的，采用磷离子进行离子注入，注入能量为1.5Kev～5Kev，注入剂量为1*1014～2*1015/cm2。
较佳的，采用硼离子进行离子注入，注入能量为0.5Kev～4Kev，注入剂量为1*1014～1.5*1015/cm2。
较佳的，采用铟离子进行离子注入，注入能量为5Kev～20Kev，注入剂量为5*1013～1*1015/cm2。
本发明还提供了一种半导体器件制造方法，在衬底上形成栅极结构，所述衬底包括源极区域和漏极区域；以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行源漏轻掺杂，形成源极轻掺杂区和漏极轻掺杂区，所述源漏轻掺杂的离子注入方向向源极轻掺杂区方向倾斜并与垂直于衬底方向成一夹角；在所述衬底上形成侧墙沉积层；对所述侧墙沉积层进行刻蚀，以在栅极结构的侧壁形成栅极侧墙；进行源漏重掺杂以及退火工艺。
较佳的，所述半导体器件制造方法中，所述夹角为5度至45度。
本发明还提供一种半导体器件，包括：衬底，所述衬底包括源极区域、漏极区域以及形成于所述衬底上的栅极结构，还包括形成于所述衬底中的源极轻掺杂区和漏极轻掺杂区，其特征在于，所述源极轻掺杂区比漏极轻掺杂区更接近沟道。
本发明的源漏轻掺杂方法离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角，由于离子注入方向不再垂直于衬底表面，所以源极轻掺杂区和漏极轻掺杂区为非对称结构，漏极轻掺杂区与栅极结构下方的区域之间的交叠面积减小，即，所述源极轻掺杂区比漏极轻掺杂区更靠近沟道，从而减小了漏极与栅极之间的寄生交叠电容，进而减小了共源极放大器的密勒电容，提高了共源极放大器的频率响应特性。
附图说明
图1A～图1B为密勒电容对运算放大器频率特性的影响示意图；
图2为现有技术中共源极运算放大器的密勒电容示意图；
图3为现有技术中源漏轻掺杂离子注入后器件剖面图；
图4A～图4D为本发明中一具体实施例中源漏轻掺杂方法中的器件剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明实施例提供的源漏轻掺杂方法，源漏轻掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角。本发明以CMOS器件工艺中的NMOS晶体管的制备为例。
请参照图4A，首先在衬底41上形成栅极结构44，其中衬底包括源极区域和漏极区域；
请参照图4B，以栅极结构44为掩膜，在栅极结构44两侧的衬底41内的源极区域和漏极区域进行轻掺杂，形成源极轻掺杂区42和漏极轻掺杂区43，其中源漏轻掺杂的离子注入方向向源极方向倾斜并与垂直于衬底44方向成一夹角α，离子注入的夹角α的范围为5度～45度，本领域技术人员可根据具体生产需要来调节合适的角度大小，此处并不限定；
在进行源漏轻掺杂时，注入离子的种类需根据晶体管的类型进行选择。若制备NMOS晶体管则选择N型离子进行注入，如磷离子，砷离子等；若制备PMOS晶体管则选用P型离子进行注入，如硼离子、铟离子。本发明中的实施例以制备NMOS晶体管为例，因此采用砷离子进行注入，注入方向为与垂直于衬底方向成10度的夹角，砷离子的注入能量为5Kev～10Kev，注入剂量为1*1014～1.5*1015/cm2。因为制备MOS器件的类型不同，注入离子的种类不同，因此离子的注入条件也各不相同，例如磷离子的注入能量为1.5Kev～5Kev，注入剂量为1*1014～2*1015/cm2；硼离子的注入能量为0.5Kev～4Kev，注入剂量为1*1014～1.5*1015/cm2；铟离子的注入能量为5Kev～20Kev，注入剂量为5*1013～1*1015/cm2。
由于源漏轻掺杂离子注入方向向源极方向倾斜，源极轻掺杂区42和漏极轻掺杂区43为非对称结构，漏极轻掺杂区43与栅极结构44之间的交叠面积比源极轻掺杂区42与栅极结构44之间的交叠面积小。
请参照图4C，在所述衬底上形成侧墙沉积层，并对所述侧墙沉积层进行刻蚀，在栅极结构44的侧壁形成栅极侧墙45；
请参照图4D，最后进行源漏重掺杂以及退火工艺；以栅极结构44和栅极侧墙45为掩膜，进行源漏重掺杂，形成源极重掺杂区421和漏极重掺杂区431。
综上所述，由于源漏轻掺杂时离子注入方向不再垂直于衬底，又因为离子注入方向向源极倾斜，所以漏极的轻掺杂离子与沟道间的距离被拉远，而源极的轻掺杂离子与沟道的距离被拉近。在漏极，由于轻掺杂离子与沟道间的距离被拉远，使得漏极轻掺杂区与栅极结构之间的交叠区域面积减小，从而减小了NMOS晶体管中漏极和栅极下方的区域之间的寄生交叠电容，减小了共源极放大器的密勒电容，从而提高了共源极放大器的频率响应特性。
此外，由于采取倾斜角源漏轻掺杂离子注入，漏极的轻掺杂离子与沟道的距离被拉远的同时，源极的轻掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度(Effective Channel Length)基本保持不变，器件的其他性能得以保持。同时，本发明不增加现有的金属-氧化物-半导体器件制造的任何工艺步骤，工艺简单易行，不增加生产成本。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范例所作的均等变化与修饰，皆应属于本发明权利要求涵盖范围。

Claims (9)

1.一种源漏轻掺杂方法，其特征在于，所述源漏轻掺杂方法的离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角，以使形成的源极轻掺杂区和漏极轻掺杂区为非对称结构，所述源极轻掺杂区比漏极轻掺杂区更靠近沟道。
2.如权利要求1所述的源漏轻掺杂方法，其特征在于，所述夹角为5度至45度。
3.如权利要求1所述的源漏轻掺杂方法，其特征在于，采用砷离子进行离子注入，注入能量为5Kev～10Kev，注入剂量为1*1014～1.5*1015/cm2。
4.如权利要求1所述的源漏轻掺杂方法，其特征在于，采用磷离子进行离子注入，注入能量为1.5Kev～5Kev，注入剂量为1*1014～2*1015/cm2。
5.如权利要求1所述的源漏轻掺杂方法，其特征在于，采用硼离子进行离子注入，注入能量为0.5Kev～4Kev，注入剂量为1*1014～1.5*1015/cm2。
6.如权利要求1所述的源漏轻掺杂方法，其特征在于，采用铟离子进行离子注入，注入能量为5Kev～20Kev，注入剂量为5*1013～1*1015/cm2。
7.一种半导体器件制造方法，其特征在于，包括：
在衬底上形成栅极结构，所述衬底包括源极区域和漏极区域；
以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行源漏轻掺杂，形成源极轻掺杂区和漏极轻掺杂区，所述源漏轻掺杂的离子注入方向向源极重掺杂区方向倾斜并与垂直于衬底方向成一夹角；
在所述衬底上形成侧墙沉积层，对所述侧墙沉积层进行刻蚀，以在栅极结构的侧壁形成栅极侧墙；
进行源漏重掺杂以及退火工艺。
8.如权利要求7所述的半导体器件制造方法，其特征在于，所述夹角为5度至45度。
9.一种半导体器件，其特征在于，包括：衬底，所述衬底包括源极区域、漏极区域以及形成于所述衬底上的栅极结构，还包括形成于所述衬底中的源极轻掺杂区和漏极轻掺杂区，其特征在于，所述源极轻掺杂区和漏极轻掺杂区为非对称结构，所述源极轻掺杂区比漏极轻掺杂区更靠近沟道。
CN2012100976984A 2012-03-23 2012-03-23 源漏轻掺杂方法、半导体器件及其制造方法 Pending CN102623314A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2012100976984A CN102623314A (zh) 2012-03-23 2012-03-23 源漏轻掺杂方法、半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2012100976984A CN102623314A (zh) 2012-03-23 2012-03-23 源漏轻掺杂方法、半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN102623314A true CN102623314A (zh) 2012-08-01

Family

ID=46563162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012100976984A Pending CN102623314A (zh) 2012-03-23 2012-03-23 源漏轻掺杂方法、半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN102623314A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390423A (zh) * 2013-07-26 2013-11-13 上海宏力半导体制造有限公司 一种采用非对称mos管的静态随机存储器单元
CN117153865A (zh) * 2023-10-31 2023-12-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585137A (zh) * 2003-08-20 2005-02-23 友达光电股份有限公司 不对称的薄膜晶体管结构
CN1632681A (zh) * 2005-02-03 2005-06-29 广辉电子股份有限公司 液晶显示装置的制造方法
US7208383B1 (en) * 2002-10-30 2007-04-24 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
CN102446717A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种减小半导体器件热载流子注入损伤的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208383B1 (en) * 2002-10-30 2007-04-24 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
CN1585137A (zh) * 2003-08-20 2005-02-23 友达光电股份有限公司 不对称的薄膜晶体管结构
CN1632681A (zh) * 2005-02-03 2005-06-29 广辉电子股份有限公司 液晶显示装置的制造方法
CN102446717A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种减小半导体器件热载流子注入损伤的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390423A (zh) * 2013-07-26 2013-11-13 上海宏力半导体制造有限公司 一种采用非对称mos管的静态随机存储器单元
CN103390423B (zh) * 2013-07-26 2017-03-08 上海华虹宏力半导体制造有限公司 一种采用非对称mos管的静态随机存储器单元
CN117153865A (zh) * 2023-10-31 2023-12-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法
CN117153865B (zh) * 2023-10-31 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Similar Documents

Publication Publication Date Title
CN101572251B (zh) 半导体器件、n型MOS晶体管及其制作方法
CN102623341A (zh) 一种mos晶体管的制造方法
US20080121992A1 (en) Semiconductor device including diffusion barrier region and method of fabricating the same
CN104752500B (zh) 射频ldmos器件及工艺方法
US20110303990A1 (en) Semiconductor Device and Method Making Same
CN102623314A (zh) 源漏轻掺杂方法、半导体器件及其制造方法
CN102623313A (zh) 环状离子注入方法、半导体器件及其制造方法
CN102610505A (zh) 一种源漏重掺杂方法、半导体器件及其制造方法
CN102569077B (zh) 用于制作半导体器件的源/漏区的方法
US9673278B2 (en) Method of preventing drain and read disturbances in non-volatile memory device
US20130026569A1 (en) Methods and apparatus related to hot carrier injection reliability improvement
CN100570837C (zh) 半导体元件的制作方法
CN102194868A (zh) 一种抗辐照的Halo结构MOS器件及其制备方法
CN104241137A (zh) 半导体结构及其制造方法
CN100550349C (zh) 制造旋转场效应晶体管的方法
CN104576374A (zh) Ldmos及其制造方法
CN103325834B (zh) 晶体管及其沟道长度的形成方法
CN102800593A (zh) 晶体管形成方法
CN102446718A (zh) 一种减小半导体器件热载流子注入损伤的方法
CN101789447A (zh) Mos晶体管及其形成方法
CN102610527A (zh) 提高共源运算放大器频率特性的mos器件制造方法
CN103165537B (zh) 一种cmos管的掺杂方法
CN102693904B (zh) 一种减小i/o mos器件hci效应的方法
CN102446717A (zh) 一种减小半导体器件热载流子注入损伤的方法
CN101894748B (zh) 离子注入的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120801