CN102194868A - 一种抗辐照的Halo结构MOS器件及其制备方法 - Google Patents

Abstract

本发明公开了一种抗辐照的Halo结构MOS器件及其制备方法，所述Halo结构MOS器件包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，源漏之间、沟道区的两侧为浅掺杂注入区，在浅掺杂注入区的近沟道端包围有重掺杂的Halo区，其特征在于，通过控制Halo注入的角度、剂量和能量，使所述Halo区的掺杂浓度为4×10¹⁸cm^-3～1×10¹⁹cm^-3，半径为30～50纳米。本发明通过优化Halo结构器件的参数，使器件在短沟道特性满足常规应用的情况下增强了抗总剂量辐照性能，有利于提高应用于空间环境中的集成电路芯片的可靠性和寿命。

Description

一种抗辐照的Halo结构MOS器件及其制备方法

技术领域

本发明涉及超深亚微米器件，特别涉及具有抗总剂量辐照特性的Halo掺杂结构MOS器件，属于集成电路领域。

背景技术

集成电路技术由于成本低、功能强大、体积小等优点已经成为推动电子信息产业及社会发展的重要动力。集成电路芯片被广泛应用于计算机、通讯、汽车、工业控制及消费电子等领域。集成电路芯片同样大量应用于空间技术中，空间环境应用中的集成电路受到空间辐射的影响，芯片的可靠性及寿命将受到影响。

对于超深亚微米器件而言，辐照的影响主要是在STI(浅沟槽隔离)产生的氧化物陷阱电荷导致的寄生泄漏沟道。辐照在氧化层中引入氧化物陷阱电荷，这些陷阱电荷吸引硅层中的电子形成寄生的导电沟道使器件的泄漏电流增大，导致电路静态功耗升高及可靠性降低等退化效果，使电路速度降低甚至实效。超深亚微米器件是集成电路的基本组成单元，随着器件沟道长度的不断缩小，研究能够提高超深亚微米器件抗辐照能力的方法具有重大的意义。

Halo结构由于能够抑制超深亚微米器件的短沟道效应、穿通效应等而被广泛应用于超深亚微米器件中，其结构特点在于在沟道深度方向引入一个高掺杂口袋型区域包围沟道区域靠近源漏的两端。Halo掺杂的作用是：使用重掺杂区域削弱源漏区域对于沟道中电荷的分享从而提高栅极对沟道的控制作用，从而使器件的短沟道特性得到提高。优化设计Halo掺杂结构的参数可以使器件拥有优秀的特性。

Halo结构在改善器件的抗辐照性能(主要是减小由于辐照引起的寄生泄漏电流)方面同样具有作用。Halo掺杂结构中重掺杂区域的引入可以使沟道深度方向上的电势降落更快，从而减小了隔离氧化层中的有效电场，最终使辐照引起的陷阱电荷数量减少，使辐照引起的寄生泄漏电流减小。优化设计Halo掺杂结构的参数可以提高器件的抗辐照能力，这对于提高器件在辐照下的性能有重要作用。

对于应用于空间辐照环境下的集成电路芯片而言，优化设计超深亚微米器件Halo结构的结构参数，在保证器件具有良好的短沟道特性的同时使其具有更好的抗辐照能力，对于提高器件的性能及可靠性具有重要的应用价值。

发明内容

本发明的目的在于提供一种Halo结构的超深亚微米MOS器件，减小器件总剂量辐照后的关态泄漏电流。通过参数优化设计出良好的Halo结构，使器件不仅能够有效抑制短沟道效应，而且拥有优秀的抗辐照特性。

本发明在现有超深亚微米CMOS器件中采用Halo结构改善器件的短沟道效应的基础上，同时考虑其对抗总剂量辐照特性的改善作用。通过优化设计Halo掺杂结构参数，提高STI氧化层与衬底之间界面处的掺杂浓度，提高寄生晶体管的阈值电压，从而减少总剂量辐照后寄生晶体管的电流，达到降低器件总剂量辐照之后关态泄露电流，提高器件抗辐照能力的目的。

本发明通过单独改变器件的各个参数得到各参数对于器件常规特性及抗辐照特性的影响。先分别单独考虑器件的常规特性和抗辐照特性(主要由寄生泄漏电流衡量)得到相应的参数优化结果，然后综合考虑常规及抗辐照特性，对两种特性的优化结果取共同的参数区域，从而得到参数优化结果。

具体的，本发明的技术方案如下：

一种Halo结构的MOS器件，包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，源漏之间、沟道区的两侧为浅掺杂注入区(即LDD区)，在LDD区近沟道端包围有重掺杂的Halo区，其特征在于，所述Halo区的掺杂浓度为4×10¹⁸cm^-3～1×10¹⁹cm^-3，Halo区的半径为30～50纳米。

上述器件的Halo区与衬底区域、LDD区及其他掺杂区域之间界面上的浓度过渡梯度要越陡越好，最好是突变结。

本发明器件的制备流程与现有的Halo结构器件相同，通过离子注入在LDD区的近沟道端形成口袋型的高掺杂区域(即Halo区)，其结构参数主要由离子注入的角度、注入剂量及能量决定。例如本发明的实施例中Halo注入Ga(镓)，入射离子能量为40-80KeV，剂量为6.4×10¹²cm^-2～1.6×10¹³cm^-2，注入角度为45～60°。

总剂量辐照导致的器件寄生泄漏电流主要决定于辐照在STI区与衬底边缘薄层内的氧化物陷阱数量。氧化物陷阱的数量正比于辐照过程中该薄层内有效电场，电场取决于内外电势差。图1和图2分别是常规器件和Halo结构器件沿沟道方向的剖面图，从图中可以看到，Halo结构器件在沟道靠近源漏的两端(也就是LDD区近沟道的一端)各引入了一个口袋型的重掺杂区域(Halo区)。该区域的引入使沟道深度方向上电势降落更快，从而使所述薄层两边电势差降低，降低了辐照中的有效电场，因而使STI区中的氧化物陷阱电荷数量减少，降低了寄生泄漏电流，使器件的抗辐照能力得到提高。

Halo结构参数主要由Halo区的掺杂浓度、半径及Halo区与LDD区和衬底区域界面处浓度变化梯度等决定。优化设计Halo结构参数可以使器件同时具有良好的短沟道特性和抗辐照特性。

图3是模拟得到的在相同辐照条件下不同的Halo结构参数下器件的关态泄漏电流。可以发现，Halo掺杂结构参数的改变对于提高超深亚微米器件抗辐照能力具有很明显的作用，这种改善作用为我们进行参数优化提供了有利的支持。为模拟Halo半径的大小对于器件抗辐照性能的影响我们对比两个器件，它们仅仅是Halo半径不同，分别为10nm和30nm。其他参数均相同，半导体器件的沟长为180纳米，LDD区长度为100纳米，Halo区域掺杂浓度为6×10¹⁸cm^-3，LDD区深度40nm，源漏结深120纳米，栅氧化层厚度3.8纳米等。图3中曲线1和2分别为采用相同的Halo结构下使用不同掺杂半径的两个器件在没有经过辐照时的特性曲线，两条曲线基本重合，曲线左端电流值表示我们要观察的泄漏电流；曲线3和4分别为相同的Halo结构下使用不同掺杂半径的两个器件在经过同样剂量的辐照后的特性，可以看出器件的泄漏电流在辐照之后急剧增大。从图中可以看出，辐照之前的特性曲线基本重合，泄漏电流约为10^-14A，在相同剂量的辐照下，器件的寄生泄漏电流迅速上升，对于半径为30纳米的Halo掺杂结构(曲线3)，其泄漏电流(7×10^-9A)要比半径为10纳米的Halo掺杂结构器件(曲线4)的泄漏电流(1×10^-6A)小两个数量级，很大程度上提高了器件的抗辐照能力。因此优化设计Halo掺杂结构的参数可以有效的提高期器件的抗辐照能力。

本发明的优势在于，不需要改变超大规模集成电路的制造流程，也不需要添加额外的工艺及掩膜版等，仅仅通过调节Halo注入的参数，即达到提高器件抗辐照能力的效果。

另外，本发明可以利用模拟软件进行前期模拟，不用流片就可以得到定性及粗略的分析结果，从而指导具体工艺条件下的流片实验，降低了生产成本。

本发明综合考虑了超深亚微米器件的常规特性以及抗辐照特性，参数优化结果可以使器件的短沟道特性在满足器件常规应用的条件下具有更好的抗辐照性能，对于提高应用于空间环境中的集成电路芯片的可靠性及辐照环境下的寿命具有重要意义。

附图说明

图1是常规结构MOS器件沿沟道方向的剖面图。

图2是Halo结构MOS器件沿沟道方向的剖面图。

图3是相同辐照条件下不同掺杂半径的Halo结构器件的关态泄漏电流。

图4本发明Halo结构的MOS器件制备流程的示意图。

其中：

1-衬底；2-源区；3-漏区；4-多晶硅栅极；5-栅氧化层；6-LDD区；7-隔离氧化层；8-沟道区；9-Halo区；10-光刻胶。

具体实施方式

下面结合附图，通过实施例以Halo结构的NMOS为例说明本发明器件的制备方法，但不以任何方式限制本发明的范围。

根据下述步骤制备Halo结构的NMOS器件：

(1)硅衬底制备与衬底掺杂，如图4(a)所示：制备单晶硅衬底1，使用扩散注入方法使之掺杂浓度为2×10¹⁶cm^-3～8×10¹⁶cm^-3；

(2)源漏掩膜注入，如图4(b)所示：使用源漏掩膜版，使光刻胶10阻挡器件沟道部分，使用离子注入工艺，注入砷As，之后采用快速退火工艺(温度900～1000℃，时间30～40分钟)使沟道两端形成掺杂浓度为10²⁰cm^-3左右的N型掺杂源区2及漏区3；

(3)沟道调制注入与LDD注入：源漏制作好之后，进行沟道8的P型掺杂注入，注入Ga(镓)，In(铟)等离子进行掺杂，掺杂浓度为2×10¹⁷cm^-3～5×10¹⁷cm^-3；然后使用光刻胶10挡住器件沟道中间区域及源漏区域，进行对称的N型LDD区6注入，如图4(c)所示，LDD区6的掺杂浓度为1×10¹⁹cm^-3～2×10¹⁹cm^-3；

(4)Halo掩膜注入，如图4(d)所示：使用掩膜版保护源漏区域及沟道中间区域，注入角度为45-60，使用离子注入Ga(镓)，入射离子能量为40-80KeV，剂量为6.4×10¹²cm^-2～1.6×10¹³cm^-2，形成高掺杂的Halo区9，其掺杂浓度一般在4×10¹⁸cm^-3～1×10¹⁹cm^-3范围内，Halo区9的半径为30～50纳米范围内；

(5)栅氧化层生长及多晶硅栅淀积，如图4(e)所示：用光刻胶定义栅氧化层的长度(50～100纳米)，使用干氧氧化工艺(温度800～900℃，时间30～40分钟)制作厚度为3～5纳米的二氧化硅栅氧化层5，并在氮气氛中进行退火以减少界面态；在上述制作完成的氧化层上淀积厚度为20～100纳米厚度的N型重掺杂多晶硅栅极4；

(6)隔离氧化层及后续制备工艺，如图4(f)所示：步骤(5)之后湿氧氧化生成隔离氧化层7以保护器件并实现多晶硅栅极4与源区2、漏区3之间的隔离。器件制作完毕，后续工艺如打孔、连线、隔离区域等不再赘述。

Claims (2)

1.一种Halo结构的MOS器件，包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，源漏之间、沟道区的两侧为浅掺杂注入区，在浅掺杂注入区的近沟道端包围有重掺杂的Halo区，其特征在于，所述Halo区的掺杂浓度为4×10¹⁸cm^-3～1×10¹⁹cm^-3，Halo区的半径为30～50纳米。

2.如权利要求1所述的MOS器件，其特征在于，所述Halo区与相邻区域之间的界面处掺杂浓度过渡为突变结。

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