CN1774795A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1774795A
CN1774795A CNA2005800003028A CN200580000302A CN1774795A CN 1774795 A CN1774795 A CN 1774795A CN A2005800003028 A CNA2005800003028 A CN A2005800003028A CN 200580000302 A CN200580000302 A CN 200580000302A CN 1774795 A CN1774795 A CN 1774795A
Authority
CN
China
Prior art keywords
mentioned
depth
degree
layer
noncrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800003028A
Other languages
English (en)
Other versions
CN100401476C (zh
Inventor
柴田聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1774795A publication Critical patent/CN1774795A/zh
Application granted granted Critical
Publication of CN100401476C publication Critical patent/CN100401476C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

从硅衬底(100)的表面到第1深度(A)为止的区域上形成非结晶层(101)。这时，非结晶·结晶界面(102)附近空穴(103)发生。接下来，通过热处理使非结晶层(101)的结晶结构从第1深度(A)到比第1深度浅的第2深度(B)为止的区域恢复。由此，从硅衬底(100)的表面到第2深度(B)为止的区域成为非结晶层(101)。这时，空穴(103)留在第1深度(A)。此后，通过离子注入在比第2深度(B)浅的第3深度(C)形成PN结(104)。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，特别是有关形成抑制了泄漏电流的浅连接(shallow junction)的方法。
背景技术
近年，随着半导体集成电路装置的高集成化、高机能化及高速化，晶体管内的短沟道效应成为大问题。在此，作为消除短沟道效应技术之一的是，适用具有极浅PN结的漏极外延的方法已为所知。
例如，栅极电极尺寸为65nm的晶体管中，漏极外延的PN结深度只要约为13nm就可以了。为实现这种做法，将预热时间(thermalbudget taim)控制在毫秒级的闪光灯退火技术及激光退火技术正在研究中。
然而，在这样的短时间热处理技术中，因为热处理时间极短，受半导体器件上图案的影响使杂质的激活率产生偏差。其结果，就是晶体管特性具有了偏差的短处。这个短处，在具有各种各样的图案的系统大规模集成电路(system LSI)的批量生产中有可能成为致命的缺点。
为此，在只引起杂质的激活性而不引起扩散的温度，如500℃以上800℃以下的温度范围中进行数分钟的热处理技术被提出。它被称为低温SPE(Solid Phose Epitaxy)技术。
下面，就以前的低温SPE技术，以P沟道型晶体管的形成为例参照附图进行说明。
图6(a)至图6(c)及图7(a)、图7(b)，是模式表示适用低温SPE技术的P沟道型晶体管的形成工序。
首先，如图6所示那样，在硅衬底10上介于栅极绝缘膜11形成栅极电极12。接下来，在硅衬底10中的栅极电极12两侧区域上，注入能量为数KeV至数10KeV条件下离子注入锗或硅，形成非结晶层13。这时，非结晶层13和非结晶层13下部的具有结晶结构的硅衬底10的界面附近产生空穴14。
其次，如图6(b)所示那样，在非结晶层13中注入成为掺杂物的硼，通过在能量1KeV以下的离子注入，形成漏极外延15。
再次，如图6(c)所示那样，在硅衬底10中栅极电极12两侧的区域，将砷或锑以相对于衬底面法线如25度的角度注入，形成围绕(halo)区域16。
接下来，如图7(a)所示那样，在栅极电极12的两侧形成侧壁17。其后，在硅衬底10中栅极电极12及侧壁17的两侧的区域上，通过将硼以注入能量为数KeV的离子注入，形成接触漏极18。
最后，如图7(b)所示那样，在500℃以上800℃以下的温度范围内，进行数分的热处理。由此，非结晶层13恢复成结晶结构，硅衬底10中非结晶区域不再存在。但是，空穴14，残留在非结晶层13和硅衬底10的界面区域。
如以上的做法，作为漏极外延15形成用的掺杂物而注入的硼，在非结晶层13中，非结晶层13恢复为结晶结构的过程中，发生不随扩散的激烈的激活。由此，能够形成浅PN结。由该技术形成的PN结的深度，由离子注入后形成的杂质轮廓(profile)基本已经决定。
然而，非结晶层13，形成到比漏极外延15的PN结的深度更深的位置。为此，将为非结晶层13的形成将锗或硅注入到硅衬底10时的注入能量设定成，为漏极外延15的形成使注入硼的轮廓全部没入非结晶层13内。
这样做，形成PN结的深度未满20nm的漏极外延15。因为热处理时间由数分钟长，成为图案依存性极低的漏极外延15。所谓图案依存性，意味着在晶片面内(单晶片内)，由于形成的图案的影响杂质的激活性率出现偏差。具体地讲，意味着例如由聚晶硅形成的栅极电极在晶片内全处没有均匀分布的情况下，由该分布的疏密差使掺杂物质的激活性率出现偏差。
(专利文献)
John O.Borland、Low Temperature Activation of Ion ImplantedDopants，Extended Abstracts of International Workshop on JunctionTechnology 2002，应用物理学会(Japan Society of Applied Physics)，2002年12月，p.85-88
(发明所要解决的课题)
然而，上述低温SPE技术中存在以下问题。也就是，因为非结晶层的深度成为15nm至30nm左右，导入离子时非结晶层和结晶层的界面上产生空穴，存在于围绕(halo)区域的PN结位置或漏极外延的PN结位置的极近的位置。其结果，用低温SPE技术制造的以前的半导体集成电路装置中，发生结泄漏电流与使用闪光灯退火或激光退火制造的半导体集成电路装置相比大幅度增加的问题。
发明内容
鉴于以上所述，本发明，以提供使用低温SPE技术，在抑制结泄漏电流的同时抑制图案依存性的半导体器件制造方法。
(解决课题的方法)
为了达到上述目的，本申请的发明者们，想到了采用以下的方法抑制结泄漏电流的方法。也就是，将非结晶层形成的时候非结晶层和结晶层区域的附近产生空穴的位置，对应于半导体器件的PN结设定。由此，使非结晶·结晶界面上发生的空穴和晶体管等必须的PN结的位置分离，抑制结泄漏电流。就是这样的方法。
具体地讲，本发明所涉及的第1半导体器件的制造方法，包括：半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；通过在所规定温度下对非结晶层进行热处理，在非结晶层中，使从第1深度到比第1深度浅的第2深度为止的区域恢复为结晶结构，由此使非结晶层退至第2深度的工序；通过向经过热处理的非结晶层导入离子，在比第2深度浅的第3深度形成PN结的工序。
根据第1半导体器件的制造方法，可以分别设定导入离子时的非结晶层厚度和非结晶层形成时产生空穴的位置。以下进行更详细的说明。
在半导体区域上形成非结晶层时，非结晶层和半导体区域中的具有结晶结构的区域的界面(以下称为非结晶·结晶界面)附近产生结晶空穴。第1半导体区域的制造方法中，因为非结晶层从半导体区域的表面形成到第1深度为止，所以，非结晶·结晶界面存在于第1深度，上述空穴也存在于第1深度附近。在此，通过对非结晶层进行热处理，使从第1深度到比第1深度浅的第2深度为止的区域恢复为结晶结构，从半导体区域表面到第2深度为止的区域成为非结晶层。该结果，使热处理后的非结晶·结晶界面存在于第2深度内。按照以上的做法，可以分别设定非结晶层的厚度(非结晶·结晶界面存在的第2深度)和空穴存在的为止(第1深度)。还有，其后通过对非结晶层的离子导入，在比第2深度浅的第3深度形成PN结。这样做，可以充分地分离非结晶层形成时在第1深度附近产生结晶空穴和在第3深度形成的PN结。
由第1半导体器件的制造方法的以上的结果，可以降低结泄漏电流。也就是，空穴和PN结共存于近处的话，就成为产生结泄漏电流的一个原因，但是，根据第1半导体器件的制造方法的话，可以使空穴和PN结处于充分远离的位置。
在此，将对非结晶层的热处理进行较长时间的数分钟的热处理，可以进行无图案依存性的活性化处理。其结果，能够无图案依存性地制造具有浅PN结(例如漏极外延接合)且降低了结泄漏电流的半导体器件。
且，第1半导体器件的制造方法中，进行热处理时的所规定温度最好的是475℃以上且600℃以下。
在这种设定温度下进行较长时间的数分钟的热处理的话，就确实可以进行无图案依存性的激活处理。其结果，能够无图案依存性地制造具有浅PN结(例如漏极外延接合)且降低了结泄漏电流的半导体器件。
本发明所涉及的第2半导体器件的制造方法，包括：第1导电型半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；通过在所规定温度下对非结晶层进行热处理，在非结晶层中，使从第1深度到比第1深度浅的第2深度为止的区域恢复为结晶结构，由此使非结晶层退至第2深度的工序；通过向经过热处理的非结晶层导入离子，在比第2深度浅的第3深度形成具有PN结的第2导电型第1杂质层的工序；对第1杂质层进行激活处理的工序。
根据第2半导体器件的制造方法，可以和第1半导体器件的制造方法一样，在降低与第1半导体器件的制造方法一样的结泄漏电流的同时制造具有浅PN结的杂质区域。还有，对非结晶层的热处理及对第1杂质层进行较长时间的数分钟的热处理的话，非结晶层的结晶结构恢复及杂质层激活的各自工序中，可以防止图案依存性的发生。
本发明所涉及的第3半导体器件的制造方法，包括：第1导电型半导体区域上形成栅极电极的工序；第1导电型半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；通过在所规定温度下对非结晶层进行热处理，在非结晶层中，使从第1深度到比第1深度浅的第2深度为止的区域恢复为结晶结构，由此使非结晶层退至第2深度的工序；通过向经过热处理的非结晶层导入离子，在比第2深度浅的第3深度形成具有PN结的第2导电型第1杂质层的工序；通过向经过热处理的非结晶层导入离子，在比第1深度浅且比第3深度深的位置形成具有PN结的第1导电型第2杂质层的工序；对第1杂质层及第2杂质层进行激活处理的工序。
根据第3半导体器件的制造方法，在降低与第1半导体器件的制造方法一样的结泄漏电流的同时制造具有浅PN结的杂质层的MOSFET(M etal Oxide Semiconductor Feild Effect Transistor)等。还有，对非结晶层的热处理及对第1杂质层进行较长时间的数分钟的热处理的话，非结晶层的结晶结构恢复及杂质层激活的各自工序中，可以防止图案依存性的发生。
还有，因为形成了第2杂质层，所以在制造包括第2杂质层的如围绕(halo)区域等的半导体器件时，可以实现降低泄漏电流的本发明效果。
还有，本发明所涉及的第1、第2及第3半导体器件的制造方法中，最好的是第3深度为5nm以上15nm以下。
形成第3深度具有这样深度的第1杂质层的话，在结泄漏电流及图案依存性的降低的效果上，还可利用于第1杂质层具有如浅PN结等的漏极外延等，对短沟道效果的缓和是有用的。
还有，本发明所涉及的第2或第3半导体器件的制造方法中，热处理时的所规定温度是475℃以上且600℃以下，而第1杂质层或第2杂质层和第2杂质层的激活处理，最好的是在500℃以上且700℃以下的温度范围进行。
在这种设定温度下且进行较长时间的数分钟的热处理的话，在非结晶层的结晶结构恢复时，可以防止图案依存性的发生。与此同时，在杂质层激活之际，作为低温SPE技术，可以边抑制图案依存性的发生和杂质的扩散边进行杂质层的激活。
在此，形成在半导体区域的栅极电极的图案在半导体区域上不均匀分配亦可。
在此，所谓的半导体区域上形成的栅极电极的图案在半导体区域上不均匀分布，例如是栅极电极在半导体区域上有的区域形成得密得同时，在另外的区域形成得疏的情况。
这样的情况下，通过进行低温下的数分钟热处理可以制造具有无图案依存性特性的本发明的效果得到显著发挥。明显得到低温SPE技术的效果。还有，在栅极电极以外的图案不均匀分布的情况下，得到本发明的显著效果。
本发明所涉及的第4半导体器件的制造方法，包括：第1导电型半导体区域上形成栅极电极的工序；半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；在栅极电极侧面形成绝缘性侧壁的同时，通过侧壁形成时的所规定温度的热处理，在非结晶层中，使从第1深度到比第1深度浅的第2深度为止的区域恢复为结晶结构，由此使非结晶层退至第2深度的工序；通过向经过热处理的上述非结晶层中的栅极电极两侧的区域导入离子，在比第2深度浅的第3深度形成具有PN结的且是第2导电型第1杂质层的工序；对第1杂质层进行激活处理的工序。
根据第4半导体器件的制造方法，在形成具有浅PN结的杂质层的MOSFET等的时候，与第1制造方法一样可以降低结泄漏电流。还有，对非结晶层的热处理及对第1杂质层进行较长时间的数分钟的热处理的话，非结晶层的结晶结构恢复及杂质层激活的各自工序中，可以防止图案依存性的发生。
再有，因为形成侧壁的工序和恢复从第1深度到第2深度为止的非结晶层为结晶结构的工序由同一工序进行，所以可以简化半导体器件的制造工序。
且，在形成第1杂质层工序之后，还包括形成通过在非结晶层中的栅极电极两侧区域导入离子，在比第1深度浅且比第3深度深的位置具有PN结的第1导电型的第2杂质层的工序，在进行第1杂质层的激活处理时，最好同时进行第2杂质层的活性化处理。
这样做，在制造包括作为第2杂质层如围绕(halo)区域等的半导体器件时，能够实现降低泄漏电流的本发明的效果。
还有，本发明所涉及的第4半导体器件的制造方法中，最好的是第3深度为5nm以上15nm以下。
形成第3深度具有这样深度的第1杂质层的话，在结泄漏电流及图案依存性的降低的效果上，还可利用于第1杂质层具有如浅PN结等的漏极外延等，对短沟道效果的缓和是有用的。
还有，本发明所涉及的第2或第3半导体器件的制造方法中，热处理时的所规定温度是475℃以上且600℃以下，而第1杂质层或第2杂质层和第2杂质层的激活处理，最好的是在500℃以上且700℃以下的温度范围进行。
在这种设定温度下且进行较长时间的数分钟的热处理的话，在非结晶层的结晶结构恢复时，可以防止图案依存性的发生。与此同时，在杂质层激活之际，作为低温SPE技术，可以边抑制图案依存性的发生和杂质的扩散边进行杂质层的激活。
在此，形成在半导体区域的栅极电极的图案在半导体区域上不均匀分配亦可。
这样的情况下，通过进行低温下的数分钟热处理可以制造具有无图案依存性特性的本发明的效果得到显著发挥。明显得到低温SPE技术的效果。还有，在栅极电极以外的图案不均匀分布的情况下，得到本发明的显著效果。
(发明的效果)
根据本发明的半导体器件的制造方法，在形成非结晶层之后，使其厚度发生改变。为此，可以分别设定形成非结晶层时产生的空穴的位置及非结晶层和半导体区域内结晶区域的界面(非结晶·结晶界面)的位置，能够充分分离空穴的位置和非结晶层的深度。
还有，该结果，通过在非结晶层内部形成PN结，能够充分分离空穴位置和PN结的位置。为此，抑制了因空穴引起的结泄漏电流，也能够形成浅漏极外延接合等。还有，通过使用低温SPE技术，能够防止图案依存性的发生。
附图说明
图1(a)至图1(d)，是表示本发明中第1实施方式所涉及的半导体器件的制造方法的各个工序的模式剖面图。
图2(a)至图2(c)，是表示本发明中第2实施方式所涉及的半导体器件的制造方法内，从栅极电极的形成到非结晶层的形成的模式剖面图。
图3(a)至图3(c)，是表示本发明中第2实施方式所涉及的半导体器件的制造方法内，从围绕(halo)区域的形成到杂质层的激活的模式剖面图。
图4(a)至图4(c)，是表示本发明中第3实施方式所涉及的半导体器件的制造方法内，从栅极电极的形成到非结晶层的形成的模式剖面图。
图5(a)至图5(c)，是表示本发明中第3实施方式所涉及的半导体器件的制造方法内，从围绕(halo)区域的形成到杂质层的激活的模式剖面图。
图6(a)至图6(c)，是表示以前的半导体器件的制造方法内，从栅极电极的形成到非结晶层的形成的模式剖面图。
图7(a)及图7(b)，是表示以前的半导体器件的制造方法内，从围绕(halo)区域的形成到杂质层的激活的模式剖面图。
(符号说明)
100      硅衬底
101      非结晶层
102      非结晶/结晶界面
103      空穴
104      PN结
106      栅极绝缘膜
107      栅极电极
108      漏极外延
109      围绕(halo)区域
110      侧壁
111      接触漏极
A        第1深度
B        第2深度
C        第3深度
具体实施方式
(第1实施方式)
以下，就本发明的第1实施方式所涉及的半导体器件的制造方法，参照附图加以说明。
图1(a)至图1(d)，是表示本发明中第1实施方式所涉及的半导体器件的制造方法的各个工序的模式剖面图。
首先，作为半导体区域的一例，如图1(a)所示那样准备n型硅衬底100。
其次，如图1(b)所示那样，对硅衬底100注入例如锗或硅等离子，从硅衬底100表面到第1深度A为止的区域形成非结晶层101。这时，硅衬底100和非结晶层101的结晶区域的界面(以下称为非结晶·结晶界面102)附近，换句话说，第1深度A附近，发生空穴103。在此，通过调整离子注入之际的注入能量，可以任意设定形成非结晶层101的第1深度A，其结果，可以任意设定空穴103的存在深度。
再次，对硅衬底100进行低温(如500℃)的热处理。由此，非结晶层101从非结晶·结晶界面102向硅衬底100表面按所规定的恢复途径恢复为结晶结构。这时，通过调整热处理温度和处理时间，如图1(c)所示那样，到比第1深度A浅的任意第2深度B为止恢复结晶结构，可以使非结晶层101缩小到从硅衬底100的表面到第2深度B为止的区域。换句话说，非结晶层101的厚度可以成为从硅衬底100的表面到第2深度B为止的厚度。
其结果，可以充分分离位于热处理前的非结晶·结晶界面102位置的第1深度A存在的空穴103和第2深度B上存在的热处理后的非结晶·结晶界面102。
此后，如图1(d)所示那样，通过对非结晶层101注入杂质离子，在比第2深度B浅的第3深度形成PN结104。也就是，PN结104，形成在非结晶层101内部。
根据第1实施方式，可以控制非结晶·结晶界面的位置及空穴的位置使它们分离。为此，通过利用非结晶层进行离子注入，作为半导体器件晶体管形成所必须的各接合的位置可以选择的范围变大。也就是，可以在一开始避免非结晶层形成时非结晶·结晶界面的位置存在的空穴，可以任意选择各接合的位置。
具体地讲，通过设定离子注入的条件，可以任意设定非结晶层101形成的深度(第1深度A)。其结果，可以任意设定空穴103发生的深度。接下来，通过设定对非结晶层101进行热处理时的条件，可以任意设定热处理后的非结晶层101的深度(比第1深度A浅的第2深度B)。再有，通过热处理后对非结晶层101进行离子注入在非结晶层101内部形成PN结104，PN结104形成在比第2深度浅的第3深度C。因为第2深度B比第1深度浅，PN结104的位置(第3深度C)，设定在离开存在于第1深度A的空穴103的位置。
以上这样做的话，可以降低结泄漏电流。空穴103和PN结104接近存在的话成为结泄漏电流的原因，而根据本实施方式就可以充分分离空穴103和PN结104的位置。
且，为恢复非结晶层101的深度的热处理(低温退火)温度最好的是475℃以上且600℃以下，而本实施方式是在500℃。采用这样的温度进行退火的话，可以将刚形成非结晶层101后的非结晶·结晶界面102的粗糙不平(凸凹)在热处理后基本变平整。具体地讲，可以将非结晶·结晶界面102粗糙度平整到1nm以下。
还有，本实施方式中作为半导体区域使用了n型硅衬底100，但是，使用p型硅衬底亦可。
再有，本实施方式中由离子注入向非结晶层导入了离子，但是，其他的方法，如由等离子掺杂导入离子亦可。
(第2实施方式)
以下，就本发明的第2实施方式所涉及的半导体器件的制造方法，参照附图加以说明。
图2(a)至图2(c)及图3(a)至图3(c)，是表示本发明中第2实施方式所涉及的半导体器件的制造方法工序的模式剖面图。
首先，如图2(a)所示那样，在作为半导体区域的n型硅衬底100上，介于栅极绝缘膜106形成由聚晶硅形成的栅极电极107。这只要用例如众所周知的平板印刷技术及蚀刻技术形成即可。在此，栅长为70nm。
其次，对硅衬底100中栅极电极107两侧的区域，注入例如锗或硅等离子，形成具有从硅衬底100表面到第1深度A为止的区域非结晶层101。在此，非结晶层101的厚度，是从硅衬底100的表面到非结晶层101的下表面的厚度。也就是，如栅极电极107下侧的非结晶层101变浅，不是指这样的变浅的部分，而是其他部分。在以下的本申请书中，其他区域的厚度也是从硅衬底100的表面到该区域的下表面为止的厚度。同样，PN结的深度，也是到该接合下表面的深度。
还有，通过调整离子注入之际的注入能量，第1深度A，设定为比晶体管形成必要的种种PN结深的位置。
具体地讲，如将锗，以注入能量60keV且注入剂量3×1014/cm2的条件注入的话，第1深度约为80nm。这个深度，比后形成的漏极外延及围绕(halo)区域等的PN结深。
还有，非结晶层101形成时，硅衬底100的结晶区域和非结晶层101的界面(该界面存在于第1深度)附近，发生空穴103。
接下来，在475℃以上且600℃以下的温度范围，如500℃的温度下，进行数分钟的热处理。由此，从非结晶层101的第1深度到比第1深度浅的任意第2深度的区域，能够使其恢复结晶结构。其结果，非结晶层101，从硅衬底100的表面缩小到第2深度为止的区域。这个样子由图2(b)表示。本实施方式中，第2深度为15nm至30nm。
且，该非结晶层101的结晶结构恢复时，空穴103的存在位置不变，仍留在第1深度附近。
但是，本实施方式中所说的475℃以上且600℃以下的温度范围，是最好的温度范围，但是并不只限于此。
接下来，如图2(c)所示那样，在非结晶层101中栅极电极107两侧的区域，将栅极电极107作为掩模离子注入杂质硼。由此，作为第1杂质层，就像在栅极电极107下面垫入一部分那样形成了p型漏极外延108。这时，注入条件是注入能量为1keV且注入剂量1×1014/cm2。还有，漏极外延108形成为如5nm至15nm的厚度。
因为对非结晶层101进行硼等的注入可以抑制沟道效应，硼不会进入到硅衬底100的深的部分。为此，漏极外延108，可以形成在比第2深度充分浅的区域。
P型漏极外延108和n型硅衬底100的分界上形成了PN结，但是，该PN结的位置，充分远离第1深度中存在的空穴。为此，可以抑制因空穴103引起的结泄漏电流。
接下来，如图3(a)所示那样，将栅极电极107作为掩模，在硅衬底100中栅极电极107两侧的区域上，将砷以注入剂量5×1013/cm2且相对于衬底面的法线成25度角的条件离子注入。这样做，在比漏极外延108更靠下的栅极电极107下面以围绕漏极外延108的形式形成作为第2杂质层的n型围绕(halo)区域109。
在此，n型围绕(halo)区域109和p型漏极外延108的PN结，充分远离第1深度中存在的空穴，可以抑制因空穴103引起的结泄漏电流。
再有，如图3(b)所示那样，在栅极电极107两侧面形成绝缘性侧壁110。接下来，以栅极电极107及侧壁110为掩模，在硅衬底100中栅极电极107及侧壁110两侧的区域进行n型杂质层的离子注入。由此，接触漏极111，为降低接触电阻使其掺杂浓度高于漏极外延108的同时，形成于比第1深度浅，如约60nm。
接下来，进行漏极外延108、围绕(halo)区域109及接触漏极111等的杂质层的激活处理。其中使用低温SPE技术。具体地讲，进行500℃以上且800℃以下且处理时间为2分钟以上3分钟以下条件的热处理。但是，尽管500℃以上且800℃以下是最好的温度范围，但是并不只限于此。还有，更好的是500℃以上且700℃以下的温度范围内进行激活处理为好。
由此，非结晶层101恢复结晶结构不再存在于硅衬底100中成为非结晶的区域，同时，将漏极外延108、围绕(halo)区域109及接触漏极111等的杂质层，可以不随着杂质的扩散激活。该结果由图3(c)所示。还有，该热处理，与短时间进行处理的闪光退火等不同，为数分钟的较长时间。为此，硅衬底100上形成的图案上即便是有栅极电极107的粗密差等的不均匀性，也不会受该不均匀性影响，可以形成具有无偏差特性的晶体管。
如上所述，根据本实施方式，最初在硅衬底100的从其表面到第1深度为止的区域形成非结晶层101后，由热处理使非结晶层101的结晶结构一部分恢复，使非结晶·结晶界面后退到比第1深度浅的第2深度为止。为此，可以分离存在于第1深度的空穴103和第2深度的热处理后的非结晶·结晶界面。接下来，通过对非结晶层101进行离子注入在非结晶层101内部形成漏极外延108及围绕(halo)区域109，并可以充分分离PN结和空穴103。
由以上的叙述，可以抑制空穴103和PN结接近情况下所产生的结泄漏电流。利用此，由低温SPE技术抑制图案依存性的同时，可以制造由本发明的效果抑制了结泄漏电流的半导体器件。
且，在栅极尺寸小于如90nm的精细晶体管中，最好的是形成作为第2杂质层的围绕(halo)区域109。但是，围绕(halo)区域109并非本实施方式的必须要素，只要对应必要形成即可。
还有，本实施方式中将第1深度做为约80nm，第2深度做为15nm～30nm，漏极外延108的深度做为5nm～15nm。这些的任何一个都是最好值，但并不限于此，只要对应于必要设定即可。
还有，非结晶层101的形成和漏极外延108、围绕(halo)区域109及接触漏极111的形成的条件(注入能量、注入角度、注入剂量)，本实施方式所示值各自都是最好的条件，但是并不限于此。再有，本实施方式中是用离子注入向非结晶层101导入离子，但是，用等离子掺杂等的离子注入以外的方法导入离子亦可。
还有，本实施方式中第1导电型为n型，第2导电型为p型。但是，相反地第1导电型为p型，第2导电型为n型亦可。
还有，本实施方式中是在硅衬底100上形成栅极电极107后再形成非结晶层101的，但是，与该顺序相反，在硅衬底100上形成非结晶层101后再形成栅极电极107亦可。
(第3实施方式)
以下，就本发明的第3实施方式所涉及的半导体器件的制造方法，参照附图加以说明。
图4(a)至图4(c)及图5(a)至图5(c)，是表示本发明中第3实施方式所涉及的半导体器件的制造方法工序的模式剖面图。
首先，如图4(a)所示那样，在作为半导体区域的n型硅衬底100上，介于栅极绝缘膜106形成由聚晶硅形成的栅极电极107。这只要用例如众所周知的平板印刷技术及蚀刻技术形成即可。
其次，对硅衬底100中栅极电极107两侧的区域，注入例如锗或硅等离子，形成具有从硅衬底100表面到第1深度A为止的区域非结晶层101。在此，非结晶层101的厚度，是从硅衬底100的表面到非结晶层101的下表面的厚度。
在此，通过调整离子注入之际的注入能量，第1深度A，设定为比晶体管形成必要的种种PN结深的位置。
具体地讲，如将锗，以注入能量60keV且注入剂量3×1014/cm2的条件注入的话，第1深度约为80nm。这个深度，比后形成的漏极外延及围绕(halo)区域等的PN结深。
还有，非结晶层101形成时，硅衬底100的结晶区域和非结晶层101的界面(该界面存在于第1深度)附近，发生空穴103。
接下来，如图4(b)所示那样，栅极电极107两侧面由减压热解化学气相沉积法沉积硅氧化膜，形成绝缘性侧壁110。因为该工序伴随着约550℃进行的热处理，所以在形成侧壁110的同时，在从第1深度到比第1深度浅的的任意第2深度为止的区域，非结晶层101的结晶结构得以恢复。其结果，非结晶层101，从硅衬底100的表面缩小到第2深度为止的区域。在此，第2深度为15nm以上且30nm以下。
且，该非结晶层101的结晶结构恢复时，空穴103的存在位置不变，仍留在第1深度。
接下来，如图4(c)所示那样，在非结晶层101中栅极电极107及侧壁110的两侧区域，将栅极电极107及侧壁110作为掩模离子注入杂质硼。由此，作为第1杂质层，就像在栅极电极107下面垫入一部分那样形成了p型漏极外延108。这时，以对于衬底面的法线成25度角的同时，注入能量为1keV以下且注入剂量为1×1014/cm2的注入条件。还有，漏极外延108形成为如5nm至15nm的厚度。
因为对非结晶层101进行硼等的注入可以抑制沟道效应，硼不会进入到硅衬底100的深的部分。为此，漏极外延108，可以形成在比第2深度充分浅的区域。
这样做，p型漏极外延108和n型硅衬底100的分界上形成了PN结，但是，该PN结的位置，存在于比第1深度浅比第2深度更浅的位置。为此，该PN结充分远离第1深度中存在的空穴，可以抑制因空穴103引起的结泄漏电流。
接下来，如图5(a)所示那样，将栅极电极107及侧壁110作为掩模，在硅衬底100中栅极电极107及侧壁110两侧的区域上，以对法线成45度角且注入剂量5×1013/cm2的条件离子注入砷。
这样做，在比漏极外延108更靠下的栅极电极107下面以围绕漏极外延108的形式形成作为第2杂质层的n型围绕(halo)区域109。但是形成为在比第2深度浅的位置收纳围绕(halo)区域109的形式。
这样做，n型围绕(halo)区域109和p型漏极外延108的PN结，存在于比第1深度浅比第2深度更浅的位置。为此，PN结充分远离第1深度中存在的空穴，可以抑制因空穴103引起的结泄漏电流。
再有，如图5(b)所示那样，以栅极电极107及侧壁110为掩模，在硅衬底100中栅极电极107及侧壁110两侧的区域进行n型杂质离子的注入。由此，形成接触漏极111。接触漏极111，为降低接触电阻使其掺杂浓度高于漏极外延108的同时，形成于比第1深度(本实施方式为80nm)浅，如约60nm。
接下来，进行漏极外延108、围绕(halo)区域109及接触漏极111等的杂质层的激活处理。这使用低温SPE技术。具体地讲，进行500℃以上且800℃以下且处理时间为2分钟以上3分钟以下条件的热处理。但是，尽管500℃以上且800℃以下是最好的温度范围，但是并不只限于此。还有，更好的是500℃以上且700℃以下的温度范围内进行激活处理。
由此，非结晶层101恢复结晶结构不再存在于硅衬底100中成为非结晶的区域，同时，将漏极外延108、围绕(halo)区域109及接触漏极111等的杂质层，可以不随着杂质的扩散激活。该结果由图5(c)所示。还有，该热处理，与短时间进行处理的闪光退火等不同，为数分钟的较长时间。为此，硅衬底100上形成的图案上即便是有栅极电极107的粗密差等的不均匀性，也不会受该不均匀性影响，可以形成具有无偏差特性的晶体管。
如上所述，根据本实施方式，最初在硅衬底100的从其表面到第1深度为止的区域形成非结晶层101后，由形成侧壁110的工序进行的热处理使非结晶层101的结晶结构一部分恢复，使非结晶·结晶界面后退到比第1深度浅的第2深度为止。为此，可以分离存在于第1深度的空穴103和第2深度的热处理后的非结晶·结晶界面。接下来，通过对非结晶层101进行离子注入在非结晶层101内部形成漏极外延108及围绕(halo)区域109，并可以充分分离PN结和空穴103。
由以上的叙述，可以抑制空穴103和PN结接近情况下所产生的结泄漏电流。利用此，由低温SPE技术抑制图案依存性的同时，可以制造由本发明的效果抑制了结泄漏电流的半导体器件。
再有，本实施方式中，由形成侧壁110工序进行的热处理，同时进行了将非结晶层101的结晶结构从第1深度到第2深度位置的区域的恢复处理。为此，减少工序数成为可能。
且，在栅极尺寸小于如90nm的精细晶体管中，最好的是形成作为第2杂质层的围绕(halo)区域109。但是，围绕(halo)区域109并非本实施方式的必须要素，只要对应必要形成即可。
还有，本实施方式中将第1深度，第2深度，漏极外延108深度的任何一个都是最好值，但并不限于此，只要对应于必要设定即可。
还有，非结晶层101的形成和漏极外延108、围绕(halo)区域109及接触漏极111的形成的条件(注入能量、注入角度、注入量)等，本实施方式所示值各自都是最好的条件，但是并不限于此。
还有，本实施方式中第1导电型为n型，第2导电型为p型。但是，相反地第1导电型为p型，第2导电型为n型亦可。
还有，本实施方式中是在硅衬底100上形成栅极电极107后再形成非结晶层101的，但是，与该顺序相反，在硅衬底100上形成非结晶层101后再形成栅极电极107亦可。
还有，本实施方式中是用离子注入向非结晶层101导入离子，但是，用等离子掺杂等的离子注入以外的方法导入离子亦可。
(产业上利用的可能性)
本发明所涉及的半导体器件的制造方法，对充分分离在非结晶层形成时发生的空穴位置和形成杂质层时的PN结的位置具有效果。该效果，可以利用于因空穴引起的结泄漏电流的抑制。与此同时，还可以利用于通过使用低温SPE技术，不受半导体区域上形成的图案的影响形成均匀的浅漏极外延等。

Claims (17)

1.一种半导体器件的制造方法，其特征为：
包括：
半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；
通过在所规定温度下对上述非结晶层进行热处理，在上述非结晶层中从上述第1深度到比上述第1深度浅的第2深度为止的区域恢复为结晶结构，由此使上述非结晶层退至第2深度的工序；以及
通过向经过上述热处理的上述非结晶层导入离子，在比上述第2深度浅的上述第3深度形成PN结的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征为：
上述所规定温度在475℃以上且600℃以下。
3.根据权利要求1所述的半导体器件的制造方法，其特征为：
上述第3深度在5nm以上15nm以下。
4.根据权利要求1所述的半导体器件的制造方法，其特征为：
形成在上述半导体区域的栅极电极的图案，在上述半导体区域上不均匀地分布。
5.一种半导体器件的制造方法，其特征为：
包括：
第1导电型半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；
通过在所规定温度下对非结晶层进行热处理，在非结晶层中，使从第1深度到比第1深度浅的第2深度为止的区域恢复为结晶结构，由此使非结晶层退至第2深度的工序；
通过向经过热处理的非结晶层导入离子，在比第2深度浅的第3深度形成具有PN结的第2导电型第1杂质层的工序；以及
对上述第1杂质层进行激活处理的工序。
6.根据权利要求5所述的半导体器件的制造方法，其特征为：
上述第3深度为5nm以上15nm以下。
7.根据权利要求5所述的半导体器件的制造方法，其特征为：
上述所规定温度是475℃以上且600℃以下。
上述第1杂质层的激活处理，在500℃以上且700℃以下的温度范围进行。
8.根据权利要求8所述的半导体器件的制造方法，其特征为：
形成在上述半导体区域的栅极电极的图案，在半导体区域上不均匀地分布。
9.一种半导体器件的制造方法，其特征为：
包括：
第1导电型半导体区域上形成栅极电极的工序；
上述第1导电型半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；
通过在所规定温度下对上述非结晶层进行热处理，在上述非结晶层中，使从上述第1深度到比上述第1深度浅的第2深度为止的区域恢复为结晶结构，由此使上述非结晶层退至上述第2深度的工序；
通过向经过上述热处理的上述非结晶层导入离子，在比上述第2深度浅的第3深度形成具有PN结的第2导电型的第1杂质层的工序；
通过向经过上述热处理的上述非结晶层导入离子，在比上述第1深度浅且比上述第3深度深的位置形成具有PN结的第1导电型的第2杂质层的工序；以及
对上述第1杂质层及上述第2杂质层进行激活处理的工序。
10.根据权利要求9所述的半导体器件的制造方法，其特征为：
上述第3深度在5nm以上15nm以下。
11.根据权利要求9所述的半导体器件的制造方法，其特征为：
上述所规定温度在475℃以上且600℃以下。
上述第1杂质层和上述第2杂质层的激活处理，在500℃以上且700℃以下的温度范围进行。
12.根据权利要求9所述的半导体器件的制造方法，其特征为：
形成在上述半导体区域的栅极电极的图案，在半导体区域上不均匀地分布。
13.一种半导体器件的制造方法，其特征为：
包括：
第1导电型半导体区域上形成栅极电极的工序；
上述半导体区域中从其表面到第1深度为止的区域形成非结晶层的工序；
在上述栅极电极侧面形成绝缘性侧壁的同时，通过上述侧壁形成时的所规定温度的热处理，在上述非结晶层中，使从上述第1深度到比上述第1深度浅的第2深度为止的区域恢复为结晶结构，由此使上述非结晶层退至上述第2深度的工序；
通过向经过上述热处理的上述非结晶层中的上述栅极电极两侧的区域导入离子，在比上述第2深度浅的第3深度形成具有PN结的且是第2导电型的第1杂质层的工序；以及
对上述第1杂质层进行激活处理的工序。
14.根据权利要求13所述的半导体器件的制造方法，其特征为：
在形成上述第1杂质层工序之后，还包括通过在上述非结晶层中的上述栅极电极两侧区域导入离子，形成在比上述第1深度浅且比上述第3深度深的位置具有PN结的第1导电型的第2杂质层的工序，
在进行上述第1杂质层的激活处理时，同时进行上述第2杂质层的活性化处理。
15.根据权利要求13所述的半导体器件的制造方法，其特征为：
上述第1杂质层在5nm以上15nm以下。
16.根据权利要求13所述的半导体器件的制造方法，其特征为：
上述所规定温度在475℃以上且600℃以下。
上述激活处理，在500℃以上且700℃以下的温度范围进行。
17.根据权利要求13所述的半导体器件的制造方法，其特征为：
形成在上述半导体区域的栅极电极的图案，在半导体区域上不均匀地分布。
CNB2005800003028A 2004-03-31 2005-03-29 半导体器件的制造方法 Expired - Fee Related CN100401476C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP103681/2004 2004-03-31
JP2004103681A JP3737504B2 (ja) 2004-03-31 2004-03-31 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1774795A true CN1774795A (zh) 2006-05-17
CN100401476C CN100401476C (zh) 2008-07-09

Family

ID=35064064

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800003028A Expired - Fee Related CN100401476C (zh) 2004-03-31 2005-03-29 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US7737012B2 (zh)
EP (1) EP1732112A4 (zh)
JP (1) JP3737504B2 (zh)
CN (1) CN100401476C (zh)
WO (1) WO2005096357A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194868A (zh) * 2010-03-16 2011-09-21 北京大学 一种抗辐照的Halo结构MOS器件及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421130B2 (en) * 2007-04-04 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing SRAM devices with reduced threshold voltage deviation
JP5303881B2 (ja) 2007-08-15 2013-10-02 富士通セミコンダクター株式会社 電界効果トランジスタ及び電界効果トランジスタの製造方法
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
US8884341B2 (en) 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0458524A (ja) * 1990-06-27 1992-02-25 Fujitsu Ltd 半導体装置の製造方法
JPH0689869A (ja) * 1991-01-10 1994-03-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP3328958B2 (ja) * 1991-10-15 2002-09-30 ソニー株式会社 半導体装置の製造方法
JPH08203842A (ja) * 1995-01-30 1996-08-09 Sony Corp 半導体装置の製造方法
US6074937A (en) * 1997-12-18 2000-06-13 Advanced Micro Devices, Inc. End-of-range damage suppression for ultra-shallow junction formation
US6180476B1 (en) * 1998-11-06 2001-01-30 Advanced Micro Devices, Inc. Dual amorphization implant process for ultra-shallow drain and source extensions
US6362063B1 (en) * 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices
US6187643B1 (en) * 1999-06-29 2001-02-13 Varian Semiconductor Equipment Associates, Inc. Simplified semiconductor device manufacturing using low energy high tilt angle and high energy post-gate ion implantation (PoGI)
US6287925B1 (en) 2000-02-24 2001-09-11 Advanced Micro Devices, Inc. Formation of highly conductive junctions by rapid thermal anneal and laser thermal process
US6251757B1 (en) * 2000-02-24 2001-06-26 Advanced Micro Devices, Inc. Formation of highly activated shallow abrupt junction by thermal budget engineering
US6391751B1 (en) * 2000-07-27 2002-05-21 Advanced Micro Devices, Inc. Method for forming vertical profile of polysilicon gate electrodes
US6521502B1 (en) * 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) * 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
JP2002176172A (ja) * 2000-12-06 2002-06-21 Nec Corp Ｍｏｓトランジスタの製造方法
JP3904936B2 (ja) * 2001-03-02 2007-04-11 富士通株式会社 半導体装置の製造方法
US6624037B2 (en) * 2001-08-01 2003-09-23 Advanced Micro Devices, Inc. XE preamorphizing implantation
WO2003046967A2 (en) * 2001-11-30 2003-06-05 Koninklijke Philips Electronics N.V. Method of forming a doped region in a semiconductor body comprising a step of amorphization by irradiation
US6555439B1 (en) * 2001-12-18 2003-04-29 Advanced Micro Devices, Inc. Partial recrystallization of source/drain region before laser thermal annealing
US6548361B1 (en) * 2002-05-15 2003-04-15 Advanced Micro Devices, Inc. SOI MOSFET and method of fabrication
US6680250B1 (en) * 2002-05-16 2004-01-20 Advanced Micro Devices, Inc. Formation of deep amorphous region to separate junction from end-of-range defects
US6893930B1 (en) * 2002-05-31 2005-05-17 Advanced Micro Devices, Inc. Fabrication of field effect transistor with shallow junctions using low temperature activation of antimony
US6699771B1 (en) * 2002-08-06 2004-03-02 Texas Instruments Incorporated Process for optimizing junctions formed by solid phase epitaxy
US6642122B1 (en) * 2002-09-26 2003-11-04 Advanced Micro Devices, Inc. Dual laser anneal for graded halo profile
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
US6936505B2 (en) * 2003-05-20 2005-08-30 Intel Corporation Method of forming a shallow junction
US7071069B2 (en) * 2003-12-22 2006-07-04 Chartered Semiconductor Manufacturing, Ltd Shallow amorphizing implant for gettering of deep secondary end of range defects
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7091097B1 (en) * 2004-09-03 2006-08-15 Advanced Micro Devices, Inc. End-of-range defect minimization in semiconductor device
US7247547B2 (en) * 2005-01-05 2007-07-24 International Business Machines Corporation Method of fabricating a field effect transistor having improved junctions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194868A (zh) * 2010-03-16 2011-09-21 北京大学 一种抗辐照的Halo结构MOS器件及其制备方法
CN102194868B (zh) * 2010-03-16 2013-08-07 北京大学 一种抗辐照的Halo结构MOS器件

Also Published As

Publication number Publication date
EP1732112A1 (en) 2006-12-13
JP2005294341A (ja) 2005-10-20
KR20070000330A (ko) 2007-01-02
CN100401476C (zh) 2008-07-09
US20070054444A1 (en) 2007-03-08
WO2005096357A1 (ja) 2005-10-13
US7737012B2 (en) 2010-06-15
JP3737504B2 (ja) 2006-01-18
EP1732112A4 (en) 2008-10-01

Similar Documents

Publication Publication Date Title
CN1222986C (zh) 半导体装置的制造方法和半导体装置
CN1130757C (zh) 使用离子注入制造半导体器件的方法
CN1194378C (zh) 有源矩阵型显示设备
CN1078386C (zh) 制造半导体器件的方法
CN1109360C (zh) Cmos结构半导体器件的制备方法
CN1240131C (zh) 半导体装置及其制造方法
CN1773724A (zh) 半导体装置及其制造方法
CN1286157C (zh) 半导体装置及其制造方法
CN1574296A (zh) 半导体装置的制造方法
CN1679169A (zh) 半导体器件及其制造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
CN1284217C (zh) 半导体器件的制造方法
CN1253929C (zh) 半导体装置及其制造方法
CN1774795A (zh) 半导体器件的制造方法
CN1694263A (zh) 半导体装置及其制造方法
CN1921073A (zh) 金属硅化物制作中的选择性离子注入预非晶化方法
US20050136623A1 (en) Shallow amorphizing implant for gettering of deep secondary end of range defects
CN1237620C (zh) 半导体装置和半导体装置的制造方法
CN1540742A (zh) 半导体装置及其制造方法
CN1577770A (zh) 半导体装置的制造方法及半导体衬底
CN1945853A (zh) 包括具有非对称结构的场效应晶体管的半导体器件和制造该器件的方法
CN1862773A (zh) 半导体器件制造方法
CN1519901A (zh) 具有由氨气中侧氮化处理的多金属栅结构的栅电极的半导体器件
CN1165073C (zh) 半导体装置的制造方法
CN1892996A (zh) 薄膜晶体管的制造方法与修补多晶硅膜层之缺陷的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080709

Termination date: 20130329