CN1862773A - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN1862773A
CN1862773A CN200610079496.1A CN200610079496A CN1862773A CN 1862773 A CN1862773 A CN 1862773A CN 200610079496 A CN200610079496 A CN 200610079496A CN 1862773 A CN1862773 A CN 1862773A
Authority
CN
China
Prior art keywords
layer
contact hole
indium
scope
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200610079496.1A
Other languages
English (en)
Other versions
CN100421219C (zh
Inventor
池田典昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1862773A publication Critical patent/CN1862773A/zh
Application granted granted Critical
Publication of CN100421219C publication Critical patent/CN100421219C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种具有接触插头的半导体器件的半导体器件制造方法，其中以从30到120keV的范围内的能量和从1.0×1013/cm2到5.0×1014/cm2的范围内的注入量，将铟离子注入由形成在半导体硅衬底表面上的高浓度N型扩散层的表面部分和层间绝缘膜形成的接触孔，以便在接触孔的底部、在高浓度N型扩散层的表面部分上生长含铟层。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体器件制造方法，更具体地，涉及一种制造具有接触插头的半导体器件的方法。
背景技术
在半导体器件中，通常利用接触插头来连接半导体硅衬底和上配线层。
这里，参照图1A到1E，对制造半导体器件的传统方法进行描述。
如图1A所示，在半导体衬底1上形成由SiO2等制成的层间绝缘膜2。
然后，在上述层间绝缘膜2上的给定位置处形成光刻胶层(未示出)，此光刻胶层在公知的干法刻蚀处理中用作掩膜，以形成接触孔3，如图1B所示。
接下来，如图1C所示，执行溅射处理，在接触孔3的表面上形成钛层4。然后，在N2气的环境中进行退火处理，从而使钛层4变为TiN的阻挡层，如图1D所示。此时，在位于接触孔3底部下方的半导体硅衬底1上形成了TiSi2的金属硅化物层5。
然后，在上述接触孔3上设置由钨、包含杂质的多晶硅等构成的导电层，以形成接触插头7，如图1E所示。
优选地，这样形成的接触插头的电阻较低，以降低半导体器件的功率消耗。为了降低接触插头等的电阻，公知的方法是在前述接触孔的底部形成TiSi2层。
同时，通过将铟离子注入半导体硅衬底的N型扩散层的整个表面来制造绝缘栅极场效应晶体管的方法也是已知的，如图2A和2B所示。
对此方法解释如下：
首先，如图2A所示，在半导体硅衬底上形成器件分离绝缘区13和绝缘膜14。然后，将磷离子和硼离子注入到半导体硅衬底中，从而在半导体硅衬底中形成P型阱8和N型阱9。
之后，有选择地将硼离子注入P型阱8，将磷离子注入N型阱9。然后，分别在P型阱8和N型阱9上形成P型高浓度阱层10和N型高浓度阱层11。
之后，将铟离子注入P型阱8和N型阱9的整个表面，从而在半导体硅衬底上形成含铟层12。
此外，如图2B所示，将砷离子有选择地注入到具有栅极电极结构20的P型高浓度阱层10中，所述栅极电极结构20设置在半导体硅衬底上，用作注入阻挡掩膜，从而形成了高浓度N型扩散层15和16。
类似地，将BF2离子有选择地注入到N型高浓度阱层11中，从而形成高浓度P型扩散层17和18。
这里，高浓度N型扩散层15和16与高浓度P型扩散层17和18对应于绝缘栅极场效应晶体管的源极/漏极结构。
在日本专利申请公开No.2002-368212中提出了上述制造具有含铟层的半导体器件的方法。
发明内容
但是，随着近年来半导体器件的尺寸缩减和高度集成，由于接触孔的直径较小，仅在接触孔的底部生长TiSi2层不足以防止接触插头的电阻值的增加。
此外，上述将铟离子注入到N型高浓度扩散层的整个表面中的方法具有以下问题：原子半径大于硅的铟离子可能会引起半导体硅衬底中的硅晶体缺陷。因此，需要将铟离子的注入量设置为5×1011/cm2或更小。
本发明的目的是提供一种针对具有极好电阻特性的接触插头的半导体器件的半导体器件制造方法。
作为克服上述问题的仔细研究的结果，本发明的发明人发现可以通过包括以下步骤的半导体器件制造方法获得具有极好电阻特性的接触插头的半导体器件，并成功地完成了本发明：形成到达设置在半导体硅衬底的表面上的高浓度N型扩散层的接触孔；以及通过接触孔，注入与N型相反导电型的铟离子，其中铟离子的注入量在1.0×1013/cm2到5.0×1014/cm2的范围内。
具体地，本发明提供了：
[1]一种半导体器件制造方法，包括以下步骤：
(1)在半导体硅衬底的表面上形成高浓度N型扩散层；
(2)在具有高浓度N型扩散层的半导体硅衬底上形成层间绝缘膜；
(3)刻蚀层间绝缘膜的预定位置，以形成到达高浓度N型扩散层的接触孔；
(4)通过接触孔，以从30到120keV的范围内的能量和从1.0×1013/cm2到5.0×1014/cm2的范围内的注入量，将铟离子注入高浓度N型扩散层的表面部分，以便在接触孔的底部生长含铟层；
(5)在形成在接触孔底部的含铟层上形成金属硅化物层；
(6)在层间绝缘膜的上表面和接触孔除了接触孔的底部以外的内表面上形成阻挡层；以及
(7)在接触孔中形成接触插头。
本发明还提供了：
[2]根据上述第[1]项所述的半导体器件制造方法，其中金属硅化物层是从由以下材料构成的组中选择出来的至少一种：TiSi2、CoSi2、TaSi2、PtSi2和NiSi2。
本发明还提供了：
[3]根据上述第[1]或[2]项所述的半导体器件制造方法，其中用于铟离子注入的加速能量在从40到100keV的范围内。
本发明还提供了：
[4]根据上述第[1]到[3]项之一所述的半导体器件制造方法，其中注入量在从4.0×1013/cm2到1.0×1014/cm2的范围内。
本发明还提供了：
[5]一种半导体器件，根据上述第[1]到[4]项之一所述的半导体器件制造方法制造。
本发明还提供了：
[6]一种半导体器件，包括：
半导体硅衬底；
设置在所述半导体硅衬底的表面上的高浓度N型扩散层；
设置在所述高浓度N型扩散层中的含铟层；
设置在所述半导体硅衬底上的预定位置处的层间绝缘膜；
设置为与由所述半导体硅衬底的表面和所述层间绝缘膜所限定的接触孔的内表面相接触、以及与所述层间绝缘膜相接触的阻挡层；
设置为与所述阻挡层相接触的接触插头；以及
设置在所述含铟层和所述阻挡层之间的边界区域处的金属硅化物层，
其中所述含铟层的铟浓度在从5.0×1018/cm3到5.0×1019/cm3的范围内。
本发明还提供了：
[7]根据上述第[5]或[6]项所述的半导体器件，包括N沟道绝缘栅极场效应晶体管结构。
本发明的半导体器件制造方法能够提供具有极好电阻特性的接触插头的半导体器件。
附图说明
通过结合作为示例示出了本发明的一个实例的附图，阅读以下描述，本发明的上述和其他目的和特征将变得更加清楚，其中：
图1A到1E是每一个均部分地示出了用于解释制造接触插头的方法的重要部分的横截面图；
图2A和2B是每一个均部分地示出了用于解释制造绝缘栅极场效应晶体管的传统方法的重要部分的横截面图；
图3是部分地示出了通过本发明获得的半导体器件的重要部分的横截面图；
图4是部分地示出了用于解释本发明的制造方法的、半导体硅衬底的重要部分的横截面图；
图5是示出了用于解释本发明的制造方法的、形成在半导体硅衬底上的层间绝缘膜的局部横截面图；
图6是示出了用于解释本发明的制造方法的、形成在层间绝缘膜中的接触孔的局部横截面图；
图7是示出了用于解释本发明的制造方法的、形成在半导体硅衬底上的含铟层的局部横截面图；
图8是示出了用于解释本发明的制造方法的、形成在接触孔上的阻挡层的局部横截面图；
图9是示出了用于解释本发明的修改示例的、形成在接触孔上的钴层的局部横截面图；
图10是示出了用于解释本发明的修改示例的、所形成的金属硅化物层的局部横截面图；
图11是示出了用于解释本发明的修改示例的、从中去除了钴层的接触孔的局部横截面图；以及
图12是示出了用于解释本发明的修改示例的、形成在接触孔上的阻挡层的局部横截面图。
具体实施方式
下面，将参照附图，对通过本发明获得的半导体器件进行描述。
图3是部分地示出了通过本发明获得的半导体器件的重要结构部分的横截面图。
半导体器件100是具有N沟道绝缘栅极场效应晶体管(N沟道MOS)结构的半导体器件。设置在此半导体器件100的高浓度N型扩散层19上的是接触插头，在图3中示出了接触插头的示例结构。
如图3所示，将高浓度N型扩散层19设置在设置于半导体硅衬底1中的P型阱8中。
尽管并未具体示出，但与以上所解释的图2A和2B的情况一样，可以在P型阱8的半导体硅衬底表面上设置P型高浓度阱层。
高浓度N型扩散层19对应于半导体器件100的源极/漏极结构。利用此源极/漏极结构、栅极电极结构(未示出)等，半导体器件用作N沟道MOS。
此外，半导体器件100具有接触插头7，如图3所示。
此接触插头7通常由钨、包含杂质的多晶硅等中的至少一个构成。
例如，上述杂质包括磷和硼。
接触插头7通过阻挡层6设置在层间绝缘膜2和半导体硅衬底1上。
例如，层间绝缘膜2由SiO2构成。
此外，例如，阻挡层6由TiN、TaN等中的至少一个构成。
为了处理简单，优选地，阻挡层6由TiN构成。
此外，将阻挡层6设置为与被称为“接触孔”的部分相接触，所述接触孔由层间绝缘膜2和半导体硅衬底1限定。
在本发明中，优选地，接触孔的深度在从400到1000nm的范围内，以便于处理。
此外，接触孔的底部直径(即，接触孔与半导体硅衬底1的表面相对应的部分)优选地在从50到260nm的范围内。接触孔的顶部直径(即，接触孔几乎与层间绝缘膜2的上表面在相同平面内的部分)优选地在从100到300nm的范围内。
优选地，在半导体硅衬底1中，在高浓度N型扩散层19上沉积含铟层12。含铟层12是形成在半导体硅衬底1的表面的层。
为了减小接触插头7的电阻，含铟层12的深度(从半导体硅衬底1的表面算起)为25nm或更大，或优选地为50nm。
包含在含铟层12中的铟的浓度优选地在从5.0×1018/cm3到5.0×1019/cm3的范围内，或者更为优选地在从5.0×1018/cm3到1.0×1019/cm3的范围内。
此外，形成在含铟层12与阻挡层6之间的边界区域处的是金属硅化物化合物层501。
这种金属硅化物化合物层501由TiSi2、CoSi2、TaSi2、PtSi2、NiSi2等中的至少一个构成。
金属硅化物化合物层501优选地是从由TiSi2、CoSi2和NiSi2构成的组中选择的一个，更为优选地，是TiSi2。
[示例1]
下面，将根据参考附图的以下示例，对本发明的制造方法进行详细的描述。这里，本发明并不局限于以下示例中所描述的实施例。
本发明的制造方法包括以下步骤(1)：在半导体硅衬底1的表面上形成高浓度N型扩散层19，如图4所示。
半导体硅衬底1包含浓度在从1016/cm3到1018/cm3的范围内的B离子，并且其中形成有P型阱8。
以10keV的能量和2.8×1014/cm2的注入量，从相对于半导体硅衬底1的垂直方向，将As离子一次性注入P型阱8的预定位置。
之后，是以18keV的能量和3.0×1013/cm2的注入量，从相对于半导体硅衬底1的垂直方向，一次性注入P离子。然后，以35keV的能量和4.0×1015cm2的注入量，从相对于半导体硅衬底1的垂直方向，再次注入As离子。
此外，在从950到1000℃的范围内的温度处，扩散这些离子，从而形成高浓度N型扩散层19。
高浓度N型扩散层19在离子扩散时的深度(从半导体硅衬底1的表面算起)在从100到150nm的范围内。
高浓度N型扩散层19对应于通过本发明的制造方法获得的N沟道MOS半导体器件的源极/漏极结构。利用此源极/漏极结构、栅极电极结构(未示出)等，通过本发明的制造方法获得的半导体器件用作N沟道MOS。
此外，本发明的制造方法包括以下步骤(2)：在具有高浓度N型扩散层19的半导体硅衬底1上形成层间绝缘膜2，如图5所示。
通过公知的方法，形成层间绝缘膜2，例如，可以利用SiO2、BPSG(硼磷硅酸盐玻璃)等形成。
本发明的制造方法包括以下步骤(3)：在层间绝缘膜2的预定位置上进行刻蚀，以形成到达高浓度N型扩散层19的接触孔，如图6所示。
在层间绝缘膜2的预定位置处形成光刻胶层(未示出)，并将此光刻胶层用作执行公知的刻蚀处理(如干法刻蚀等)的掩膜，从而形成接触孔3，如图6所示。
这样形成的接触孔的深度在从550到750nm的范围内。
此外，接触孔3的底部直径(即，接触孔3与半导体硅衬底1的表面相对应的部分)在从60到160nm的范围内。接触孔的顶部直径(即，接触孔几乎与层间绝缘膜2的上表面在相同平面内的部分)优选地在从110到190nm的范围内。
此外，本发明的制造方法包括以下步骤(4)：通过接触孔，以从30到120keV的范围内的能量和从1.0×1013到5.0×1014/cm2的范围内的注入量，将铟离子注入高浓度N型扩散层的表面，以便在接触孔的底部上形成含铟层12。
此铟离子注入处理使含铟层12生长在高浓度N型扩散层19上，从而能够减小接触插头的电阻。
这里，在铟离子注入之前，通过接触孔，以从5到10keV的范围内的能量和从1.0×1013到3.0×1013/cm2的范围内的注入量，将磷离子注入高浓度N型扩散层的表面。
在铟离子注入之后，对半导体硅衬底1进行加热，以便在700℃的温度下、在氮气环境中，利用体光源(lump light source)，进行60秒的退火，从而形成含铟层12。
此外，本发明的制造方法包括以下步骤(5)：在形成在接触孔3底部的含铟层12上形成金属硅化物层；以及步骤(6)：在层间绝缘膜2的上表面和接触孔3除了接触孔的底部以外的内表面上形成阻挡层6。
在650℃的温度下，使流速率为12cm3/m的TiCl4气与流速率为4000cm3/m的H2气和流速率为1600cm3/m的Ar气反应，作为CVD的结果，以膜厚为10nm的TiSi2形成金属硅化物层501，如图8所示。
然后，在650℃的温度下，使流速率为63cm3/m的TiCl4气与流速率为240cm3/m的NH3气和流速率为5500cm3/m的N2气反应，作为CVD的结果，在TiSi2的金属硅化物层501上沉积膜厚为12.5nm的TiN的阻挡层6。
在此示例中，制造了具有上述TiSi2金属硅化物层501的半导体器件。但是，也可以制造具有CoSi2金属硅化物层的半导体器件，如以下方法所述。
首先，在如图7所示的接触孔3的内表面和层间绝缘膜2的上表面上，利用溅射方法等沉积如图9所示的钴层401。对于溅射方法没有特别的限制，可以按照任何已知的技术来进行。
之后，进行热处理，从而使接触孔3底部的钴层401与半导体硅衬底中的硅发生反应，以沉积CoSi2的金属硅化物层502。
在如图11所示通过如刻蚀等任何公知方法去除钴层401之后，可以通过与上述相同的方法，在CoSi2的金属硅化物层502上形成TiN的阻挡层6，如图12所示。
接下来，本发明的制造方法包括以下步骤(7)：在接触孔中形成接触插头7，如图3所示。
在450℃的温度下，使流速率为340cm3/m的WF6气与流速率为2200cm3/m的H2气、流速率为4000cm3/m的Ar气和流速率为200cm3/m的N2气反应，作为CVD的结果，形成钨接触插头7。
在沉积接触插头之后，可以利用刻蚀、CMP或其他处理来修整接触插头7的形状。
在修整了接触插头7的形状之后，可以按照公知的方法，完成半导体器件。
因此，包括上述步骤(1)到(7)的制造方法能够获得半导体器件。
在上述制造方法中获得的接触插头的电阻值在从360到420Ω的范围内，而未设置含铟层12时、接触插头7的电阻值在从580到640Ω的范围内。
此外，在上述示例1中，将铟离子的加速能量设置为60keV，铟离子的注入量在1.0×1013/cm2到8.0×1014/cm2的范围内。于是，这样获得的接触插头的电阻值几乎相同。
本发明并不局限于上述实施例，在不偏离本发明的范围的前提下，多种变化和修改都是可能的。
本申请基于2005年5月9日递交的日本专利申请No.2005-136726，其全部内容一并在此作为参考。

Claims (12)

1.一种半导体器件制造方法，包括以下步骤：
(1)在半导体硅衬底的表面上形成高浓度N型扩散层；
(2)在具有高浓度N型扩散层的半导体硅衬底上形成层间绝缘膜；
(3)刻蚀层间绝缘膜的预定位置，以形成到达高浓度N型扩散层的接触孔；
(4)通过接触孔，以从30到120keV的范围内的能量和从1.0×1013/cm2到5.0×1014/cm2的范围内的注入量，将铟离子注入高浓度N型扩散层的表面部分，以便在接触孔的底部生长含铟层；
(5)在形成在接触孔底部的含铟层上形成金属硅化物层；
(6)在层间绝缘膜的上表面和接触孔除了接触孔的底部以外的内表面上形成阻挡层；以及
(7)在接触孔中形成接触插头。
2.根据权利要求1所述的半导体器件制造方法，其中金属硅化物层是从由以下材料构成的组中选择出来的至少一种：TiSi2、CoSi2、TaSi2、PtSi2和NiSi2。
3.根据权利要求1所述的半导体器件制造方法，其中用于铟离子注入的加速能量在从40到100keV的范围内。
4.根据权利要求2所述的半导体器件制造方法，其中用于铟离子注入的加速能量在从40到100keV的范围内。
5.根据权利要求1所述的半导体器件制造方法，其中注入量在从4.0×1013/cm2到1.0×1014/cm2的范围内。
6.根据权利要求2所述的半导体器件制造方法，其中注入量在从4.0×1013/cm2到1.0×1014/cm2的范围内。
7.根据权利要求3所述的半导体器件制造方法，其中注入量在从4.0×1013/cm2到1.0×1014/cm2的范围内。
8.根据权利要求4所述的半导体器件制造方法，其中注入量在从4.0×1013/cm2到1.0×1014/cm2的范围内。
9.一种半导体器件，根据权利要求1所述的半导体器件制造方法制造。
10.一种半导体器件，包括：
半导体硅衬底；
设置在所述半导体硅衬底的表面上的高浓度N型扩散层；
设置在所述高浓度N型扩散层中的含铟层；
设置在所述半导体硅衬底上的预定位置处的层间绝缘膜；
设置为与由所述半导体硅衬底的表面和所述层间绝缘膜所限定的接触孔的内表面相接触、以及与所述层间绝缘膜相接触的阻挡层；
设置为与所述阻挡层相接触的接触插头；以及
设置在所述含铟层和所述阻挡层之间的边界区域处的金属硅化物层，
其中所述含铟层的铟浓度在从5.0×1018/cm3到5.0×1019/cm3的范围内。
11.根据权利要求9所述的半导体器件，包括N沟道绝缘栅极场效应晶体管结构。
12.根据权利要求10所述的半导体器件，包括N沟道绝缘栅极场效应晶体管结构。
CNB2006100794961A 2005-05-09 2006-05-09 半导体器件制造方法和半导体器件 Active CN100421219C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005136726A JP4237161B2 (ja) 2005-05-09 2005-05-09 半導体装置の製造方法
JP2005-136726 2005-05-09
JP2005136726 2005-05-09

Publications (2)

Publication Number Publication Date
CN1862773A true CN1862773A (zh) 2006-11-15
CN100421219C CN100421219C (zh) 2008-09-24

Family

ID=37390155

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100794961A Active CN100421219C (zh) 2005-05-09 2006-05-09 半导体器件制造方法和半导体器件

Country Status (4)

Country Link
US (2) US7399701B2 (zh)
JP (1) JP4237161B2 (zh)
CN (1) CN100421219C (zh)
TW (1) TWI309450B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080116494A1 (en) * 2006-11-20 2008-05-22 Matthias Goldbach Method for manufacturing a semiconductor device
JP5264187B2 (ja) * 2008-01-08 2013-08-14 パナソニック株式会社 半導体装置及びその製造方法
US8004718B2 (en) * 2009-01-12 2011-08-23 Xerox Corporation Post RIP trapping
US8193081B2 (en) * 2009-10-20 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for metal gate formation with wider metal gate fill margin
KR101932532B1 (ko) 2012-06-22 2018-12-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8907483B2 (en) 2012-10-10 2014-12-09 Globalfoundries Inc. Semiconductor device having a self-forming barrier layer at via bottom
CN113517289B (zh) * 2020-04-10 2024-02-09 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425410U (zh) 1987-08-05 1989-02-13
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
KR950007354B1 (ko) * 1992-06-05 1995-07-10 현대전자산업주식회사 티탄늄 실리사이드 콘택 제조방법
EP0622832B1 (en) * 1993-03-17 2000-05-31 Canon Kabushiki Kaisha Method of connecting a wiring with a semiconductor region and semiconductor device obtained by this method
JPH08250746A (ja) * 1995-03-13 1996-09-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US5821147A (en) * 1995-12-11 1998-10-13 Lucent Technologies, Inc. Integrated circuit fabrication
EP0942460A1 (fr) * 1998-03-13 1999-09-15 STMicroelectronics SA Procédé de formation d'une couche de siliciure de titane de faible résistivité sur un substrat semiconducteur de silicium et dispositif obtenu
US6686629B1 (en) 1999-08-18 2004-02-03 International Business Machines Corporation SOI MOSFETS exhibiting reduced floating-body effects
JP2002368212A (ja) 2001-06-12 2002-12-20 Hitachi Ltd 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP3803631B2 (ja) * 2002-11-07 2006-08-02 株式会社東芝 半導体装置及びその製造方法
JP4040534B2 (ja) * 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7211516B2 (en) * 2005-04-01 2007-05-01 Texas Instruments Incorporated Nickel silicide including indium and a method of manufacture therefor

Also Published As

Publication number Publication date
TWI309450B (en) 2009-05-01
JP4237161B2 (ja) 2009-03-11
JP2006313867A (ja) 2006-11-16
TW200727396A (en) 2007-07-16
US20060267199A1 (en) 2006-11-30
US7399701B2 (en) 2008-07-15
CN100421219C (zh) 2008-09-24
US20080265294A1 (en) 2008-10-30

Similar Documents

Publication Publication Date Title
CN1320659C (zh) 具有多方位的绝缘层上覆硅芯片及其制作方法
CN100336227C (zh) 存储单元阵列位线的制法、存储单元阵列及其制造方法
CN1251316C (zh) 半导体器件及其制造方法
CN1270380C (zh) 半导体器件及其制造方法
CN1109360C (zh) Cmos结构半导体器件的制备方法
CN1976036A (zh) 半导体器件及其制造方法
CN1862773A (zh) 半导体器件制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1956170A (zh) 用于制造半导体器件的方法
CN1881614A (zh) Mos型半导体器件及其制造方法
CN1738056A (zh) 晶体管及其制造方法
CN2775842Y (zh) 半导体电路
CN1897231A (zh) 半导体装置及其形成方法
CN1976033A (zh) 半导体器件及其制造方法
CN1870295A (zh) 半导体器件及其制造方法
CN1284217C (zh) 半导体器件的制造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
CN1738049A (zh) 微电子元件及其制造方法
CN1738054A (zh) 场效应晶体管及其制造方法、互补场效应晶体管
CN1855492A (zh) 半导体装置及其制造方法
CN1921073A (zh) 金属硅化物制作中的选择性离子注入预非晶化方法
CN1825566A (zh) 半导体装置的制造方法
CN1237620C (zh) 半导体装置和半导体装置的制造方法
CN1717793A (zh) 用于生产双极晶体管的方法
CN1540742A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: MICRON TECHNOLOGY, INC.

Free format text: FORMER OWNER: ELPIDA MEMORY INC.

Effective date: 20140512

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140512

Address after: Idaho

Patentee after: Micron Technology, Inc.

Address before: Tokyo, Japan

Patentee before: Elpida Memory Inc.