JP2002368212A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】活性化率の高いＢ，Ｐ等では拡散速度が大きす
ぎて半導体表面では低不純物濃度で、且つ、半導体基板
内部に向けて急峻な分布がない。質量の大きなＩｎ，Ｓ
ｂでは急峻な分布は実現可能であるが固溶度又は活性化
率が低く、且つ、結晶欠陥の発生を伴う。微細ＭＯＳト
ランジスタのパンチスルー現象防止と大電流化の両立に
は活性化率の高いＢ，Ｐ等の不純物で半導体表面では低
不純物濃度で、且つ、半導体基板内部に向けて急峻な分
布をチャネル領域に実現することである。 【解決手段】チャネル領域において、電気的に活性化率
の高い不純物を導入し、併せてチャネル領域における極
浅領域にＩｎ注入層を形成し、不純物Ｂ，Ｐの分布をＩ
ｎ注入層最大濃度深さになるごとく再分布させ、深さ分
布はＩｎで、電気的にはＢ，Ｐ等の不純物として作用す
るチャネル不純物領域を形成する。上記不純物分布によ
り超微細相補型ＭＯＳトランジスタのパンチスルー現象
の防止と大電流化を両立させる。
ぎて半導体表面では低不純物濃度で、且つ、半導体基板
内部に向けて急峻な分布がない。質量の大きなＩｎ，Ｓ
ｂでは急峻な分布は実現可能であるが固溶度又は活性化
率が低く、且つ、結晶欠陥の発生を伴う。微細ＭＯＳト
ランジスタのパンチスルー現象防止と大電流化の両立に
は活性化率の高いＢ，Ｐ等の不純物で半導体表面では低
不純物濃度で、且つ、半導体基板内部に向けて急峻な分
布をチャネル領域に実現することである。 【解決手段】チャネル領域において、電気的に活性化率
の高い不純物を導入し、併せてチャネル領域における極
浅領域にＩｎ注入層を形成し、不純物Ｂ，Ｐの分布をＩ
ｎ注入層最大濃度深さになるごとく再分布させ、深さ分
布はＩｎで、電気的にはＢ，Ｐ等の不純物として作用す
るチャネル不純物領域を形成する。上記不純物分布によ
り超微細相補型ＭＯＳトランジスタのパンチスルー現象
の防止と大電流化を両立させる。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧，大電流動
作が可能な超微細絶縁ゲート型（一般に、ＭＯＳ型と称
される）電界効果トランジスタとその製造方法に関す
る。
作が可能な超微細絶縁ゲート型（一般に、ＭＯＳ型と称
される）電界効果トランジスタとその製造方法に関す
る。
【０００２】
【従来の技術】超高密度集積回路装置を構成する絶縁ゲ
ート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記
する）の高性能化は、スケーリング則に基づき使用電源
電圧の低下と寄生容量低減メリットを達成すべく、トラ
ンジスタ面積の低減とゲート寸法の微細化により達成さ
れてきた。スケーリング則に基づき、基板不純物濃度も
増加され、ゲート長１００ｎｍのＭＯＳＦＥＴを電源電
圧１．２ Vで動作させるために、表面及び基板内部不純
物濃度も５×１０１７／ｃｍ３から１×１０１８／ｃｍ
３とバイポーラトランジスタのベース濃度並みにまで高
濃度化がなされている。従って、従来の基板不純物濃度
分布の基にスケーリング則に基づく限り、今後の微細化
の進展には表面及び基板内部不純物濃度を更に高濃度化
する以外に解はない。基板内部不純物濃度の高濃度化
は、クーロン散乱確率の増加よる移動度の低下、ドレイ
ン拡散層端における零又は負ゲート電圧条件でのソース
・ドレイン漏洩電流（ＧＩＤＬ：gate induced drain l
eakage）の増大、更には、ホットキャリア劣化の増大等
の深刻な不良又は信頼性の低下を招き、ＭＯＳＦＥＴの
高性能化を阻害する結果を招く。上記高性能化阻害要因
は、チャネルが形成される半導体基板表面における不純
物濃度の高濃度化に起因するものであり、微細ＭＯＳＦ
ＥＴの高性能化を追求する観点から表面不純物濃度のみ
を低濃度化する図２に示すごとき深さ方向不純物濃度分
布構成が提案され、スーパーリトログレードウエル（su
per-retrograde well）構造と称される。図２は、Ｎチ
ャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳと略記す
る）におけるゲート電極直下のチャネル領域での半導体
表面からの深さ方向不純物濃度分布を示した図である。
従来から広く使用されているＢ（ボロン）のみでは質量
が小さく、イオン注入法ではなだらかな深さ方向分布し
か実現できない。表面領域で低濃度で且つ急峻なＰ導電
型不純物濃度分布を実現するために、質量の大きなＩｎ
（インジュウム）のイオン注入を用いている。Ｂは、半
導体基板内部におけるパンチスルーを防止するため、よ
り深い領域で最大不純物濃度となる如く注入している。
スーパーリトログレードウエル構造は、最大不純物濃度
が１×１０１８／ｃｍ３以上を有するＢとＩｎの各不純
物分布の積算で構成されている。微細ＭＯＳＦＥＴの高
性能化を追求する他の手法として、図３に示す如くゲー
ト電極４を注入阻止マスクとしてＢの注入によりＰ導電
型不純物領域５を形成し、同じくゲート電極４を注入阻
止マスクとするＮ導電型の浅いソース拡散層６及びドレ
イン拡散層７をＰ導電型不純物領域５内部に構成するポ
ケット構造と称される構造が知られている。ポケット構
造は、ドレイン電界によるソース領域におけるビルトイ
ン電位の消滅を局所的な基板不純物濃度の高濃度化によ
り解消し、パンチスルーを防止するものである。ポケッ
ト構造においても、ゲート電極長の微細化に伴いソース
及びドレイン端から導入される不純物が重畳し、チャネ
ル中央部において高濃度化するため、所謂逆短チャネル
効果を生じることが知られている。上記のチャネル不純
物分布構造と直接関連はないが、Ｉｎに関する特異な性
質として、Ｓｉ中の不純物Ｐの分布を変化させることが
知られており、この性質を利用した深いソース／ドレイ
ン接合の深さ制御に関する技術が特開平１１−８７７０
６として公知である。スーパーリトログレードウエル構
造において、ＮＭＯＳではＩｎが、ＰＭＯＳではＡｓ
（ヒ素）又はＳｂ（アンチモン）が用いられるが、これ
らは何れも重い原子であり、多量のイオン注入により結
晶欠陥の発生が避けられない。特に、Ｉｎにおいては最
大不純物濃度で２×１０１８／ｃｍ３以上では結晶欠陥
の発生が確認される。ＩｎはＳｉ中でアクセプタとして
作用するが、そのエネルギ順位は価電子帯端から約０．
１６ｅＶに位置し、１×１０１８／ｃｍ３ 以上の注入
量に対しても室温においては１０％程度しかアクセプタ
として活性化されない。活性化は電界の印加によりエネ
ルギバンドが曲がれば達成されるが、例えばＭＯＳ閾電
圧のゲート長依存特性において従来、所謂短チャネル効
果と称される極短チャネル長領域を除いた閾電圧がチャ
ネル長にほとんど依存しないとされる比較的長いチャネ
ル長領域０．５μｍから５μｍ程度においても閾電圧が
チャネル長に依存する特性を示す。上記活性化率の電界
依存性は、従来広く使用されているＢ等と比べて遥かに
扱い難い特性である。Ｉｎの他の扱い難い特性として、
Ｓｉ基板内における析出限界が１０１８／ｃｍ３程度と
低く、アクセプタ濃度の上限が限定され自由なプロセス
設計に制限が生じることである。
ート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記
する）の高性能化は、スケーリング則に基づき使用電源
電圧の低下と寄生容量低減メリットを達成すべく、トラ
ンジスタ面積の低減とゲート寸法の微細化により達成さ
れてきた。スケーリング則に基づき、基板不純物濃度も
増加され、ゲート長１００ｎｍのＭＯＳＦＥＴを電源電
圧１．２ Vで動作させるために、表面及び基板内部不純
物濃度も５×１０１７／ｃｍ３から１×１０１８／ｃｍ
３とバイポーラトランジスタのベース濃度並みにまで高
濃度化がなされている。従って、従来の基板不純物濃度
分布の基にスケーリング則に基づく限り、今後の微細化
の進展には表面及び基板内部不純物濃度を更に高濃度化
する以外に解はない。基板内部不純物濃度の高濃度化
は、クーロン散乱確率の増加よる移動度の低下、ドレイ
ン拡散層端における零又は負ゲート電圧条件でのソース
・ドレイン漏洩電流（ＧＩＤＬ：gate induced drain l
eakage）の増大、更には、ホットキャリア劣化の増大等
の深刻な不良又は信頼性の低下を招き、ＭＯＳＦＥＴの
高性能化を阻害する結果を招く。上記高性能化阻害要因
は、チャネルが形成される半導体基板表面における不純
物濃度の高濃度化に起因するものであり、微細ＭＯＳＦ
ＥＴの高性能化を追求する観点から表面不純物濃度のみ
を低濃度化する図２に示すごとき深さ方向不純物濃度分
布構成が提案され、スーパーリトログレードウエル（su
per-retrograde well）構造と称される。図２は、Ｎチ
ャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳと略記す
る）におけるゲート電極直下のチャネル領域での半導体
表面からの深さ方向不純物濃度分布を示した図である。
従来から広く使用されているＢ（ボロン）のみでは質量
が小さく、イオン注入法ではなだらかな深さ方向分布し
か実現できない。表面領域で低濃度で且つ急峻なＰ導電
型不純物濃度分布を実現するために、質量の大きなＩｎ
（インジュウム）のイオン注入を用いている。Ｂは、半
導体基板内部におけるパンチスルーを防止するため、よ
り深い領域で最大不純物濃度となる如く注入している。
スーパーリトログレードウエル構造は、最大不純物濃度
が１×１０１８／ｃｍ３以上を有するＢとＩｎの各不純
物分布の積算で構成されている。微細ＭＯＳＦＥＴの高
性能化を追求する他の手法として、図３に示す如くゲー
ト電極４を注入阻止マスクとしてＢの注入によりＰ導電
型不純物領域５を形成し、同じくゲート電極４を注入阻
止マスクとするＮ導電型の浅いソース拡散層６及びドレ
イン拡散層７をＰ導電型不純物領域５内部に構成するポ
ケット構造と称される構造が知られている。ポケット構
造は、ドレイン電界によるソース領域におけるビルトイ
ン電位の消滅を局所的な基板不純物濃度の高濃度化によ
り解消し、パンチスルーを防止するものである。ポケッ
ト構造においても、ゲート電極長の微細化に伴いソース
及びドレイン端から導入される不純物が重畳し、チャネ
ル中央部において高濃度化するため、所謂逆短チャネル
効果を生じることが知られている。上記のチャネル不純
物分布構造と直接関連はないが、Ｉｎに関する特異な性
質として、Ｓｉ中の不純物Ｐの分布を変化させることが
知られており、この性質を利用した深いソース／ドレイ
ン接合の深さ制御に関する技術が特開平１１−８７７０
６として公知である。スーパーリトログレードウエル構
造において、ＮＭＯＳではＩｎが、ＰＭＯＳではＡｓ
（ヒ素）又はＳｂ（アンチモン）が用いられるが、これ
らは何れも重い原子であり、多量のイオン注入により結
晶欠陥の発生が避けられない。特に、Ｉｎにおいては最
大不純物濃度で２×１０１８／ｃｍ３以上では結晶欠陥
の発生が確認される。ＩｎはＳｉ中でアクセプタとして
作用するが、そのエネルギ順位は価電子帯端から約０．
１６ｅＶに位置し、１×１０１８／ｃｍ３ 以上の注入
量に対しても室温においては１０％程度しかアクセプタ
として活性化されない。活性化は電界の印加によりエネ
ルギバンドが曲がれば達成されるが、例えばＭＯＳ閾電
圧のゲート長依存特性において従来、所謂短チャネル効
果と称される極短チャネル長領域を除いた閾電圧がチャ
ネル長にほとんど依存しないとされる比較的長いチャネ
ル長領域０．５μｍから５μｍ程度においても閾電圧が
チャネル長に依存する特性を示す。上記活性化率の電界
依存性は、従来広く使用されているＢ等と比べて遥かに
扱い難い特性である。Ｉｎの他の扱い難い特性として、
Ｓｉ基板内における析出限界が１０１８／ｃｍ３程度と
低く、アクセプタ濃度の上限が限定され自由なプロセス
設計に制限が生じることである。
【０００３】
【発明が解決しようとする課題】本発明の課題は、微細
ＭＯＳＦＥＴの高性能化、即ちソース・ドレイン間パン
チスルー電流経路を完全に遮断し、且つ、大電流化を達
成することである。特に、理想的なスーパーリトログレ
ードウエルを実現する上で問題であったＩｎの導入に伴
う結晶欠陥の発生と接合漏洩電流の増大の問題、及び、
アクセプタとしての活性化率が低く長チャネル領域まで
も閾電圧がチャネル長に依存するＩｎ固有の問題を完全
に解消し、低チャネル表面濃度に続く急峻な不純物濃度
勾配を有する高濃度不純物領域を実現することである。
これにより表面パンチスルーを完全に防止し、大電流化
の可能な高性能微細ＭＯＳＦＥＴを実現することであ
る。本発明の他の課題は、Ｉｎ固有の問題である析出限
界濃度が低く、十分なアクセプタ濃度が得られない事実
を解消し、十分なアクセプタ濃度を有し、設計自由度の
大きいスーパーリトログレードウエルの実現を可能にす
ることである。本発明のさらに他の課題は、ＮＭＯＳば
かりでなく、Ｎ型基板領域内に構成される微細ＰＭＯＳ
の高性能化、理想的なスーパーリトログレードウエルの
実現に関しても多量のＡｓ又はＳｂの導入に伴う問題
点、結晶欠陥の発生と接合漏洩電流の増大を完全に解消
することである。本発明のさらに他の課題は、同一半導
体基板内にＮ型領域とＰ型領域を有し、各々の領域にＮ
ＭＯＳとＰＭＯＳが構成された相補型ＭＯＳトランジス
タ（ＣＭＯＳと記する）に関して、ＮＭＯＳとＰＭＯＳ
における各々のチャネル不純物濃度分布を同一深さ方向
分布となるごとく設定し、ＮＭＯＳとＰＭＯＳを同時に
大電流化することにより超微細ＣＭＯＳの大電流化、高
速動作化を実現することにある。上記ＣＭＯＳの高性能
化は、ＮＭＯＳとＰＭＯＳのチャンネル不純物分布をス
ーパーリトログレードウエル化することにより実現する
が、その実現のために製造工程数の増加を伴うことな
く、従って廉価に実現することも本発明の課題の一つで
ある。
ＭＯＳＦＥＴの高性能化、即ちソース・ドレイン間パン
チスルー電流経路を完全に遮断し、且つ、大電流化を達
成することである。特に、理想的なスーパーリトログレ
ードウエルを実現する上で問題であったＩｎの導入に伴
う結晶欠陥の発生と接合漏洩電流の増大の問題、及び、
アクセプタとしての活性化率が低く長チャネル領域まで
も閾電圧がチャネル長に依存するＩｎ固有の問題を完全
に解消し、低チャネル表面濃度に続く急峻な不純物濃度
勾配を有する高濃度不純物領域を実現することである。
これにより表面パンチスルーを完全に防止し、大電流化
の可能な高性能微細ＭＯＳＦＥＴを実現することであ
る。本発明の他の課題は、Ｉｎ固有の問題である析出限
界濃度が低く、十分なアクセプタ濃度が得られない事実
を解消し、十分なアクセプタ濃度を有し、設計自由度の
大きいスーパーリトログレードウエルの実現を可能にす
ることである。本発明のさらに他の課題は、ＮＭＯＳば
かりでなく、Ｎ型基板領域内に構成される微細ＰＭＯＳ
の高性能化、理想的なスーパーリトログレードウエルの
実現に関しても多量のＡｓ又はＳｂの導入に伴う問題
点、結晶欠陥の発生と接合漏洩電流の増大を完全に解消
することである。本発明のさらに他の課題は、同一半導
体基板内にＮ型領域とＰ型領域を有し、各々の領域にＮ
ＭＯＳとＰＭＯＳが構成された相補型ＭＯＳトランジス
タ（ＣＭＯＳと記する）に関して、ＮＭＯＳとＰＭＯＳ
における各々のチャネル不純物濃度分布を同一深さ方向
分布となるごとく設定し、ＮＭＯＳとＰＭＯＳを同時に
大電流化することにより超微細ＣＭＯＳの大電流化、高
速動作化を実現することにある。上記ＣＭＯＳの高性能
化は、ＮＭＯＳとＰＭＯＳのチャンネル不純物分布をス
ーパーリトログレードウエル化することにより実現する
が、その実現のために製造工程数の増加を伴うことな
く、従って廉価に実現することも本発明の課題の一つで
ある。
【０００４】
【課題を解決するための手段】ＭＯＳＦＥＴ特性の大電
流化を追求する観点から、本発明に基づくＭＯＳＦＥＴ
に於ては、ゲート絶縁膜の薄膜化，ゲート長の微細化を
使用電源電圧と共にスケーリング則に基づいて実施す
る。従って、電流電圧特性を基本的に決定する実効チャ
ネル長は、微細化の限界技術が適用されるゲート加工技
術と、上記ゲート電極をイオン注入マスクとするソース
・ドレイン拡散層で決定する構造を採用した。上記拡散
層はソース・ドレイン間のパンチスルー現象を十分に抑
制し、ソース抵抗を可能な限り低減させるために浅接合
高濃度の条件を満たすべきイオン注入条件と、その後の
熱拡散軽減のため、活性化に必要な最低限の熱処理工程
を採用する。本発明の基本概念は、Ｓｉ単結晶基板にイ
オン注入したＰ導電型であるＩｎの拡散現象を調べる過
程で、予め導入されたＢ及びＰ，Ａｓ等の不純物拡散層
が低濃度のＩｎの導入により大きく変動する現象を見出
した事実に基づく。即ち、２．５ｎｍの表面保護酸化膜
が形成された面方位（１００）のＳｉ単結晶基板表面に
加速エネルギー２０ｋｅＶ，注入量３×１０１３／ｃｍ
２なる条件でＢがイオン注入された試料に、重ねて加速
エネルギー２０ｋｅＶ，注入量５×１０１１／ｃｍ２な
る条件でＩｎをイオン注入し、注入イオンの活性化熱処
理を１０００℃，１０秒なる短時間高温熱処理を施し
た。活性化熱処理前後における上記各試料のＢ及びＩｎ
の深さ方向不純物分布を二次イオン質量分析法により測
定したところ、活性化熱処理前におけるＢの最大不純物
濃度はＳｉ基板表面から約１００ｎｍ深さで４×１０
１８／ｃｍ３、ＩｎはＳｉ基板表面から約１５ｎｍの深
さで２×１０１８／ｃｍ３の最大不純物濃度であった。
一方、活性化熱処理後の不純物分布は極めて特異な分布
を示した。即ち、Ｂの深さ方向分布において、最大不純
物濃度深さが移動し、約１８ｎｍとなり、最大濃度も５
×１０１８／ｃｍ３へと増加すると共に熱処理前の分布
よりも急峻な分布に変化していた。Ｂの表面濃度に関し
ても熱処理前の値１×１０１７／ｃｍ３から増加するこ
となく、むしろ低下傾向に観測された。一方、Ｉｎを同
時に注入せず、Ｂだけを注入した試料においては最大不
純物濃度深さは約１００ｎｍ深さで２×１０１８／ｃｍ
３に低下し、且つ分布も拡がり、表面濃度は約１×１０
１８／ｃｍ３にまで増加していた。上記実験結果はＩｎ
の重ね注入により熱処理後のＢの不純物分布はＢの注入
直後の分布に比べてもより急峻な分布が得られることを
示している。上記結果はＩｎが他の不純物原子を吸引す
ると仮定すれば説明ができる。他の不純物原子に対する
Ｉｎの吸引効果を調べるため、Ｐ及びＡｓの深さ方向分
布に対するＩｎ注入の影響も調べた。活性化熱処理前後
におけるイオン注入Ｐ及びＡｓの深さ方向分布を二次イ
オン質量分析法により測定した結果、Ｐ及びＡｓとも低
濃度分布領域がＩｎの最大濃度深さ方向に移動する振舞
いを示し、表面不純物濃度もイオン注入直後よりもさら
に低下した分布が実現された。本発明においては新たに
見出した上記現象を微細ＭＯＳＦＥＴのチャネル領域の
不純物分布改善に利用する。ゲート長１００ｎｍのＮＭ
ＯＳの場合を例にとると、チャネル領域の不純物濃度分
布としてＢのイオン注入を最大不純物濃度深さが表面か
ら５０ｎｍ程度、最大不純物濃度を２×１０１８／ｃｍ
３程度に設定し実施した後、基板表面から約１５ｎｍの
深さで最大不純物濃度１×１０１８／ｃｍ ３程度となる
ごとくＩｎを重ね合わせて注入しその後の短時間高温ア
ニールにより導入不純物の活性化と不純物の再分布を実
行する。再分布の結果、Ｂの最大不純物濃度深さは２０
ｎｍ以下に移動し、且つ最大不純物濃度は３×１０１８
／ｃｍ３程度、表面不純物濃度も１×１０１７／ｃｍ３
程度以下に低下し、スーパーリトログレードウエルが形
成される。上記熱処理の後、ゲート絶縁膜及びゲート電
極の形成工程以下を実施すれば良い。ゲート長１００ｎ
ｍのＰＭＯＳの場合は基板表面から約１５ｎｍの深さで
最大不純物濃度３．５×１０１８／ｃｍ３程度となるご
とく２０ｋｅＶの加速エネルギーでＡｓのイオン注入を
実施し、続いて基板表面から約１５ｎｍの深さで最大不
純物濃度１×１０１８／ｃｍ３程度となるごとくＩｎを
重ね合わせて注入しその後の短時間高温アニールにより
導入不純物の活性化と不純物の再分布を実行する。上記
短時間高温アニールによりＡｓは最大不純物濃度深さに
変化はなかったが、最大不純物濃度が４×１０１８／ｃ
ｍ ３程度に上昇し、表面不純物濃度も１×１０１７／ｃ
ｍ３程度以下に低下した。上記熱処理の後、ＮＭＯＳの
場合と同様にゲート絶縁膜及びゲート電極の形成工程以
下を実施すれば良い。ここにおいて、ＩｎはＡｓとは反
対導電型であり、Ｎ導電型キャリア濃度を補償し、シー
ト抵抗を増大する方向に作用するが、Ｉｎ導入領域はパ
ンチスルー電流経路を切断する領域であり、動作電流を
制御するチャネル領域とは異なるため微細ＭＯＳＦＥＴ
の高性能化に何ら悪影響を与えることはない。なお、上
記イオン注入において、ＢとＩｎ，ＡｓとＩｎのイオン
注入順は反対でも結果は同様であった。尚、上記Ａｓイ
オン注入の変わりにＰのイオン注入を行っても良い。上
記ＮＭＯＳ及びＰＭＯＳの製造工程を統合すればＣＭＯ
Ｓの高性能化も容易に実現することができる。即ち、Ｎ
ＭＯＳが構成されるべきＰ導電型基板領域と、ＰＭＯＳ
が構成されるべきＮ導電型基板領域の全面に基板表面か
ら約１５ｎｍの深さで最大不純物濃度１×１０１８／ｃ
ｍ３程度となるごとく加速エネルギ２０ｋｅＶでＩｎの
イオン注入を施した後、Ｐ導電型基板領域にはＢのイオ
ン注入を、最大不純物濃度深さが表面から５０ｎｍ程
度、最大不純物濃度を２×１０１８／ｃｍ３程度に設定
して選択的に施し、Ｎ導電型基板領域にはＡｓのイオン
注入を、基板表面から約１５ｎｍの深さで最大不純物濃
度３．５×１０１８／ｃｍ３程度となるごとく２０ｋｅ
Ｖの加速エネルギで選択的に実施してから短時間高温熱
処理を施してＢ，Ａｓの活性化とその不純物分布の再分
布を実施すれば良い。これによりＣＭＯＳを構成するＮ
ＭＯＳとＰＭＯＳのチャネル領域における深さ方向の不
純物濃度分布をＢとＡｓの違いに関係なく同一分布のス
ーパーリトログレードウエル構造とすることができる。
上記手法に基づけばチャネル表面で十分に低濃度で、且
つ、低濃度表面から急峻に増大する不純物濃度分布を有
するスーパーリトログレードウエル構造を高濃度のＩｎ
の導入に依らずＢ又はＡｓによる不純物で実現すること
ができる。従って従来手法で問題であった高濃度Ｉｎの
導入に基づく結晶欠陥の発生を解消し、接合漏洩電流の
増大化を招くことから解消することができる。更に、上
記手法に基づけば電気的にスーパーリトログレードウエ
ル構造を構成する不純物はＢ又はＡｓ又はＰであり、Ｉ
ｎの深いエネルギ準位に基づく低活性化率や低析出限界
濃度の問題、即ち、長チャネル領域にまで及ぶ閾電圧の
チャンネル長依存性の問題や低アクセプタ濃度の問題も
解消することができる。Ｉｎのイオン注入不純物分布と
同一な急峻な表面パンチスルー抑止拡散層を活性化率が
高く結晶欠陥が生じ難いＢ又はＡｓ又はＰ等の軽い原子
で実現できることによりパンチスルー現象に基づく短チ
ャネル効果を抑制しつつ、低チャネル不純物濃度構造に
基づく高移動度特性を実現できる。従って漏洩電流値が
小さく、且つ、大電流特性を有する微細ＭＯＳＦＥＴを
ＮＭＯＳ，ＰＭＯＳ更にはＣＭＯＳの各構造で実現する
ことができる。尚、他の手法としてＡｌ（アルミニウ
ム），Ｇａ（ガリウム）等においてもＢと相互作用を生
じさせると推定される。この場合ＡｌやＧａがＩｎに比
べて質量が小さく、イオン注入により急峻な濃度分布を
任意深さに設定することが原理的に困難なこと、Ｓｉ基
板内における拡散速度が極めて速く通常の半導体装置の
製造工程では制御が困難なこと、更にアクセプタ不純物
としての活性化率が極めて低く微細ＭＯＳＦＥＴへの適
用を考えると実用的でない等Ｉｎと比較して幾多の欠点
はあるが、例えばＧａの場合、Ｓｉ内での析出限界濃度
が２×１０１９／ｃｍ ３と高く、アクセプタ準位も価電
子帯端から０．０７２ｅＶとＩｎの半分以下で、活性化
が容易であるなどの優れた特性も有しており、Ｉｎとの
併用が好ましい。
流化を追求する観点から、本発明に基づくＭＯＳＦＥＴ
に於ては、ゲート絶縁膜の薄膜化，ゲート長の微細化を
使用電源電圧と共にスケーリング則に基づいて実施す
る。従って、電流電圧特性を基本的に決定する実効チャ
ネル長は、微細化の限界技術が適用されるゲート加工技
術と、上記ゲート電極をイオン注入マスクとするソース
・ドレイン拡散層で決定する構造を採用した。上記拡散
層はソース・ドレイン間のパンチスルー現象を十分に抑
制し、ソース抵抗を可能な限り低減させるために浅接合
高濃度の条件を満たすべきイオン注入条件と、その後の
熱拡散軽減のため、活性化に必要な最低限の熱処理工程
を採用する。本発明の基本概念は、Ｓｉ単結晶基板にイ
オン注入したＰ導電型であるＩｎの拡散現象を調べる過
程で、予め導入されたＢ及びＰ，Ａｓ等の不純物拡散層
が低濃度のＩｎの導入により大きく変動する現象を見出
した事実に基づく。即ち、２．５ｎｍの表面保護酸化膜
が形成された面方位（１００）のＳｉ単結晶基板表面に
加速エネルギー２０ｋｅＶ，注入量３×１０１３／ｃｍ
２なる条件でＢがイオン注入された試料に、重ねて加速
エネルギー２０ｋｅＶ，注入量５×１０１１／ｃｍ２な
る条件でＩｎをイオン注入し、注入イオンの活性化熱処
理を１０００℃，１０秒なる短時間高温熱処理を施し
た。活性化熱処理前後における上記各試料のＢ及びＩｎ
の深さ方向不純物分布を二次イオン質量分析法により測
定したところ、活性化熱処理前におけるＢの最大不純物
濃度はＳｉ基板表面から約１００ｎｍ深さで４×１０
１８／ｃｍ３、ＩｎはＳｉ基板表面から約１５ｎｍの深
さで２×１０１８／ｃｍ３の最大不純物濃度であった。
一方、活性化熱処理後の不純物分布は極めて特異な分布
を示した。即ち、Ｂの深さ方向分布において、最大不純
物濃度深さが移動し、約１８ｎｍとなり、最大濃度も５
×１０１８／ｃｍ３へと増加すると共に熱処理前の分布
よりも急峻な分布に変化していた。Ｂの表面濃度に関し
ても熱処理前の値１×１０１７／ｃｍ３から増加するこ
となく、むしろ低下傾向に観測された。一方、Ｉｎを同
時に注入せず、Ｂだけを注入した試料においては最大不
純物濃度深さは約１００ｎｍ深さで２×１０１８／ｃｍ
３に低下し、且つ分布も拡がり、表面濃度は約１×１０
１８／ｃｍ３にまで増加していた。上記実験結果はＩｎ
の重ね注入により熱処理後のＢの不純物分布はＢの注入
直後の分布に比べてもより急峻な分布が得られることを
示している。上記結果はＩｎが他の不純物原子を吸引す
ると仮定すれば説明ができる。他の不純物原子に対する
Ｉｎの吸引効果を調べるため、Ｐ及びＡｓの深さ方向分
布に対するＩｎ注入の影響も調べた。活性化熱処理前後
におけるイオン注入Ｐ及びＡｓの深さ方向分布を二次イ
オン質量分析法により測定した結果、Ｐ及びＡｓとも低
濃度分布領域がＩｎの最大濃度深さ方向に移動する振舞
いを示し、表面不純物濃度もイオン注入直後よりもさら
に低下した分布が実現された。本発明においては新たに
見出した上記現象を微細ＭＯＳＦＥＴのチャネル領域の
不純物分布改善に利用する。ゲート長１００ｎｍのＮＭ
ＯＳの場合を例にとると、チャネル領域の不純物濃度分
布としてＢのイオン注入を最大不純物濃度深さが表面か
ら５０ｎｍ程度、最大不純物濃度を２×１０１８／ｃｍ
３程度に設定し実施した後、基板表面から約１５ｎｍの
深さで最大不純物濃度１×１０１８／ｃｍ ３程度となる
ごとくＩｎを重ね合わせて注入しその後の短時間高温ア
ニールにより導入不純物の活性化と不純物の再分布を実
行する。再分布の結果、Ｂの最大不純物濃度深さは２０
ｎｍ以下に移動し、且つ最大不純物濃度は３×１０１８
／ｃｍ３程度、表面不純物濃度も１×１０１７／ｃｍ３
程度以下に低下し、スーパーリトログレードウエルが形
成される。上記熱処理の後、ゲート絶縁膜及びゲート電
極の形成工程以下を実施すれば良い。ゲート長１００ｎ
ｍのＰＭＯＳの場合は基板表面から約１５ｎｍの深さで
最大不純物濃度３．５×１０１８／ｃｍ３程度となるご
とく２０ｋｅＶの加速エネルギーでＡｓのイオン注入を
実施し、続いて基板表面から約１５ｎｍの深さで最大不
純物濃度１×１０１８／ｃｍ３程度となるごとくＩｎを
重ね合わせて注入しその後の短時間高温アニールにより
導入不純物の活性化と不純物の再分布を実行する。上記
短時間高温アニールによりＡｓは最大不純物濃度深さに
変化はなかったが、最大不純物濃度が４×１０１８／ｃ
ｍ ３程度に上昇し、表面不純物濃度も１×１０１７／ｃ
ｍ３程度以下に低下した。上記熱処理の後、ＮＭＯＳの
場合と同様にゲート絶縁膜及びゲート電極の形成工程以
下を実施すれば良い。ここにおいて、ＩｎはＡｓとは反
対導電型であり、Ｎ導電型キャリア濃度を補償し、シー
ト抵抗を増大する方向に作用するが、Ｉｎ導入領域はパ
ンチスルー電流経路を切断する領域であり、動作電流を
制御するチャネル領域とは異なるため微細ＭＯＳＦＥＴ
の高性能化に何ら悪影響を与えることはない。なお、上
記イオン注入において、ＢとＩｎ，ＡｓとＩｎのイオン
注入順は反対でも結果は同様であった。尚、上記Ａｓイ
オン注入の変わりにＰのイオン注入を行っても良い。上
記ＮＭＯＳ及びＰＭＯＳの製造工程を統合すればＣＭＯ
Ｓの高性能化も容易に実現することができる。即ち、Ｎ
ＭＯＳが構成されるべきＰ導電型基板領域と、ＰＭＯＳ
が構成されるべきＮ導電型基板領域の全面に基板表面か
ら約１５ｎｍの深さで最大不純物濃度１×１０１８／ｃ
ｍ３程度となるごとく加速エネルギ２０ｋｅＶでＩｎの
イオン注入を施した後、Ｐ導電型基板領域にはＢのイオ
ン注入を、最大不純物濃度深さが表面から５０ｎｍ程
度、最大不純物濃度を２×１０１８／ｃｍ３程度に設定
して選択的に施し、Ｎ導電型基板領域にはＡｓのイオン
注入を、基板表面から約１５ｎｍの深さで最大不純物濃
度３．５×１０１８／ｃｍ３程度となるごとく２０ｋｅ
Ｖの加速エネルギで選択的に実施してから短時間高温熱
処理を施してＢ，Ａｓの活性化とその不純物分布の再分
布を実施すれば良い。これによりＣＭＯＳを構成するＮ
ＭＯＳとＰＭＯＳのチャネル領域における深さ方向の不
純物濃度分布をＢとＡｓの違いに関係なく同一分布のス
ーパーリトログレードウエル構造とすることができる。
上記手法に基づけばチャネル表面で十分に低濃度で、且
つ、低濃度表面から急峻に増大する不純物濃度分布を有
するスーパーリトログレードウエル構造を高濃度のＩｎ
の導入に依らずＢ又はＡｓによる不純物で実現すること
ができる。従って従来手法で問題であった高濃度Ｉｎの
導入に基づく結晶欠陥の発生を解消し、接合漏洩電流の
増大化を招くことから解消することができる。更に、上
記手法に基づけば電気的にスーパーリトログレードウエ
ル構造を構成する不純物はＢ又はＡｓ又はＰであり、Ｉ
ｎの深いエネルギ準位に基づく低活性化率や低析出限界
濃度の問題、即ち、長チャネル領域にまで及ぶ閾電圧の
チャンネル長依存性の問題や低アクセプタ濃度の問題も
解消することができる。Ｉｎのイオン注入不純物分布と
同一な急峻な表面パンチスルー抑止拡散層を活性化率が
高く結晶欠陥が生じ難いＢ又はＡｓ又はＰ等の軽い原子
で実現できることによりパンチスルー現象に基づく短チ
ャネル効果を抑制しつつ、低チャネル不純物濃度構造に
基づく高移動度特性を実現できる。従って漏洩電流値が
小さく、且つ、大電流特性を有する微細ＭＯＳＦＥＴを
ＮＭＯＳ，ＰＭＯＳ更にはＣＭＯＳの各構造で実現する
ことができる。尚、他の手法としてＡｌ（アルミニウ
ム），Ｇａ（ガリウム）等においてもＢと相互作用を生
じさせると推定される。この場合ＡｌやＧａがＩｎに比
べて質量が小さく、イオン注入により急峻な濃度分布を
任意深さに設定することが原理的に困難なこと、Ｓｉ基
板内における拡散速度が極めて速く通常の半導体装置の
製造工程では制御が困難なこと、更にアクセプタ不純物
としての活性化率が極めて低く微細ＭＯＳＦＥＴへの適
用を考えると実用的でない等Ｉｎと比較して幾多の欠点
はあるが、例えばＧａの場合、Ｓｉ内での析出限界濃度
が２×１０１９／ｃｍ ３と高く、アクセプタ準位も価電
子帯端から０．０７２ｅＶとＩｎの半分以下で、活性化
が容易であるなどの優れた特性も有しており、Ｉｎとの
併用が好ましい。
【０００５】
【発明の実施の形態】以下、本発明を各実施例によりさ
らに詳細に説明する。理解を容易にするため、図面を用
いて説明し、要部は他の部分よりも拡大して示されてい
る。各部の材質，導電型及び製造条件等は本実施例の記
載に限定されるものではなく、各々多くの変形が可能で
あることは言うまでもない。 ＜実施例１＞図１は本発明の第１の実施例によるＭＯＳ
ＦＥＴの完成断面図、図５及び図６はその製造工程順を
示す断面図であり、図４はチャネル領域における半導体
基板表面からの不純物深さ方向分布を示す図である。面
方位（１００），Ｐ導電型，直径２０ｃｍの単結晶Ｓｉ
よりなる半導体基板１に、活性領域を画定する素子間分
離絶縁領域（図示せず）を形成し、基板濃度調整用Ｐ導
電型ウエルイオン注入とその引き延ばし熱処理を公知の
手法により施した後、半導体基板１表面に形成されてい
るＳｉ酸化膜を選択除去し、再び２ｎｍ厚のＳｉ酸化膜
（図示せず）を堆積した。上記Ｓｉ酸化膜をイオン注入
工程における表面保護膜とし、加速エネルギ２０ｋｅ
Ｖ，注入量３×１０１３／ｃｍ２なる条件でＢを注入し
てＢ注入層２１の形成と、最大不純物濃度１×１０１８
／ｃｍ３程度となるごとく加速エネルギ２０ｋｅＶでＩ
ｎを続けてイオン注入したＩｎ注入層２を形成した。上
記イオン注入は特異な単結晶面方向に依存して飛程が予
想外に拡大される所謂チャネリング現象が生じることを
防止するため、面方位（１００）の半導体基板１に対し
て垂直から７度以上傾角した条件により実施した。な
お、傾角でない垂直注入を行うと上記条件のＩｎイオン
注入は約１μｍ深さまで裾を引く分布となる恐れがあ
る。注入傾角はイオン注入機の性能に基づき例えば４５
度程度まで所望により実施しても何ら問題はない。この
場合、傾角注入に基づく注入深さが変化することを考慮
する必要があることは言うまでもない。上記の重ね合わ
せイオン注入の後、９５０℃，１０秒なる条件の短時間
高温熱処理を施した。昇温レートは１００℃／秒とし
た。上記熱処理の後、同様の処理を施した別途準備の試
料によりＢの深さ方向分布を二次イオン質量分析法によ
り測定したところ、最大不純物濃度深さが移動し、約１
８ｎｍとなり、最大濃度も５×１０１８／ｃｍ３へと増
加すると共に熱処理前の分布よりも急峻な分布に変化し
ていた。Ｂの表面濃度に関しても熱処理前の値１×１０
１７／ｃｍ３から増加することなく、むしろ低下傾向に
観測された。上記の不純物分布はＩｎを重ね注入しない
Ｂ単独のイオン注入試料への同様な熱処理における不純
物再分布特性は最大不純物濃度深さが表面より約１００
ｎｍ深さで最大不純物濃度が２×１０１ ８／ｃｍ３に低
下し、且つ分布も拡がり、表面濃度は約１×１０１８／
ｃｍ３にまで増加していた。上記結果はＩｎの重ね注入
により熱処理後のＢの不純物分布はＢの注入直後の分布
に比べてもより急峻な分布が得られることを示してい
る。上記結果はＩｎが他の不純物原子を吸引すると仮定
すれば説明ができる。上記短時間熱処理を施した後、熱
酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒
化することにより０．２ｎｍの窒化膜を積層形成し、ゲ
ート絶縁膜３とした。続いて、Ｐが高濃度に添加された
非晶質Ｓｉ膜を化学気相堆積法によりゲート絶縁膜３上
に２５０ｎｍの膜厚で堆積した後、電子線リソグラフ法
を用いて１００ｎｍのゲート電極４に加工した。ゲート
電極４の低抵抗化は上記のごとく予め不純物を添加する
のではなく従来公知の相補型ＭＯＳ製法に基づき所望ゲ
ート電極領域に選択的にＰ又はＢを高濃度イオン注入し
形成しても何ら問題ない（図５）。図５の状態よりＡｓ
イオンを加速エネルギ５ｋｅＶ，注入量１×１０１５／
ｃｍ ２の条件で垂直方向からイオン注入し、浅いソース
拡散層６及び浅いドレイン拡散層７とした。続いて、上
記浅いソース拡散層６及び浅いドレイン拡散層７を包み
込むごとく、Ｂのイオン注入を施してパンチスルー防止
のためのＮ導電型パンチスルー防止拡散層５とした。次
に、５０ｎｍ厚のシリコン酸化膜をプラズマ補助堆積法
により４００℃の低温で全面に堆積してから異方性ドラ
イエッチングによりゲート電極４の側壁部にのみ選択的
に残置させてゲート側壁絶縁膜８とした。上記ゲート側
壁絶縁膜８をイオン注入阻止マスクとするＮ型高濃度ド
レイン拡散層１０及びＮ型高濃度ソース拡散層９を形成
した。イオン注入条件はＡｓイオン，加速エネルギ４０
ｋｅＶ，注入量４×１０１５／ｃｍ２である（図６）。
図６の状態より９５０℃，１０秒の条件で注入イオンの
活性化熱処理を施した後、Ｃｏ膜をスパッタリング法に
より全面に薄く堆積し、５００℃における短時間アニー
ルによるシリサイド化を施した。未反応Ｃｏ膜を塩酸と
過酸化水素水混合液で除去し、Ｓｉ基板露出部に選択的
にＣｏシリサイド膜１１を残置させた。この状態より８
００℃における短時間熱処理によりＣｏシリサイド膜１
１の低抵抗化を施した。次に厚いシリコン酸化堆積膜を
全面に形成した後、その表面を機械的化学的研摩により
平坦化して表面保護絶縁膜１２とした。該表面保護絶縁
膜の所望領域に開口を施してから配線金属の拡散障壁材
としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、そ
の平坦化研摩により開口部分のみに選択的にＷ膜を残置
した。その後、所望回路構成に従いアルミニュームを主
材料とする金属膜の堆積とそのパターニングによりドレ
イン電極１４、及びソース電極１３を含む配線を形成
し、ＭＯＳＦＥＴを製造した（図１）。上記製造工程を
経て製造された本実施例に基づくＭＯＳＦＥＴを、従来
構造のＭＯＳＦＥＴとゲート長１００ｎｍの条件で比較
した。チャネル領域におけるパンチスルーストップ拡散
層としてＢのみを用い、チャネル領域における深さ方向
不純物濃度勾配が小さく、表面不純物濃度が約１×１０
１８／ｃｍ３程度と高濃度の従来ＭＯＳＦＥＴにおいて
は、ゲート電圧が０Ｖでのソースドレイン電流値がゲー
ト幅１μｍ当たり８．８×１０−９Ａ，ゲート電圧が
１．２Ｖでのソースドレイン電流値がゲート幅１μｍ当
たり０．７６ｍＡであったのに対し、チャネル表面不純
物濃度が１×１０１７／ｃｍ３程度と低く、且つ、チャ
ネル表面から深さ方向にむけて急峻な勾配で不純物濃度
が増加するチャネル不純物分布を有する本実施例に基づ
くＭＯＳＦＥＴにおいては、ゲート電圧が０Ｖでのソー
スドレイン電流値がゲート幅１μｍ当たり７．８×１０
-９Ａと漏洩電流が小さいにも係わらず、ゲート電圧が
１．２Ｖでのソースドレイン電流値がゲート幅１μｍ当
たり０．８９ｍＡと１７％の大電流化が達成された。
尚、表面パンチスルーを防止すべく本実施例のＭＯＳＦ
ＥＴと同一のチャネル不純物最大濃度である５×１０
１８／ｃｍ３の条件をＩｎのイオン注入のみで製造した
ＭＯＳＦＥＴにおいてはゲート電圧が０Ｖにおける漏洩
電流がゲート幅１μｍ当たりで１μＡ以上と極めて大き
かった。これは多量のＩｎイオン注入により結晶欠陥が
発生したためである。尚、本実施例に基づく微細ＭＯＳ
ＦＥＴのＶｔｈ値はドレイン電圧１．２Ｖで０Ｖであっ
た。更に、本発明に基づく上記微細ＭＯＳＦＥＴのＩｄ
ｓのＶｇ依存性に於てドレイン印加電圧１．２Ｖの場合
と０．１Ｖの場合ではその閾電圧の違いは僅か０．１２
Ｖと小さく、ドレイン・インヂュ−スド・バリアロアリ
ング（drain induced barrier lowering：ＤＩＢＬ）特
性に優れていることも明らかになった。このことによ
り、本発明に基づく微細ＭＯＳＦＥＴのゲート電極直下
のチャネル領域は基板深さ方向に十分に急峻で、表面パ
ンチスルー現象が十分に抑制されていることが明らかと
なった。尚、本実施例においてはＮＭＯＳの場合につい
て説明したが、導電型を逆にしたＰＭＯＳの場合及びそ
れらの複合であるＣＭＯＳに適用しても何ら問題ではな
い。本実施例において、Ｉｎの注入量をパラメータとし
て種々の条件で試作したが、注入量が５×１０１９／ｃ
ｍ３以上では重イオン注入に基づく結晶欠陥が発生す
る。結晶欠陥の発生は好ましいとは言い難く、注入量は
１×１０１９／ｃｍ３以下であることが望ましい。注入
量の下限に関しては５×１０１７／ｃｍ３以上であれば
本実施例の効果が観測されるため、５×１０１７／ｃｍ
３以上が望ましい。 ＜実施例２＞図１０は本発明の第２の実施例によるＭＯ
ＳＦＥＴの完成断面図、図７から図９はその製造工程順
を示す断面図である。面方位（１００），Ｐ導電型，直
径２０ｃｍの単結晶Ｓｉよりなる半導体基板に、活性領
域を画定する素子間分離絶縁領域１９を形成し、所定領
域へのＰ及びＢイオン注入とその引き延ばし又は活性化
熱処理により、各々Ｎ導電型ウェル領域５０とＰ導電型
ウェル領域１００の形成を公知の手法により施した。こ
の状態からＮ導電型ウェル領域５０にはＰを３０ｋｅ
Ｖ，２×１０１３／ｃｍ２の条件で、Ｐ導電型ウェル領
域１００にはＢを２０ｋｅＶ，２×１０１３／ｃｍ２の
条件で各々選択的にイオン注入してＮ導電型高濃度ウエ
ル層２２とＰ導電型高濃度ウエル層２１を形成した。引
き続き、この状態よりＰ導電型ウェル領域１００とＮ導
電型ウェル領域５０の全面にＩｎのイオン注入を１０ｋ
ｅＶ，２×１０１２／ｃｍ２の条件で施し不純物吸引層
２とした。上記Ｉｎのイオン注入条件によりＩｎの最大
不純物濃度は２×１０１８／ｃｍ３であり、半導体表面
から約１２ｎｍ深さに位置する。半導体主表面における
Ｉｎ濃度は１×１０１６／ｃｍ３であった（図７）。図
７の状態より１０００℃，１秒の条件で、短時間高温熱
処理を施した。上記製造工程と同一の処理を施した別の
半導体基板における深さ方向不純物分布を二次イオン質
量分析器により評価した。評価は上記熱処理の前後にお
いて実施した。その結果、Ｉｎの深さ方向分布にはほと
んど変化が見られなかったが、Ｎ導電型高濃度ウエル層
２２におけるＰの最大不純物濃度は５×１０１８／ｃｍ
３と熱処理前とほぼ同一であったが、その位置は熱処理
前の深さ３５ｎｍからＩｎの最大濃度深さとほぼ同一深
さである１２ｎｍに移動していた。半導体基板表面にお
けるＰ濃度は１／３に減少しており、１×１０１７／ｃ
ｍ３以下となり、注入直後の深さ方向濃度分布より急峻
な分布に変化していた。上記熱処理によりＰ導電型高濃
度ウエル層２１のＢ最大不純物濃度深さは半導体表面か
ら約６０ｎｍｎの深さから１２ｎｍ深さに移動し、半導
体表面におけるＢ濃度も２／３に減少して、１×１０
１７／ｃｍ３以下となり、こちらも注入直後の深さ方向
濃度分布より急峻な分布に変化していた。上記熱処理工
程の後、熱酸化膜１．８ｎｍの形成とその表面をＮＯガ
スにより窒化することにより０．２ｎｍの窒化膜を積層
形成し、ゲート絶縁膜３とした。続いて、非晶質Ｓｉ膜
４を化学気相堆積法によりゲート絶縁膜３上に１５０ｎ
ｍの膜厚で堆積してから、Ｎ導電型高濃度ウエル層２２
上の非晶質Ｓｉ膜４にはＢを、Ｐ導電型高濃度ウエル層
２１上の非晶質Ｓｉ膜４にはＰをイオン注入法により選
択的に高濃度に注入し、その後の短時間高温熱処理によ
り注入イオンの活性化を施して各々、Ｐ導電型化及びＮ
導電型化した。しかる後、電子線リソグラフ法により最
小寸法が７０ｎｍのゲート電極４に加工した。この状態
より上記ゲート電極４を注入阻止マスクとしてＰ導電型
高濃度ウエル層２１領域にはＡｓを選択的にイオン注入
し、高濃度浅接合Ｎ導電型拡散層６，７を、Ｎ導電型高
濃度ウエル層２２領域にはＢＦ２を選択的にイオン注入
することにより高濃度浅接合Ｐ導電型拡散層６１及び７
１を形成した。イオン注入条件は何れも加速エネルギ３
ｋｅＶ，注入量１×１０１５／ｃｍ２である（図８）。
図８の状態より６０ｎｍ厚のシリコン窒化膜を主表面全
面に堆積してから異方性エッチングを施し、ゲート電極
４の側壁部にのみ選択的に残置させてゲート側壁絶縁膜
８とした。続いて、上記ゲート側壁絶縁膜８を注入阻止
マスクとするイオン注入により高濃度浅接合Ｎ導電型拡
散層６，７に一部重畳するごとくＡｓによるＮ導電型の
深い高濃度ソース，ドレイン拡散層１０及び９を、更に
高濃度浅接合Ｐ導電型拡散層６１及び７１に一部重畳す
るごとくＢＦ２によるＰ導電型の深い高濃度ソース，ド
レイン拡散層１０１及び９１を選択的に形成した。Ａｓ
のイオン注入条件は加速エネルギ４０ｋｅＶ，注入量４
×１０１５／ｃｍ２、ＢＦ２のイオン注入条件は加速エ
ネルギ２５ｋｅＶ，注入量３×１０１５／ｃｍ２であ
る。上記イオン注入の後、注入イオンの活性化熱処理を
１０００℃，２秒の条件で実施したが熱処理後のソー
ス，ドレイン拡散層１０及び９の接合深さは約１５０ｎ
ｍであった（図９）。図９の状態よりソース，ドレイン
拡散層１０，９，１０１，９１上に残置されている絶縁
膜を選択除去してからＣｏ膜をスパッタリング法により
全面に薄く堆積し、５００℃における短時間アニールに
よるシリサイド化を施した。未反応Ｃｏ膜を塩酸と過酸
化水素水混合液で除去し、Ｓｉ基板露出部に選択的にＣ
ｏシリサイド膜１１を残置させた。この状態より８００
℃における短時間熱処理によりＣｏシリサイド膜１１の
低抵抗化を施した。次に、厚いシリコン酸化堆積膜を全
面に形成した後、その表面を機械的化学的研摩により平
坦化して表面保護絶縁膜１２とした。該表面保護絶縁膜
の所望領域に開口を施してから配線金属の拡散障壁材と
してのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その
平坦化研摩により開口部分のみに選択的にＷ膜を残置し
た。その後、所望回路構成に従いアルミニュームを主材
料とする金属膜の堆積とそのパターニングにより接地電
位線１３１，信号出力線１４１及び電源電位線１３を含
む配線を形成し、ＭＯＳＦＥＴを製造した（図１０）。
上記製造工程を経て製造された本実施例に基づくＭＯＳ
ＦＥＴを従来構造のＭＯＳＦＥＴと同一ゲート長の条件
で比較した。本実施例に基づくＭＯＳＦＥＴにおいては
ＮＭＯＳのＰ導電型ウエル２１，ＰＭＯＳのＮ導電型ウ
エル２２ともにチャネル表面における不純物濃度が１０
１７／ｃｍ３以下と極めて低く、且つ、半導体基板表面
から１２ｎｍ深さにおいて最大不純物濃度５×１０１８
／ｃｍ３となる急峻な不純物分布を有している。上記の
急峻な不純物分布はＰ導電型ウエル２１においてはＢ、
Ｎ導電型ウエル２２においてはＰにより構成されて、従
来のＢ及びＰ単独のイオン注入による深さ方向分布では
実現し得ない分布が具現された。上記Ｂ及びＰの分布内
にＩｎも存在する構成となっているが、Ｉｎの絶対量は
Ｂ及びＰ不純物量に比べて少なく、その電気的役割は無
視される。Ｉｎイオン注入に基づく結晶欠陥の発生も注
入量が少ないため生じない。具体的にはゲート長７０ｎ
ｍの条件において、チャネル領域におけるパンチスルー
ストップ拡散層としてＢのみを用い、チャネル領域にお
ける深さ方向不純物濃度勾配が小さく、表面不純物濃度
が約２×１０１８／ｃｍ３程度と高濃度の従来ＮＭＯＳ
においては、ゲート電圧が０Ｖでのソースドレイン電流
値がゲート幅１μｍ当たり１×１０−８Ａ，ゲート電圧
が１．２Ｖでのソースドレイン電流値がゲート幅１μｍ
当たり０．９２ｍＡであったのに対し、チャネル表面不
純物濃度が１×１０１７／ｃｍ３以下と低く、且つ、チ
ャネル表面から深さ方向にむけて急峻な勾配で不純物濃
度が増加するチャネル不純物分布を有する本実施例に基
づくＮＭＯＳにおいては、ゲート電圧が０Ｖでのソース
ドレイン電流値がゲート幅１μｍ当たり８．８×１０
−９Ａと漏洩電流が小さいにも係わらず、ゲート電圧が
１．２Ｖでのソースドレイン電流値がゲート幅１μｍ当
たり１．１８ｍＡと２２％の大電流化が達成された。更
に、本発明に基づくＮＭＯＳのＩｄｓのＶｇ依存性に於
て、ドレイン印加電圧１．２Ｖの場合と０．１Ｖの場合
ではその閾電圧の違いは僅か０．１３Ｖと小さく、ＤＩ
ＢＬ特性に優れていることも明らかになった。本実施例
に基づくゲート長７０ｎｍのＰＭＯＳにおいてもゲート
電圧が０Ｖでのソースドレイン電流値がゲート幅１μｍ
当たり１×１０−８Ａ，ゲート電圧が１．２Ｖでのソー
スドレイン電流値がゲート幅１μｍ当たり０．５５ｍＡ
とチャネル領域におけるパンチスルーストップ拡散層と
してＰのみを用い、チャネル領域における深さ方向不純
物濃度勾配が小さい従来ＰＭＯＳにおけるソースドレイ
ン電流値より２０％以上の大電流化が達成された。即
ち、本実施例に基づくことによりＮＭＯＳ及びＰＭＯＳ
共に表面パンチスルー現象を生じることなく大電流化が
達成された。本実施例に基づくＭＯＳＦＥＴの急峻なチ
ャネル不純物分布構成はＮＭＯＳ及びＰＭＯＳの製造を
通じてＩｎのイオン注入を追加するだけであり、ＣＭＯ
Ｓ製造における工程数の増加は僅か一工程のみである。
これにより従来製造法に基づくＢ又はＰのみにより得ら
れた緩やかで高濃度なチャネル不純物分布を低表面濃度
で且つ急峻のチャネル不純物分布に変更することが可能
となる。尚、本実施例により得られるチャネル最大不純
物濃度と同じ不純物濃度をＩｎ単独のイオン注入で実施
したＮＭＯＳにおいては結晶欠陥に基づくと思われる不
良によりソースドレイン間漏洩電流が顕著となり、良好
なトランジスタ特性をえることができなかった。 ＜実施例３＞図１１は本発明の第３の実施例によるＭＯ
ＳＦＥＴの完成断面図である。実施例２に基づいて、図
８の状態まで製造した後、ゲート電極４を注入阻止マス
クとしてＮ導電型高濃度ウエル層２２領域には更にＰイ
オンを、Ｐ導電型高濃度ウエル層２１領域には更にＢイ
オンを、各々加速エネルギ２０ｋｅＶ，注入量１×１０
１３／ｃｍ２と加速エネルギ２０ｋｅＶ，注入量６×１
０１３／ｃｍ２の条件で選択的に注入してＮ導電型ポケ
ット領域５１とＰ導電型ポケット領域５を追加形成し
た。しかる後、前記実施例２にしたがってＣＭＯＳを製
造した。本実施例に基づき製造されたＣＭＯＳにおいて
は前記実施例２に基づくＣＭＯＳに比べて６０ｎｍとさ
らにゲート長が短い超微細ＣＭＯＳも表面パンチスルー
現象を生じることなく動作することが確認された。但
し、最大電流値に関してはポケット領域導入に基づくチ
ャネル高濃度化のために更なる改善は得られなかった。 ＜実施例４＞図１２は本発明の第４の実施例によるＭＯ
ＳＦＥＴの完成断面図である。上記実施例３において、
Ｎ導電型ポケット領域５１とＰ導電型ポケット領域５の
追加形成をソース拡散層側にのみ選択的に形成した。こ
こにおいて、ドレイン側はホトレジスト膜で選択的に覆
い、イオン注入が為されないようにした。上記イオン注
入の後、注入阻止に用いたレジスト膜を選択除去し、そ
の後は前記実施例３にしたがってＣＭＯＳを製造した。
本実施例に基づき製造されたＣＭＯＳにおいては前記実
施例３と同じ６０ｎｍのゲート長を有する超微細ＣＭＯ
Ｓも表面パンチスルー現象を生じることなく動作するこ
とが確認され、且つ最大電流値も実施例３に基づくＣＭ
ＯＳよりも５％弱向上することができた。上記はドレイ
ン拡散層側にポケット領域が構成されないため、ドレイ
ン近傍における基板不純物濃度の高濃度化に基づくピン
チオフ電圧の低下が生じ難く、大電流化が達成されたた
めと推測される。尚、本実施例に基づくＣＭＯＳはソー
スとドレインが非対称の構成となるが、インバータ回路
の如く電流が常に一方向に流れるごとき回路においては
何ら問題は生じない。 ＜実施例５＞実施例１におけるＩｎ注入層２の形成工程
において、最大不純物濃度１×１０１ ８／ｃｍ３程度と
なるごとく加速エネルギ２０ｋｅＶでＩｎを注入し、続
けてＧａを加速エネルギ１５ｋｅＶ，最大不純物濃度２
×１０１８／ｃｍ３程程度となるごとくイオン注入を施
した。上記条件によるＧａの最大不純物濃度深さは主表
面より約２０ｎｍとＩｎの最大不純物濃度深さと一致す
る条件である。また、上記深さは浅いソース拡散層７，
浅いドレイン拡散層８の接合深さとほぼ一致する条件で
ある。ＩｎはＳｉ中での固溶限界が低く、更なるＩｎ注
入は単に結晶欠陥を発生させるため、高濃度で且つ急峻
なＰ型不純物分布の実現手段としてＩｎより更に固溶限
界が高いＧａを併用するものである。Ｇａのイオン注入
の後、前記実施例１に従って短時間高温熱処理以降の製
造工程を施して本実施例に基づくＭＯＳＦＥＴを製造し
た。なお、本実施例においてはＩｎとＧａの併用の場合
について記載したが、Ｇａも他の不純物を吸引する特性
を有しているため、都合によりＩｎのイオン注入を省略
し、Ｇａのイオン注入のみを実施してもよい。Ｇａのイ
オン注入とその後の短時間高温熱処理を施した別途準備
の試料を用いて、キャリア濃度の深さ方向分布を拡がり
抵抗測定法により測定したところ、表面で約８×１０
１６／ｃｍ３低濃度を示し、表面から２０ｎｍの深さで
約８×１０ １８／ｃｍ３に達する急峻な分布が得られて
いることが明らかになった。本実施例に基づくＭＯＳＦ
ＥＴを測定したところ、ゲート長７０ｎｍの素子も大電
流特性を有し、且つ、短チャネル効果又はパンチスルー
現象に基づく漏洩電流も観測されなかった。上記特性は
実施例１に基づくＭＯＳＦＥＴに比べて、本実施例に基
づくＭＯＳＦＥＴの方がより微細化に優れていることを
示唆している。
らに詳細に説明する。理解を容易にするため、図面を用
いて説明し、要部は他の部分よりも拡大して示されてい
る。各部の材質，導電型及び製造条件等は本実施例の記
載に限定されるものではなく、各々多くの変形が可能で
あることは言うまでもない。 ＜実施例１＞図１は本発明の第１の実施例によるＭＯＳ
ＦＥＴの完成断面図、図５及び図６はその製造工程順を
示す断面図であり、図４はチャネル領域における半導体
基板表面からの不純物深さ方向分布を示す図である。面
方位（１００），Ｐ導電型，直径２０ｃｍの単結晶Ｓｉ
よりなる半導体基板１に、活性領域を画定する素子間分
離絶縁領域（図示せず）を形成し、基板濃度調整用Ｐ導
電型ウエルイオン注入とその引き延ばし熱処理を公知の
手法により施した後、半導体基板１表面に形成されてい
るＳｉ酸化膜を選択除去し、再び２ｎｍ厚のＳｉ酸化膜
（図示せず）を堆積した。上記Ｓｉ酸化膜をイオン注入
工程における表面保護膜とし、加速エネルギ２０ｋｅ
Ｖ，注入量３×１０１３／ｃｍ２なる条件でＢを注入し
てＢ注入層２１の形成と、最大不純物濃度１×１０１８
／ｃｍ３程度となるごとく加速エネルギ２０ｋｅＶでＩ
ｎを続けてイオン注入したＩｎ注入層２を形成した。上
記イオン注入は特異な単結晶面方向に依存して飛程が予
想外に拡大される所謂チャネリング現象が生じることを
防止するため、面方位（１００）の半導体基板１に対し
て垂直から７度以上傾角した条件により実施した。な
お、傾角でない垂直注入を行うと上記条件のＩｎイオン
注入は約１μｍ深さまで裾を引く分布となる恐れがあ
る。注入傾角はイオン注入機の性能に基づき例えば４５
度程度まで所望により実施しても何ら問題はない。この
場合、傾角注入に基づく注入深さが変化することを考慮
する必要があることは言うまでもない。上記の重ね合わ
せイオン注入の後、９５０℃，１０秒なる条件の短時間
高温熱処理を施した。昇温レートは１００℃／秒とし
た。上記熱処理の後、同様の処理を施した別途準備の試
料によりＢの深さ方向分布を二次イオン質量分析法によ
り測定したところ、最大不純物濃度深さが移動し、約１
８ｎｍとなり、最大濃度も５×１０１８／ｃｍ３へと増
加すると共に熱処理前の分布よりも急峻な分布に変化し
ていた。Ｂの表面濃度に関しても熱処理前の値１×１０
１７／ｃｍ３から増加することなく、むしろ低下傾向に
観測された。上記の不純物分布はＩｎを重ね注入しない
Ｂ単独のイオン注入試料への同様な熱処理における不純
物再分布特性は最大不純物濃度深さが表面より約１００
ｎｍ深さで最大不純物濃度が２×１０１ ８／ｃｍ３に低
下し、且つ分布も拡がり、表面濃度は約１×１０１８／
ｃｍ３にまで増加していた。上記結果はＩｎの重ね注入
により熱処理後のＢの不純物分布はＢの注入直後の分布
に比べてもより急峻な分布が得られることを示してい
る。上記結果はＩｎが他の不純物原子を吸引すると仮定
すれば説明ができる。上記短時間熱処理を施した後、熱
酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒
化することにより０．２ｎｍの窒化膜を積層形成し、ゲ
ート絶縁膜３とした。続いて、Ｐが高濃度に添加された
非晶質Ｓｉ膜を化学気相堆積法によりゲート絶縁膜３上
に２５０ｎｍの膜厚で堆積した後、電子線リソグラフ法
を用いて１００ｎｍのゲート電極４に加工した。ゲート
電極４の低抵抗化は上記のごとく予め不純物を添加する
のではなく従来公知の相補型ＭＯＳ製法に基づき所望ゲ
ート電極領域に選択的にＰ又はＢを高濃度イオン注入し
形成しても何ら問題ない（図５）。図５の状態よりＡｓ
イオンを加速エネルギ５ｋｅＶ，注入量１×１０１５／
ｃｍ ２の条件で垂直方向からイオン注入し、浅いソース
拡散層６及び浅いドレイン拡散層７とした。続いて、上
記浅いソース拡散層６及び浅いドレイン拡散層７を包み
込むごとく、Ｂのイオン注入を施してパンチスルー防止
のためのＮ導電型パンチスルー防止拡散層５とした。次
に、５０ｎｍ厚のシリコン酸化膜をプラズマ補助堆積法
により４００℃の低温で全面に堆積してから異方性ドラ
イエッチングによりゲート電極４の側壁部にのみ選択的
に残置させてゲート側壁絶縁膜８とした。上記ゲート側
壁絶縁膜８をイオン注入阻止マスクとするＮ型高濃度ド
レイン拡散層１０及びＮ型高濃度ソース拡散層９を形成
した。イオン注入条件はＡｓイオン，加速エネルギ４０
ｋｅＶ，注入量４×１０１５／ｃｍ２である（図６）。
図６の状態より９５０℃，１０秒の条件で注入イオンの
活性化熱処理を施した後、Ｃｏ膜をスパッタリング法に
より全面に薄く堆積し、５００℃における短時間アニー
ルによるシリサイド化を施した。未反応Ｃｏ膜を塩酸と
過酸化水素水混合液で除去し、Ｓｉ基板露出部に選択的
にＣｏシリサイド膜１１を残置させた。この状態より８
００℃における短時間熱処理によりＣｏシリサイド膜１
１の低抵抗化を施した。次に厚いシリコン酸化堆積膜を
全面に形成した後、その表面を機械的化学的研摩により
平坦化して表面保護絶縁膜１２とした。該表面保護絶縁
膜の所望領域に開口を施してから配線金属の拡散障壁材
としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、そ
の平坦化研摩により開口部分のみに選択的にＷ膜を残置
した。その後、所望回路構成に従いアルミニュームを主
材料とする金属膜の堆積とそのパターニングによりドレ
イン電極１４、及びソース電極１３を含む配線を形成
し、ＭＯＳＦＥＴを製造した（図１）。上記製造工程を
経て製造された本実施例に基づくＭＯＳＦＥＴを、従来
構造のＭＯＳＦＥＴとゲート長１００ｎｍの条件で比較
した。チャネル領域におけるパンチスルーストップ拡散
層としてＢのみを用い、チャネル領域における深さ方向
不純物濃度勾配が小さく、表面不純物濃度が約１×１０
１８／ｃｍ３程度と高濃度の従来ＭＯＳＦＥＴにおいて
は、ゲート電圧が０Ｖでのソースドレイン電流値がゲー
ト幅１μｍ当たり８．８×１０−９Ａ，ゲート電圧が
１．２Ｖでのソースドレイン電流値がゲート幅１μｍ当
たり０．７６ｍＡであったのに対し、チャネル表面不純
物濃度が１×１０１７／ｃｍ３程度と低く、且つ、チャ
ネル表面から深さ方向にむけて急峻な勾配で不純物濃度
が増加するチャネル不純物分布を有する本実施例に基づ
くＭＯＳＦＥＴにおいては、ゲート電圧が０Ｖでのソー
スドレイン電流値がゲート幅１μｍ当たり７．８×１０
-９Ａと漏洩電流が小さいにも係わらず、ゲート電圧が
１．２Ｖでのソースドレイン電流値がゲート幅１μｍ当
たり０．８９ｍＡと１７％の大電流化が達成された。
尚、表面パンチスルーを防止すべく本実施例のＭＯＳＦ
ＥＴと同一のチャネル不純物最大濃度である５×１０
１８／ｃｍ３の条件をＩｎのイオン注入のみで製造した
ＭＯＳＦＥＴにおいてはゲート電圧が０Ｖにおける漏洩
電流がゲート幅１μｍ当たりで１μＡ以上と極めて大き
かった。これは多量のＩｎイオン注入により結晶欠陥が
発生したためである。尚、本実施例に基づく微細ＭＯＳ
ＦＥＴのＶｔｈ値はドレイン電圧１．２Ｖで０Ｖであっ
た。更に、本発明に基づく上記微細ＭＯＳＦＥＴのＩｄ
ｓのＶｇ依存性に於てドレイン印加電圧１．２Ｖの場合
と０．１Ｖの場合ではその閾電圧の違いは僅か０．１２
Ｖと小さく、ドレイン・インヂュ−スド・バリアロアリ
ング（drain induced barrier lowering：ＤＩＢＬ）特
性に優れていることも明らかになった。このことによ
り、本発明に基づく微細ＭＯＳＦＥＴのゲート電極直下
のチャネル領域は基板深さ方向に十分に急峻で、表面パ
ンチスルー現象が十分に抑制されていることが明らかと
なった。尚、本実施例においてはＮＭＯＳの場合につい
て説明したが、導電型を逆にしたＰＭＯＳの場合及びそ
れらの複合であるＣＭＯＳに適用しても何ら問題ではな
い。本実施例において、Ｉｎの注入量をパラメータとし
て種々の条件で試作したが、注入量が５×１０１９／ｃ
ｍ３以上では重イオン注入に基づく結晶欠陥が発生す
る。結晶欠陥の発生は好ましいとは言い難く、注入量は
１×１０１９／ｃｍ３以下であることが望ましい。注入
量の下限に関しては５×１０１７／ｃｍ３以上であれば
本実施例の効果が観測されるため、５×１０１７／ｃｍ
３以上が望ましい。 ＜実施例２＞図１０は本発明の第２の実施例によるＭＯ
ＳＦＥＴの完成断面図、図７から図９はその製造工程順
を示す断面図である。面方位（１００），Ｐ導電型，直
径２０ｃｍの単結晶Ｓｉよりなる半導体基板に、活性領
域を画定する素子間分離絶縁領域１９を形成し、所定領
域へのＰ及びＢイオン注入とその引き延ばし又は活性化
熱処理により、各々Ｎ導電型ウェル領域５０とＰ導電型
ウェル領域１００の形成を公知の手法により施した。こ
の状態からＮ導電型ウェル領域５０にはＰを３０ｋｅ
Ｖ，２×１０１３／ｃｍ２の条件で、Ｐ導電型ウェル領
域１００にはＢを２０ｋｅＶ，２×１０１３／ｃｍ２の
条件で各々選択的にイオン注入してＮ導電型高濃度ウエ
ル層２２とＰ導電型高濃度ウエル層２１を形成した。引
き続き、この状態よりＰ導電型ウェル領域１００とＮ導
電型ウェル領域５０の全面にＩｎのイオン注入を１０ｋ
ｅＶ，２×１０１２／ｃｍ２の条件で施し不純物吸引層
２とした。上記Ｉｎのイオン注入条件によりＩｎの最大
不純物濃度は２×１０１８／ｃｍ３であり、半導体表面
から約１２ｎｍ深さに位置する。半導体主表面における
Ｉｎ濃度は１×１０１６／ｃｍ３であった（図７）。図
７の状態より１０００℃，１秒の条件で、短時間高温熱
処理を施した。上記製造工程と同一の処理を施した別の
半導体基板における深さ方向不純物分布を二次イオン質
量分析器により評価した。評価は上記熱処理の前後にお
いて実施した。その結果、Ｉｎの深さ方向分布にはほと
んど変化が見られなかったが、Ｎ導電型高濃度ウエル層
２２におけるＰの最大不純物濃度は５×１０１８／ｃｍ
３と熱処理前とほぼ同一であったが、その位置は熱処理
前の深さ３５ｎｍからＩｎの最大濃度深さとほぼ同一深
さである１２ｎｍに移動していた。半導体基板表面にお
けるＰ濃度は１／３に減少しており、１×１０１７／ｃ
ｍ３以下となり、注入直後の深さ方向濃度分布より急峻
な分布に変化していた。上記熱処理によりＰ導電型高濃
度ウエル層２１のＢ最大不純物濃度深さは半導体表面か
ら約６０ｎｍｎの深さから１２ｎｍ深さに移動し、半導
体表面におけるＢ濃度も２／３に減少して、１×１０
１７／ｃｍ３以下となり、こちらも注入直後の深さ方向
濃度分布より急峻な分布に変化していた。上記熱処理工
程の後、熱酸化膜１．８ｎｍの形成とその表面をＮＯガ
スにより窒化することにより０．２ｎｍの窒化膜を積層
形成し、ゲート絶縁膜３とした。続いて、非晶質Ｓｉ膜
４を化学気相堆積法によりゲート絶縁膜３上に１５０ｎ
ｍの膜厚で堆積してから、Ｎ導電型高濃度ウエル層２２
上の非晶質Ｓｉ膜４にはＢを、Ｐ導電型高濃度ウエル層
２１上の非晶質Ｓｉ膜４にはＰをイオン注入法により選
択的に高濃度に注入し、その後の短時間高温熱処理によ
り注入イオンの活性化を施して各々、Ｐ導電型化及びＮ
導電型化した。しかる後、電子線リソグラフ法により最
小寸法が７０ｎｍのゲート電極４に加工した。この状態
より上記ゲート電極４を注入阻止マスクとしてＰ導電型
高濃度ウエル層２１領域にはＡｓを選択的にイオン注入
し、高濃度浅接合Ｎ導電型拡散層６，７を、Ｎ導電型高
濃度ウエル層２２領域にはＢＦ２を選択的にイオン注入
することにより高濃度浅接合Ｐ導電型拡散層６１及び７
１を形成した。イオン注入条件は何れも加速エネルギ３
ｋｅＶ，注入量１×１０１５／ｃｍ２である（図８）。
図８の状態より６０ｎｍ厚のシリコン窒化膜を主表面全
面に堆積してから異方性エッチングを施し、ゲート電極
４の側壁部にのみ選択的に残置させてゲート側壁絶縁膜
８とした。続いて、上記ゲート側壁絶縁膜８を注入阻止
マスクとするイオン注入により高濃度浅接合Ｎ導電型拡
散層６，７に一部重畳するごとくＡｓによるＮ導電型の
深い高濃度ソース，ドレイン拡散層１０及び９を、更に
高濃度浅接合Ｐ導電型拡散層６１及び７１に一部重畳す
るごとくＢＦ２によるＰ導電型の深い高濃度ソース，ド
レイン拡散層１０１及び９１を選択的に形成した。Ａｓ
のイオン注入条件は加速エネルギ４０ｋｅＶ，注入量４
×１０１５／ｃｍ２、ＢＦ２のイオン注入条件は加速エ
ネルギ２５ｋｅＶ，注入量３×１０１５／ｃｍ２であ
る。上記イオン注入の後、注入イオンの活性化熱処理を
１０００℃，２秒の条件で実施したが熱処理後のソー
ス，ドレイン拡散層１０及び９の接合深さは約１５０ｎ
ｍであった（図９）。図９の状態よりソース，ドレイン
拡散層１０，９，１０１，９１上に残置されている絶縁
膜を選択除去してからＣｏ膜をスパッタリング法により
全面に薄く堆積し、５００℃における短時間アニールに
よるシリサイド化を施した。未反応Ｃｏ膜を塩酸と過酸
化水素水混合液で除去し、Ｓｉ基板露出部に選択的にＣ
ｏシリサイド膜１１を残置させた。この状態より８００
℃における短時間熱処理によりＣｏシリサイド膜１１の
低抵抗化を施した。次に、厚いシリコン酸化堆積膜を全
面に形成した後、その表面を機械的化学的研摩により平
坦化して表面保護絶縁膜１２とした。該表面保護絶縁膜
の所望領域に開口を施してから配線金属の拡散障壁材と
してのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その
平坦化研摩により開口部分のみに選択的にＷ膜を残置し
た。その後、所望回路構成に従いアルミニュームを主材
料とする金属膜の堆積とそのパターニングにより接地電
位線１３１，信号出力線１４１及び電源電位線１３を含
む配線を形成し、ＭＯＳＦＥＴを製造した（図１０）。
上記製造工程を経て製造された本実施例に基づくＭＯＳ
ＦＥＴを従来構造のＭＯＳＦＥＴと同一ゲート長の条件
で比較した。本実施例に基づくＭＯＳＦＥＴにおいては
ＮＭＯＳのＰ導電型ウエル２１，ＰＭＯＳのＮ導電型ウ
エル２２ともにチャネル表面における不純物濃度が１０
１７／ｃｍ３以下と極めて低く、且つ、半導体基板表面
から１２ｎｍ深さにおいて最大不純物濃度５×１０１８
／ｃｍ３となる急峻な不純物分布を有している。上記の
急峻な不純物分布はＰ導電型ウエル２１においてはＢ、
Ｎ導電型ウエル２２においてはＰにより構成されて、従
来のＢ及びＰ単独のイオン注入による深さ方向分布では
実現し得ない分布が具現された。上記Ｂ及びＰの分布内
にＩｎも存在する構成となっているが、Ｉｎの絶対量は
Ｂ及びＰ不純物量に比べて少なく、その電気的役割は無
視される。Ｉｎイオン注入に基づく結晶欠陥の発生も注
入量が少ないため生じない。具体的にはゲート長７０ｎ
ｍの条件において、チャネル領域におけるパンチスルー
ストップ拡散層としてＢのみを用い、チャネル領域にお
ける深さ方向不純物濃度勾配が小さく、表面不純物濃度
が約２×１０１８／ｃｍ３程度と高濃度の従来ＮＭＯＳ
においては、ゲート電圧が０Ｖでのソースドレイン電流
値がゲート幅１μｍ当たり１×１０−８Ａ，ゲート電圧
が１．２Ｖでのソースドレイン電流値がゲート幅１μｍ
当たり０．９２ｍＡであったのに対し、チャネル表面不
純物濃度が１×１０１７／ｃｍ３以下と低く、且つ、チ
ャネル表面から深さ方向にむけて急峻な勾配で不純物濃
度が増加するチャネル不純物分布を有する本実施例に基
づくＮＭＯＳにおいては、ゲート電圧が０Ｖでのソース
ドレイン電流値がゲート幅１μｍ当たり８．８×１０
−９Ａと漏洩電流が小さいにも係わらず、ゲート電圧が
１．２Ｖでのソースドレイン電流値がゲート幅１μｍ当
たり１．１８ｍＡと２２％の大電流化が達成された。更
に、本発明に基づくＮＭＯＳのＩｄｓのＶｇ依存性に於
て、ドレイン印加電圧１．２Ｖの場合と０．１Ｖの場合
ではその閾電圧の違いは僅か０．１３Ｖと小さく、ＤＩ
ＢＬ特性に優れていることも明らかになった。本実施例
に基づくゲート長７０ｎｍのＰＭＯＳにおいてもゲート
電圧が０Ｖでのソースドレイン電流値がゲート幅１μｍ
当たり１×１０−８Ａ，ゲート電圧が１．２Ｖでのソー
スドレイン電流値がゲート幅１μｍ当たり０．５５ｍＡ
とチャネル領域におけるパンチスルーストップ拡散層と
してＰのみを用い、チャネル領域における深さ方向不純
物濃度勾配が小さい従来ＰＭＯＳにおけるソースドレイ
ン電流値より２０％以上の大電流化が達成された。即
ち、本実施例に基づくことによりＮＭＯＳ及びＰＭＯＳ
共に表面パンチスルー現象を生じることなく大電流化が
達成された。本実施例に基づくＭＯＳＦＥＴの急峻なチ
ャネル不純物分布構成はＮＭＯＳ及びＰＭＯＳの製造を
通じてＩｎのイオン注入を追加するだけであり、ＣＭＯ
Ｓ製造における工程数の増加は僅か一工程のみである。
これにより従来製造法に基づくＢ又はＰのみにより得ら
れた緩やかで高濃度なチャネル不純物分布を低表面濃度
で且つ急峻のチャネル不純物分布に変更することが可能
となる。尚、本実施例により得られるチャネル最大不純
物濃度と同じ不純物濃度をＩｎ単独のイオン注入で実施
したＮＭＯＳにおいては結晶欠陥に基づくと思われる不
良によりソースドレイン間漏洩電流が顕著となり、良好
なトランジスタ特性をえることができなかった。 ＜実施例３＞図１１は本発明の第３の実施例によるＭＯ
ＳＦＥＴの完成断面図である。実施例２に基づいて、図
８の状態まで製造した後、ゲート電極４を注入阻止マス
クとしてＮ導電型高濃度ウエル層２２領域には更にＰイ
オンを、Ｐ導電型高濃度ウエル層２１領域には更にＢイ
オンを、各々加速エネルギ２０ｋｅＶ，注入量１×１０
１３／ｃｍ２と加速エネルギ２０ｋｅＶ，注入量６×１
０１３／ｃｍ２の条件で選択的に注入してＮ導電型ポケ
ット領域５１とＰ導電型ポケット領域５を追加形成し
た。しかる後、前記実施例２にしたがってＣＭＯＳを製
造した。本実施例に基づき製造されたＣＭＯＳにおいて
は前記実施例２に基づくＣＭＯＳに比べて６０ｎｍとさ
らにゲート長が短い超微細ＣＭＯＳも表面パンチスルー
現象を生じることなく動作することが確認された。但
し、最大電流値に関してはポケット領域導入に基づくチ
ャネル高濃度化のために更なる改善は得られなかった。 ＜実施例４＞図１２は本発明の第４の実施例によるＭＯ
ＳＦＥＴの完成断面図である。上記実施例３において、
Ｎ導電型ポケット領域５１とＰ導電型ポケット領域５の
追加形成をソース拡散層側にのみ選択的に形成した。こ
こにおいて、ドレイン側はホトレジスト膜で選択的に覆
い、イオン注入が為されないようにした。上記イオン注
入の後、注入阻止に用いたレジスト膜を選択除去し、そ
の後は前記実施例３にしたがってＣＭＯＳを製造した。
本実施例に基づき製造されたＣＭＯＳにおいては前記実
施例３と同じ６０ｎｍのゲート長を有する超微細ＣＭＯ
Ｓも表面パンチスルー現象を生じることなく動作するこ
とが確認され、且つ最大電流値も実施例３に基づくＣＭ
ＯＳよりも５％弱向上することができた。上記はドレイ
ン拡散層側にポケット領域が構成されないため、ドレイ
ン近傍における基板不純物濃度の高濃度化に基づくピン
チオフ電圧の低下が生じ難く、大電流化が達成されたた
めと推測される。尚、本実施例に基づくＣＭＯＳはソー
スとドレインが非対称の構成となるが、インバータ回路
の如く電流が常に一方向に流れるごとき回路においては
何ら問題は生じない。 ＜実施例５＞実施例１におけるＩｎ注入層２の形成工程
において、最大不純物濃度１×１０１ ８／ｃｍ３程度と
なるごとく加速エネルギ２０ｋｅＶでＩｎを注入し、続
けてＧａを加速エネルギ１５ｋｅＶ，最大不純物濃度２
×１０１８／ｃｍ３程程度となるごとくイオン注入を施
した。上記条件によるＧａの最大不純物濃度深さは主表
面より約２０ｎｍとＩｎの最大不純物濃度深さと一致す
る条件である。また、上記深さは浅いソース拡散層７，
浅いドレイン拡散層８の接合深さとほぼ一致する条件で
ある。ＩｎはＳｉ中での固溶限界が低く、更なるＩｎ注
入は単に結晶欠陥を発生させるため、高濃度で且つ急峻
なＰ型不純物分布の実現手段としてＩｎより更に固溶限
界が高いＧａを併用するものである。Ｇａのイオン注入
の後、前記実施例１に従って短時間高温熱処理以降の製
造工程を施して本実施例に基づくＭＯＳＦＥＴを製造し
た。なお、本実施例においてはＩｎとＧａの併用の場合
について記載したが、Ｇａも他の不純物を吸引する特性
を有しているため、都合によりＩｎのイオン注入を省略
し、Ｇａのイオン注入のみを実施してもよい。Ｇａのイ
オン注入とその後の短時間高温熱処理を施した別途準備
の試料を用いて、キャリア濃度の深さ方向分布を拡がり
抵抗測定法により測定したところ、表面で約８×１０
１６／ｃｍ３低濃度を示し、表面から２０ｎｍの深さで
約８×１０ １８／ｃｍ３に達する急峻な分布が得られて
いることが明らかになった。本実施例に基づくＭＯＳＦ
ＥＴを測定したところ、ゲート長７０ｎｍの素子も大電
流特性を有し、且つ、短チャネル効果又はパンチスルー
現象に基づく漏洩電流も観測されなかった。上記特性は
実施例１に基づくＭＯＳＦＥＴに比べて、本実施例に基
づくＭＯＳＦＥＴの方がより微細化に優れていることを
示唆している。
【０００６】
【発明の効果】本発明によれば、ゲート電極直下のチャ
ネル領域における基板不純物分布を活性化率の高いＢや
Ｐを用いたままでＮＭＯＳ及びＰＭＯＳともに表面濃度
を低く、且つ、半導体基板内部に向けた不純物濃度勾配
を極めて急峻に構成できる。従って、微細ＣＭＯＳにお
いて、表面パンチスルー現象を十分に抑制したまま、高
移動度で大電流特性を達成することができる。特に、本
発明によれば上記不純物分布の改善を一工程のイオン注
入を追加するだけで廉価に達成することができる。ま
た、本発明によればゲート電極に重畳される半導体表面
領域におけるドレイン接合近傍で高濃度基板不純物領域
の導入が回避できるのでＮ＋Ｐ＋高濃度トンネル接合が
形成されず、ＧＩＤＬ現象による保持状態における漏洩
電流が低減でき、従って消費電力の低減を実現すること
ができる。
ネル領域における基板不純物分布を活性化率の高いＢや
Ｐを用いたままでＮＭＯＳ及びＰＭＯＳともに表面濃度
を低く、且つ、半導体基板内部に向けた不純物濃度勾配
を極めて急峻に構成できる。従って、微細ＣＭＯＳにお
いて、表面パンチスルー現象を十分に抑制したまま、高
移動度で大電流特性を達成することができる。特に、本
発明によれば上記不純物分布の改善を一工程のイオン注
入を追加するだけで廉価に達成することができる。ま
た、本発明によればゲート電極に重畳される半導体表面
領域におけるドレイン接合近傍で高濃度基板不純物領域
の導入が回避できるのでＮ＋Ｐ＋高濃度トンネル接合が
形成されず、ＧＩＤＬ現象による保持状態における漏洩
電流が低減でき、従って消費電力の低減を実現すること
ができる。
【図１】本発明の第１の実施例による絶縁ゲート型電界
効果トランジスタの完成断面図。
効果トランジスタの完成断面図。
【図２】従来のチャネル領域における半導体基板表面か
らの不純物深さ方向分布を示す図。
らの不純物深さ方向分布を示す図。
【図３】従来の絶縁ゲート型電界効果トランジスタの完
成断面図。
成断面図。
【図４】本発明のチャネル領域における半導体基板表面
からの不純物深さ方向分布を示す図。
からの不純物深さ方向分布を示す図。
【図５】本発明の第１の実施例による絶縁ゲート型電界
効果トランジスタの製造工程順を示す断面図。
効果トランジスタの製造工程順を示す断面図。
【図６】本発明の第１の実施例による絶縁ゲート型電界
効果トランジスタの製造工程順を示す断面図。
効果トランジスタの製造工程順を示す断面図。
【図７】本発明の第２の実施例による絶縁ゲート型電界
効果トランジスタの製造工程順を示す断面図。
効果トランジスタの製造工程順を示す断面図。
【図８】本発明の第２の実施例による絶縁ゲート型電界
効果トランジスタの製造工程順を示す断面図。
効果トランジスタの製造工程順を示す断面図。
【図９】本発明の第２の実施例による絶縁ゲート型電界
効果トランジスタの製造工程順を示す断面図。
効果トランジスタの製造工程順を示す断面図。
【図１０】本発明の第２の実施例による絶縁ゲート型電
界効果トランジスタの完成断面図。
界効果トランジスタの完成断面図。
【図１１】本発明の第３の実施例による絶縁ゲート型電
界効果トランジスタの完成断面図。
界効果トランジスタの完成断面図。
【図１２】本発明の第４の実施例による絶縁ゲート型電
界効果トランジスタの完成断面図。
界効果トランジスタの完成断面図。
１…半導体基板又はＰ導電型ウエル領域、２…不純物吸
引層（Ｉｎ注入層）、３…ゲート絶縁膜、４…ゲート電
極、５…Ｐ導電型不純物領域、６…Ｎ導電型の浅いソー
ス拡散層、７…Ｎ導電型の浅いドレイン拡散層、８…ゲ
ート側壁絶縁膜、９…Ｎ導電型高濃度ソース拡散層、１
０…Ｎ導電型高濃度ドレイン拡散層、１１…シリサイド
膜、１２…表面保護絶縁膜、１３…ソース電極又は接地
電位線、１４…ドレイン電極、２１…Ｐ導電型高濃度ウ
エル層、２２…Ｎ導電型高濃度ウエル領域、７１…Ｐ導
電型の浅いドレイン拡散層、６１…Ｐ導電型浅いソ−ス
拡散層、１０１…Ｐ導電型高濃度ソース拡散層、９１…
Ｐ導電型高濃度ドレイン拡散層、１３１…電源電位線、
１４１…信号出力線。
引層（Ｉｎ注入層）、３…ゲート絶縁膜、４…ゲート電
極、５…Ｐ導電型不純物領域、６…Ｎ導電型の浅いソー
ス拡散層、７…Ｎ導電型の浅いドレイン拡散層、８…ゲ
ート側壁絶縁膜、９…Ｎ導電型高濃度ソース拡散層、１
０…Ｎ導電型高濃度ドレイン拡散層、１１…シリサイド
膜、１２…表面保護絶縁膜、１３…ソース電極又は接地
電位線、１４…ドレイン電極、２１…Ｐ導電型高濃度ウ
エル層、２２…Ｎ導電型高濃度ウエル領域、７１…Ｐ導
電型の浅いドレイン拡散層、６１…Ｐ導電型浅いソ−ス
拡散層、１０１…Ｐ導電型高濃度ソース拡散層、９１…
Ｐ導電型高濃度ドレイン拡散層、１３１…電源電位線、
１４１…信号出力線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｅ 27/088 １０２Ｂ 27/092 (72)発明者 高濱 高 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 大西 和博 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 満田 勝弘 東京都小平市上水本町伍丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC01 CC05 DD37 DD43 DD84 FF31 GG09 GG10 GG14 HH20 5F048 AA01 AA07 AC03 BA01 BA10 BB04 BB05 BB08 BB11 BB12 BC05 BC06 BC07 BD04 BE01 BE03 BF06 BF07 DA25 DA27 5F140 AA18 AA21 AA29 AA39 AB03 AC01 BA01 BA20 BB11 BB13 BB15 BC07 BC17 BD01 BD10 BE07 BE08 BF04 BF34 BG08 BG12 BG36 BH15 BH30 BH35 BH47 BJ08 BJ11 BJ17 BJ20 BK02 BK13 BK29 BK34 BK38 CA03 CB04 CB08 CC03 CE07
Claims (22)
- 【請求項１】第１の導電型を有する半導体基板の主表面
から、第１の不純物を上記半導体基板内部で最大不純物
濃度になる如く注入する工程と、第１の導電型を有する
第２の不純物を最大不純物濃度となる深さが上記第１の
不純物の最大不純物濃度深さと一致する如く注入する工
程とを有することを特徴とする絶縁ゲート型電界効果ト
ランジスタの製造方法。 - 【請求項２】前記第１の不純物の注入工程と上記第２の
不純物の注入工程との順序が逆であることを特徴とする
請求項１に記載の絶縁ゲート型電界効果トランジスタの
製造方法。 - 【請求項３】前記第１の不純物の注入工程は、半導体基
板の主表面に対して垂直でない角度で施すことを特徴と
する請求項１又は２に記載の絶縁ゲート型電界効果トラ
ンジスタの製造方法。 - 【請求項４】同一半導体基板の主表面に第１の導電型領
域と第２の導電型領域を形成する工程と、上記半導体基
板の主表面から、第１の不純物を上記半導体基板内部で
最大不純物濃度になる如く注入する工程と、上記第１の
導電型領域に選択的に第１の導電型を有する第２の不純
物を最大不純物濃度となる深さが上記第１の不純物の最
大不純物濃度深さと一致する如く注入する工程と、上記
第２の導電型領域に選択的に第２の導電型を有する第３
の不純物を最大不純物濃度となる深さが上記第１の不純
物の最大不純物濃度深さと一致する如く注入する工程と
を有することを特徴とする絶縁ゲート型電界効果トラン
ジスタの製造方法。 - 【請求項５】前記第１の不純物の注入工程を、前記第２
の不純物の注入工程及び前記第３の不純物の注入工程後
に施すことを特徴とする請求項４に記載の絶縁ゲート型
電界効果トランジスタの製造方法。 - 【請求項６】該第１の不純物は他の不純物を引き寄せる
作用を有する不純物であることを特徴とする請求項１乃
至５の何れかに記載の絶縁ゲート型電界効果トランジス
タの製造方法。 - 【請求項７】前記第１の不純物は、Ｉｎであることを特
徴とする請求項６に記載の絶縁ゲート型電界効果トラン
ジスタの製造方法。 - 【請求項８】前記第１の不純物は、ＩｎとＧａの少なく
とも何れかを含むことを特徴とする請求項５に記載の絶
縁ゲート型電界効果トランジスタの製造方法。 - 【請求項９】ゲート電極を注入阻止マスクとして第１の
導電型を有する第２の不純物を注入する工程と、該工程
での注入領域内部に第２の導電型を有する浅いソース拡
散層をゲート電極を注入阻止マスクとして形成する工程
とを有することを特徴とする請求項１乃至３及び６乃至
８の何れかに記載の絶縁ゲート型電界効果トランジスタ
の製造方法。 - 【請求項１０】第２の導電型を有する浅いソース拡散層
をゲート電極を注入阻止マスクとして形成する工程の後
に、ゲート電極を注入阻止マスクとして第１の導電型を
有する第２の不純物を注入する工程を施すことを特徴と
する請求項９に記載の絶縁ゲート型電界効果トランジス
タの製造方法。 - 【請求項１１】前記第１の導電型領域の主表面上にゲー
ト絶縁膜を介して形成されたゲート電極を注入阻止マス
クとして第１の導電型を有する第２の不純物を注入する
工程と、該工程での第２の不純物注入領域内部に第２の
導電型を有する浅いソース拡散層をゲート電極を注入阻
止マスクとして形成する工程と、前記第２の導電型領域
の主表面上にゲート絶縁膜を介して形成されたゲート電
極を注入阻止マスクとして第２の導電型を有する第３の
不純物を注入する工程と、該工程での第３の不純物注入
領域内部に第１の導電型を有する浅いソース拡散層をゲ
ート電極を注入阻止マスクとして形成する工程とを有す
ることを特徴とする請求項４及び６乃至８の何れかに記
載の絶縁ゲート型電界効果トランジスタの製造方法。 - 【請求項１２】第１の導電型を有する第２の不純物を注
入する工程と第２の導電型を有する浅いソース拡散層を
該ゲート電極を注入阻止マスクとして形成する工程、及
び、第２の導電型を有する第３の不純物を注入する工程
と第１の導電型を有する浅いソース拡散層を該ゲート電
極を注入阻止マスクとして形成する工程、の順序を各々
逆にして施すことを特徴とする請求項１１に記載の絶縁
ゲート型電界効果トランジスタの製造方法。 - 【請求項１３】第１の導電型を有する半導体基板の主表
面に絶縁膜を介してゲート電極が構成された絶縁ゲート
型電界効果トランジスタにおいて、上記ゲート電極直下
の上記半導体基板領域に、第１の不純物領域と第１の導
電型を有する第２の不純物領域が上記半導体基板内部の
同一深さにおいて最大不純物濃度を有する如く分布し、
且つ、上記第２の不純物領域における最大不純物濃度が
上記第１の不純物領域における最大不純物濃度よりも高
濃度に構成されてなることを特徴とする絶縁ゲート型電
界効果トランジスタ。 - 【請求項１４】同一半導体基板の主表面領域に第１の導
電型領域と第２の導電型領域とを有し、上記第１及び第
２の各導電型領域の主表面に絶縁膜を介してゲート電極
が構成された絶縁ゲート型電界効果トランジスタにおい
て、上記第１の導電型領域における上記ゲート電極直下
の上記半導体基板領域には第１の不純物領域と第１の導
電型を有する第２の不純物領域が、上記第２の導電型領
域における上記ゲート電極直下の上記半導体基板領域に
は第１の不純物領域と第２の導電型を有する第３の不純
物領域が、各々、上記半導体基板内部の同一深さにおい
て最大不純物濃度を有する如く分布し、且つ、上記第２
及び第３の各不純物領域における最大不純物濃度が上記
第１の不純物領域における最大不純物濃度よりも高濃度
に構成されてなることを特徴とする絶縁ゲート型電界効
果トランジスタ。 - 【請求項１５】前記第１の不純物は、前記第２及び第３
の不純物を引き寄せる作用を有する不純物であり、前記
第２又は第３の各不純物領域は、Ｂ，Ｐ又はＡｓの何れ
かにより構成されることを特徴とする請求項１３又は１
４に記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項１６】相対的に浅い接合深さと深い接合深さを
有するソース拡散層を有し、前記第１の不純物領域にお
ける最大不純物濃度深さが、上記浅いソース拡散層の接
合深さと同一深さ、或いは、上記浅いソース拡散層の接
合深さよりも浅い領域に構成されてなることを特徴とす
る請求項１３乃至１５の何れかに記載の絶縁ゲート型電
界効果トランジスタ。 - 【請求項１７】前記第１の不純物は、Ｉｎにより構成さ
れることを特徴とする請求項１３乃至１６の何れかに記
載の絶縁ゲート型電界効果トランジスタ。 - 【請求項１８】前記第１の不純物は、ＩｎとＧａとによ
り構成されることを特徴とする請求項１３から１６の何
れかに記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項１９】前記第２及び第３の各不純物領域は、そ
の最大不純物濃度点から前記半導体基板主表面側が、最
大不純物濃度点から半導体基板内部側よりも、不純物濃
度勾配が急峻に構成されてなることを特徴とする請求項
１３乃至１８の何れかに記載の絶縁ゲート型電界効果ト
ランジスタ。 - 【請求項２０】前記第２及び第３の各不純物領域におけ
る最大不純物濃度は、１×１０１８／ｃｍ３以上である
ことを特徴とする請求項１３から１９の何れかに記載の
絶縁ゲート型電界効果トランジスタ。 - 【請求項２１】浅い接合と深い接合よりなるソース拡散
層を有し、上記浅い接合の少なくとも底面は、前記第２
の不純物領域で覆われて構成されてなることを特徴とす
る請求項１３又は１５乃至２０の何れかに記載の絶縁ゲ
ート型電界効果トランジスタ。 - 【請求項２２】浅い接合と深い接合よりなるソース拡散
層が、前記第１の導電型領域と前記第２の導電型領域の
各々に構成され、該各々のソース拡散層の浅い接合の少
なくとも底面は、前記第２の不純物領域或いは前記第３
の不純物領域により各々覆われて構成されてなることを
特徴とする請求項１４乃至２１の何れかに記載の絶縁ゲ
ート型電界効果トランジスタ。
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