CN1893002A - 半导体器件的制造方法和半导体器件 - Google Patents

半导体器件的制造方法和半导体器件 Download PDF

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Abstract

提供一种可以提高一种其中栅电极的所有部分都被硅化的MOS晶体管的性能的技术。在半导体衬底上方按照顺序形成层叠的nMOS晶体管的栅绝缘膜和栅电极。在半导体衬底的上表面中形成nMOS晶体管的源/漏区。在硅化栅电极的全部区域之后硅化源/漏区。因而，硅化物不会由于硅化栅电极之后硅化源/漏区的热处理而在源/漏区凝聚。因此，可以减小源/漏区的电阻并减小结漏。结果，提高了nMOS晶体管的性能。

Description

半导体器件的制造方法和半导体器件
技术领域
本发明涉及一种提供其中栅电极的全部区域都被硅化的MOS晶体管的半导体器件及其制造方法。
背景技术
在由芯片上系统代表的CMOS器件方面，集成度和微工艺每年都在发展，MOS晶体管的栅长度设定为0.1μm或更小，已达到几十nm。另一方面，MOS晶体管的栅绝缘膜的厚度减薄也取得了进展，该厚度减薄技术随着一代代的进步对于改善短沟道特性和提高MOS晶体管的驱动电流正变得必不可少。
当进行晶体管的微工艺时，在包含多晶硅的栅电极中，随着栅绝缘膜的厚度减薄和形成在硅衬底一侧中的耗尽层的扩展而导致的栅漏电流的增加提出了一个问题。栅漏电流的增加导致整个芯片的功耗增加。随着由蜂窝式电话代表的移动产品的发展，当为了与先进的部件对应需要使用高密度CMOS器件时，需要将栅漏电流抑制的很低以便电池的持续时间也变得不是很短。因此，正在尝试使用具有高相对介电常数的材料(以下称为“高k材料”)，例如氧化铝(Al2O3)和氧化钽(Ta2O5)作为栅绝缘膜的材料。形成在包括多晶硅的栅电极中的耗尽层的扩展引起了栅绝缘膜的厚度在外观上增大，降低了驱动能力。因此，为了减少有关耗尽层的宽度和实现它，增加了被引入到栅电极的杂质的数量，或者使用其中不产生耗尽层的金属材料作为栅电极材料。
通常，为了使MOS晶体管的阈值电压处于适中值，有必要选择其中硅衬底的功函数具有适中值的栅电极材料。当为了抑制耗尽层的产生而使用金属或者金属化合物作为栅电极材料时，为了在每个nMOS晶体管和pMOS晶体管中将阈值电压设置为适中值，通常需要改变这些晶体管所使用的栅电极材料。这使得CMOS工艺变得复杂。
然后，提出了通过硅化整个栅电极同时通过使用多晶硅作为栅电极材料和改变被引入到与nMOS晶体管和pMOS晶体管有关的多晶硅中的杂质的导电类型来适当地设定两个晶体管中的栅电极的功函数来防止耗尽层产生的技术。将全部的区域都被硅化的栅电极称作FUSI(完全硅化)栅电极。
在非专利文献1中公开了关于FUSI栅电极的技术。在专利文献1-5中，公开了关于具有包括硅化物的栅电极的MOS晶体管的技术。
[非专利文献1]B.Tavel等人，″Totally Silicided(CoSi2)Polysilicon：a novelapproach to very low-resistive gate(～2Ω/□)without metal CMP nor etching″，International Electron Device Meeting 2001(IEDM2001).
[专利文献1]日本未经审查的专利公开No.2002-319670
[专利文献2]日本未经审查的专利公开No.特开平8-46057
[专利文献3]日本未经审查的专利公开No.特开平7-245396
[专利文献4]日本未经审查的专利公开No.特开平11-121745
[专利文献5]日本未经审查的专利公开No.特开平1-183851
发明内容
当制造提供有上述FUSI栅电极的MOS晶体管时，在完成MOS晶体管的源/漏区的硅化之后，通常硅化栅电极的全部区域。因此，通过在硅化栅电极的情况执行的热处理，可以粘合源/漏区中的硅化物并可以增加相关源/漏区的电阻。
此外，通过产生内聚力，源/漏区中的硅化物可以突破形成在硅衬底和源/漏区的边界中的pn结表面，它可以变成在硅衬底和源/漏区上方的结构，可以增加结漏。
另一方面，与所述方法不同地同时执行源/漏区和栅电极的硅化，通常，由于栅电极的厚度比源/漏区的结深大，当硅化栅电极的全部区域时，源/漏区的硅化物层变得很深，结漏上升或者短沟道特性恶化。
通过在硅化栅电极的情况执行的热处理，源/漏区中的杂质扩散到MOS晶体管的沟道区的侧面，相关MOS晶体管的短沟道特性衰减。
然后，考虑到以上问题提出本发明，目的在于提供可以改善其中栅电极的全部区域都被硅化的MOS晶体管性能的技术。
本发明的半导体器件的第一制造方法包括以下步骤：(a)在半导体衬底上方形成按照顺序层叠的第一MOS晶体管的栅绝缘膜和栅电极；(b)硅化栅电极的全部区域；(c)在半导体衬底的上表面中形成第一MOS晶体管的源/漏区，和(d)在步骤(b)和(c)之后硅化源/漏区。
本发明的半导体器件的第二制造方法包括如下步骤：(a)在半导体衬底上方形成按顺序层叠的第一MOS晶体管的栅绝缘膜和栅电极；(b)部分地硅化栅电极；(c)在半导体衬底的上表面中形成第一MOS晶体管的源/漏区；和(d)在步骤(b)和(c)之后同时地硅化源/漏区和栅电极中没有被硅化的部分的全部区域。
本发明的半导体器件的第三制造方法包括以下步骤：(a)在半导体衬底上方形成按照顺序层叠的第一MOS晶体管的栅绝缘膜和栅电极；(b)在栅绝缘膜和栅电极的一侧的半导体衬底的上方形成半导体层以便其上表面高于在半导体衬底中其上形成栅电绝缘膜的部分的上表面；(c)在半导体层中形成第一MOS晶体管的源/漏区；(d)硅化源/漏区；和(e)在步骤(d)之后硅化栅电极的全部区域。
本发明的第一半导体器件包括：半导体衬底；形成在半导体衬底上方的MOS晶体管；其中MOS晶体管包括其中形成硅化物层的源/漏区和全部区域都由在热稳定性上优于源/漏区的硅化物层的硅化物形成的栅电极。
本发明的第二半导体器件包括：半导体衬底；形成在半导体衬底上方的MOS晶体管；其中MOS晶体管包括其中形成硅化物层的源/漏区和全部区域都由硅化物形成的栅电极；其中在低温下产生硅化反应的材料用于源/漏区的硅化物层的金属材料而不是栅电极的硅化物的金属材料。
本发明的第三半导体器件包括：半导体衬底；和形成在半导体衬底上方的第一和第二MOS晶体管；其中第一MOS晶体管具有其中形成硅化物层的源/漏区，和全部区域都由包括n型杂质的硅化物形成的栅电极；第二MOS晶体管具有其中形成硅化物层的源/漏区，和全部区域都由包含p型杂质的硅化物形成的栅电极；形成的第二MOS晶体管的栅电极比第一MOS晶体管的栅电极更薄。
本发明的第四半导体器件包括：半导体衬底；和形成在半导体衬底上方的第一MOS晶体管；其中第一MOS晶体管包括经栅绝缘膜形成在半导体衬底上方的栅电极，全部区域由硅化物形成，包括在顶端形成在半导体衬底上方的硅化物层的源/漏区；其中硅化物层的上表面高于在半导体衬底中其上形成栅绝缘膜的部分的上表面5nm或更多。
根据本发明的半导体器件的第一制造方法，由于在硅化栅电极之后执行源/漏区的硅化，所以在硅化栅电极的情况下，硅化物不存在于源/漏区。因此，通过热处理栅电极的硅化，硅化物没有粘合在源/漏区中。因此可以除去由硅化物的凝聚引起的不利作用，并且可以减少结漏同时能减少源/漏区的电阻。结果，可以改善第一MOS晶体管的性能。
根据本发明的半导体器件的第二制造方法，由于在部分硅化栅电极之后执行源/漏区的硅化，所以在部分硅化栅电极的情况下，硅化物不存在于源/漏区。因此，通过部分硅化栅电极的热处理，硅化物没有粘合在源/漏区中。由于同时地执行栅电极的剩余部分的硅化和源/漏区的硅化，所以在硅化栅电极的剩余部分中，硅化物没有粘合在源/漏区中。因此可以除去由硅化物的凝聚引起的不利作用，并且可以减少结漏同时能减少源/漏区的电阻。结果，可以改善第一MOS晶体管的性能。
根据本发明的半导体器件的第三制造方法，由于在半导体衬底上形成半导体层和在半导体层中形成源/漏区，因此通过硅化栅电极的热处理难以将源/漏区中的杂质扩散到第一MOS晶体管的沟道区。因此，可以防止第一MOS晶体管中的短沟道特性的退化，并且可以改善性能。
由于硅化半导体层中形成的源/漏区，所以通过调整半导体层的厚度可以较厚地形成源/漏区中的硅化物层。由于当硅化物层较厚时它难以受热处理的影响，所以它变得难以产生硅化物的凝聚。因此，可以抑制通过硅化栅电极的热处理而在源/漏区的硅化物层中产生的凝聚。因此，可以抑制源/漏区的电阻的上升和结漏的增加，并且可以改善第一MOS晶体管的性能。
根据本发明的第一半导体器件，由于栅电极的硅化物在热稳定性方面优于源/漏区的硅化物层，所以当在硅化栅电极之后执行源/漏区的硅化时，可以防止栅电极的电特性随由于源/漏区的硅化的热处理而变化。因此，可以改善MOS晶体管的性能。
根据本发明的第二半导体器件，由于可以在低温下执行源/漏区的硅化，所以当在硅化栅电极之后执行源/漏区的硅化时，可以防止栅电极的电特性随源/漏区的硅化的热处理而变化。因此，可以提高MOS晶体管的性能。
根据本发明的第三半导体器件，其中引入p型杂质的第二MOS晶体管的栅电极形成地比其中引入n型杂质的第一MOS晶体管的栅电极更薄。通常，在其中引入p型杂质例如硼的栅电极中，硅化反应的进速变慢。因此，类似于通过薄地形成硅化反应进行晚的栅电极的本发明，其中引入p型杂质的栅电极的硅化和其中引入n型杂质的栅电极的硅化几乎同时结束。因此其中引入n型杂质的栅电极不需要更多的热处理，并且可以抑制相关的栅电极的电阻的上升。结果，可以改善第二MOS晶体管的性能。
根据本发明的第四半导体器件，由于源/漏区的硅化物层的上表面高出在半导体衬底中形成栅绝缘膜的部分的上表面5nm或更多，因此可以减小相关源/漏区的边界区和第一MOS晶体管的沟道区的区域，并保持包括硅化物层的整个源/漏区的厚度。因此，在硅化栅电极的时候通过热处理难以将源/漏区中的杂质扩散到第一MOS晶体管的沟道区。因此，可以防止第一MOS晶体管中的短沟道特性的退化，并且可以改善性能。
由于源/漏区的硅化物层的上表面衬底高出在半导体衬底中形成栅绝缘膜的部分的上表面5nm或更多，所以可以加厚硅化物层的厚度。由于当硅化物层较厚时它难以受热处理的影响，所以它变得难以产生硅化物的凝聚。因此，当在硅化源/漏区之后来硅化栅电极时，可以抑制由硅化栅电极的热处理产生在源/漏区的硅化物层中的凝聚。因此，可以抑制源/漏区的电阻的上升和结漏的增加，并且可以改善第一MOS晶体管的性能。
附图说明
图1是显示与本发明的实施例1有关的半导体器件的结构的剖面图；
图2至16是按照工艺顺序示出与本发明的实施例1有关的半导体器件的制造方法的剖面图；
图17至20是按照工艺顺序示出与本发明的实施例1有关的半导体器件的制造方法的第一改进的剖面图；
图21至23是按照工艺顺序示出与本发明的实施例1有关的半导体器件的制造方法的第二改进的剖面图；
图24至27是按照工艺顺序示出与本发明的实施例1有关的半导体器件的制造方法的第三改进的剖面图；
图28是示出与本发明的实施例2有关的半导体器件的结构的剖面图；
图29至39是按照工艺顺序示出与本发明的实施例2有关的半导体器件的制造方法的剖面图；
图40是按照工艺顺序示出与本发明的实施例2有关的半导体器件结构的第一改进的剖面图；
图41是按照工艺顺序示出与本发明的实施例2有关的半导体器件结构的第二改进的剖面图；
图42至44是按照工艺顺序示出与本发明的实施例2有关的半导体器件的制造方法的第一改进的剖面图；
图45至49是按照工艺顺序示出与本发明的实施例2有关的半导体器件的制造方法的第二改进的剖面图。
具体实施方式
(实施例1)
图1是显示与本发明的实施例1有关的半导体器件的结构的剖面图。如图1所示，与实施例1有关的半导体器件具有其中形成nMOS晶体管5的nMOS区域，和其中形成pMOS晶体管15的pMOS区域。在与实施例1有关的半导体器件中，例如形成是p型硅衬底的半导体衬底1。在nMOS区域和pMOS区域的边界的半导体衬底1的上表面中，形成例如包括氧化硅薄膜的元件隔离绝缘膜2，nMOS晶体管5和pMOS晶体管15被相关的元件隔离绝缘膜2电隔离。通过沟槽隔离法形成与实施例1有关的元件隔离绝缘膜2。
P型阱区域3形成在nMOS区域中的半导体衬底1的上表面，n型阱区域4形成在pMOS区域中的半导体衬底1的上表面。在p型阱区域3的上表面中，形成nMOS晶体管5的两个互相隔离的源/漏区6，在n型阱区域4的上表面中，形成pMOS晶体管15的两个互相隔离的源/漏区16。硅化物层7形成在源/漏区6的上表面，硅化物层17形成在源/漏区16的上表面。
nMOS晶体管5的源/漏区6是n型杂质区域，pMOS晶体管15的源/漏区16是p型杂质区域。例如，每个硅化物层7和17包括硅化镍、硅化钴、硅化铂、硅化钛、或者硅化钼。
在源/漏区6之间的p型阱区域3的上表面上，顺序层叠nMOS晶体管5的栅绝缘膜8和栅电极9，并在栅绝缘膜8和栅电极9的两侧表面上形成侧壁10。在源/漏区16之间的n型阱区域4的上表面上，按顺序层叠pMOS晶体管15的栅绝缘膜18和栅电极19，在栅绝缘膜18和栅电极19的两侧表面上形成侧壁20。
每个栅电极9和19均是FUSI栅电极，这些所有的区域包括硅化物，例如硅化镍、硅化钴、硅化铂、硅化钛、和硅化钼。例如，每个栅绝缘膜8和18包括高k材料，例如氧化铝，每个侧壁10和20包括氮化硅薄膜。在实施例1，CMOS晶体管包括nMOS晶体管5和pMOS晶体管15。
然后，说明图1所示的半导体器件的制造方法。图2至16是按照工艺顺序示出与本发明的实施例1有关的半导体器件的制造方法的剖面图。首先，如图2所示，在半导体衬底1的上表面中形成元件隔离绝缘膜2的同时，形成p型阱区域3和n型阱区域4。
然后，如图3所示，在整个表面形成在随后步骤转变成栅绝缘膜8和18的绝缘膜80。如图4所示，在整个表面的绝缘膜80上形成在随后步骤用作栅电极9和19的多晶硅膜90。
然后，如图5所示，在pMOS区域中的多晶硅薄膜90上形成光致抗蚀剂200，相关的光致抗蚀剂200用来作掩模，在nMOS区域中通过对多晶硅薄膜90进行离子注入而引入n型杂质110n，例如砷和磷。然后，除去光致抗蚀剂200。
然后，如图6所示，在nMOS区域中的多晶硅薄膜80上形成光致抗蚀剂210，相关的光致抗蚀剂210用来作掩模，在pMOS区域中通过对多晶硅薄膜90进行离子注入而引入p型杂质110p，例如硼和铝。然后，除去光致抗蚀剂210。
然后，如图7所示，逐个地对多晶硅薄膜90和绝缘膜80构图，形成分别包括多晶硅薄膜90的栅电极9和19、和分别包括绝缘膜80的栅绝缘膜8和18。分别在p型阱区域3和n型阱区域4中形成nMOS晶体管5和pMOS晶体管15的延伸区域，之后执行口袋注入。
然后，如图8所示，在整个表面形成用作侧壁的绝缘膜100，该绝缘膜100覆盖栅绝缘膜8和18和栅电极9和19。在整个表面的绝缘膜100上形成氧化硅薄膜120。绝缘膜100包括，例如氮化硅薄膜。
然后，如图9所示，使用绝缘膜100作为停止薄膜，从上表面起通过CMP方法抛光氧化硅薄膜120。因此，部分地除去氧化硅薄膜120，在绝缘膜100中暴露位于栅电极9上的部分的上表面和位于栅电极19上的部分的上表面。
然后，如图10所示，使用对氧化硅薄膜120具有选择性的干法刻蚀法来有选择地除去暴露的绝缘膜100，并暴露栅电极9和19的每个上表面。此时，氧化硅薄膜120用作对没有暴露的绝缘膜100的保护膜。
然后，如图11所示，使用湿法蚀刻法有选择地除去氧化硅薄膜120。如图12所示，为了硅化栅电极9和19，在整个表面沉淀金属材料130，例如镍(Ni)、钴(Co)、铂(Pt)、钛(Ti)、和钼(Mo)，并且对所获得的结构执行热处理。金属材料130和与它接触的硅此时反应，硅化了包括多晶硅的栅电极9和19的全部的区域。然后，除去未反应的金属材料130。因此，如图13所示，完成FUSI栅电极的栅电极9和19。
然后，如图14所示，使用对半导体衬底1的厚度方向具有高蚀刻速率的各向异性干法刻蚀法有选择地刻蚀绝缘膜100。此时，部分地除去绝缘膜100，在栅绝缘膜8和栅电极9的侧面上完成包括绝缘膜100的侧壁10，在栅绝缘膜18和栅电极19的侧面上完成包括绝缘膜100的侧壁20。
然后，如图15所示，在p型阱区域3中，通过离子注入引入n型高浓度杂质，形成源/漏区6，在n型阱区域4中，通过离子注入引入p型高浓度杂质，形成源/漏区16。然后，如图16所示，为了硅化源/漏区6和16，在整个表面沉淀金属材料140，例如镍、钴、铂、钛、和钼，并对所获得的结构执行热处理。此时金属材料140和与它接触的硅反应，硅化了每个源/漏区域6和16。形成硅化物层7和17。然后，除去未反应的金属材料140。结果，完成图1所示的半导体器件。在实施例1中，与金属材料130相同的材料用来作金属材料140。
如上所述，在与实施例1有关的半导体器件的制造方法中，在硅化栅电极9和19之后执行源/漏区6和16的硅化。因此，在硅化栅电极9和19的情况中，硅化物不存在于源/漏区6和16中。因此，在硅化栅电极9和19的情况下通过热处理使硅化物没有粘合在源/漏区6和16。因此，可以减少结漏，同时能消除由硅化物粘合引起的不利作用并能减少源/漏区6和16的电阻。结果，可以改善nMOS晶体管5或者pMOS晶体管15的性能。
由于栅电极9和19的厚度比源/漏区6和16的扩散深度大，所以对源/漏区6和16硅化的热处理时间通常比对栅电极9和19硅化的热处理时间短。通常，硅化物的体积越大，就越难以产生由加热引起的凝聚。根据这些理由，在栅电极9和19中，对源/漏区6和16硅化的热处理几乎不引起硅化物的凝聚。因此，对源/漏区6和16硅化的热处理几乎不影响栅电极9和19的电特性，不造成问题。
尽管在与上述的实施例1有关的制造方法中在硅化栅电极9和19的全部的区域之后硅化源/漏区6和16，但可以在部分地硅化栅电极9和19之后同时地硅化源/漏区6和16、和栅电极9和19的剩余部分。下面，说明在这种情况下的制造方法。
图17至20是按照工艺顺序示出与本发明的实施例1有关的半导体器件的制造方法的改进的剖面图。首先，使用上述制造方法来制造图12所示的结构。对获得的结构执行热处理，如图17所示，部分地硅化栅电极9和19。通过调整金属材料130的厚度和热处理时间来实现部分硅化。然后，除去未反应的金属材料130。
然后，如图18所示，与上述的方法相似刻蚀绝缘薄膜100，形成侧壁10和20，在此之后如图19所示，与上述的方法相似形成源/漏区6和16。
然后，如图20所示，在整个表面处形成金属材料140，并对获得的结构执行热处理。据此，硅化源/漏区6和16，同时硅化还没有硅化的栅电极9和19的部分的全部区域。然后，除去未反应的金属材料140，获得与图1所示的半导体器件相同的结构。
因而，在部分地硅化栅电极9和19之后同时硅化源/漏区6和16和栅电极9和19的剩余部分中，在开始硅化栅电极9和19的情况下，由于硅化物不存在于源/漏区6和16中，在开始硅化栅电极9和19的情况下没有因为热处理而使硅化物粘合在源/漏区6和16中。由于同时地执行栅电极9和19的剩余部分的硅化和源/漏区6和16的硅化，所以在硅化栅电极9和19的剩余部分的过程中，硅化物没有粘合在源/漏区6和16中。因此，可以消除由于硅化物粘合造成的不利影响，并可以改善nMOS晶体管5或者pMOS晶体管15的性能。
尽管在实施例1中对硅化栅电极9和19时使用的金属材料130和硅化源/漏区6和16时使用的金属材料140使用了相同的材料，但可以使用不同的材料。据此，在每个栅电极9和19和源/漏区6和16中选择适当的金属材料。
例如，当使用钴作为金属材料130和使用镍和钯作为金属材料140时，栅电极9和19由硅化钴形成，源/漏区6和16的硅化物层7和17继续由硅化镍或者硅化钯形成。通常，由于硅化钴在热稳定性方面优于硅化镍和硅化钯，因而电特性很少随热处理而变化。因此，在硅化源/漏区6和16的热处理的情况下可以抑制栅电极9和19的电性能改变。结果，可以进一步改善nMOS晶体管5和pMOS晶体管15的性能。
由于镍和钯而不是钴在低温下产生硅化反应，所以当使用钴作为金属材料130和使用镍和钯作为金属材料140时，可以在低温下执行源/漏区6和16的硅化而不硅化栅电极9和19。因此，可以抑制栅电极9和19中的硅化物随着硅化源/漏区6和16的热处理而凝结，可以防止相关的栅电极9和19的电特性改变。结果，可以进一步改善nMOS晶体管5和pMOS晶体管15的性能。
更希望使用钯而不是镍作为金属材料140，由于使用钯作为金属材料140的情况下在更低的温度下产生硅化反应，而使用镍的情况不能在更低的温度下产生硅化反应。
尽管在图10所示的步骤中使用氧化硅薄膜120作为对没有暴露绝缘膜100的部分和在实施例1中有选择地除去已暴露的绝缘膜100的部分的保护膜，但可以使用光致抗蚀剂220代替氧化硅薄膜120作为保护膜。下面，说明在这种情况下的制造方法。
图21-23是按照工艺顺序示出与实施例1有关的半导体器件的制造方法的另一个改进的视图。首先，使用上述制造方法来制造图7所示的结构。如图21所示，在整个表面处形成用作侧壁的绝缘膜100，其覆盖栅绝缘膜8和18和栅电极9和19，在此之后在整个表面的绝缘薄膜100上形成光致抗蚀剂220。
然后，如图22所示，使用干法刻蚀法有选择地且部分地除去光致抗蚀剂220，在绝缘膜100中暴露位于栅电极9上的部分的上表面和位于栅电极19上的部分的上表面。
然后，如图23所示，使用对光致抗蚀剂220具有选择性的干法刻蚀法来有选择地除去绝缘膜100的暴露部分，并暴露栅电极9和19的每个上表面。然后，有选择地除去剩余的光致抗蚀剂220。
因而，通过使用光致抗蚀剂220作为对没有暴露绝缘膜100的部分的保护膜来扩展使用作为用作侧壁10和20的绝缘膜100的材料的替换。与以上制造方法相似，当使用氧化硅薄膜120作为保护膜时，为了保证选择性，不能使用氧化硅薄膜作为绝缘膜100的材料。另一方面，当使用光致抗蚀剂220作为保护膜时，可以使用氧化硅薄膜作为绝缘膜100的材料。因此，用作侧壁10和20的绝缘膜100由单层薄膜，例如氧化硅薄膜和氮化硅薄膜，氮化硅薄膜和氧化硅薄膜的双层薄膜、或者氧化硅薄膜、氮化硅薄膜、和氧化硅薄膜的三层薄膜形成，并且可以扩展侧壁10和20的材料选择的宽度。
在实施例1中，尽管按照与包括p型杂质110p的pMOS晶体管15的栅电极19相同的厚度形成包括n型杂质110n的nMOS晶体管5的栅电极9，但可以将栅电极19形成得比栅电极9更薄。在下面说明在这种情况下的制造方法。
图24至27是按照工艺顺序示出与实施例1有关的半导体器件的制造方法的另一个改进的剖面图。首先，使用上述制造方法来制造图11所示的结构。如图24所示，形成覆盖nMOS区域的光致抗蚀剂230。
然后，光致抗蚀剂230用作掩模，对暴露的栅电极19执行干法刻蚀，并部分地除去相关的栅电极19。然后，除去光致抗蚀剂230。由此，如图25所示，包括p型杂质110p的栅电极19的厚度变得比包括n型杂质110n的栅电极9更薄。
然后，如图26所示，在整个表面处形成金属材料130。对获得的结构执行热处理，硅化栅电极9和19的全部区域。然后，当硅化源/漏区6和16和同样地形成侧壁10和20时，获得图27所示的半导体器件。
通常，在其中引入p型杂质例如硼的栅电极中，与其中引入n型杂质的栅电极相比，硅化反应的进速变得缓慢。因此，当按照与包括p型杂质110p的栅电极19相同的厚度形成包括n型杂质110n的栅电极9时，硅化栅电极9的一侧完成得比硅化栅电极19早，并对栅电极9施加多于需要的热处理。结果，提高了栅电极9的电阻。
在上述改进中，由于较薄地形成与其硅化反应变慢的栅电极19，所以可以几乎同时地结束对栅电极19的硅化和对栅电极9的硅化。因此，n型栅电极9不易经多于需要的热处理。结果，可以抑制n型栅电极9的电阻的增加，并可以改善nMOS晶体管5的性能。
(实施例2)
图28是显示与本发明的实施例2有关的半导体器件的结构的剖面图。尽管在与上述实施例1有关的半导体器件中硅化物层7和17形成在半导体衬底1的上表面中，在与实施例2有关的半导体器件中硅化物层7和17形成在半导体衬底1的上表面上。因此，硅化物层7的上表面高于在半导体衬底1中其上形成栅绝缘膜8的部分的上表面，硅化物层17的上表面高于在半导体衬底1中其上形成栅绝缘膜18的部分的上表面。具体地，硅化物层7和17的上表面分别高于在半导体衬底1中其上形成栅绝缘膜8和18的部分的上表面5nm或者更多。由于它具有同与实施例1相关的半导体器件相同的结构，所以省略说明。
因而，在与实施例2有关的半导体器件中，源/漏区6的硅化物层7的上表面高于在半导体衬底1中其上形成栅绝缘膜8的部分(换句话说，在半导体衬底1的上表面中与栅绝缘膜8接触的部分)的上表面5nm或者更多。因此，保持整个包括硅化物层7的源/漏区6的厚度d1具有与图1所示的实施例1有关的半导体器件的相关厚度d1相同的值，如图28所示，可以减少nMOS晶体管5的源/漏区6和沟道区CNn的边界区300的面积。因此，通过在硅化栅电极9时的热处理将源/漏区6中的杂质扩散到沟道区CNn变得困难。因此，可以防止nMOS晶体管5的短沟道特性退化，并可以改善nMOS晶体管5的性能。
由于硅化物层7的上表面高于在半导体衬底1中其上形成栅绝缘膜8的部分的上表面5nm或者更多，所以同与实施例1有关的半导体器件相比可以较厚地形成硅化物层7。由于当硅化物层7较厚时它通常难以受热处理的影响，因此难以产生硅化物凝聚。因此，当在硅化源/漏区域6之后硅化栅电极9时，可以抑制硅化栅电极9时的热处理引起产生在硅化物层7中的凝聚。结果，可以抑制源/漏区6的电阻的上升和结漏的增加，并且可以改善nMOS晶体管5的性能。
关于pMOS晶体管15也说明相同的内容。当硅化物层17的上表面高于在半导体衬底1中其上形成栅绝缘膜18的部分的上表面5nm或者更多时，可以改善pMOS晶体管15的性能。
接着，说明图28所示的半导体器件的制造方法。图29-39是按照工艺顺序示出关于实施例2的半导体器件的制造方法的剖面图。首先，使用关于实施例1的制造方法制造图4显示的结构。与实施例1相似，在nMOS区域中将n型杂质110n引入多晶硅薄膜90中，在pMOS区域中将p型杂质110p引入多晶硅薄膜90中。
然后，如图29所示，在多晶硅薄膜90上形成氮化硅薄膜150。逐个地对氮化硅薄膜150、多晶硅薄膜90、和绝缘膜80构图。因此，如图30所示，完成包括多晶硅薄膜90的栅电极9和19、和包括绝缘膜80的栅绝缘膜8和18，并在每个栅电极9和19上形成氮化硅薄膜150。然后，分别在p型阱区域3和n型阱区域4中形成nMOS晶体管5和pMOS晶体管15的延伸区域，并执行口袋注入。
然后，如图31所示，在整个表面处形成用作侧壁的绝缘膜100，该绝缘膜100覆盖氮化硅薄膜150、栅绝缘膜8和18、和栅电极9和19。如图32所示，通过使用对半导体衬底1的厚度方向具有高蚀刻速率的各向异性干法刻蚀法来有选择地除去绝缘膜100，形成侧壁10和20。不仅在栅绝缘膜8和栅电极9上而且同时在栅电极9上的氮化硅薄膜150的侧面上形成侧壁10。同样，不仅在栅绝缘膜18和栅电极19的侧面上而且在栅电极19上的氮化硅薄膜150的侧面上形成侧壁20。
然后，如图33所示，例如在暴露的半导体衬底1的上表面上面外延生长形成5nm或者更大厚度的包括硅层的半导体层30。因此，在p型阱区域3上形成半导体层30以便相关的侧壁10与栅绝缘膜8、栅电极9的侧面和nMOS晶体管5的侧壁10接触。同时，在n型阱区域4上形成半导体层30，以便相关的侧壁20与栅绝缘膜18、栅电极19的侧面、和pMOS晶体管15的侧壁20接触。
然后，在nMOS区域的半导体层30中通过离子注入引入n型高浓度杂质，p型阱区域3在它之下，在pMOS区域的半导体层30中通过离子注入引入p型高浓度杂质，n型阱区域4在它之下。如此，如图34所示，在nMOS区域的半导体层30和p型阱区域3中形成nMOS晶体管5的源/漏区6，在pMOS区域中的半导体层30和n型阱区域4中形成pMOS晶体管15的源/漏区16。然后，为了硅化源/漏区6和16，在整个表面处沉淀金属材料140。
然后，对获得的结构执行热处理，硅化半导体层30的全部区域，之后除去未反应的金属材料140。据此，如图35所示，分别在源/漏区6和16中形成硅化物层7和17。
由于硅化物层7和17是通过硅化形成在半导体衬底1上的具有从上表面开始5nm或者更大厚度的半导体层30形成的，所以硅化物层7和17的上表面最终高于在半导体衬底1中其上形成栅绝缘膜8和18的部分的上表面5nm或者更多。
由于栅电极9和19的侧面分别由侧壁10和20覆盖并且那些上表面被氮化硅薄膜150覆盖，所以在硅化源/漏区6和16的情况不硅化栅电极9和19。
接着，如图36所示，在整个表面处形成层间绝缘膜40。并使用CMP方法从上表面抛光层间绝缘膜40，其使用栅电极9和19上的氮化硅膜150作为停止层。通过执行干法刻蚀除去暴露的氮化硅薄膜150。因此，如图37所示，暴露栅电极9和19的上表面。
然后，如图38所示，为了硅化栅电极9和19，在整个表面处形成金属材料130。对获得的结构执行热处理，硅化栅电极9和19的全部区域。然后，除去未反应的金属材料130。因此，如图39所示，完成FUSI栅电极的栅电极9和19。然后，通过在整个表面形成层间绝缘膜50，完成图28显示的结构。
在形成层间绝缘膜50之后，通常执行接触步骤，在层间绝缘膜40和50中形成接触插塞(没有示出)。
如上所述，在与实施例2有关的半导体器件的制造方法中，在半导体衬底1上形成半导体层30，在半导体层30中形成源/漏区6。因此，通过在硅化栅电极9的热处理将源/漏区6中的杂质扩散到nMOS晶体管5的沟道区变得困难。因此，可以防止nMOS晶体管5的短沟道特性退化，并可以改善nMOS晶体管5的性能。
由于硅化形成在半导体层30中的源/漏区6，所以可以通过调整半导体层30的厚度来较厚地形成源/漏区6中的硅化物层7。由于当硅化物层7较厚时它难以受热处理的影响，所以难以产生硅化物的凝聚。因此，可以抑制由于硅化栅电极9的热处理而产生在源/漏区6中的硅化物层7的凝聚。结果，可以抑制源/漏区6的电阻的上升和结漏的增加，并且可以改善nMOS晶体管5的性能。关于pMOS晶体管15也说明相同的内容，可以改善pMOS晶体管15的性能。
在实施例2中，通过外延生长形成半导体层30。通常，在通过外延生长形成的半导体层中，由于它比多晶半导体层例如多晶硅层更难扩散杂质，因此可以抑制硅化栅电极9和19的热处理引起的杂质在源/漏区域6和16中的扩散。因此，可以防止nMOS晶体管5或者pMOS晶体管15的短沟道特性的退化。
在实施例2中，尽管硅化了半导体层30的全部区域，所以可以通过从上表面部分地硅化半导体层30来形成硅化物层7和17。在通过采用这种方法处理形成的半导体器件中，如图40所示，通过半导体层30在半导体衬底1上形成硅化物层7和17。
当硅化源/漏区6和16时，不仅可以硅化半导体层30而且可以硅化半导体衬底1的上表面的内部。据此，获得图41所示的半导体器件。
仅仅在形成层间绝缘膜40之前，可以在整个表面处形成氮化硅薄膜(未示出)，可以在相关的氮化硅薄膜上形成层间绝缘膜40。在这种情况下，当在随后步骤在层间绝缘膜40和50中形成接触孔时，可以用相关的氮化硅薄膜停止干法刻蚀。据此，可以减少在形成接触孔时过刻蚀的数量。
可以使用互相不同的材料作为硅化栅电极9和19时使用的金属材料130、和当硅化源/漏区6和16时使用的金属材料140。据此，在每个栅电极9和19和源/漏区6和16中选择适当的金属材料。
在实施例2中，由于与实施例1不同，在硅化源/漏区6和16之后硅化栅电极9和19，例如，使用镍和钯作为金属材料130，使用钴作为金属材料140。当这么做时，与实施例1不同，栅电极9和19由硅化镍或者硅化钯形成，源/漏区6和16的硅化物层7和17最终由硅化钴形成。如上所述，通常，由于硅化钴在热稳定性方面优于硅化镍和硅化钯，所以电特性很少随热处理而变化。因此，在硅化栅电极9和19的热处理的情况下可以抑制栅电极6和16的电特性改变。结果，可以进一步改善nMOS晶体管5和pMOS晶体管15的性能。
由于镍和钯在低温下产生硅化反应而钴不能在低温下产生硅化反应，所以当使用镍和钯作为金属材料130和使用钴作为金属材料140时，可以在低温下执行栅电极9和19的硅化而不硅化源/漏区6和16。因此，可以抑制源/漏区6和16的硅化物层7和17中的硅化物由于硅化栅电极9和19的热处理而凝结，它可以防止相关的源/漏区6和16的电特性改变。
更希望使用钯而不是镍作为金属材料130，这是由于使用钯作为金属材料130的情形在进一步更低的温度下产生硅化反应，而使用镍的情形不能。
在实施例2中，尽管通过与包括p型杂质110p的pMOS晶体管15的栅电极19相同的厚度形成包括n型杂质110n的nMOS晶体管5的栅电极9，但可以将栅电极19形成得比栅电极9更薄。在下面说明在这种情况下的制造方法。
图42-44是按照工艺顺序示出与实施例2相关的半导体器件的制造方法的改进的剖面图。首先，使用上述制造方法来制造图37所示的结构。如图42所示，形成覆盖nMOS区域的光致抗蚀剂240，使用相关的光致抗蚀剂240作掩模，执行干法刻蚀以暴露栅电极19，部分地除去相关的栅电极19。据此，栅电极19的厚度变得比栅电极9薄。然后，除去光致抗蚀剂240。
然后，如图43所示，在整个表面处形成金属材料130。对获得的结构执行热处理，硅化栅电极9和19的全部区域。然后，在除去未反应的金属材料130并形成层间绝缘膜50时，获得图44显示的半导体器件。
如上所述，通常其中引入p型杂质例如硼的栅电极的硅化反应的进速比其中引入n型杂质的栅电极慢。因此，与上述改进类似，通过较薄地形成硅化反应慢的栅电极19可以几乎同时地结束p型栅电极19的硅化和n型栅电极9的硅化。因此，n型栅电极9不易经受超过需要的热处理，可以抑制n型栅电极9的电阻的上升。
可以部分地去掉半导体衬底1的上表面，并可以在去掉部分处形成半导体层30。下面说明在这种情况下的制造方法。
图45-49是按照工艺顺序示出与实施例2有关的半导体器件的制造方法的另一个改进的剖面图。首先，使用上述制造方法来制造图32所示的结构。使用干法蚀刻法等部分地除去半导体衬底1的暴露部分。据此，如图45所示，在栅绝缘膜8和栅电极9的侧面、和栅绝缘膜18和栅电极19的侧面中，部分地去掉半导体衬底1的上表面。
然后，如图46所示，在半导体衬底1的整个暴露的上表面上形成半导体层30。据此，在半导体衬底1的去掉部分处形成半导体层30。这时，将半导体层30的厚度设置为这样一个值，即相关的半导体层30的上表面高出在半导体衬底1中其上形成栅绝缘膜8和18的部分的上表面5nm或者更多。
然后，如图47所示，与上述制造方法相似，在半导体层30中形成源/漏区6，在nMOS区域中p型阱区域3在它之下，在半导体层30中形成源/漏区16，在pMOS区域中n型阱区域4在它之下。为了硅化源/漏区6和16，在整个表面沉淀金属材料140。
然后，对获得的结构执行热处理，硅化半导体层30的全部区域，之后除去未反应的金属材料140。据此，如图48所示，分别在源/漏区6和16中形成硅化物层7和17。此时硅化物层7和17的上表面高出在半导体衬底1中其上形成栅绝缘膜8和18的部分的上表面上5nm或者更多，与图28中显示的半导体器件类似。由于在去掉半导体衬底1的部分处形成半导体层30，所以硅化物层7和17的下表面低于在半导体衬底1中其上形成栅绝缘膜8和18的部分的上表面。
然后，与上述制造方法相似，通过形成层间绝缘膜40、硅化栅电极9和19、和形成层间绝缘膜50获得图49显示的结构。
因而，通过去掉半导体衬底1的上表面可除去此时半导体衬底1的上表面受到的破坏，例如在形成侧壁10和20时的蚀刻损伤。结果，可以减少半导体层30中的晶体缺陷，并可以减少形成在相关的半导体层30中的源/漏区6和16的结漏。
当部分地去掉半导体衬底1的上表面和类似该改进在去掉部分处形成半导体层30时，可以形成具有包括锗的半导体层30。据此，在源/漏区6中，锗最终不是存在于半导体衬底1中其上形成栅绝缘膜8的部分的上表面上，而是存在于低于该上表面的部分上，在源/漏区16中，锗最终不是存在于半导体衬底1中其上形成栅绝缘膜18的部分的上表面上，而是存在于低于该上表面的部分上。
因而，由于半导体层30中包含锗，拉伸应变(晶格应变)发生在半导体衬底1中相关的半导体层30和nMOS晶体管5的沟道区的边界中，结果，提高了nMOS晶体管5中的电子迁移率，并实现驱动能力优良的nMOS晶体管5。同样地，由于拉伸应变(晶格应变)发生在半导体衬底1中的包含锗的半导体层30和pMOS晶体管15的沟道区的边界中，因此提高了pMOS晶体管15的电子迁移率，可以实现驱动能力优良的pMOS晶体管15。
由于当通过外延生长形成包含锗的半导体层30时可以将生长温度设置为低温，所以可以抑制到那时引入到半导体衬底1中的杂质的扩散，例如在nMOS晶体管5或pMOS晶体管15的扩展区中的杂质。结果，具有所希望性能的半导体器件变得容易获得。

Claims (29)

1.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底上方形成按照顺序层叠的第一MOS晶体管的栅绝缘膜和栅电极；
(b)硅化栅电极的全部区域；
(c)在半导体衬底的上表面中形成第一MOS晶体管的源/漏区，和
(d)在步骤(b)和(c)之后硅化源/漏区。
2.一种半导体器件的制造方法，包括如下步骤：
(a)在半导体衬底上方形成按顺序层叠的第一MOS晶体管的栅绝缘膜和栅电极；
(b)部分地硅化栅电极；
(c)在半导体衬底的上表面中形成第一MOS晶体管的源/漏区；和
(d)在步骤(b)和(c)之后同时地硅化源/漏区和栅电极中没有被硅化的部分的全部区域。
3.根据权利要求1的半导体器件的制造方法，其中
相互不同的材料用于步骤(b)中硅化使用的金属材料和步骤(d)中硅化使用的金属材料。
4.根据权利要求3的半导体器件的制造方法，其中
在热稳定性方面优于步骤(d)中硅化使用的金属材料的材料用作步骤(b)中硅化使用的金属材料。
5.根据权利要求3的半导体器件的制造方法，其中
在低温下产生硅化反应的材料用作步骤(d)中硅化使用的金属材料而不是步骤(b)中硅化使用的金属材料。
6.根据权利要求4或5的半导体器件的制造方法，其中
钴用作步骤(b)硅化使用的金属材料；和
镍或钯用作步骤(d)硅化使用的金属材料。
7.根据权利要求1或2的半导体器件的制造方法，还包括以下步骤：
(e)在步骤(b)之前，在半导体衬底的上部的整个表面上形成用作侧壁的绝缘膜，该绝缘膜覆盖栅绝缘膜和栅电极；
(f)在步骤(b)之前，在绝缘膜的整个表面上形成光致抗蚀剂；
(g)在步骤(b)之前，暴露在绝缘膜中在栅电极上方的部分的上表面，部分地除去光致抗蚀剂；
(h)在步骤(b)之前和在步骤(g)之后，暴露栅电极的上表面，选择性地除去绝缘膜中暴露的部分，使用光致抗蚀剂作为绝缘膜中未暴露的部分的保护膜；
(i)在步骤(h)之后，除去光致抗蚀剂的剩余部分；以及
(j)在步骤(b)和(i)之后，在栅绝缘膜和栅电极的侧面上形成侧壁，部分地除去绝缘膜。
8.根据权利要求1的半导体器件的制造方法，其中
在步骤(a)中，在形成第一MOS晶体管的栅绝缘膜和栅电极的同时，在半导体衬底上形成按顺序层叠的第二MOS晶体管的栅绝缘膜和栅电极；
在步骤(b)中，硅化第一和第二MOS晶体管的每个栅电极的全部区域；
在步骤(c)中，在半导体衬底的上表面中形成第一和第二MOS晶体管的每个源/漏区；
在步骤(d)中，硅化第一和第二MOS晶体管的每个源/漏区；和
在步骤(a)中，形成其中引入n型杂质的第一MOS晶体管的栅电极和其中引入p型杂质的比第二MOS晶体管的栅电极薄的栅电极。
9.根据权利要求2的半导体器件的制造方法，其中
在步骤(a)中，在形成第一MOS晶体管的栅绝缘膜和栅电极的同时，在半导体衬底上形成按顺序层叠的第二MOS晶体管的栅绝缘膜和栅电极；
在步骤(b)中，部分硅化第一和第二MOS晶体管的每个栅电极；
在步骤(c)中，在半导体衬底的上表面中形成第一和第二MOS晶体管的每个源/漏区；
在步骤(d)中，同时硅化第一和第二MOS晶体管的每个源/漏区、和第一和第二MOS晶体管的每个栅电极中没有硅化的部分的所有区域；和
在步骤(a)中，形成其中引入n型杂质的第一MOS晶体管的栅电极和其中引入p型杂质的比第二MOS晶体管的栅电极薄的栅电极。
10.一种半导体器件，包括：
半导体衬底；和
形成在半导体衬底上方的MOS晶体管；
其中
MOS晶体管包括：
其中形成硅化物层的源/漏区；和
具有全部区域都由在热稳定性上优于源/漏区的硅化物层的硅化物形成的栅电极。
11.一种半导体器件，包括：
半导体衬底；和
形成在半导体衬底上方的MOS晶体管；
其中
MOS晶体管包括：
其中形成硅化物层的源/漏区；和
具有全部区域都由硅化物形成的栅电极；
其中在低温下产生硅化反应的材料用于源/漏区的硅化物层的金属材料而不是栅电极的硅化物的金属材料。
12.根据权利要求10或11的半导体器件，其中
栅电极包括硅化钴；和
源/漏区的硅化物层包括硅化镍或硅化钯。
13.一种半导体器件，包括：
半导体衬底；和
形成在半导体衬底上方的第一和第二MOS晶体管；
其中
第一MOS晶体管具有其中形成硅化物层的源/漏区，和全部区域都由包括n型杂质的硅化物形成的栅电极；
第二MOS晶体管具有其中形成硅化物层的源/漏区，和全部区域都由包含p型杂质的硅化物形成的栅电极；和
第二MOS晶体管的栅电极比第一MOS晶体管的栅电极形成得更薄。
14.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底上形成按顺序层叠的第一MOS晶体管的栅绝缘膜和栅电极；
(b)在栅绝缘膜和栅电极的侧面的半导体衬底上方形成半导体层，以使得其上表面高于半导体衬底中其上形成栅绝缘膜的部分的上表面；
(c)在半导体层中形成第一MOS晶体管的源/漏区；
(d)硅化该源/漏区；和
(e)在步骤(d)之后硅化栅电极的所有区域。
15.根据权利要求14的半导体器件的制造方法，其中
在步骤(b)中，通过外延生长形成半导体层。
16.根据权利要求14的半导体器件的制造方法，其中
相互不同的材料用于步骤(d)中硅化使用的金属材料和步骤(e)中硅化使用的金属材料。
17.根据权利要求16的半导体器件的制造方法，其中
在热稳定性方面优于步骤(e)中硅化使用的金属材料的材料用作步骤(d)中硅化使用的金属材料。
18.根据权利要求16的半导体器件的制造方法，其中
在低温下产生硅化反应的材料用作步骤(e)中硅化使用的金属材料而不是步骤(d)中硅化使用的金属材料。
19.根据权利要求17或18的半导体器件的制造方法，其中
钴用作步骤(d)硅化使用的金属材料；和
镍或钯用作步骤(e)硅化使用的金属材料。
20.根据权利要求14的半导体器件的制造方法，其中
在步骤(a)中，在形成第一MOS晶体管的栅绝缘膜和栅电极的同时，在半导体衬底之上形成按顺序层叠的第二MOS晶体管的栅绝缘膜和栅电极；
在步骤(b)中，在第一和第二MOS晶体管的每个栅绝缘膜和栅电极的侧面的半导体衬底上形成半导体层，以使得其上表面高于半导体衬底中其上形成第一和第二MOS晶体管的栅绝缘膜的部分的上表面；
在步骤(c)中，在半导体层中形成第一和第二MOS晶体管的每个源/漏区；
在步骤(d)中，硅化第一和第二MOS晶体管的每个源/漏区；
在步骤(e)中，硅化第一和第二MOS晶体管的每一栅电极的所有区域；和
在步骤(a)中，形成其中引入n型杂质的第一MOS晶体管的栅电极和其中引入p型杂质的比第二MOS晶体管的栅电极薄的栅电极。
21.根据权利要求14的半导体器件的制造方法，还包括以下步骤：
(f)在步骤(b)之前，在栅绝缘膜和栅电极的侧面部分地去掉半导体衬底的上表面；
其中在步骤(b)中，在其中去掉半导体衬底的部分处形成半导体层。
22.根据权利要求21的半导体器件的制造方法，其中
在步骤(b)中，形成包括锗的半导体层。
23.一种半导体器件，包括：
半导体衬底；和
形成在半导体衬底上的第一MOS晶体管；
其中
第一MOS晶体管包括：
经半导体衬底上方的栅绝缘膜形成的栅电极，该栅电极的所有的区域包括硅化物；和
在顶端包含形成在半导体衬底上的硅化物层的源/漏区；
其中硅化物层的上表面高于半导体衬底中其上形成栅绝缘膜的部分的上表面5nm或者更多。
24.根据权利要求23的半导体器件，其中
源/漏区中的硅化物层和栅电极中的硅化物包括相互不同的材料。
25.根据权利要求24的半导体器件，其中
源/漏区中的硅化物层在热稳定性方面超过栅电极中的硅化物。
26.根据权利要求24的半导体器件，其中
在低温下产生硅化反应的材料用于栅电极中的硅化物的金属材料而不是源/漏区中的硅化物层的金属材料。
27.根据权利要求25或26的半导体器件，其中
源/漏区的硅化物层包括硅化钴；和
栅电极包括硅化镍或硅化钯。
28.根据权利要求23的半导体器件，还包括：
形成在半导体衬底上的第二MOS晶体管
其中
第二MOS晶体管包括：
经半导体衬底上方的栅绝缘膜形成的栅电极，该栅电极的所有的区域包括硅化物；和
包含形成在半导体衬底上的硅化物层的源/漏区；
其中
第二MOS晶体管中硅化物层的上表面高于半导体衬底中其上形成第二MOS晶体管的栅绝缘膜的部分的上表面5nm或更多。
第一MOS晶体管的栅电极包括n型杂质；和
第二MOS晶体管的栅电极形成得比第一MOS晶体管的栅电极更薄，其包含p型杂质。
29.根据权利要求23的半导体器件，其中
源/漏区包括不是在半导体衬底中其上形成栅绝缘膜的部分的上表面上而是在低于该上表面的部分上的锗。
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