CN1956195A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，其具备金属绝缘体半导体晶体管，该金属绝缘体半导体晶体管具有FUSI栅电极和多晶硅电阻体，其中多晶硅电阻体中设置在接触形成区域的部分与栅电极或杂质扩散区域同时被硅化物化。由此，提供一种具备FUSI电极和多晶硅电阻体且能够简便地制造的半导体装置及其制造方法。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，尤其涉及具备FUSI(fullysilicided)栅电极的半导体装置及其制造方法。
背景技术
在持续微细化的CMOS器件的研究开发中，积极展开以防止栅电极的耗尽化为目的而采用金属电极的研究。其中，尤其是提出了一种完全地硅化物化多晶硅电极的硅化物电极即FUSI(fully silicided)栅电极。
另一方面，将较高电阻的多晶硅作为电阻体使用时，提出了一种在现有的自对准硅化物(salicide)工艺中，实现连接多晶硅电阻体和低电阻的多晶硅—金属硅化物(polycide)的状态的工艺。
图13(a)～(c)是表示专利文献1所记载的现有的自对准硅化物工艺的多晶硅电阻体的制造方法的截面图。在现有的自对准硅化物工艺中，例如，如图13(a)所示，在硅基板101上的绝缘膜102上形成多晶硅103之后，作为杂质104例如注入磷(P)。然后，如图13(b)所示，在多晶硅103上形成绝缘膜105之后，以该绝缘膜105为掩模，再注入杂质104，从而形成被高浓度地注入了的多晶硅低电阻部103A。接着，如图13(c)所示，通过所谓的自对准硅化物工艺形成硅化物106，由此形成由多晶硅低电阻部103A和硅化物106的两层构造构成的多晶硅—金属硅化物布线、和多晶硅电阻体。
但是，在形成FUSI电极的工艺流程中，分别进行扩散层的硅化物化工序、和多晶硅栅电极的硅化物化工序，难以简便地形成具备FUSI电极和多晶硅电阻体的半导体装置。
专利文献1：特开平5-55215号公报
发明内容
本发明的目的在于提供一种具备FUSI电极和多晶硅电阻体且能够简便地制造的半导体装置及其制造方法。
本发明的第一半导体装置，具备：
半导体基板；
第一金属绝缘体半导体晶体管，其具有：第一栅绝缘膜，其设置在所述半导体基板上；第一栅电极，其设置在所述第一栅绝缘膜之上，由金属硅化物构成；和第一杂质扩散区域，其形成在所述半导体基板中的位于所述第一栅电极的两侧下方的区域；和
电阻元件，其具有电阻体，该电阻体形成于在所述半导体基板设置的元件分离区域之上，由多晶硅构成，
在所述电阻元件的接触形成区域，至少在上部形成有第一硅化物层。
通过该构成，可防止第一栅电极中的第一栅绝缘膜附近的耗尽化，并且能够降低电阻元件与栓塞之间的接触电阻。而且，由于能够通过一部分通用的工序制作具有所谓的FUSI电极的金属绝缘体半导体晶体管和多晶硅电阻体，因此可简便地制造半导体装置。
而且，通过上述的构成，经过通用的工序，还能够形成具有未被硅化物化的栅电极的金属绝缘体半导体晶体管。
并且，在电阻元件的接触形成区域深度方向的整体由所述第一硅化物层构成的情况下，能够与第一栅电极同时将接触形成区域硅化物化。由此，可防止硅化物层侵入到应该为电阻体的部分等，从而可控制性良好地制作电阻体。
第一硅化物层的厚度也可比电阻体的厚度更大。
本发明的第二半导体装置，具备：
半导体基板；
在所述半导体基板设置的元件分离区域；
第一金属绝缘体半导体晶体管，其具有：第一栅绝缘膜，其设置在所述半导体基板上；第一栅电极，其设置在所述第一栅绝缘膜上，由金属硅化物构成；和第一杂质扩散区域，其形成在所述半导体基板中的位于所述第一栅电极的两侧下方的区域；和
第二金属绝缘体半导体晶体管，其具有：第二栅绝缘膜，其设置在所述半导体基板上；第二栅电极，其设置在所述第二栅绝缘膜之上，在接触形成区域的至少上部形成了硅化物层，由多晶硅构成；和第二杂质扩散区域，其形成在所述半导体基板中的位于所述第二栅电极的两侧下方的区域。
本发明的第一半导体装置的制造方法，该半导体装置具备：具有由金属硅化物构成的第一栅电极的第一金属绝缘体半导体晶体管；和具有由多晶硅构成的电阻体的电阻元件，
该制造方法具备：
工序(a)，在半导体基板形成元件分离区域；
工序(b)，在所述工序(a)之后，在所述半导体基板上形成第一栅绝缘膜；
工序(c)，在所述工序(b)之后，在所述半导体基板之上形成多晶硅层；
工序(d)，对所述多晶硅层进行图案形成，在所述第一栅绝缘膜之上形成第一栅电极用多晶硅层，并且在所述元件分离区域之上形成所述电阻元件用多晶硅层；
工序(e)，在所述半导体基板中的位于所述第一栅电极用多晶硅层的两侧下方的区域形成第一杂质扩散区域；
工序(f)，在所述工序(e)之后，将所述电阻元件用多晶硅层中的所述电阻元件的接触形成区域的至少上部硅化物化，形成第一硅化物层；和
工序(g)，在所述工序(e)之后，将所述第一栅电极用多晶硅层整体硅化物化，形成所述第一栅电极。
本发明的第二半导体装置的制造方法，该半导体装置具备：第一金属绝缘体半导体晶体管，其具有由金属硅化物构成的第一栅电极；和第二金属绝缘体半导体晶体管，其具有第二栅电极，该第二栅电极在接触形成区域的至少上部形成了第一硅化物层，由多晶硅构成，
该制造方法具备：
工序(a)，在半导体基板形成元件分离区域；
工序(b)，在所述工序(a)之后，在所述半导体基板上形成第一栅绝缘膜及第二栅绝缘膜；
工序(c)，在所述工序(b)之后，在所述半导体基板上形成多晶硅层；
工序(d)，对所述多晶硅层进行图案形成，在所述第一栅绝缘膜之上形成第一栅电极用多晶硅层，并且在所述第二栅绝缘膜上形成第二栅电极用多晶硅层；
工序(e)，在所述半导体基板中的位于所述第一栅电极用多晶硅层的两侧下方的区域形成第一杂质扩散区域，并且在所述半导体基板中的位于所述第二栅电极用多晶硅层的两侧下方的区域形成第二杂质扩散区域；
工序(f)，在所述工序(e)之后，将所述第二栅电极用多晶硅层中所述第二栅电极的接触形成区域的至少上部硅化物化而形成所述第一硅化物层；和
工序(g)，在所述工序(e)之后，将所述第一栅电极用多晶硅层的整体硅化物化而形成所述第一栅电极。
根据本发明的半导体装置及其制造方法，可在同一基板上简便地形成具有FUSI栅电极的金属绝缘体半导体晶体管、具有多晶硅电阻体或多晶硅栅电极的金属绝缘体半导体晶体管等。
附图说明
图1是表示本发明的第一实施方式的半导体装置的剖面图；
图2(a)～(c)是表示第一实施方式的半导体装置的制造方法的剖面图；
图3(a)～(d)是表示第一实施方式的半导体装置的制造方法的剖面图；
图4(a)～(c)是表示第一实施方式的半导体装置的制造方法的剖面图；
图5是表示本发明的第二实施方式的半导体装置的剖面图；
图6(a)～(d)是表示第二实施方式的半导体装置的制造方法的剖面图：
图7(a)～(c)是表示第二实施方式的半导体装置的制造方法的剖面图；
图8(a)～(c)是表示本发明的第三实施方式的半导体装置的制造方法的剖面图；
图9(a)～(c)是表示第三实施方式的变形例的半导体装置的制造方法的剖面图；
图10是表示本发明的第四实施方式的半导体装置的剖面图；
图11(a)是沿栅极长度方向切断本发明的第五实施方式的半导体装置的情况下的剖面图，(b)是表示沿栅极宽度方向切断半导体装置的栅电极的情况下的剖面图；
图12(a)是沿栅极长度方向切断本发明的第六实施方式的半导体装置的情况下的剖面图，(b)是表示沿栅极宽度方向切断半导体装置的栅电极的情况下的剖面图；
图13(a)～(c)是表示现有的自对准硅化物工艺的多晶硅电阻体的制造方法的截面图。
图中：1-半导体基板，2-元件分离用绝缘膜，3-绝缘膜，3a、3c-栅绝缘膜，3b-第一绝缘膜，4-多晶硅层，5、8-多晶硅电阻体，6a-栅电极上绝缘膜，6b-电阻上绝缘膜，6c-第三绝缘膜，7-多晶硅栅电极，9-扩展区域，10a、10b、10c-侧壁，11-杂质扩散区域，12-第一抗蚀层图案，13-第-硅化物层，14、45-电阻用硅化物层，15-第二绝缘膜，16-第一层间绝缘膜，17-第二抗蚀层图案，18-栅电极，19-第二层间绝缘膜，20-栓塞(plug)，21-布线，26-第二硅化物层，30-磷离子，41-第三层间绝缘膜，50、50a、50b-Ni膜，51-掩模，55-绝缘膜。
具体实施方式
(第一实施方式)
图1是表示本发明的第一实施方式的半导体装置的剖面图。如同图所示，本实施方式的半导体装置的特征在于具备：所谓的FUSI电极18；和仅在与栓塞20的连接部分附近被硅化物化的多晶硅电阻体。
即，本实施方式的半导体装置具备：由硅等构成的半导体基板1；元件分离用绝缘膜2，其包围半导体基板1的活性区域并埋入于半导体基板1中；金属绝缘体半导体(Metal-Insulator-Semiconductor)晶体管，其形成在半导体基板1的活性区域上；和电阻元件，其具有例如在元件分离用绝缘膜2上将第一绝缘膜3b夹持而设置的多晶硅电阻体5。该电阻元件构成为包括：由多晶硅电阻体5构成的电阻区域；和在多晶硅电阻体5上设置有电阻用硅化物层14的接触形成区域。另外，在多晶硅电阻体5下未必需要形成第一绝缘膜3b。
金属绝缘体半导体晶体管具备：栅绝缘膜3a，其在半导体基板1上设置并由high-k材料等构成；栅电极18，其设置在栅绝缘膜3a上，例如由NiSi等Ni硅化物构成；侧壁10a，其设置在栅电极18的两侧面上并由SiO2等绝缘体构成；扩展区域9，其形成在半导体基板1中的栅电极18的两侧下方位于的区域，包含低浓度的n型杂质；杂质扩散区域11，其设置在半导体基板1中的位于栅电极18及侧壁10a的两侧下方的区域，成为包含比扩展区域9更高浓度的n型杂质的源极/漏极区域；和第一硅化物层13，其由设置在杂质扩散区域11上的Ni硅化物构成。第一硅化物层13经由钨(W)等构成的栓塞20与布线21连接。
而且，多晶硅电阻体5包含低浓度(例如，3×1020/cm3左右)的n型杂质。在多晶硅电阻体5上除接触形成区域以外设置由NSG(Non-DopedSilicate Glass)等构成的电阻上绝缘膜6b，在未形成成为与栓塞20的接触区域的电阻上绝缘膜6b的多晶硅电阻体5上，设置由Ni硅化物构成的电阻用硅化物层14。多晶硅电阻体5中设置在电阻上绝缘膜6b下的部分的厚度约为100nm，电阻用硅化物层14的厚度为30nm左右。该电阻用硅化物层14和第一硅化物层13在制造工序中同时被硅化物化，具有大致相等的厚度。电阻用硅化物层14经由栓塞20与布线21连接。另外，连接于第一硅化物层13的布线21和连接于电阻用硅化物层14的布线21出于方便由相同符号表示，但为不同的布线。而且，在多晶硅电阻体5的两侧面上设置有例如由与侧壁10a同时形成的绝缘体构成的侧壁10b。
并且，在本实施方式的半导体装置中，形成有：第二绝缘膜15，其覆盖金属绝缘体半导体晶体管的第一硅化物层13及侧壁10a、侧壁10b、电阻上绝缘膜6b及电阻用硅化物层14，例如由氮化硅膜(Si3N4)构成；第一层间绝缘膜16，其设置在第二绝缘膜15并由NSG等构成；和第二层间绝缘膜19，其设置在第一层间绝缘膜16上并由NSG等构成。栓塞20贯通第二绝缘膜15、第一层间绝缘膜16及第二层间绝缘膜19。在第二层间绝缘膜19及布线21上形成第三层间绝缘膜41。
在本实施方式的半导体装置中，由于栅电极18整体被硅化物化，因此能够防止栅电极18中与栅绝缘膜3a的界面附近的耗尽化。而且，由于杂质扩散区域11中的与栓塞20的接触部分被硅化物化(第一硅化物层13)，因此可降低杂质扩散区域11中的接触电阻。并且，多晶硅电阻体5中，由位于电阻上绝缘膜6b下的电阻用硅化物层14夹持的区域主要作为确定电阻值的电阻体而发挥作用，多晶硅电阻体5中的与栓塞20的接触部分被硅化物化(电阻用硅化物层14)，因此可降低多晶硅电阻体5中的接触电阻。而且，由于电阻用硅化物层14与第一硅化物层13同时形成，因此多晶硅电阻体5不会被过度地硅化物化，仅多晶硅电阻体5的一部分控制性良好地被硅化物化。
下面，对本实施方式的半导体装置的制造方法进行说明。
图2(a)～(c)、图3(a)～(d)、图4(a)～(c)是表示本实施方式的半导体装置的制造方法的剖面图。
首先，如图2(a)所示，在半导体基板1上形成的沟内形成元件分离用绝缘膜2之后，对半导体基板1进行用于阱的形成、沟道截断、沟道掺杂等的离子注入。然后，在半导体基板1上依次形成由high-k材料等构成的厚度约3nm的绝缘膜3及厚度100nm的多晶硅层4之后，对多晶硅层4进行作为杂质例如磷离子30的注入。通过该杂质注入，确定多晶硅电阻体的电阻值。
然后，如图2(b)所示，在整个多晶硅层4上堆积由NSG等构成的绝缘膜之后，保留于应该形成栅极区域及多晶硅电阻体的区域上设置的部分(栅电极上绝缘膜(保护膜)6a、电阻上绝缘膜(保护膜)6b)，除去绝缘膜。接着，以栅电极上绝缘膜6a及电阻上绝缘膜6b为掩模，蚀刻多晶硅层4及绝缘膜3，从而在被元件分离用绝缘膜2包围的半导体基板1所构成的活性区域上形成多晶硅栅电极7及栅绝缘膜3a，并且在元件分离用绝缘膜2上形成多晶硅电阻体5及第一绝缘膜3b。此时，未必需要在多晶硅电阻体5下形成第一绝缘膜3b。然后，以在上部形成有栅电极上绝缘膜(保护膜)6a的多晶硅栅电极7为掩模，对半导体基板1中位于多晶硅栅电极两侧下方的活性区域以注入量1×1015/cm2左右注入n型杂质离子，形成扩展区域9。
接着，如图2(c)所示，根据公知的方法在多晶硅栅电极7的两侧面上形成由绝缘体构成的侧壁10a，在多晶硅电阻体5的侧面上形成侧壁10b。而后，以注入量4×1015/cm2注入砷(As)等n型杂质离子，在半导体基板1中位于多晶硅栅电极7及侧壁10a的两侧下方的区域形成成为源极/漏极区域的杂质扩散区域11。另外，虽未图示，但在PMOS形成区域中，形成多晶硅栅电极及侧壁之后，以这些为掩模进行注入p型杂质离子，从而形成包含p型杂质的源极/漏极区域即p型杂质扩散区域。
然后，如图3(a)所示，在基板上形成仅将包含多晶硅电阻体5的接触形成区域开口的第一抗蚀层图案12。接着，以第一抗蚀层图案12为掩模，选择性地除去电阻上绝缘膜6b中夹持多晶硅电阻体5中的电阻区域上的两侧。
而后，如图3(b)所示，在除去第一抗蚀层图案12之后，通过溅射法等在基板上的整个面上堆积例如厚度为11nm的Ni膜。然后，通过对半导体基板1在320℃下进行高速热处理(RTA；Rapid Thermal Annealing)，使Ni与硅反应，从而将杂质扩散区域11的一部分及多晶硅电阻体5的一部分(接触形成区域部分)硅化物化。接着，在选择性地除去未反应的Ni以后，在550℃下高速热处理半导体基板1，使硅化物稳定。通过本工序的所谓的自对准硅化物工艺，在厚度20nm程度的杂质扩散区域11上形成第一硅化物层13，并且在多晶硅电阻体5的接触形成区域上形成厚度30nm左右的电阻用硅化物层14。
然后，如图3(c)所示，在基板上的整个面上依次形成由Si3N4构成的第二绝缘膜15及例如由NSG构成的第一层间绝缘膜16之后，通过化学机械研磨(CMP)法进行第一层间绝缘膜16的平坦化。
接着，如图3(d)所示，在第一层间绝缘膜16中位于多晶硅电阻体5的上方的区域上形成第二抗蚀层图案(第二抗蚀层)17，以该第二抗蚀层图案17为掩模，蚀刻在第一层间绝缘膜16中NMIS形成区域上设置的部分。由此，使在第二绝缘膜15中的多晶硅栅电极7的上方设置的部分露出。
而后，如图4(a)所示，通过蚀刻除去在第二绝缘膜15中多晶硅栅电极7的上方设置的部分、和栅电极上绝缘膜6a，从而使多晶硅栅电极7的上面露出。
然后，如图4(b)所示，在基板上的整个面上通过溅射法等形成例如厚度为60nm的Ni膜之后，对半导体基板1在340℃下进行高速热处理，将栅绝缘膜3a上的多晶硅栅电极7全部硅化物化。接着，在选择性地除去未反应的Ni以后，在520℃下高速热处理半导体基板1，从而使硅化物稳定。通过本工序的所谓的自对准硅化物工艺，形成厚度约110nm的由Ni硅化物构成的栅电极18。该栅电极18成为所谓的以往硅化物栅电极(FUSI栅电极)。在本实施方式的条件下，栅电极18由NiSi构成。另外，在如图3(b)所示的自对准硅化物工艺中，能够省略用于使Ni硅化物稳定的第二次热处理，但在本工序中的自对准硅化物工艺中，更为优选进行第二次的热处理。
接着，如图4(c)所示，在第一层间绝缘膜16上形成第二层间绝缘膜19之后，通过化学机械研磨(CMP)法进行第二层间绝缘膜19的平坦化。然后，依次形成贯通第一层间绝缘膜16及第二层间绝缘膜19的由钨(W)构成的栓塞20、连接于栓塞20的布线21、和覆盖第二层间绝缘膜19及布线21上的第三层间绝缘膜41。通过以上方法，能够制造具备金属绝缘体半导体晶体管及多晶硅电阻体5的半导体装置，其具有完全硅化物化的栅电极18。
根据该方法，在图3(b)所示的工序中，能够同时形成杂质扩散区域11上的第一硅化物层13、和多晶硅电阻体5上的电阻用硅化物层14，因此，与由不同的工序形成第一硅化物层13和电阻用硅化物层14的情况相比，能够简化制造工序。而且，由于设置在接触形成区域中的电阻用硅化物层14与杂质扩散区域11上的第一硅化物层13同时形成，从而能够仅将多晶硅电阻体5的上部硅化物化，因此电阻用硅化物层14不会较大地侵入电阻上绝缘膜6b的正下部分。因此，根据本实施方式的方法，能够按照设计控制多晶硅电阻体5的电阻值。
这样，根据本实施方式的方法，能够简便且稳定地制造具备：具有FUSI栅电极的金属绝缘体半导体晶体管；和接触形成区域被硅化物化的多晶硅电阻体的半导体装置。
另外，在本实施方式中，在图2(a)所示的工序中，表示了后面对成为多晶硅栅电极7的多晶硅层4导入n型杂质的例子，但对多晶硅层4中成为多晶硅栅电极7的部分未必需要导入杂质。
另外，在本实施方式中，表示了作为用于形成硅化物层的金属使用Ni的例子，但只要是Pt或Yb等与Si反应形成低电阻的硅化物的金属即可使用。
(第二实施方式)
图5是表示本发明的第二实施方式的半导体装置的剖面图。本实施方式的半导体装置与第一实施方式的半导体装置的不同之处在于，在多晶硅电阻体5中接触形成区域设置的电阻用硅化物层45直到底部均被硅化物化。
即，本实施方式的半导体装置具备：由硅等构成的半导体基板1；元件分离用绝缘膜2，其包围半导体基板1的活性区域并埋入于半导体基板1中；金属绝缘体半导体(Metal-Insulator-Semiconductor)晶体管，其形成在半导体基板1的活性区域上；和多晶硅电阻体8，其例如在元件分离用绝缘膜2上将第一绝缘膜3b夹持而设置。另外，在多晶硅电阻体8下未必需要形成第一绝缘膜3b。
金属绝缘体半导体晶体管具备：栅绝缘膜3a，其设置在半导体基板1上并由high-k材料等构成；栅电极18，其设置在由high-k材料等构成的栅绝缘膜3a上，例如由NiSi等Ni硅化物构成；侧壁10a，其设置在栅电极18的两侧面上并由SiO2等绝缘体构成；扩展区域9，其形成在半导体基板1中的位于栅电极18的两侧下方的区域，包含低浓度的n型杂质；杂质扩散区域11，其设置在半导体基板1中的位于栅电极18及侧壁1Oa的两侧下方的区域，成为包含比扩展区域9更高浓度的n型杂质的源极/漏极区域；和第一硅化物层13，其设置在杂质扩散区域11上并由Ni硅化物构成。第一硅化物层13经由栓塞20与布线21连接。
而且，多晶硅电阻体8包含低浓度(例如，3×1020/cm3左右)的n型杂质，其厚度为100nm左右。在多晶硅电阻体8上设置由NSG等构成的电阻上绝缘膜6b。并且，在多晶硅电阻体8及电阻上绝缘膜6b的两侧面上设置厚度110nm的由Ni硅化物构成的电阻用硅化物层45，在电阻用硅化物层45的侧面上设置与侧壁10a同时形成的侧壁10b。电阻用硅化物层45，通过将设置在多晶硅电阻体5(参照图7b)中的接触形成区域的部分一直硅化物化至与第一绝缘膜3b接触的底部而形成。因此，在电阻用硅化物层45之下未残留多晶硅。所以，该电阻元件构成为包括：由多晶硅电阻体8构成的电阻区域；和由将多晶硅电阻体8的整个深度方向硅化物化而设置的电阻用硅化物层45构成的接触形成区域。在本实施方式的半导体装置中，在其制造工序中，电阻用硅化物层45和硅电极18同时被硅化物化，电阻用硅化物层45的厚度和硅电极18的厚度变得大致相等。
贯通第二层间绝缘膜19的栓塞20连接于电阻用硅化物层45，栓塞20与设置在第二层间绝缘膜19上的布线21连接。
并且，在本实施方式的半导体装置中，形成有：第二绝缘膜15，其覆盖金属绝缘体半导体晶体管的第一硅化物层13及侧壁10a、侧壁10b、电阻上绝缘膜6b及电阻用硅化物层14，例如由Si3N4构成；第一层间绝缘膜16，其设置在第二绝缘膜15上并由NSG等构成；第二层间绝缘膜19，其设置在第一层间绝缘膜16上并由NSG等构成；和第三层间绝缘膜41，其设置在第二层间绝缘膜19及布线21上。
在本实施方式的半导体装置中，由于栅电极18整体被硅化物化，因此能够防止栅电极18中与栅绝缘膜3a的界面附近的耗尽化。而且，由于杂质扩散区域11中的与栓塞20的接触部分被硅化物化(第一硅化物层13)，因此可降低杂质扩散区域11中的接触电阻。
下面，对本发明的第二实施方式的半导体装置的制造方法进行说明。
图6(a)～(d)及图7(a)～(c)是表示本实施方式的半导体装置的制造方法的剖面图。
首先，通过与第一实施方式中说明的图2(a)～(c)所示的工序同样的工序，如图6(a)所示那样，分别在多晶硅栅电极7及栅电极上绝缘膜6a的两侧面上形成侧壁10a，在多晶硅电阻体5的两侧面上形成侧壁10b。而后，以多晶硅栅电极7及侧壁10a为掩模，注入n型杂质离子，在半导体基板1中位于多晶硅栅电极7及侧壁10a的两侧下方的活性区域形成杂质扩散区域11。另外，多晶硅栅电极7及多晶硅电阻体5的厚度与第一实施方式同样为100nm。
然后，如图6(b)所示，通过所谓的自对准硅化物工艺在杂质扩散区域11形成厚度20nm左右的由Ni硅化物构成的第一硅化物层13。具体地说，通过溅射法等在基板上的整个面上形成例如厚度为11nm的Ni膜，在320℃下高速热处理半导体基板1，从而使杂质扩散区域11的上部硅化物化。接着，在除去未硅化物化的Ni以后，在550℃下高速热处理半导体基板1，使硅化物稳定化。由此，第一硅化物层13形成在杂质扩散区域11上。
而后，如图6(c)所示，在基板上的整个面上依次形成由Si3N4构成的第二绝缘膜15及例如由NSG构成的第一层间绝缘膜16之后，通过化学机械研磨(CMP)法进行第一层间绝缘膜16的平坦化。
接着，如图6(d)所示，在第一层间绝缘膜16上，形成了将在半导体装置上形成有多晶硅电阻体5的接触形成区域及形成多晶硅栅电极7的区域开口的第二抗蚀层图案17之后，以该第二抗蚀层图案17为掩模，通过蚀刻除去设置在第一层间绝缘膜16中的一部分，从而使设置在第二绝缘膜15的多晶硅栅电极7的上方的部分、和设置在多晶硅电阻体5的接触形成区域的部分露出。
而后，如图7(a)所示，在除去第二抗蚀层图案17之后，以第一层间绝缘膜16为掩模，除去第二绝缘膜15的一部分、栅电极上绝缘膜6a和电阻上绝缘膜6b的一部分，从而使多晶硅栅电极7的上面及多晶硅电阻体5中位于接触形成区域的部分的上面露出。
然后，如图7(b)所示，在基板上的整个面上通过溅射法等形成例如厚度为60nm的Ni膜之后，在340℃下进行高速热处理，将栅绝缘膜3a上的多晶硅栅电极7及设置在多晶硅电阻体5的接触形成区域的部分全部硅化物化。接着，在除去未反应的Ni以后，在520℃下高速热处理半导体基板1。通过本工序的所谓自对准硅化物工艺，同时形成厚度约110nm的由Ni硅化物构成的栅电极18、和设置在第一绝缘膜3b上并夹持多晶硅电阻体8的两侧的厚度约110nm的电阻用硅化物层45。此处，多晶硅电阻体8指多晶硅电阻体5中未被硅化物化的部分。在本实施方式的条件下，栅电极18由NiSi构成。另外，在如图6(b)所示的自对准硅化物工艺中，能够省略用于使Ni硅化物稳定的第二次热处理，但在本工序中，更为优选进行第二次的热处理。而且，由本工序形成的电阻用硅化物层45形成为侵入位于电阻上绝缘膜6b的下方的多晶硅电阻体8，因此希望考虑电阻用硅化物层45的侵入量来确定电阻上绝缘膜6b的宽度。
而后，如图7(c)所示，在第一层间绝缘膜16上形成了第二层间绝缘膜19之后，通过化学机械研磨(CMP)法进行第二层间绝缘膜19的平坦化。然后，依次形成贯通第二层间绝缘膜19的栓塞20、连接于栓塞20的布线21、和覆盖第二层间绝缘膜19及布线21上的第三层间绝缘膜41。通过以上方法，能够制造具备包括完全被硅化物化了的栅电极18的金属绝缘体半导体晶体管及多晶硅电阻体8的半导体装置。
根据该方法，在图6(b)所示的工序中，能够将用于对多晶硅层4进行图案形成的栅电极上绝缘膜6a及电阻上绝缘膜6b作为硅化物形成用的掩模而使用，因此能够以比第一实施方式更少的工序数简便地制造具备FUSI电极和将接触形成区域硅化物化了的多晶硅电阻体的半导体装置。
而且，根据本实施方式的方法，由于成为位于多晶硅电阻体8的两侧的接触形成区域的电阻用硅化物层45，直至到达第一绝缘膜3b的底部均被硅化物化，因此即使在应该设置到电阻用硅化物层45的正上的栓塞20的位置偏移，也能够使栓塞20与电阻用硅化物层45的侧面接触，因此能够充分地扩大接触面积。
另外，在第一及第二实施方式中，表示了包含n型杂质的多晶硅电阻体5、8的例子，包含p型杂质的多晶硅电阻体也可通过另外进行离子注入而容易地形成。导入到多晶硅电阻体中的杂质的导电型或浓度对硅化物层的形成不太产生影响。
而且，在本实施方式的方法中，也表示了与第一实施方式的方法同样形成Ni硅化物的例子，即使形成其它金属硅化物也能获得同样的效果。
并且，在第一及第二实施方式中，对不进行硅化物化的杂质扩散层(非硅化物区域的杂质扩散层)及其制造工序省略其说明，但根据需要，作为在杂质扩散区域11的硅化物化之前用于防止硅化物化的绝缘膜，例如在不进行硅化物化的区域形成NSG膜之后，实施硅化物化，从而可形成未硅化物化的杂质扩散层。
(第三实施方式)
作为本发明的第三实施方式，说明第一实施方式的半导体装置的制造方法的其它例。另外，以下省略对已经叙述的工序的说明，仅说明本实施方式的方法的特征。
图8(a)～(c)是表示本实施方式的半导体装置的制造方法的剖面图。
首先，如图8(a)所示，通过在第二实施方式中说明的图6(a)～图7(a)所示的工序，在半导体基板1上形成具有多晶硅栅电极7的金属绝缘体半导体晶体管、和多晶硅电阻体5。另外，多晶硅栅电极7及多晶硅电阻体5的厚度也和第二实施方式的方法同样。
然后，如图8(b)所示，在基板上的整个面上通过溅射法等形成例如厚度为60nm的Ni膜50之后，仅蚀刻Ni膜50中的多晶硅电阻体5上或上方形成的部分，使该部分的Ni膜50的厚度例如为11nm。
而后，如图8(c)所示，在340℃下高速热处理半导体基板1，硅化物化将多晶硅栅电极7的整体硅化物化的同时，将设置在多晶硅电阻体5中的接触形成区域的部分的上部硅化物化。其后，选择性除去未反应的Ni，之后在520℃下高温热处理半导体基板1。通过本工序的所谓的自对准硅化物工艺，同时形成厚度约110nm的由Ni硅化物构成的栅电极18、和设置在多晶硅电阻体5的接触形成区域上的厚度约30nm的电阻用硅化物层14。
根据以上的方法，也能制造具有与本发明的第一实施方式的半导体装置同样的构成的半导体装置。根据本实施方式的方法，在图8(b)所示的工序中，与多晶硅栅电极7上相比，多晶硅电阻体5上的Ni膜50更薄。由此，在图8(c)所示的工序中进行高速热处理时，与多晶硅栅电极7相比到多晶硅电阻体5的Ni的供给量少，因此能够与完全被硅化物化了的栅电极18同时，仅在多晶硅电阻体5的接触形成区域的上部形成多晶硅层14，所以能够以少的工序数量简便地制造半导体装置。
(本实施方式的变形例)
图9(a)～(c)是表示第三实施方式的变形例的半导体装置的制造方法的剖面图。
首先，如图9(a)所示，在图8(a)所示的工序之后，通过溅射法等在基板上的整个面上形成厚度49nm的Ni膜50a。
然后，如图9(b)所示，在Ni膜50a上形成仅将位于多晶硅电阻体5的上方的部分开口的掩模51之后，通过蚀刻来除去Ni膜50a的露出部分。由此，露出多晶硅电阻体5的接触形成区域。
而后，如图9(c)所示，除去掩模51之后，在基板上的整个面上通过溅射法等形成厚度为11nm的Ni膜50b。此处，Ni膜50a和Ni膜50b加在一起为Ni膜50。由此，能够使本变形例所示的半导体装置成为与图8(b)所示的半导体装置相同的状态。然后，能够经过在第三实施方式中说明的工序制造第一实施方式的半导体装置。
(第四实施方式)
图10是表示本发明的第四实施方式的半导体装置的剖面图。在本实施方式中，对半导体装置进行说明，该半导体装置具备：具有整体被硅化物化的栅电极的p型金属绝缘体半导体晶体管、和接触形成区域的深度方向的整体被硅化物化的多晶硅电阻体。
如同图所示，本实施方式的半导体装置与第二实施方式的半导体装置的不同之处在于，金属绝缘体半导体晶体管是p型，电阻用硅化物层45及多晶硅电阻体8包含p型杂质。因此，在本实施方式的半导体装置中，整体被硅化物化的栅电极18、第一硅化物层13、扩展区域9、及杂质扩散区域11，包含p型杂质。而且，栅电极18及电阻用硅化物层45由Ni2Si或Ni3Si等Ni的比例比Si更大的Ni硅化物构成。栅电极18的厚度为80nm，比多晶硅电阻体8的厚度(100nm)更薄。而且，栅电极18的上面位置比侧壁10a的顶点部分更低。并且，形成为将多晶硅电阻体8夹持于接触形成区域的、与第一绝缘膜3b接触的电阻用硅化物层45的厚度，与栅电极18的厚度大致相等。以上说明的以外的构件与第二实施方式的半导体装置相同，因此省略说明。
本实施方式的半导体装置的制造方法基本与图6(a)～图7(c)所示的第二实施方式的制造方法相同，但在向多晶硅层4的离子注入工序或用于形成扩展区域9及杂质扩散区域11的离子注入工序中，注入硼(B)等p型杂质离子。而且，在图7(a)所示的工序中，通过蚀刻使接触形成区域的多晶硅电阻体5和多晶硅栅电极7的厚度分别为40nm左右。然后，在基板上的整个面上形成厚度60nm的Ni膜之后进行高速热处理，将多晶硅栅电极7及接触形成区域的多晶硅电阻体5全部硅化物化。而后，在除去未反应的Ni以后，再次高速热处理半导体基板1，从而使栅电极18及电阻用硅化物层45稳定。
此处，Ni硅化物中已知存在Ni2Si、Ni3Si或NiSi等几个不同的硅化物相。这些Ni硅化物能够控制通过控制多晶硅层的厚度和Ni层的厚度的比率而形成的硅化物层的组成。在本实施方式中，通过使Ni层的厚度比多晶硅栅电极7及接触形成区域中的多晶硅电阻体5的厚度更大，从而能够由Ni2Si构成栅电极18及电阻用硅化物层45。因此，本实施方式的制造方法中与第二实施方式的制造方法相比，减薄多晶硅栅电极7及接触形成区域中的多晶硅电阻体5的厚度。其结果，栅电极18的厚度比电阻上绝缘膜6b之下形成的多晶硅电阻体8的厚度更薄。
在本实施方式的半导体装置中，由于在多晶硅电阻体8中导入有p型杂质，因此与导入n型杂质后的情况相比，多晶硅电阻体8形成高电阻。因此，与包含n型杂质的情况相比，可缩小多晶硅电阻体8的平面面积。
另外，在本实施方式的制造方法中，对设置在多晶硅电阻体5中的接触形成区域的部分直至底部均被硅化物化的离子进行了说明，但也可采用如第三实施方式及其变形例所示的方法仅将设置在接触形成区域的多晶硅电阻体5的上部硅化物化。
(第五实施方式)
图11(a)是沿栅极长度方向切断本发明的第五实施方式的半导体装置的情况下的剖面图，(b)是表示沿栅极宽度方向切断半导体装置的栅电极的情况下的剖面图。
本实施方式的半导体装置具备：具有第一实施方式中说明的整体被硅化物化的栅电极18(参照图1)的金属绝缘体半导体晶体管；和具有除多晶硅电阻体5以外，接触形成区域被硅化物化，其以外的部分未被硅化物化的多晶硅栅电极7的金属绝缘体半导体晶体管。
即，本实施方式的半导体装置，如图11(a)、(b)所示，具备半导体基板1、元件分离用绝缘膜2、和形成在半导体基板1的活性区域上的金属绝缘体半导体晶体管。该金属绝缘体半导体晶体管具有：多晶硅栅电极7，其从半导体基板1遍及元件分离用绝缘膜2上并夹持栅绝缘膜3c而设置；侧壁10c，其设置在多晶硅栅电极7的侧面上；扩展区域9，其包含低浓度的n型杂质；杂质扩散区域11，其设置在半导体基板1中的位于多晶硅栅电极7及侧壁10c的两侧下方的区域，包含比扩展区域9更高浓度的n型杂质；第一硅化物层13，其与侧壁10c空出间隔而设置在杂质扩散区域11上的一部分区域上，由Ni硅化物构成；第二硅化物层26，其形成在多晶硅栅电极7的接触形成区域上，厚度为30nm；和第三绝缘膜6c，其设置在多晶硅栅电极7上，由NSG构成。而且，在第三绝缘膜6c及侧壁10c上，在杂质扩散区域11上依次形成第二绝缘膜15、第一层间绝缘膜16、栓塞20、及布线21等。多晶硅栅电极7的接触形成区域形成在元件分离用绝缘膜2的上方。设置在多晶硅栅电极7的接触形成区域上的第二硅化物层26具有与第一硅化物层13大致相同的厚度。并且，与第一实施方式的金属绝缘体半导体晶体管不同，在杂质扩散区域11的一部分、侧壁10c及第三绝缘膜6c和第二绝缘膜15之间，设置将杂质扩散区域11及多晶硅栅电极7的接触形成区域开口的绝缘膜55。
本实施方式的半导体装置的特征在于，在设置于半导体基板1的一部分上的金属绝缘体半导体晶体管中，未通过绝缘膜55在靠近杂质扩散区域11中多晶硅栅电极7的部分上设置第一硅化物层13，第一硅化物层13未与侧壁10c接触。由此，在该金属绝缘体半导体晶体管中，源极—漏极间耐压提高。这种金属绝缘体半导体晶体管用于静电放电保护电路(ESD保护电路)等中。另外，由于在多晶硅栅电极7的接触形成区域上设置有第二硅化物层，因此在图11所示的金属绝缘体半导体晶体管中，多晶硅栅电极7—栓塞20之间的电阻值减小。而且，在本实施方式的半导体装置中，可控制多晶硅栅电极7的接触形成区域上设置的第二硅化物层26伸入到非硅化物区域，由此实现了布局尺寸的缩小。
本实施方式的半导体装置能够由与第一实施方式的制造方法相同的方法制造。例如，在同一基板上制作图1所示的金属绝缘体半导体晶体管及多晶硅电阻体5和图11所示的本实施方式的金属绝缘体半导体晶体管时，在图3(a)所示的工序中，在第一抗蚀层图案12上形成使图11(b)所示的多晶硅栅电极7的接触形成区域露出的开口。然后，在进入图3(b)所示的工序之前，预先在图11所示的包含杂质扩散区域11中靠近多晶硅栅电极7的部分的半导体基板1上形成成为防止硅化物化掩模的绝缘膜55。这是用于使第一硅化物层13从多晶硅栅电极7及侧壁10c分离而形成的掩模。而后，在图3(b)所示的工序中，与第一实施方式的金属绝缘体半导体晶体管的第一硅化物层13同时，分别形成本实施方式的金属绝缘体半导体晶体管的第一硅化物层13及第二硅化物层26为好。在图4(b)所示的多晶硅栅电极7的硅化物化工序中，本实施方式的金属绝缘体半导体晶体管的多晶硅栅电极7不露出为好。根据以上的方法，能够不较多地增加工序数量，来形成具备多晶硅栅电极7并提高了耐压的金属绝缘体半导体晶体管、具备FUSI电极的金属绝缘体半导体晶体管、和多晶硅电阻体5。
另外，本实施方式的半导体装置也能通过与第三实施方式的方法同样的方法制造。
而且，在以上的说明中，例举了本实施方式的金属绝缘体半导体晶体管与具有FUSI电极的金属绝缘体半导体晶体管及多晶硅电阻体一起设置在半导体基板1上的例子，但本实施方式的金属绝缘体半导体晶体管也可单独、或不设置多晶硅电阻体而与具有被硅化物化的栅电极的金属绝缘体半导体晶体管一起设置到半导体基板1上。
(第六实施方式)
图12(a)是沿栅极长度方向切断本发明的第六实施方式的半导体装置的情况下的剖面图，(b)是表示沿栅极宽度方向切断半导体装置的栅电极的情况下的剖面图。
本实施方式的半导体装置具备：具有第二实施方式中说明的整体被硅化物化的栅电极18(参照图5)的金属绝缘体半导体晶体管；和具有多晶硅栅电极7的金属绝缘体半导体晶体管，该多晶硅栅电极7除由电阻用硅化物层45夹持的多晶硅电阻体8以外，接触形成区域硅化物化至底部，其以外的部分未被硅化物化。
本实施方式的金属绝缘体半导体晶体管与第五实施方式的不同之处在于，设置在多晶硅栅电极7的接触形成区域上的部分被硅化物化而构成的第二硅化物层26的厚度，比多晶硅栅电极7的厚度更厚。其它构成与第五实施方式的半导体装置相同。
在本实施方式的半导体装置中，在杂质扩散区域11的靠近多晶硅栅电极7的部分上也未设置第一硅化物层13，第一硅化物层13也未与侧壁10c接触。由此，在本实施方式的金属绝缘体半导体晶体管中，源极—漏极间耐压提高。因此，本实施方式的金属绝缘体半导体晶体管优选用于ESD保护电路等中。
本实施方式的金属绝缘体半导体晶体管能够由与第二实施方式的制造方法相同的方法制造。例如，在同一基板上制作图5所示的金属绝缘体半导体晶体管及多晶硅电阻体8和图12所示的本实施方式的金属绝缘体半导体晶体管时，在图7(a)所示的工序中，在本实施方式的金属绝缘体半导体晶体管中使多晶硅栅电极7的接触形成区域露出。然后，在进入图7(b)所示的工序之前，预先在图12所示的包含杂质扩散区域11的靠近多晶硅栅电极7的部分的半导体基板1上形成成为防止硅化物化掩模的绝缘膜55。而后，在图7(b)所示的工序中，与被硅化物化了的栅电极18及电阻用硅化物层45同时形成第二硅化物层26。
在以上的说明中，例举了本实施方式的金属绝缘体半导体晶体管与具有FUSI电极的金属绝缘体半导体晶体管及多晶硅电阻体一起设置在半导体基板1上的例子，但本实施方式的金属绝缘体半导体晶体管也可单独、或与具有未被硅化物化的栅电极的金属绝缘体半导体晶体管一起设置到半导体基板1上。
根据本实施方式的半导体装置，由于多晶硅栅电极7的接触形成区域直至底部均被硅化物化，因此即使在接点(栓塞20)的形成位置从多晶硅栅电极7偏离的情况下，也能够充分地确保第二硅化物层26的侧壁部和栓塞的接触面积，因此能够防止多晶硅栅电极7和栓塞20之间的接触电阻的上升。
如以上所说明那样，本发明能够用于所有具备FUSI栅电极和多晶硅电阻体的半导体装置中，在可用于确保作为系统LSI的模拟特性、ESD保护电路的性能。

Claims (21)

1.一种半导体装置，具备：
半导体基板；
第一金属绝缘体半导体晶体管，其具有：第一栅绝缘膜，其设置在所述半导体基板上；第一栅电极，其设置在所述第一栅绝缘膜之上，由金属硅化物构成；和第一杂质扩散区域，其形成在所述半导体基板中的位于所述第一栅电极的两侧下方的区域；和
电阻元件，其形成于在所述半导体基板设置的元件分离区域之上，具有由多晶硅构成的电阻体，
在所述电阻元件的接触形成区域，至少在上部形成有第一硅化物层。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一金属绝缘体半导体晶体管还具备设置在所述第一杂质扩散区域上的第二硅化物层。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一硅化物层形成于在所述电阻元件的接触形成区域设置的多晶硅层上。
4.根据权利要求1所述的半导体装置，其特征在于，
所述电阻元件的接触形成区域深度方向的整体由所述第一硅化物层构成。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第一硅化物层的厚度比所述电阻体的厚度大。
6.根据权利要求1所述的半导体装置，其特征在于，
还具备第二金属绝缘体半导体晶体管，其具有：第二栅绝缘膜，其设置在所述半导体基板上；第二栅电极，其设置在所述第二栅绝缘膜之上，在接触形成区域的至少上部形成了第三硅化物层，由多晶硅构成；和第二杂质扩散区域，其形成在所述半导体基板中的位于所述第二栅电极的两侧下方的区域。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第二金属绝缘体半导体晶体管还具有：侧壁，其设置在所述第二栅电极的侧面上；和第四硅化物层，其与所述侧壁分离地设置在所述第二杂质扩散区域之上。
8.根据权利要求6所述的半导体装置，其特征在于，
所述第二栅电极的接触形成区域深度方向的整体由所述第三硅化物层构成。
9.根据权利要求1～8的任一项所述的半导体装置，其特征在于，
在所述第一杂质扩散区域及所述电阻体中含有p型杂质。
10.一种半导体装置，具备：
半导体基板；
在所述半导体基板设置的元件分离区域；
第一金属绝缘体半导体晶体管，其具有：第一栅绝缘膜，其设置在所述半导体基板上；第一栅电极，其设置在所述第一栅绝缘膜上，由金属硅化物构成；和第一杂质扩散区域，其形成在所述半导体基板中的位于所述第一栅电极的两侧下方的区域；和
第二金属绝缘体半导体晶体管，其具有：第二栅绝缘膜，其设置在所述半导体基板上；第二栅电极，其设置在所述第二栅绝缘膜之上，在接触形成区域的至少上部形成了硅化物层，由多晶硅构成；和第二杂质扩散区域，其形成在所述半导体基板中的位于所述第二栅电极的两侧下方的区域。
11.一种半导体装置的制造方法，该半导体装置具备：具有由金属硅化物构成的第一栅电极的第一金属绝缘体半导体晶体管；和具有由多晶硅构成的电阻体的电阻元件，
该制造方法具备：
工序(a)，在半导体基板形成元件分离区域；
工序(b)，在所述工序(a)之后，在所述半导体基板上形成第一栅绝缘膜；
工序(c)，在所述工序(b)之后，在所述半导体基板之上形成多晶硅层；
工序(d)，对所述多晶硅层进行图案形成，在所述第一栅绝缘膜之上形成第一栅电极用多晶硅层，并且在所述元件分离区域之上形成所述电阻元件用多晶硅层；
工序(e)，在所述半导体基板中的位于所述第一栅电极用多晶硅层的两侧下方的区域形成第一杂质扩散区域；
工序(f)，在所述工序(e)之后，将所述电阻元件用多晶硅层中的所述电阻元件的接触形成区域的至少上部硅化物化，形成第一硅化物层；和
工序(g)，在所述工序(e)之后，将所述第一栅电极用多晶硅层整体硅化物化，形成所述第一栅电极。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在所述工序(f)中，与形成所述第一硅化物层同时，将所述第一杂质扩散区域的上部硅化物化而形成第二硅化物层。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，
所述工序(f)及所述工序(g)同时进行硅化物化，由此与形成所述第一栅电极同时，形成所述第一硅化物层。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
在所述工序(e)之后所述工序(f)及工序(g)之前，具有：在基板的整个面上，在所述电阻元件用多晶硅层上形成膜厚比所述第一栅电极用多晶硅层上更薄的金属膜的工序，
在所述工序(f)及所述工序(g)中，通过热处理，使所述金属膜与所述第一栅电极用多晶硅层的整个区域反应而形成所述第一栅电极，同时使所述金属膜与所述电阻元件用多晶硅层中的接触形成区域反应而形成所述第一硅化物层。
15.根据权利要求11或12所述的半导体装置的制造方法，其特征在于，
所述半导体装置还具备第二金属绝缘体半导体晶体管，其具有第二栅电极，由多晶硅构成，在该第二栅电极的接触形成区域的至少上部形成了第三硅化物层，
在所述工序(b)中，在所述半导体基板上形成第二栅绝缘膜，
在所述工序(d)中，对所述多晶硅层进行图案形成，在所述第二栅绝缘膜之上形成第二栅电极用多晶硅层，
在所述工序(e)中，在所述半导体基板中的位于所述第二栅电极用多晶硅层的两侧下方的区域形成第二杂质扩散区域，
在所述工序(f)中，形成所述第一硅化物层，同时将所述第二栅电极用多晶硅层中所述第二栅电极中的接触形成区域的上部硅化物化，形成所述第三硅化物层。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，
在所述工序(d)之后所述工序(e)之前，具有：在所述第二栅电极用多晶硅层的侧面上形成侧壁的工序，
在所述工序(f)中，形成所述第一硅化物层，同时将所述第二杂质扩散区域的上部硅化物化而在与所述侧壁分离的位置形成第四硅化物层。
17.根据权利要求11或13所述的半导体装置的制造方法，其特征在于，
所述半导体装置还具备第二金属绝缘体半导体晶体管，其具有第二栅电极，由多晶硅构成，在该第二栅电极的接触形成区域的至少上部形成了第三硅化物层，
在所述工序(b)中，在所述半导体基板上形成第二栅绝缘膜，
在所述工序(d)中，对所述多晶硅层进行图案形成，在所述第二栅绝缘膜之上形成第二栅电极用多晶硅层，
在所述工序(e)中，在所述半导体基板中的位于所述第二栅电极用多晶硅层的两侧下方的区域形成第二杂质扩散区域，
在所述工序(g)中，形成所述第一栅电极，同时将所述第二栅电极用多晶硅层中所述第二栅电极中的接触形成区域的深度方向的整体硅化物化，形成第三硅化物层。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，
在所述工序(d)之后所述工序(e)之前，具有：在所述第二栅电极用多晶硅层的侧面上形成侧壁的工序，
在所述工序(e)之后，将所述第二杂质扩散区域的上部硅化物化而在与所述侧壁分离的位置形成第四硅化物层。
19.一种半导体装置的制造方法，该半导体装置具备：第一金属绝缘体半导体晶体管，其具有由金属硅化物构成的第一栅电极；和第二金属绝缘体半导体晶体管，其具有第二栅电极，由多晶硅构成，在该第二栅电极的接触形成区域的至少上部形成了第一硅化物层，
该制造方法具备：
工序(a)，在半导体基板形成元件分离区域；
工序(b)，在所述工序(a)之后，在所述半导体基板上形成第一栅绝缘膜及第二栅绝缘膜；
工序(c)，在所述工序(b)之后，在所述半导体基板上形成多晶硅层；
工序(d)，对所述多晶硅层进行图案形成，在所述第一栅绝缘膜之上形成第一栅电极用多晶硅层，并且在所述第二栅绝缘膜上形成第二栅电极用多晶硅层；
工序(e)，在所述半导体基板中的位于所述第一栅电极用多晶硅层的两侧下方的区域形成第一杂质扩散区域，并且在所述半导体基板中的位于所述第二栅电极用多晶硅层的两侧下方的区域形成第二杂质扩散区域；
工序(f)，在所述工序(e)之后，将所述第二栅电极用多晶硅层中所述第二栅电极的接触形成区域的至少上部硅化物化而形成所述第一硅化物层；和
工序(g)，在所述工序(e)之后，将所述第一栅电极用多晶硅层的整体硅化物化而形成所述第一栅电极。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，
在所述工序(f)中，形成所述第一硅化物层，同时将所述第一杂质扩散区域的上部硅化物化而形成第二硅化物层。
21.根据权利要求19所述的半导体装置的制造方法，其特征在于，
所述工序(f)及所述工序(g)同时进行硅化物化，由此与形成所述第一栅电极同时形成所述第一硅化物层。
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