JP2001358233A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の製造方法

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JP2001358233A JP2000180004A JP2000180004A JP2001358233A JP 2001358233 A JP2001358233 A JP 2001358233A JP 2000180004 A JP2000180004 A JP 2000180004A JP 2000180004 A JP2000180004 A JP 2000180004A JP 2001358233 A JP2001358233 A JP 2001358233A
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Abstract

(57)【要約】 【課題】 ＳＲＡＭのメモリセルを構成する電界効果ト
ランジスタにおけるＧＩＤＬ電流を低減する。 【解決手段】 ＳＲＡＭセルＭＣを構成する負荷用ＭＩ
Ｓ・ＦＥＴＱＬ２および駆動用ＭＩＳ・ＦＥＴをオフセ
ット構造とし、ＳＲＡＭセルＭＣの選択用ＭＩＳ・ＦＥ
ＴＱｔ２、ＳＲＡＭの周辺回路または論理回路を構成す
るＭＩＳ・ＦＥＴを非オフセット構造とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置および半導体集積回路装置の製造技術に関し、特に、
ＳＲＡＭ（Static Random Access Memory）を有する半
導体集積回路装置および半導体集積回路装置の製造方法
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＳＲＡＭは、メモリセル自身が電荷供給
用の能動素子を所有しているため、リフレッシュ動作が
不要で使い易いことから、携帯機器や家電製品を含む種
々の電子装置に使用されている。この携帯機器や家電製
品等では、消費電力を下げるために、回路の動作電流お
よびスタンバイ電流を低減することが要求されている。
このため、この種の製品に使用されるＳＲＡＭにおいて
は、メモリセルおよび周辺回路を含む大部分が、低消費
電力性能に優れたＭＩＳ（Metal Insulator Semiconduc
tor）型半導体素子で構成されている。また、１つのメ
モリセルが６個のＭＩＳ型半導体素子で構成される完全
相補型電界効果トランジスタ（ＣＭＩＳ（Complementar
y MIS））構成のメモリセルを持つＳＲＡＭは、構造
上、データ保持時のリーク電流が非常に小さいとされて
いることから、携帯機器や家電製品等のようなバッテリ
・バックアップが必要な製品に多く使用されている。
【０００３】
【発明が解決しようとする課題】ところが、上記ＳＲＡ
Ｍを有する半導体集積回路装置技術においては、以下の
課題がある。
【０００４】すなわち、ＭＩＳ型半導体素子の寸法縮小
に伴い、半導体の内部電界が高くなってきていることに
起因して、ドレイン電圧を印加した状態でバンド間トン
ネル電流（ＧＩＤＬ；Gate Induced Drain Leakage）が
流れ、ＭＩＳ型半導体素子のオフ電流（スタンバイ電
流）が増大する結果、ＳＲＡＭを有する半導体集積回路
装置の消費電力が増大する問題が生じている。完全ＣＭ
ＩＳ型のメモリセルを持つＳＲＡＭにおいては、データ
保持状態（すなわち、メモリセルの選択トランジスタが
オフの状態）時のリーク電流がＧＩＤＬ電流で支配的と
なることから、特に問題となる。
【０００５】なお、本発明者らは、本発明の結果に基づ
きＧＩＤＬについて公知例を調査した。その結果によれ
ば、例えば特開平９−１３５０２９号公報には、ＧＩＤ
Ｌ対策としてゲート電極の側壁にサイドウォールをつけ
た状態で、ソース領域およびドレイン領域形成用の不純
物を半導体基板に導入する技術が開示されている。
【０００６】また、例えば特開平９−９２８３０号公報
には、ＧＩＤＬ対策としてゲート電極の両側面に側壁を
設けた状態で、ソース領域およびドレイン領域形成用の
不純物を半導体基板に導入する技術が開示されている。
【０００７】また、例えば特開平１０−６５１５１号公
報には、ＧＩＤＬ対策としてゲート電極の両側面に第
１、第２のサイドウォールを設けて、ＬＤＤ（Lightly
DopedDrain）形成用の不純物およびソース／ドレイン拡
散層用の不純物を半導体基板に導入する技術が開示され
ている。
【０００８】また、例えば特開平７−３２１３２０号公
報には、ＧＩＤＬ対策としてゲート電極の両側面に側壁
を設けた状態で、ソース領域およびドレイン領域形成用
の不純物を半導体基板に導入する。また、ソース領域側
だけに相対的に不純物濃度の低いＬＤＤ用の半導体領域
を設ける技術が開示されている。
【０００９】また、例えば特開平８−２２８０００号公
報には、ＧＩＤＬ対策として、ソース領域側のゲート絶
縁膜部分の厚さを、ドレーン領域側のゲート絶縁膜部分
の厚さよりも薄くする技術が開示されている。
【００１０】また、例えば特開平１１−２７４４９４号
公報には、ＧＩＤＬ対策として、予め半導体基板におい
てゲート電極端部に相当する部分に不純物を導入した
後、ゲート絶縁膜の再酸化処理を施すことにより、ゲー
ト電極両端部のゲート絶縁膜部分の膜厚を相対的に厚く
する技術が開示されている。
【００１１】また、例えば特開平１１−１６３３１７号
公報には、ＧＩＤＬ対策として、ゲート絶縁膜上にゲー
ト電極をパターン形成した後、ゲート絶縁膜の両端部に
ゲートバーズビークを形成し、部分的に厚くする技術が
開示されている。
【００１２】また、例えば特開２０００−１２８４３号
公報には、ＧＩＤＬ対策として、ゲート酸化膜上にゲー
ト電極をパターン形成した後、ゲート酸化膜の両端部を
一旦ウエットエッチングで部分的に除去し、再度、酸化
処理を施すことにより、ゲート酸化膜の両端部を部分的
に厚くする技術が開示されている。
【００１３】また、例えば特開平１１−３９９０号公報
には、ＧＩＤＬ対策として、ゲート絶縁膜上にゲート電
極をパターン形成した後、ゲート絶縁膜の両端部を一旦
エッチングで部分的に除去し、ゲート電極端部に空間を
設けるか、または、その空間に誘電体を埋め込む構造が
開示されている。
【００１４】本発明の目的は、ＳＲＡＭのメモリセルを
構成するＭＩＳ型半導体素子におけるＧＩＤＬ電流を低
減することのできる技術を提供することにある。
【００１５】また、本発明の他の目的は、ＳＲＡＭを有
する半導体集積回路装置の消費電力を低減させることの
できる技術を提供することにある。
【００１６】また、本発明の他の目的は、ＳＲＡＭを有
する半導体集積回路装置の高速動作を実現することので
きる技術を提供することにある。
【００１７】また、本発明の他の目的は、ＳＲＡＭを有
する半導体集積回路装置の消費電力を低減させ、かつ、
高速動作を実現することのできる技術を提供することに
ある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２０】すなわち、本発明は、ＳＲＡＭを有する半
導体集積回路装置において、ＳＲＡＭセルを構成する複
数の電界効果トランジスタのうち、少なくとも１つの電
界効果トランジスタに対してＧＩＤＬ電流対策を施した
ものである。
【００２１】また、本発明は、ＳＲＡＭを有する半導体
集積回路装置において、ＳＲＡＭセルを構成する複数の
電界効果トランジスタのうち、少なくとも１つの電界効
果トランジスタをオフセット構造としたものである。
【００２２】また、本発明は、相補型電界効果トランジ
スタ構造のＳＲＡＭセルを構成する少なくとも１つの電
界効果トランジスタをオフセット構造とし、それ以外の
電界効果トランジスタを非オフセット構造とするもので
ある。
【００２３】また、本発明は、相補型電界効果トランジ
スタ構造のＳＲＡＭセルを構成する少なくとも１つの第
１の電界効果トランジスタのゲート絶縁膜を、それ以外
の電界効果トランジスタであって、前記第１の電界効果
トランジスタと同一の電源電圧が供給される第２の電界
効果トランジスタのゲート絶縁膜よりも厚くしたもので
ある。
【００２４】また、本発明は、ＳＲＡＭを有する半導体
集積回路装置において、ＳＲＡＭセルを構成する複数の
電界効果トランジスタのうち、少なくとも１つの第１の
電界効果トランジスタのソース・ドレイン用の一対の半
導体領域における低不純物濃度の半導体領域の不純物濃
度を、前記半導体基板に形成された電界効果トランジス
タであって、前記第１の電界効果トランジスタ以外の電
界効果トランジスタであり、前記第１の電界効果トラン
ジスタと同じ電源電圧が供給される第２の電界効果トラ
ンジスタのソース・ドレイン用の一対の半導体領域にお
ける低不純物濃度の半導体領域の不純物濃度よりも低く
したものである。
【００２５】
【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。
【００２６】１．本願において半導体集積回路装置とい
うときは、特に単結晶シリコン基板上に作られるものだ
けでなく、特にそうでない旨が明示された場合を除き、
ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin Film
Transistor)液晶製造用基板等といった他の基板上に作
られるものを含むものとする。
【００２７】２．半導体ウエハ（半導体基板）とは、半
導体集積回路ウエハまたは単にウエハともいい、半導体
集積回路装置の製造に用いるシリコンその他の半導体単
結晶基板（一般にほぼ平面円形状）、サファイア基板
（ＳＯＳ（Silicon On Sapphire）基板等）、ガラス基
板、その他の絶縁、反絶縁または半導体基板等並びにそ
れらの複合的基板を言う。なお、基板表面の一部または
全部あるいはゲート電極の全部または一部を、例えば多
結晶シリコンまたは単結晶シリコンとゲルマニウムとの
合金（以下、ＳｉＧｅという）等のような他の半導体で
形成しても良い。
【００２８】３．半導体チップ（半導体基板）とは、半
導体集積回路チップまたは単にチップともいい、ウエハ
工程（ウエハプロセスまたは前工程ともいう）が完了し
た半導体ウエハを単位回路群に分割したものを言う。
【００２９】４．オフセット構造とは、電界効果トラン
ジスタのソース・ドレイン用の一対の半導体領域のチャ
ネル側端部が、電界効果トランジスタの動作を阻害しな
い範囲内において、そのゲート電極と重ならないように
ゲート電極の両端から遠ざかる方向に離れて（ずれて）
配置される構造を言う。また、非オフセット構造とは、
電界効果トランジスタの通常のソース・ドレイン構造で
あって、そのソース・ドレイン用の一対の半導体領域の
チャネル側端部がゲート電極の両端とほぼ一致する位置
またはゲート電極の一部に平面的に重なるように配置さ
れる構造を言う。なお、そのソース・ドレインには、チ
ャネル側に相対的に低不純物濃度の半導体領域を設け
る、いわゆるＬＤＤ（Lightly Doped Drain）構造を含
める場合もあるものとする。
【００３０】また、オフセット量は、例えば次のように
定義できる。図１および図２は電界効果トランジスタを
代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconduc
torField Effect Transistor）Ｑrefの断面図およびそ
のＭＩＳ・ＦＥＴＱrefの等価回路図をそれぞれ模式的
に示している。ＭＩＳ・ＦＥＴＱrefは、ソース・ドレ
イン用の一対の半導体領域４５と、ゲート絶縁膜４６
と、ゲート電極４７とを有している。符号のＬｇはゲー
ト長、Ｌmaskはマスク寸法、Ｌeffは実効的なチャネル
長、ΔＬはオフセット量、Ｖｇはゲート電圧、Ｖｓはソ
ース電圧、Ｒは抵抗、Ｖｄｓはドレイン電圧、Ｉｄｓは
ドレイン電流をそれぞれ示している。
【００３１】オフセット量ΔＬを図１および図２のよう
に定義する。オフセット量ΔＬは線形領域におけるＶｇ
−Ｉｄｓ波形から計算により求める。
【００３２】（１）チャネルレジスタンスメソッド（Ch
annel Resistance Method） 寄生抵抗Ｒも含めたチャネル抵抗Ｒtotalは、次のよう
に表される。すなわち、Ｒtotal＝Ｒ＋（Ｌmask−Δ
Ｌ）／（Ｌeff・Ｃox・Ｗ（Ｖｇ−Ｖｔｈ−ｍＶｄｓ／
２）である。なお、Ｃoxはゲート絶縁膜容量、Ｗはゲー
ト幅、Ｖｔｈはしきい値電圧、ｍはバルクチャージ効果
定数（ｍ＞１）である。この式からゲート長の異なるＭ
ＩＳ・ＦＥＴの線形領域のＶｇ−Ｉｄ特性を測定すると
図３のようなプロット（ｐｌｏｔ）が得られる。同図に
示すように、ゲート長が異なっていても各プロット線は
（Ｒ，ΔＬ）の一点で交差することから、オフセット量
ΔＬを求めることができる。なお、この方法の詳細につ
いては、J.G.J.Chern,P.Chang,R.F.Motta,and N.Gadinh
o（1980）.“A new method to determine MOSFET chann
el length," IEEE Electron Device Lett．ED-1，ｐ.17
0を参照されたい。
【００３３】（２）シフトアンドレシオメソッド（Shif
t and Ratio Method） 上記Ｒtotalの式を用いて、ｄＲitotal／ｄＶｇ＝Ｌief
f・ｄｆ（ＶB−Ｖｔｈi）／ｄＶｇ＝Ｓi（Ｖｇ）とした
とき、ｒ（δ，Ｖｇ）≡Ｓo（Ｖｇ）／Ｓi（Ｖｇ−δ）
が一定値となるδを用いて、ΔＬ、Ｒを求める。なお、
この方法の詳細については、Y.Taur D.S.Zicherman D.
R.Lombardi,P.J.Restle,C.H.Hsu,H.I.Hanafi,M.R.Worde
man,B.Davari,and G.G.Shahidi（1992）.“A new shift
and ratio method for MOSFET channel lengthextract
ion," IEEE Electron Device Lett．ED-13，ｐ.267を参
照されたい。
【００３４】（３）モビリティディグレイションメソッ
ド（Mobility Degradation Method） モビリティ（ｍｏｂｉｌｉｔｙ）劣化、および寄生抵抗
Ｒを考慮した線形領域のＩｄｓの式である、Ｉｄｓ＝
（β（Ｖｇ−Ｖｔｈ）Ｖｄｓ）／（１＋α（Ｖｇ−Ｖｔ
ｈ））の式に、Ｖｇ−Ｉｄ波形をフィッティング（ｆｉ
ｔｔｉｎｇ）して、α、Ｖｔｈ、βを求める。この時、
βを図４のようにプロットする。これを異なるゲート長
Ｌｇで行う。
【００３５】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００３６】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００３７】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００３８】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００３９】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００４０】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴを単にＭＩＳと
略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略
し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００４１】（実施の形態１）まず、本実施の形態１に
ついて説明する前に、本発明者らが本発明をするのに検
討した技術（以下、発明者検討技術ともいう）の課題に
ついて説明する。
【００４２】図５は、発明者検討技術のＳＲＡＭを有す
る半導体集積回路装置におけるＭＩＳＱ50の断面図の一
例を示している。ＭＩＳＱ50は、半導体基板５０に形成
されたソース・ドレイン用の一対の半導体領域５１と、
ゲート絶縁膜５２と、ゲート電極５３とを有している。
一対の半導体領域５１は、チャネル側に設けられた低不
純物濃度の半導体領域５１ａと、その外方（ゲート電極
５３から離間する方向）に設けられた高不純物濃度の半
導体領域５１ｂとを有している。低不純物濃度の半導体
領域５１ａは、いわゆるＬＤＤ構造を構成する領域であ
り、ＭＩＳのオン電流を低下させないために、すなわ
ち、半導体集積回路装置の動作速度の向上を図るべく、
その一部が、ゲート電極５３の両端部に平面的に重なる
構造（非オフセット構造）となっている。
【００４３】図６は、図５のＭＩＳＱ50がｎＭＩＳを想
定した場合におけるＡ−Ａ線断面の半導体エネルギーバ
ンド図を示している。同図（ａ）は、ゲート電圧Ｖｇ＝
０Ｖ、ドレイン電圧Ｖｄ＝０Ｖの場合、（ｂ）は、ゲー
ト電圧Ｖｇ＝０、ドレイン電圧＝高電位側の電源電圧Ｖ
CCの場合、（ｃ）は（ｂ）の領域Ａの拡大図をそれぞれ
示している。半導体集積回路装置の素子寸法の縮小に伴
い、半導体の内部電界が高くなってきた結果、ドレイン
電圧に電源電圧ＶCCを印加した状態（図６（ｂ），
（ｃ））でバンド間トンネル電流、すなわち、ＧＩＤＬ
（Gate Induced Drain Leakage）電流Ｉgidlが流れる。
このため、ＭＩＳＱ50のオフ電流（ＭＩＳＱ50のスタン
バイ時に流れるスタンバイ電流）が増加するので、ＳＲ
ＡＭを有する半導体集積回路装置の消費電力が増大す
る。
【００４４】図７は、図５のＭＩＳＱ50の要部拡大断面
図を示している。ＧＩＤＬ電流は、低不純物濃度領域５
１ａの一部がゲート電極５３に平面的に重なる部分で流
れやすい。なお、図３において符号Ｉchは、チャネル電
流を示し、符号Ｉsdlは、スタンバイ時等におけるソー
ス・ドレイン間のリーク電流を示している。このリーク
電流Ｉsdlについては、高不純物濃度の半導体領域と半
導体基板とのｐｎ接合部における不純物濃度プロファイ
ルの最適化により対策できる。
【００４５】図８は、図５および図７に示したＭＩＳＱ
50の電流電圧特性を示している。ゲート電圧Ｖｇ＝０Ｖ
での電流は、ＧＩＤＬ電流が支配的となっている。すな
わち、ＭＩＳＱ50のオフ時（スタンバイ時）におけるリ
ーク電流はＧＩＤＬ電流で支配的となっている。
【００４６】図９は、一般的な完全ＣＭＩＳ（Compleme
ntary MIS）型のＳＲＡＭセルＭＣの回路図を示してい
る。このＳＲＡＭセルＭＣは、一対の相補性のビット線
ＢＬ１，ＢＬ２と、ワード線ＷＬとの交差部近傍に配置
されており、一対の駆動用ＭＩＳＱｄ１，Ｑｄ２と、一
対の負荷抵抗用ＭＩＳＱＬ１，ＱＬ２と、一対の選択用
ＭＩＳＱｔ１，Ｑｔ２との６個のＭＩＳを有している。
一対の相補性のビット線ＢＬ１，ＢＬ２には、互いに反
転された信号が伝送される。なお、このＳＲＭＡセルＭ
Ｃの回路自体は後述の本実施の形態１のＳＲＡＭセルＭ
Ｃと同じである。
【００４７】このような完全ＣＭＩＳ型のＳＲＭＡセル
においては、高抵抗多結晶シリコン膜等を高抵抗負荷と
して用いた４ＭＩＳ型のＳＲＡＭセルと異なり、選択用
ＭＩＳＱｔ１，Ｑｔ２がオフ状態（すなわち、データ保
持状態）におけるリーク電流が、ＧＩＤＬ電流で支配的
となる。例えば図９のノードＮ１がハイ（High）状態
で、ノードＮ２がロウ（Low）状態の場合には、駆動用
ＭＩＳＱｄ１、選択用ＭＩＳＱｔ１および負荷用ＭＩＳ
ＱＬ２におけるＧＩＤＬ電流が問題となり、一方、ノー
ドＮ１がLow状態で、ノードＮ２がHigh状態の場合に
は、駆動用ＭＩＳＱｄ２、選択用ＭＩＳＱｔ２および負
荷用ＭＩＳＱＬ１におけるＧＩＤＬ電流が問題となる。
この問題は、特にｐＭＩＳで構成される負荷用ＭＩＳＱ
Ｌ１，ＱＬ２において問題となる。一般的にＭＩＳのソ
ース・ドレイン用の半導体領域の不純物濃度がある濃度
以上になるとエネルギーバンドが曲がり難くなるので
（図６参照）、ＧＩＤＬ電流が生じ難い。しかし、ｐＭ
ＩＳでは、その不純物濃度を高くしてしまうと、ソース
・ドレイン間のリーク電流が生じ易くなり、パンチスル
ーの問題が生じてしまうので、その不純物濃度を高くす
ることができない。このため、ｐＭＩＳではＧＩＤＬ電
流が生じ易い。
【００４８】また、このようなＳＲＡＭにおいては、半
導体チップの面積に占めるメモリセルの面積が一般的な
ものでも６０％を越えるため、ＳＲＡＭの全体の消費電
力に占めるＳＲＡＭセルＭＣの保持電流による消費電力
の割合が極めて大きい。したがって、完全ＣＭＩＳ型の
ＳＲＡＭセルを複数有するＳＲＡＭでは、データ保持状
態（スタンバイ状態）時における消費電力の増加が問題
となる。マイクロプロセッサに用いられるＳＲＡＭで
も、より多くのメモリセルを搭載する傾向にあることか
ら、如何にして消費電力を下げるかが重要な課題とな
る。
【００４９】ここで、本発明者らの検討によれば、ＧＩ
ＤＬ電流を低減させるには、例えば次の方法がある。第
１は、ＭＩＳのソース・ドレイン用の半導体領域（上記
低不純物濃度の半導体領域）とゲート電極との平面的な
重なり部分を減らす（または重なりを無くす、いわゆる
オフセット構造）、第２は、ＭＩＳのゲート絶縁膜を厚
くする、第３は、ＭＩＳのソース・ドレイン用の上記低
不純物濃度領域の不純物濃度をさらに低くする方法等で
ある。しかし、いずれの方法においても、ＭＩＳのオン
電流（ドレイン電流）が低下する結果、半導体集積回路
装置の動作速度が遅くなる。
【００５０】図１０（ａ），（ｂ）は、上記オフセット
構造を有するＭＩＳの電流電圧特性を示している。ＧＩ
ＤＬ電流は低減されるが、オン電流は低下してしまうこ
とが分かる。すなわち、上記オフセット構造を上記ＳＲ
ＡＭを構成する全てのＭＩＳに適用した場合、ＳＲＡＭ
セルのＧＩＤＬ電流を低減することはできるが、データ
の読み出しや書き込み等を行う周辺回路の動作速度が遅
くなり、高速動作が困難になってしまう。また、ＳＲＡ
Ｍを構成する全てのＭＩＳのゲート絶縁膜を厚くした場
合は、オン電流がゲート絶縁膜厚に逆比例して低下す
る。さらに、ＳＲＡＭを構成する全てのＭＩＳの上記低
不純物濃度の半導体領域とゲート電極との平面的な重な
り量を減らす、または、上記低不純物濃度の半導体領域
の不純物濃度をさらに低くした場合は、寄生抵抗が高く
なるので、いずれもオン電流が低下するので、ＳＲＡＭ
の高速動作が困難になってしまう。
【００５１】そこで、本実施の形態１においては、ＳＲ
ＡＭセルの少なくとも１つのＭＩＳのソース・ドレイン
をオフセットとし、ＳＲＡＭセル以外の周辺回路または
同一半導体チップ内に論理回路がある場合にはその論理
回路のＭＩＳのソース・ドレインを非オフセットとする
ものである。これにより、ＳＲＡＭ単体またはＳＲＡＭ
を有する半導体集積回路装置において、スタンバイ時に
おけるＳＲＡＭセルでのＧＩＤＬ電流を低下させること
で低消費電力を実現し、かつ、ＳＲＡＭの周辺回路や他
の論理回路における動作速度を向上させることで半導体
集積回路装置の高速動作を実現することが可能となる。
【００５２】次に、本発明の技術思想を適用した半導体
集積回路装置の具体的な一例を説明する。本実施の形態
１の半導体集積回路装置は、例えばＳＲＡＭを内蔵した
携帯機器向けのコントローラ用のマイクロプロセッサ
（ＭＰＵ）や大容量ＳＲＡＭを内蔵したマイクロプロセ
ッサ（ＭＰＵまたはＣＰＵ）等、電池駆動で低消費電力
が要求される携帯型電子装置向けの半導体集積回路装置
である。なお、半導体集積回路装置を構成するＭＩＳの
最小の実効チャネル長は、例えば０．１４μｍ程度であ
る。また、電池としては、例えばリチウムイオン二次電
池、金属リチウム二次電池またはリチウムポリマ二次電
池等、種々の小型携帯電子装置用の電池がある。
【００５３】まず、本実施の形態１の半導体集積回路装
置のＳＲＡＭセルの回路構造例を図１１によって説明す
る。なお、図１１において太線は上記オフセット構造と
されている部分を示している。
【００５４】本実施の形態１の半導体集積回路装置にお
いては、例えば中速ＳＲＡＭが使用されている。そのＳ
ＲＡＭセルＭＣは、一対の相補性のビット線ＢＬ１，Ｂ
Ｌ２と、ワード線ＷＬとの交差部近傍に配置されてい
る。一対の相補性のビット線ＢＬ１，ＢＬ２には、互い
に反転された信号が伝送される。
【００５５】このＳＲＡＭセルＭＣは、例えば完全ＣＭ
ＩＳ型ＳＲＡＭセルであり、一対の駆動用ＭＩＳＱｄ
１，Ｑｄ２と、一対の負荷抵抗用ＭＩＳＱＬ１，ＱＬ２
と、一対の選択用ＭＩＳＱｔ１，Ｑｔ２との６個のＭＩ
Ｓを有している。駆動用ＭＩＳＱｄ１，Ｑｄ２および選
択用ＭＩＳＱｔ１，Ｑｔ２はｎＭＩＳで構成され、負荷
抵抗用ＭＩＳＱＬ１，ＱＬ２はｐＭＩＳで構成されてい
る。
【００５６】上記一対の駆動用ＭＩＳＱｄ１，Ｑｄ２お
よび一対の負荷用ＭＩＳＱＬ１，ＱＬ２はフリップフロ
ップ回路を構成している。このフリップフロップ回路
は、１ビットの情報（“１＝high”または“０＝LO
W”）を記憶する記憶素子であり、その一端（負荷抵抗
用ＭＩＳＱＬ１，ＱＬ２側）は相対的に高電位側の電源
電圧Ｖccが印加される電極と電気的に接続され、他端
（駆動用ＭＩＳＱｄ１，Ｑｄ２側）は相対的に低電位
（接地電位）側の電源電圧ＧＮＤが印加される電極と電
気的に接続されている。なお、高電位側の電源電圧Ｖcc
は、例えば１．８Ｖ程度または１．５Ｖ程度、低電位側
の電源電圧ＧＮＤは、例えば０Ｖ程度である。
【００５７】また、一対の選択用ＭＩＳＱｔ１，Ｑｔ２
は、上記記憶素子用のフリップフロップ回路をビット線
ＢＬ１，ＢＬ２に電気的に接続したり、切り離したりす
るためのスイッチング素子であり、それぞれのフリップ
フロップ回路の入出力端子（ノードＮ１，Ｎ２）とビッ
ト線ＢＬ１，ＢＬ２との間に介在されている。なお、一
対の選択用ＭＩＳＱｔ１，Ｑｔ２のゲート電極は、ワー
ド線ＷＬと電気的に接続されている。
【００５８】本実施の形態１においては、図１１の太線
で示すように、一対の駆動用ＭＩＳＱｄ１，Ｑｄ２およ
び一対の負荷抵抗用ＭＩＳＱＬ１，ＱＬ２のソース・ド
レインが、上記オフセット構造とされている。ＳＲＡＭ
セルＭＣのＭＩＳをオフセット構造とすることができる
のは、ＳＲＡＭセルＭＣ内のＭＩＳは、保持ノードのリ
ーク電流分の電流を供給するだけ、またはビット線ＢＬ
の電位を僅かに変化させるための電流駆動能力があれば
良く、周辺回路や論理回路等に比べて大きな駆動能力が
必要とされないからである。ワード線ＷＬがＬｏｗ状態
となる保持状態では、一対の負荷用ＭＩＳＱＬ１，ＱＬ
２のどちらかと、一対の駆動用ＭＩＳＱｄ１，Ｑｄ２の
どちらかのＭＩＳにおいて常にドレインに電圧が印加さ
れる状態となるので、オフ電流が流れる。しかし、ｎＭ
ＩＳおよびｐＭＩＳのオフ電流が同じとした場合、オフ
セット構造のＭＩＳの採用により、１個のＭＩＳ当たり
についてオフ電流を１／２にできたとすると、図１１の
１個のＳＲＡＭセルＭＣ当たり約５０％程度の消費電流
の削減が可能となる。すなわち、本実施の形態１によれ
ば、ＳＲＡＭを有する半導体集積回路装置の消費電力
を、全くオフセット構造を採用しない場合の半分程度あ
るいはそれ以上低減させることが可能となる。したがっ
て、このような半導体集積回路装置を、電池駆動の携帯
型電子装置に使用することにより、その携帯型電子装置
の動作時間を長くすることが可能となる。このため、携
帯型電子装置を使用している最中に電源が切れたり、電
池交換をしたりする不具合や電池交換の回数を減らすこ
とが可能となる。
【００５９】また、一対の選択用ＭＩＳＱｔ１，Ｑｔ
２、ＳＲＡＭの周辺回路および同一半導体チップ内にＳ
ＲＡＭ以外の論理回路がある場合にはその論理回路を構
成するＭＩＳのソース・ドレインが、非オフセット構造
（すなわち、通常のＭＩＳ構造）とされている。このよ
うにＳＲＡＭの周辺回路等を構成するＭＩＳを含めて、
一対の選択用ＭＩＳＱｔ１，Ｑｔ２を非オフセット構造
（通常のＭＩＳ構造）としたことにより、読み出し、書
き込み動作の高速性を確保することができる。したがっ
て、半導体集積回路装置の高速動作を実現することがで
きる。これにより、本実施の形態１の半導体集積回路装
置を有する携帯型電子装置の処理速度を確保することが
可能となる。このため、操作者の所定の操作に対する携
帯型電子装置の素早いレスポンスを維持することが可能
となる。
【００６０】ただし、オフセット構造の適用は上記した
ものに限定されるものではなく種々変更可能である。例
えば図１２に示すように、一対の負荷抵抗用ＭＩＳＱＬ
１，ＱＬ２をオフセット構造とし（太線で示す）、一対
の駆動用ＭＩＳＱｄ１，Ｑｄ２、一対の選択用ＭＩＳＱ
ｔ１，Ｑｔ２、ＳＲＡＭの周辺回路および同一半導体チ
ップ内にＳＲＡＭ以外の論理回路がある場合にはその論
理回路を構成するＭＩＳを非オフセット構造とするよう
にしても良い。図１２に示した構造では、図１１に示し
た構造に比べてオフ電流について対策されたＭＩＳが少
ないが、ｎＭＩＳに比較してｐＭＩＳのオフ電流が相対
的に多い場合にはオフ電流の低減効果が大きい。また、
ＳＲＡＭの周辺回路等を含めて、一対の選択用ＭＩＳＱ
ｔ１，Ｑｔ２を非オフセット構造（通常のＭＩＳ構造）
としたことにより、図１１の場合と同様に、半導体集積
回路装置の高速動作を実現することができる。
【００６１】また、他の例として図１３に示すように、
ＳＲＡＭセルＭＣの全てのＭＩＳ、すなわち、一対の負
荷抵抗用ＭＩＳＱＬ１，ＱＬ２、一対の駆動用ＭＩＳＱ
ｄ１，Ｑｄ２および一対の選択用ＭＩＳＱｔ１，Ｑｔ２
をオフセット構造とし（太線で示す）、ＳＲＡＭの周辺
回路および同一半導体チップ内にＳＲＡＭ以外の論理回
路がある場合にはその論理回路を構成するＭＩＳを非オ
フセット構造とするようにしても良い。ワード線ＷＬが
Low状態となる保持状態では、負荷用ＭＩＳＱＬ１，Ｑ
Ｌ２のどちらかと、駆動用ＭＩＳＱｄ１，Ｑｄ２のどち
らかに加えて、選択用ＭＩＳＱｔ１，Ｑｔ２のどちらか
も常にドレイン電圧が印加される状態となりオフ電流が
流れる。したがって、ＳＲＡＭセルＭＣの全てのＭＩＳ
をオフセット構造とした図１３の場合は、図１１と比較
して、より消費電力を低減することが可能となる。ま
た、一対の選択用ＭＩＳＱｔ１，Ｑｔ２もオフセット構
造とされているので動作速度が若干低下するが、周辺回
路や論理回路は非オフセット構造となっているので、周
辺回路や論理回路の動作速度の低下が生じない。したが
って、図１３の構造としたからといって半導体集積回路
装置の動作速度が著しく低下するようなこともない。
【００６２】次に、本実施の形態１の半導体集積回路装
置のデバイス構造例を図１４〜図２４によって説明す
る。図１４は上記ＳＲＡＭセルＭＣの平面図、図１５は
図１４のＡ−Ａ線の断面図、図１６は図１４のＢ−Ｂ線
の断面図を示している。また、図１７は、ＳＲＡＭの周
辺回路または同一半導体チップに論理回路がある場合に
はその論理回路を構成するＭＩＳの断面図を示してい
る。また、図１８および図１９はＳＲＡＭセルＭＣにお
けるオフセット構造のＭＩＳの要部拡大断面図、図２０
は図１８および図１９のＭＩＳの各部における寸法や不
純物濃度の一例の説明図である。また、図２１および図
２３は、ＳＲＡＭの周辺回路、同一半導体チップ上に論
理回路がある場合にはその論理回路およびＳＲＡＭセル
における非オフセット構造のＭＩＳの要部拡大断面図、
図２２および図２４は、それぞれ図２１および図２３の
ＭＩＳの各部における寸法や不純物濃度の一例の説明図
である。
【００６３】半導体チップを構成する半導体基板１は、
例えばｐ型のシリコン（Ｓｉ）単結晶からなる。半導体
基板１には、ｐウエル２ＰＷおよびｎウエル２ＮＷが形
成されている。ｐウエル２ＰＷは、半導体基板１の主面
（素子形成面）から所定の深さに広がってホウ素等の不
純物が分布されることで形成され、ｎウエル２ＮＷは、
半導体基板１の主面から所定の深さに広がってリンまた
はヒ素等の不純物が分布されることで形成されている。
【００６４】また、半導体基板１の主面には、例えば溝
型の分離部３（トレンチアイソレーション）と、これに
平面的に取り囲まれた活性領域Ｌとが形成されている。
溝型の分離部３は、半導体基板１に掘られた溝内に、例
えば酸化シリコン（ＳｉＯ2）等のような絶縁膜が埋め
込まれることで形成されている。分離部３を溝型とする
ことで半導体基板１の主面上の平坦性を向上させること
ができる。分離部３は、溝型の分離部に限定されるもの
ではなく、例えばＬＯＣＯＳ（Local Oxidization of S
ilicon）法によって形成されたフィールド絶縁膜で形成
しても良い。上記した負荷用ＭＩＳＱＬ１，ＱＬ２、駆
動用ＭＩＳＱｄ１，Ｑｄ２および選択用ＭＩＳＱｔ１，
Ｑｔ２は、分離部３に囲まれた活性領域Ｌに形成されて
いる。
【００６５】まず、負荷用ＭＩＳＱＬ１，ＱＬ２につい
て説明する。負荷用ＭＩＳＱＬ１，ＱＬ２は、上記した
ようにｐＭＩＳからなり、ソース・ドレイン用の一対の
ｐ+型半導体領域４，４と、ゲート絶縁膜５と、ゲート
電極６ａとを有している。一対のｐ+型半導体領域４，
４は、半導体基板１のｎウエル２ＮＷに、例えばホウ素
が導入されて形成されている。本実施の形態１において
は、上記したように負荷用ＭＩＳＱＬ１，ＱＬ２の一対
のｐ+型半導体領域４，４がオフセット構造となってい
る。すなわち、一対のｐ+型半導体領域４において負荷
用ＭＩＳＱＬ１，ＱＬ２のチャネル側に向かう端部（チ
ャネル側端部）が、ゲート電極６ａと重ならないよう
に、ゲート電極６ａの側面の端部から遠ざかる方向に向
かって所定の長さだけ離れる（ずれる）ようになってい
る（図１６、図１８および図２０参照）。すなわち、電
界強度が相対的に高いゲート電極の底部側の両端部から
ソース・ドレイン用の半導体領域の端部を遠ざけたこと
により、そのソース・ドレイン用の半導体領域の端部に
印加される電界強度を緩和することができるので、ＧＩ
ＤＬ電流が流れるのを抑制または防止することができ
る。これにより、負荷用ＭＩＳＱＬ１，Ｌ２において、
データ保持状態時におけるＧＩＤＬ電流を低減できる。
したがって、ＳＲＡＭセルのデータ保持状態時のリーク
電流を低減でき、半導体集積回路装置全体の消費電力を
低減できる。また、ｐＭＩＳで構成される負荷用ＭＩＳ
ＱＬ１，Ｌ２のソース・ドレインの不純物濃度を上げな
くても良いので、ソース・ドレイン間のリーク電流やパ
ンチスルーの問題も抑制または防止することができる。
したがって、半導体集積回路装置の動作信頼性を向上さ
せることができる。このような負荷用ＭＩＳＱＬ１，Ｌ
２の一対のｐ+型半導体領域４，４の上部には、例えば
コバルトシリサイド等からなるシリサイド膜７が形成さ
れている。これにより、配線との接触抵抗や寄生容量等
を低減させることが可能となっている。なお、シリサイ
ド膜７は、例えばタングステンシリサイド、チタンシリ
サイドまたはモリブデンシリサイドを用いることもでき
る。
【００６６】負荷用ＭＩＳＱＬ１，ＱＬ２のゲート絶縁
膜５は、例えば酸化シリコンからなり、その膜厚は、二
酸化シリコン膜換算膜厚で、例えば３ｎｍ〜５ｎｍ程度
である。ゲート絶縁膜５は、酸化シリコン膜に代えて酸
窒化シリコン膜で構成しても良い。酸窒化シリコン膜
は、酸化シリコン膜に比べて膜中における界面準位の発
生を抑制したり、電子トラップを低減したりする効果が
高いので、ゲート絶縁膜５のホットキャリア耐性を向上
でき、絶縁耐性を向上させることができる。また、酸窒
化シリコン膜は、酸化シリコン膜に比べて不純物が貫通
し難いので、ゲート絶縁膜５を酸窒化シリコン膜で構成
することにより、ゲート電極材料中の不純物が半導体基
板側に拡散することに起因するしきい値電圧の変動を抑
制することができる。酸窒化シリコン膜を形成するに
は、例えば半導体基板１をＮＯ、ＮＯ 2またはＮＨ3とい
った含窒素ガス雰囲気中で熱処理すれば良い。また、ｐ
ウエル２ＰＷおよびｎウエル２ＮＷのそれぞれの表面に
酸化シリコンからなるゲート絶縁膜５を形成した後、半
導体基板１を上記した含窒素ガス雰囲気中で熱処理し、
ゲート絶縁膜５と半導体基板１との界面に窒素を偏析さ
せることによっても、上記と同様の効果を得ることがで
きる。
【００６７】また、ゲート絶縁膜５を、例えば窒化シリ
コン膜または酸化シリコン膜と窒化シリコン膜との複合
絶縁膜で形成しても良い。酸化シリコンからなるゲート
絶縁膜５を二酸化シリコン換算膜厚で５ｎｍ未満、特に
３ｎｍ未満まで薄くすると、直接トンネル電流の発生や
ストレス起因のホットキャリア等による絶縁耐圧の低下
が顕在化する。窒化シリコン膜は、酸化シリコン膜より
も誘電率が高いためにその二酸化シリコン換算膜厚を実
際の膜厚よりも薄くすることができる。すなわち、窒化
シリコン膜を有する場合には、物理的（実際）に厚くて
も、相対的に薄い二酸化シリコン膜と同等の容量を得る
ことができる。したがって、ゲート絶縁膜５を単一の窒
化シリコン膜あるいはそれと酸化シリコン膜との複合膜
で構成することにより、その実効膜厚を、酸化シリコン
膜で構成されたゲート絶縁膜よりも厚くすることができ
るので、トンネル漏れ電流の発生やホットキャリアによ
る絶縁耐圧の低下を改善することができる。
【００６８】負荷用ＭＩＳＱＬ１，ＱＬ２のゲート電極
６ａは、例えば低抵抗多結晶シリコン膜上に、例えばコ
バルトシリサイドからなるシリサイド膜７が形成され
た、いわゆるポリサイド構造で構成されている。このよ
うにゲート電極６ａの上部にシリサイド膜７を設けたこ
とにより、ゲート電極６ａの抵抗を、シリサイド膜７を
設けない場合に比べて大幅に下げることができる。ま
た、配線との接触抵抗や寄生抵抗を下げることもでき
る。したがって、ＳＲＡＭの動作速度の向上を推進させ
ることができる。ゲート電極６ａの上部のシリサイド膜
７は、上記一対のｐ+型半導体領域４の上部のシリサイ
ド膜７と同工程時に形成されている。なお、ゲート電極
６ａ上部のシリサイド膜７も、例えばタングステンシリ
サイド、チタンシリサイドまたはモリブデンシリサイド
で形成することもできる。ゲート電極６ａの側面には、
例えば酸化シリコンまたは窒化シリコンからなるサイド
ウォール（側壁絶縁膜）８が形成されている。
【００６９】このゲート電極６ａは、上記ポリサイド構
造に限定されるものではなく種々変更可能であり、例え
ば多結晶シリコン膜上に、窒化タングステンや窒化チタ
ン等のようなバリア膜を介してタングステン、チタンま
たはモリブデン等のような金属膜を堆積してなる、いわ
ゆるポリメタル構造としても良い。この場合、ゲート電
極６ａの抵抗をポリサイド構造に比べて大幅に低減でき
る。後述するようにゲート電極６ａは配線の一部でもあ
る。すなわち、その配線をポリメタル構造とすることに
より、その配線の抵抗を大幅に低減できる。したがっ
て、半導体集積回路装置の動作速度の向上を推進させる
ことが可能となる。
【００７０】また、多結晶シリコン膜上に、上記ＳｉＧ
ｅ層を積み重ねることでゲート電極６ａを構成しても良
い。この場合、Ｇｅの濃度は、ゲート電極６ａの仕事関
数をｎ型多結晶シリコンの仕事関数（約４．１５Ｖ）と
ｐ型多結晶シリコンの仕事関数（約５．１５Ｖ）との間
の値に設定することの容易性から４０％以上とすること
が好ましい。同一半導体基板にｐＭＩＳおよびｎＭＩＳ
を有する場合、半導体基板の不純物濃度を高くすること
なくｐＭＩＳおよびｎＭＩＳのしきい値電圧の低下を防
止すべく、各々のＭＩＳのゲート電極に別々の不純物を
導入する技術（いわゆるデュアルゲート構造）がある。
しかし、その技術では、不純物の打ち分けが必要なの
で、製造工程が増加する問題がある。また、別々の不純
物が導入された同一の膜を一度にエッチングするので、
加工寸法にばらつきが生じ、ゲート電極の加工寸法精度
が劣化する問題がある。これに対して、ＳｉＧｅ層をゲ
ート電極として用いた場合には、その仕事関数をｎ型多
結晶シリコンの仕事関数とｐ型多結晶シリコンの仕事関
数との間の値に設定できるので、上述のような別々の不
純物を導入する工程が必要なくなる。したがって、ＣＭ
ＩＳ型ＳＲＡＭセルを有する半導体集積回路装置の製造
工程の簡略化が可能となる。また、製造工程を簡略化で
きるので、半導体集積回路装置のコストを低減させるこ
とが可能となる。さらに、ゲート電極の加工寸法精度を
向上させることができる。このため、ＣＭＩＳ型ＳＲＡ
Ｍセルを有する半導体集積回路装置の性能を向上させる
ことが可能となる。また、ＣＭＩＳ型ＳＲＡＭセルを有
する半導体集積回路装置の歩留まりを向上させることが
可能となる。また、多結晶シリコン膜上にＳｉＧｅ層を
介して多結晶シリコン膜を設け、その最上の多結晶シリ
コン膜の上部に上記シリサイド膜７を形成することもで
きる。この場合、上記ＳｉＧｅ層を用いた場合の効果に
加えて、接触抵抗、寄生容量等の低減の効果も得られ
る。
【００７１】次に、駆動用ＭＩＳＱｄ１，Ｑｄ２につい
て説明する。駆動用ＭＩＳＱｄ１，Ｑｄ２は、上記のよ
うにｎＭＩＳからなり、ソース・ドレイン用の一対のｎ
+型半導体領域９ａ，９ｂと、ゲート絶縁膜５と、ゲー
ト電極６ｂとを有している。一対のｎ+型半導体領域９
ａ，９ｂは、半導体基板１のｐウエル２ＰＷに、例えば
リンまたはヒ素が導入されて形成されている。本実施の
形態１においては、上記したように駆動用ＭＩＳＱｄ
１，Ｑｄ２の一対のｎ+型半導体領域９ａ，９ｂがオフ
セット構造となっている。すなわち、一対のｎ+型半導
体領域９ａ，９ｂにおいてチャネル側端部が、ゲート電
極６ｂと重ならないように、ゲート電極６ｂの側面の端
部から遠ざかる方向に向かって所定の長さだけ離れて
（ずれて）いる（図１５、図１９および図２０参照）。
これにより、駆動用ＭＩＳＱＬ１，Ｌ２においても、デ
ータ保持状態時におけるＧＩＤＬ電流を低減できる。し
たがって、ＳＲＡＭセルＭＣのデータ保持状態時のリー
ク電流を低減でき、半導体集積回路装置全体の消費電力
を低減できる。このよう駆動用ＭＩＳＱｄ１，ｄ２の一
対のｎ+型半導体領域９ａ，９ｂの上部には、上記シリ
サイド膜７が形成されている。これにより、配線との接
触抵抗や寄生容量等を低減させることが可能となってい
る。
【００７２】駆動用ＭＩＳＱｄ１，Ｑｄ２のゲート絶縁
膜５およびゲート電極６ｂは、上記負荷用ＭＩＳＱＬ
１，ＱＬ２のゲート絶縁膜５およびゲート電極６ａと同
一形成工程時に形成され、その構成材料および構造は、
上記負荷用ＭＩＳＱＬ１，ＱＬ２のゲート絶縁膜５およ
びゲート電極６ａと同じなので、その説明を省略する。
ただし、上記負荷用ＭＩＳＱＬ１，ＱＬ２および駆動用
ＭＩＳＱｄ１，Ｑｄ２のゲート電極６ａ，６ｂは、平面
略Ｙ字状の配線６，６の一部に形成されている。すなわ
ち、一方の配線６は、負荷用ＭＩＳＱＬ１および駆動用
ＭＩＳＱｄ１のゲート電極６ａ，６ｂを直線状に結ぶ配
線部分と、それに対して斜め方向に延び、駆動用ＭＩＳ
Ｑｄ２の一方のｎ型半導体領域９ｂに電気的に接続され
る配線部分とを有している。また、これと対をなす他方
の配線６は、負荷用ＭＩＳＱＬ２および駆動用ＭＩＳＱ
ｄ２のゲート電極６ａ，６ｂを直線状に結ぶ配線部分
と、それに対して斜め方向に延び、負荷用ＭＩＳＱＬ１
の一方のｐ型半導体領域４に電気的に接続される配線部
分とを有している。なお、配線６の材料や構造は、ゲー
ト電極６ａ，６ｂと同じである。
【００７３】特に限定されるものではないが、負荷用Ｍ
ＩＳＱＬ１，ＱＬ２および駆動用ＭＩＳＱｄ１，Ｑｄ２
の各部の寸法および不純物濃度の一例を図２０に参考と
して記載する。ゲート長Ｌｇ１は、例えば０．１６μｍ
程度、サイドウォール８の幅ＳＬは、例えば０．０７μ
ｍ程度である。ソース・ドレイン用のｐ+型半導体領域
４およびｎ+型半導体領域９ａ，９ｂの深さ（半導体基
板１の主面からｐｎ接合の空乏層までの長さ）ｄ１は、
例えば２００ｎｍ程度である。チャネル領域ＣＨでの不
純物濃度は、例えば２×１０18／ｃｍ3程度である。ソ
ース・ドレイン用のｐ+型半導体領域４およびｎ+型半導
体領域９ａ，９ｂのチャネル側端部の領域Ａでの不純物
濃度は、例えば５×１０18／ｃｍ3程度、領域Ｂ（一般
的に低不純物濃度領域と高不純物濃度領域とが重なる領
域）での不純物濃度は、例えば１×１０20／ｃｍ3程
度、その領域Ｂより下層の領域Ｃ（高不純物濃度の半導
体領域のみの領域）での不純物濃度は、例えば１×１０
18／ｃｍ3程度である。
【００７４】次に、選択用ＭＩＳＱｔ１，Ｑｔ２につい
て説明する。選択用ＭＩＳＱｔ１，Ｑｔ２は、上記した
ようにｎＭＩＳからなり、ソース・ドレイン用の一対の
ｎ型半導体領域１０ａ，１０ｂと、ゲート絶縁膜５と、
ゲート電極１１とを有している。ここでは、選択用ＭＩ
ＳＱｔ１，Ｑｔ２の一対のｎ型半導体領域１０ａ，１０
ｂが、図１１で示したように非オフセット構造となって
いる場合が例示されている。すなわち、選択用ＭＩＳＱ
ｔ１，Ｑｔ２は通常のＭＩＳと同じ構造となっている。
したがって、上記したように読み出しや書き込み時間を
遅延させることなく、消費電力の低減が可能となってい
る。
【００７５】一対の半導体領域１０ａ，１０ｂは、それ
ぞれ相対的に高不純物濃度のｎ+型半導体領域９ｂ，９
ｃと、そのチャネル側端部に設けられた相対的に低不純
物濃度のｎ-型半導体領域９ｄ，９ｄとを有している。
ｎ+型半導体領域９ｂ，９ｃおよびｎ-型半導体領域９
ｄ，９ｄは、いずれもｐウエル２ＰＷに、例えばリンま
たはヒ素が導入されて形成されている。ｎ-型半導体領
域９ｄ，９ｄは、上記ＬＤＤ用の半導体領域として主に
機能する領域である。ｎ-型半導体領域９ｄ，９ｄにお
いて、選択用ＭＩＳＱｔ１，Ｑｔ２のチャネル側の端部
は、ゲート電極１１に部分的に所定長さだけ重なるか、
または、ゲート電極１１の両端部にほぼ一致するように
なっている（図１６、図２３および図２４参照）。一
方、ｎ+型半導体領域９ｂ，９ｃは、そのチャネル側端
部が、ほぼサイドウォール８の幅分だけゲート電極１１
の両端から遠ざかるように形成されている。このｎ+型
半導体領域９ｂ，９ｄの上部には、上記シリサイド膜７
が形成されている。これにより、配線との接触抵抗や寄
生容量等を低減させることが可能となっている。
【００７６】選択用ＭＩＳＱｔ１，Ｑｔ２のゲート絶縁
膜５およびゲート電極１１は、上記負荷用ＭＩＳＱＬ
１，ＱＬ２のゲート絶縁膜５およびゲート電極６ａと同
一形成工程時に形成され、その構成材料や構造は、上記
負荷用ＭＩＳＱＬ１，ＱＬ２のゲート絶縁膜５およびゲ
ート電極６ａと同じなので、その説明を省略する。ただ
し、上記選択用ＭＩＳＱｔ１，Ｑｔ２のゲート電極１
１，１１は、同一のワード線ＷＬの一部で形成されてい
る。ワード線ＷＬは、図１４の左右横方向に略直線状に
延びる帯状のパターンで形成されている。ワード線ＷＬ
は、ＳＲＡＭセルの形成領域の端から端まで一体的に延
在形成されている。このため、このワード線ＷＬを上記
ポリサイド構造とすることにより、その配線抵抗を低減
できるので、ＳＲＡＭの動作速度を向上させることが可
能となる。また、ワード線ＷＬを上記ポリメタル構造と
することにより、その配線抵抗をさらに低減できるの
で、さらにＳＲＡＭの動作速度を向上させることが可能
となる。また、ワード線ＷＬの線長限界を増加できるの
で、素子集積度の向上を図ることができ、ＳＲＡＭの記
憶容量を増大させることが可能となる。なお、ワード線
ＷＬの線幅は、例えば０．２５μｍ程度である。
【００７７】次に、ＳＲＡＭの周辺回路または同一半導
体チップ内に論理回路がある場合はその論理回路を構成
するｎＭＩＳＱｎおよびｐＭＩＳＱｐについて説明す
る。ｎＭＩＳＱｎおよびｐＭＩＳは、上記したように非
オフセット構造となっている。したがって、その周辺回
路や論理回路での動作速度を確保することができ、半導
体集積回路装置の動作速度も確保することが可能となっ
ている。
【００７８】ｎＭＩＳＱｎは、ソース・ドレイン用の一
対のｎ型半導体領域１２，１２と、ゲート絶縁膜５と、
ゲート電極１３とを有している。一対のｎ型半導体領域
１２，１２は、ｎＭＩＳＱｎのチャネル側に設けられた
相対的に低不純物濃度のｎ-型半導体領域１２ａ，１２
ａと、これに接続される相対的に高不純物濃度のｎ+型
半導体領域１２ｂ，１２ｂとを有している。ｎ-型半導
体領域１２ａおよびｎ+型半導体領域１２ｂは、いずれ
もｐウエル２ＰＷに、例えばリンまたはヒ素が導入され
て形成されている。
【００７９】ｎ-型半導体領域１２ａは、上記ＬＤＤ用
の半導体領域として主に機能する領域であり、そのチャ
ネル側の端部は、ゲート電極１３に部分的に所定長さだ
け重なるか、または、ゲート電極１３の両端部にほぼ一
致するようになっている（図１７、図２３および図２４
参照）。一方、ｎ+型半導体領域１２ｂは、そのチャネ
ル側端部が、ほぼサイドウォール８の幅分だけゲート電
極１３の両端から遠ざかるように形成されている。この
ｎ+型半導体領域１２ｂの上部には、上記シリサイド膜
７が形成されている。これにより、配線との接触抵抗や
寄生容量等を低減させることが可能となっている。
【００８０】特に限定されるものではないが、選択用Ｍ
ＩＳＱｔ１，Ｑｔ２およびｎＭＩＳＱｎの各部の寸法お
よび不純物濃度の一例を図２４に参考として記載する。
ゲート長Ｌｇ１、サイドウォール８の幅、ソース・ドレ
イン用のｎ+型半導体領域９ｂ，９ｃ，１２ｂの深さ
（半導体基板１の主面からｐｎ接合の空乏層までの長
さ）ｄ１およチャネル領域ＣＨでの不純物濃度は、図２
０で説明したのと同じである。ｎ-型半導体領域９ｄ，
１２ａの深さ（半導体基板１の主面からｐｎ接合の空乏
層までの長さ）ｄ２は、例えば５０ｎｍ程度である。ま
た、ｎ-型半導体領域９ｄ，１２ａの不純物濃度は、例
えば１×１０19／ｃｍ3程度である。ソース・ドレイン
用の一対の半導体領域１０ａ，１０ｂ，１２の主面側の
領域Ｂ（一般的に低不純物濃度の半導体領域と高不純物
濃度の半導体領域とが重なる領域）での不純物濃度は、
例えば１×１０20／ｃｍ3程度、その領域Ｂより下層の
領域Ｃ（高不純物濃度の半導体領域のみの領域）での不
純物濃度は、例えば１×１０18／ｃｍ3程度である。
【００８１】一方、ｐＭＩＳＱｐは、ソース・ドレイン
用の一対のｎ型半導体領域１４，１４と、ゲート絶縁膜
５と、ゲート電極１５とを有している。一対のｐ型半導
体領域１４，１４は、相対的に低不純物濃度のｐ-型半
導体領域１４ａ，１４ａと、それに接続された相対的に
高不純物濃度のｐ+型半導体領域１４ｂ，１４ｂとを有
している。ｐ-型半導体領域１４ａおよびｐ+型半導体領
域１４ｂは、いずれもｎウエル２ＮＷに、例えばホウ素
が導入されて形成されている。ｐ-型半導体領域１４ａ
は、上記ＬＤＤ用の半導体領域として主に機能する領域
であり、そのチャネル側の端部は、ゲート電極１５に部
分的に所定長さだけ重なるか、または、ゲート電極１５
の両端部にほぼ一致するようになっている（図１７、図
２１および図２２参照）。一方、ｐ+型半導体領域１４
ｂは、そのチャネル側端部が、ほぼサイドウォール８の
幅分だけゲート電極１５の両端から遠ざかるように形成
されている。このｐ+型半導体領域１４ｂの上部には、
上記シリサイド膜７が形成されている。これにより、配
線との接触抵抗や寄生容量等を低減させることが可能と
なっている。なお、このようなｎＭＩＳＱｎおよびｐＭ
ＩＳＱｐのゲート絶縁膜５およびゲート電極１３，１５
は、上記負荷用ＭＩＳＱＬ１，ＱＬ２と同一形成工程時
に形成され、その材料および構成は、上記負荷用ＭＩＳ
ＱＬ１，ＱＬ２のゲート絶縁膜５およびゲート電極６ａ
と同じなので、その説明は省略する。
【００８２】特に限定されるものではないが、ｐＭＩＳ
Ｑｐの各部の寸法および不純物濃度の一例を図２２に参
考として記載する。ゲート長Ｌｇ１、サイドウォール８
の幅、ソース・ドレイン用のｐ+型半導体領域１４ｂの
深さ（半導体基板１の主面からｐｎ接合の空乏層までの
長さ）ｄ１、チャネル領域ＣＨでの不純物濃度および半
導体領域１４の領域Ｂ，Ｃの不純物濃度は、図２０で説
明したのと同じである。ｐ-型半導体領域１４ａの深さ
（半導体基板１の主面からｐｎ接合の空乏層までの長
さ）ｄ２は、例えば１００ｎｍ程度である。また、ｐ-
型半導体領域１４ａの不純物濃度は、例えば１×１０19
／ｃｍ3程度である。
【００８３】このような半導体基板１の主面上には、例
えば酸化シリコンからなる層間絶縁膜１６が堆積されて
いる。層間絶縁膜１６には、コンタクトホール１７が穿
孔されている。コンタクトホール１７のうち、ＳＲＡＭ
セルＭＣのコンタクトホール１７ａからはｎ+型半導体
領域９ｂと配線６との両方の一部が露出されている（図
１４および図１５参照）。また、ＳＲＡＭセルＭＣのコ
ンタクトホール１７ｂからはｎ+型半導体領域４と配線
６との両方の一部が露出されている（図１４参照）。こ
のコンタクトホール１７内には、プラグ１８が埋め込ま
れている。プラグ１８は、例えばタングステン等からな
る。このプラグ１８は、上記各ＭＩＳのソース・ドレイ
ン用の半導体領域やゲート電極と電気的に接続されてい
る。コンタクトホール１７ａ内に埋め込まれたプラグ１
８は、ｎ+型半導体領域９ｂと配線６とを電気的に接続
している。また、コンタクトホール１７ｂ内に埋め込ま
れたプラグ１８は、ｐ+型半導体領域４と配線６とを電
気的に接続している。層間絶縁膜１６上には、第１層配
線１９が形成されている。第１層配線１９は、例えば窒
化チタン膜上に、アルミニウム−シリコン−銅合金膜を
介してチタン膜が積み重ねられてなり、上記プラグ１８
を通じて、上記各ＭＩＳのソース・ドレイン用の半導体
領域やゲート電極と電気的に接続されている。コンタク
トホール１７ａ内のプラグ１８は第１層配線１９ａを通
じてコンタクトホール１７ｃ内のプラグ１８と電気的に
接続されている。また、コンタクトホール１７ｂ内のプ
ラグ１８は第１層配線１９を通じてコンタクトホール１
７ｄ内のプラグ１８と電気的に接続されている。
【００８４】次に、本実施の形態１の半導体集積回路装
置の製造方法の一例を図２５〜図２８によって説明す
る。なお、図２５〜図２８においては、説明を簡単にす
るため、ｐＭＩＳ部分を抜き出して説明するがｎＭＩＳ
についても同じである。また、図２５〜図２８におい
て、（ａ）はＳＲＡＭセル、周辺回路および同一半導体
チップに論理回路がある場合にはその論理回路の非オフ
セット構造のｐＭＩＳ形成領域を示し、（ｂ）はＳＲＡ
Ｍセルのオフセット構造のｐＭＩＳ形成領域を示してい
る。
【００８５】まず、図２５に示すように、半導体基板１
にｎウエル２ＮＷを形成した後、上記ゲート絶縁膜５お
よびゲート電極１５，６ａを形成する。なお、このゲー
ト電極１５，６ａは、ゲート電極形成用の導体膜を堆積
した後、これを同一パターニング工程時にパターニング
することで形成する。また、この段階のゲート電極１
５，６ａには上記シリサイド膜は形成されていない。続
いて、半導体基板１の主面上にフォトレジストパターン
２０ａを形成する。このフォトレジストパターン２０ａ
は、オフセット構造のｐＭＩＳ形成領域を覆い、非オフ
セット構造のｐＭＩＳ形成領域が露出されるようにパタ
ーン形成されている。その後、半導体基板１に、例えば
ホウ素をイオン注入法等によって導入することにより、
非オフセット構造のｐＭＩＳ形成領域に低不純物濃度の
ｐ-型半導体領域１４ａをゲート電極１５に対して自己
整合的に形成する。
【００８６】次いで、フォトレジストパターン２０ａを
除去した後、半導体基板１の主面上に、例えば酸化シリ
コンからなる絶縁膜をＣＶＤ（Chemical Vapor Deposit
ion）法等によって堆積し、さらにこれを異方性のドラ
イエッチング法等によってエッチバックすることによ
り、図２６に示すように、ゲート電極６ａ，１５の側面
にサイドウォール８を形成する。続いて、図２７に示す
ように、半導体基板１に、例えばホウ素をイオン注入法
等によって導入することにより、非オフセット構造のｐ
ＭＩＳ形成領域およびＳＲＡＭセルのオフセット構造の
ｐＭＩＳ形成領域に、それぞれ高不純物濃度のｐ+型半
導体領域１４ｂ，４をゲート電極１５，６ａおよびサイ
ドウォール８に対して自己整合的に形成する。オフセッ
ト構造のｐＭＩＳ（負荷用ＭＩＳＱＬ１，Ｌ２）では、
ｐ+型半導体領域４のチャネル側端部がゲート電極６ａ
の両端から所定の長さ分だけ離れて形成されている。こ
のようにして、非オフセット構造のｐＭＩＳＱｐおよび
オフセット構造のｐＭＩＳ（負荷用ＭＩＳＱＬ１，Ｌ
２）を形成する。その後、図２８に示すように、半導体
基板１の主面上に、例えばコバルト等からなる導体膜２
１をスパッタリング法等によって堆積した後、不活性ガ
ス雰囲気中において熱処理を施すことにより、図導体膜
２１と半導体基板１およびゲート電極６ａ、１５等との
接触界面にコバルトシリサイド等のような上記シリサイ
ド膜７を自己整合的に形成する（サリサイドプロセ
ス）。
【００８７】（実施の形態２）本実施の形態２は、前記
実施の形態１のＧＩＤＬ電流対策の変形例を説明するも
のであって、オフセット構造のＭＩＳのソース・ドレイ
ンが低不純物濃度の半導体領域と高不純物濃度の半導体
領域とを有する場合について説明する。
【００８８】図２９（ａ）は、本実施の形態２のオフセ
ット構造のＭＩＳとして前記駆動用ＭＩＳＱｄ１，Ｑｄ
２を例示し、同図（ｂ）は非オフセット構造のＭＩＳと
して前記ｎＭＩＳＱｎおよび選択用ＭＩＳＱｔ１，Ｑｔ
２を例示している。なお、ここではｎＭＩＳを例示した
が、ｐＭＩＳについてもここで説明するＧＩＤＬ電流対
策をしたｎＭＩＳおよびＧＩＤＬ対策をしないｎＭＩＳ
と同様の構造にすることができる。
【００８９】図２９（ａ）に示すように、駆動用ＭＩＳ
Ｑｄ１，Ｑｄ２のソース・ドレイン用の一対の半導体領
域は、チャネル側に配置されたｎ-型半導体領域９ｅ
と、それに接続されたｎ+型半導体領域９ａとを有して
いる。ｎ-型半導体領域９ｅは、その不純物濃度が、ｎ+
型半導体領域９ａの不純物濃度よりも低く、図２９
（ｂ）の非オフセット構造のｎＭＩＳＱｎのｎ-型半導
体領域９ｄおよび選択用ＭＩＳＱｔ１，Ｑｔ２のｎ-型
半導体領域１２ａの不純物濃度と同程度に設定されてい
る。このｎ-型半導体領域９ｅのチャネル側端部は、Ｇ
ＩＤＬ電流対策としてゲート電極６ｂの両端部から遠ざ
かる方向に所定の長さだけ離れている（オフセット構
造）。なお、図２９（ｂ）のｎＭＩＳＱｎおよび選択用
ＭＩＳＱｔ１，Ｑｔ２の構造は前記したのと同じなので
説明を省略する。
【００９０】このような本実施の形態２によれば、前記
実施の形態１で得られた効果の他に以下の効果が得られ
る。 (1).ＳＲＡＭセルＭＣのオフセット構造のＭＩＳのチャ
ネルにおける寄生抵抗を低減できるので、ドレイン電流
を増大させることができる。このため、ＳＲＡＭセルＭ
Ｃの読み出し動作や書き込み動作等の速度を向上させる
ことができ、複数のＳＲＡＭセルＭＣを有する半導体集
積回路装置の動作速度を向上させることが可能となる。 (2).ＳＲＡＭセルＭＣのオフセット構造のＭＩＳのソー
ス・ドレインに低不純物濃度の半導体領域を設けたこと
により、ホットエレクトロン効果を緩和できるので、そ
のＭＩＳの動作信頼性を向上させることが可能となる。
【００９１】（実施の形態３）本実施の形態３は、前記
実施の形態１の変形例を説明するものであって、前記Ｇ
ＩＤＬ電流対策として、そのＭＩＳのソース・ドレイン
用の低不純物濃度の半導体領域の不純物濃度を、ＧＩＤ
Ｌ電流対策を必要としないＭＩＳのソース・ドレイン用
の低不純物濃度の半導体領域の不純物濃度よりも低くす
る場合について説明する。
【００９２】図３０（ａ）は、本実施の形態３のＧＩＤ
Ｌ電流対策用のＭＩＳとして前記駆動用ＭＩＳＱｄ１，
Ｑｄ２を例示し、同図（ｂ）は、そのＧＩＤＬ電流対策
用のＭＩＳと駆動電源電圧を同一とするＭＩＳであっ
て、ＧＩＤＬ電流対策をしていないｎＭＩＳＱｎおよび
選択用ＭＩＳＱｔ１，Ｑｔ２を例示している。なお、こ
こでもｎＭＩＳを例示したが、ｐＭＩＳについてもここ
で説明するＧＩＤＬ電流対策をしたｎＭＩＳおよびＧＩ
ＤＬ対策をしないｎＭＩＳと同様の構造にすることがで
きる。
【００９３】図３０（ａ）に示すように、駆動用ＭＩＳ
Ｑｄ１，Ｑｄ２のソース・ドレイン用の一対の半導体領
域は、チャネル側に配置されたｎ-型半導体領域９ｆ
と、それに接続されたｎ+型半導体領域９ａとを有して
いる。ｎ-型半導体領域９ｆは、その不純物濃度が、ｎ+
型半導体領域９ａの不純物濃度よりも低く、図３０
（ｂ）の非オフセット構造のｎＭＩＳＱｎのｎ-型半導
体領域９ｄおよび選択用ＭＩＳＱｔ１，Ｑｔ２のｎ-型
半導体領域１２ａの不純物濃度よりも低く設定されてい
る。このＧＩＤＬ電流対策を必要とする駆動用ＭＩＳＱ
ｄ１，Ｑｄ２におけるｎ-型半導体領域９ｆのチャネル
側端部は、ゲート電極６ｂと部分的に重なるか、また
は、ゲート電極両端部とほぼ同じ位置になるように形成
されている。すなわち、非オフセット構造となってい
る。しかし、ここでは、ｎ-型半導体領域９ｆの不純物
濃度を、ｎＭＩＳＱｎのｎ-型半導体領域９ｄおよび選
択用ＭＩＳＱｔ１，Ｑｔ２のｎ-型半導体領域１２ａの
不純物濃度よりも下げていることにより、本構造を採用
しない場合に比べて、ＳＲＡＭセルＭＣのデータ保持状
態（スタンバイ状態）時におけるＧＩＤＬ電流を低減さ
せることが可能となる。なお、図３０（ｂ）のｎＭＩＳ
Ｑｎおよび選択用ＭＩＳＱｔ１，Ｑｔ２の構造は前記し
たのと同じなので説明を省略する。
【００９４】このような本実施の形態３においては、以
下の効果を得ることが可能となる。 (1).ＳＲＡＭセルＭＣのＭＩＳに対してＧＩＤＬ電流対
策を施しながら、そのソース・ドレインの構造を非オフ
セット構造としていることにより、ＳＲＡＭセルＭＣの
データ保持状態時のＧＩＤＬ電流を抑えて消費電力を低
減つつ、ＳＲＡＭセルＭＣのＭＩＳでのドレイン電流を
向上させて読み出し動作や書き込み動作等の速度を向上
させることが可能となる。 (2).ＳＲＡＭセルＭＣのＭＩＳに低不純物濃度の半導体
領域を設けたことにより、前記実施の形態２と同様に、
ＳＲＡＭセルＭＣのＭＩＳのホットエレクトロン効果を
緩和できるので、そのＭＩＳの動作信頼性を向上させる
ことが可能となる。
【００９５】（実施の形態４）本実施の形態４は、オフ
セット構造のＭＩＳの変形例を説明するものであって、
ＧＩＤＬ電流対策として、そのＭＩＳのゲート絶縁膜
を、相対的に厚くする場合について説明する。
【００９６】図３１（ａ）は、本実施の形態４のＧＩＤ
Ｌ電流対策用のＭＩＳとして前記駆動用ＭＩＳＱｄ１，
Ｑｄ２を例示し、同図（ｂ）は、そのＧＩＤＬ電流対策
用のＭＩＳと駆動電源電圧を同一とするＭＩＳであっ
て、ＧＩＤＬ電流対策をしていないｎＭＩＳＱｎおよび
選択用ＭＩＳＱｔ１，Ｑｔ２を例示している。なお、こ
こでもｎＭＩＳを例示したが、ｐＭＩＳについてもここ
で説明するＧＩＤＬ電流対策をしたｎＭＩＳおよびＧＩ
ＤＬ対策をしないｎＭＩＳと同様の構造にすることがで
きる。
【００９７】図３１（ａ）に示すように、駆動用ＭＩＳ
Ｑｄ１，Ｑｄ２のソース・ドレイン用の一対の半導体領
域は、チャネル側に配置されたｎ-型半導体領域９ｇ
と、それに接続されたｎ+型半導体領域９ａとを有して
いる。このｎ-型半導体領域９ｇのチャネル側端部は、
ゲート電極６ｂの両端とほぼ一致する位置またはゲート
電極６ｂの一部に重なるようになっている（非オフセッ
ト構造）。このｎ-型半導体領域９ｇの不純物濃度は、
ｎ+型半導体領域９ａの不純物濃度よりも低いが、図３
１（ｂ）のｎＭＩＳＱｎのｎ-型半導体領域９ｄおよび
選択用ＭＩＳＱｔ１，Ｑｔ２のｎ-型半導体領域１２ａ
の不純物濃度と等しい。すなわち、駆動用ＭＩＳＭＩＳ
Ｑｄ１，Ｑｄ２のソース・ドレイン用の一対の半導体領
域の構造は、ｎＭＩＳＱｎおよび選択用ＭＩＳＱｔ１，
Ｑｔ２のソース・ドレイン用の一対の半導体領域の構造
と同じである。
【００９８】ここでは、ＧＩＤＬ電流の対策として、駆
動用ＭＩＳＱｄ１，Ｑｄ２のゲート絶縁膜２２の膜厚
（二酸化シリコン膜換算膜厚）が、ｎＭＩＳＱｎおよび
選択用ＭＩＳＱｔ１，Ｑｔ２のゲート絶縁膜５の膜厚
（二酸化シリコン膜換算膜厚）よりも厚くなっている。
これにより、半導体基板１側に印加される電界を緩和さ
せることができるので、ＳＲＡＭセルＭＣのデータ保持
状態時におけるＧＩＤＬ電流を低減できる。本実施の形
態４と、前記実施の形態１〜３のいずれかとを組み合わ
せることも可能である。その場合も同様の効果が得られ
る。なお、図３１（ｂ）のｎＭＩＳＱｎおよび選択用Ｍ
ＩＳＱｔ１，Ｑｔ２の構造は前記したのと同じなので説
明を省略する。
【００９９】次に、このようなＳＲＡＭを有する半導体
集積回路装置の製造方法の一例を図３２〜図３５によっ
て説明する。図３２〜図３５の（ａ）は、本実施の形態
４のＧＩＤＬ電流対策用のＭＩＳの形成領域を示し、図
３２〜図３５の（ｂ）は、そのＧＩＤＬ電流対策用のＭ
ＩＳと駆動電源電圧を同一とするＭＩＳであって、ＧＩ
ＤＬ電流対策をしていないＭＩＳの形成領域を示してい
る。
【０１００】まず、図３２（ａ）、（ｂ）に示すよう
に、半導体基板１の主面上に、熱酸化法等によってゲー
ト絶縁膜５を形成する。この段階では、ＧＩＤＬ電流対
策用のＭＩＳの形成領域およびＧＩＤＬ電流対策をして
いないＭＩＳの形成領域の両方にゲート絶縁膜２３を形
成する。
【０１０１】続いて、図３３（ａ）、（ｂ）に示すよう
に、ＧＩＤＬ電流対策用のＭＩＳの形成領域が被覆さ
れ、ＧＩＤＬ電流対策をしていないＭＩＳの形成領域が
露出されるようなフォトレジストパターン２０ｂを形成
した後、これをエッチングマスクとして、そこから露出
するゲート絶縁膜２３をフッ酸（ＨＦ）等によってエッ
チング除去する。
【０１０２】その後、フォトレジストパターン２０ｂを
除去した後、半導体基板１に対して再度熱酸化処理を施
すことにより、図３４（ａ）、（ｂ）に示すように、Ｇ
ＩＤＬ電流対策用のＭＩＳの形成領域にゲート絶縁膜２
３，５の積層膜（すなわち、ゲート絶縁膜２２）を形成
し、ＧＩＤＬ電流対策をしていないＭＩＳの形成領域に
ゲート絶縁膜５を形成する。このようにすることで、Ｇ
ＩＤＬ電流対策用のＭＩＳの形成領域に相対的に厚いゲ
ート絶縁膜２２を形成する。
【０１０３】次いで、ゲート絶縁膜５，２２上に、ゲー
ト電極形成用の導体膜を堆積した後、これを通常のフォ
トリソグラフィ技術およびドライエッチング技術によっ
てパターニングすることにより、図３５（ａ）、（ｂ）
に示すように、ゲート電極６ｂ，１１，１３を形成す
る。なお、この段階ではゲート電極６ｂ，１１，１３の
上面には上記シリサイド膜は形成されていない。
【０１０４】続いて、ゲート電極６ｂ，１１，１３をマ
スクとして、例えばリンまたはヒ素を導入することによ
り、図３１（ａ），（ｂ）に示した低不純物濃度のｎ-
型半導体領域９ｂ，９ｇ，１２ｂを同工程時にゲート電
極６ｂ，１１，１３に対して自己整合的に形成する。ｎ
-型半導体領域９ｂ，９ｇ，１２ｂは非オフセット構造
となっている。
【０１０５】その後、ゲート電極６ｂ，１１，１３の側
面に前記実施の形態１と同様に、サイドウォール８を形
成した後、ゲート電極６ｂ，１１，１３およびサイドウ
ォール８をマスクとして、例えばリンまたはヒ素を導入
することにより、高不純物濃度のｎ+型半導体領域９
ａ，９ｂ，１２ｂを同工程時にゲート電極６ｂ，１１，
１３に対して自己整合的に形成する。これ以降は、前記
実施の形態１と同じなので説明を省略する。
【０１０６】ＳＲＡＭを有する半導体集積回路装置の製
造工程においては、同一半導体基板内に厚さの異なるゲ
ート絶縁膜を形成する場合がある。例えば相対的に高速
動作を必要とするＭＩＳのゲート絶縁膜を、相対的に高
耐圧を必要とするＭＩＳのゲート絶縁膜よりも薄くする
場合等がある。その場合のプロセスに本実施の形態４の
プロセスを適用することにより、プロセスの増加を招く
ことなく、ＳＲＡＭを有する半導体集積回路装置を製造
することができる。
【０１０７】このような本実施の形態４においては、以
下の効果を得ることが可能となる。 (1).ＳＲＡＭセルＭＣのＭＩＳに対してＧＩＤＬ電流対
策を施しながら、そのソース・ドレインの構造をＳＲＡ
ＭセルＭＣ以外の通常のＭＩＳと同じ非オフセット構造
としていることにより、ＳＲＡＭセルＭＣのデータ保持
状態時のＧＩＤＬ電流を抑えて消費電力を低減つつ、読
み出し動作や書き込み動作等の速度を向上させることが
可能となる。 (2).ＳＲＡＭセルＭＣのＭＩＳに低不純物濃度の半導体
領域を設けたことにより、前記実施の形態２と同様に、
ＳＲＡＭセルＭＣのＭＩＳのホットエレクトロン効果を
緩和できるので、そのＭＩＳの動作信頼性を向上させる
ことが可能となる。 (3).ＳＲＡＭセルＭＣのＧＩＤＬ電流対策をしたＭＩＳ
のソース・ドレイン領域を、ＧＩＤＬ電流対策をしない
ＭＩＳのソース・ドレイン領域と同工程時に形成でき
る。 (4).上記(3)により、ＳＲＡＭを有する半導体集積回路
装置の開発または製造時間を短縮させることが可能とな
る。 (5).上記(3)により、ＳＲＡＭを有する半導体集積回路
装置の製造コストを低減させることが可能となる。
【０１０８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０９】例えば半導体基板としては、前記したよう
にＳＯＩ基板を用いても良い。すなわち、半導体基板
を、酸化シリコン膜等からなる埋め込み絶縁層上に、単
結晶シリコンからなる素子形成用の半導体層を設ける構
造としても良い。この場合、寄生容量、寄生抵抗および
寄生コンダクタンスを低減できるので、半導体集積回路
装置の動作速度を向上させることができる。また、ラッ
チアップを防止できるので、半導体集積回路装置の信頼
性を向上させることができる。
【０１１０】また、半導体基板の主面にエピタキシャル
層を設けた、いわゆるエピタキシャルウエハを用いても
良い。この場合、ゲート絶縁膜の膜質を向上させること
ができるので、半導体集積回路装置の性能および信頼性
を向上させることが可能となる。
【０１１１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍ内蔵のマイクロプロセッサに適用した場合について説
明したが、それに限定されるものではなく、例えばＳＲ
ＡＭを内蔵する他の半導体集積回路装置やＳＲＡＭ単体
にも適用できる。
【０１１２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、相補型電界効果トランジスタ構造
のＳＲＡＭセルの少なくとも１つの電界効果トランジス
タにおけるソース・ドレイン用の一対の半導体領域をオ
フセット構造としたことにより、ＳＲＡＭセルにおける
ＧＩＤＬ電流を低減することができるので、複数のＳＲ
ＡＭセルを有する半導体集積回路装置の消費電力を大幅
に低減させることが可能となる。 (2).本発明によれば、相補型電界効果トランジスタ構造
のＳＲＡＭセルの少なくとも１つの電界効果トランジス
タのゲート絶縁膜を、その電界効果トランジスタと同一
電源電圧が供給される他の電界効果トランジスタのゲー
ト絶縁膜よりも厚くしたことにより、ＳＲＡＭセルにお
けるＧＩＤＬ電流を低減することができるので、複数の
ＳＲＡＭセルを有する半導体集積回路装置の消費電力を
大幅に低減させることが可能となる。 (3).本発明によれば、相補型電界効果トランジスタ構造
のＳＲＡＭセルの少なくとも１つの電界効果トランジス
タのソース・ドレイン用の一対の半導体領域における低
不純物濃度の半導体領域の不純物濃度を、その電界効果
トランジスタと同一電源電圧が供給される他の電界効果
トランジスタのソース・ドレイン用の一対の半導体領域
における低不純物濃度の半導体領域の不純物濃度よりも
低くしたことにより、ＳＲＡＭセルにおけるＧＩＤＬ電
流を低減することができるので、複数のＳＲＡＭセルを
有する半導体集積回路装置の消費電力を大幅に低減させ
ることが可能となる。 (4).本発明によれば、相補型電界効果トランジスタ構造
のＳＲＡＭセルを構成する電界効果トランジスタ以外の
電界効果トランジスタにおけるソース・ドレイン用の一
対の半導体領域を非オフセット構造としたことにより、
ＳＲＡＭを有する半導体集積回路装置の高速動作を実現
することが可能となる。
【図面の簡単な説明】
【図１】オフセット構造を定義するための説明図であ
る。
【図２】図１の等価回路図である。
【図３】図１および図２のモデルを用いて得られたオフ
セット量算出用のグラフ図である。
【図４】図１および図２のモデルを用いて得られたオフ
セット量算出用のグラフ図である。
【図５】本発明者らが本発明をするのに用いたｎチャネ
ル型の電界効果トランジスタのモデルであってＧＩＤＬ
電流の説明図である。
【図６】（ａ），（ｂ）は図５のＡ−Ａ線の各条件での
半導体エネルギバンド図、（ｃ）は（ｂ）の拡大図であ
る。
【図７】図５の電界効果トランジスタにおけるリーク電
流を説明する図であって図５の要部拡大断面図である。
【図８】図５の電界効果トランジスタの電流電圧特性を
示すグラフ図である。
【図９】ＳＲＡＭセルの回路図である。
【図１０】（ａ），（ｂ）は、オフセット構造の電界効
果トランジスタの電流電圧特性を示すグラフ図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置のＳＲＡＭセルの回路図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置のＳＲＡＭセルの回路図である。
【図１３】本発明のさらに他の実施の形態である半導体
集積回路装置のＳＲＡＭセルの回路図である。
【図１４】図１１の半導体集積回路装置のＳＲＡＭセル
の平面図である。
【図１５】図１４のＡ−Ａ線の断面図である。
【図１６】図１４のＢ−Ｂ線の断面図である。
【図１７】本実施の形態の半導体集積回路装置のＳＡＲ
ＡＭセル以外の部分の半導体基板の要部断面図である。
【図１８】本実施の形態の半導体集積回路装置のＳＲＡ
Ｍセルにおけるオフセット構造のｐチャネル型電界効果
トランジスタの断面図である。
【図１９】本実施の形態の半導体集積回路装置のＳＲＡ
Ｍセルにおけるオフセット構造のｎチャネル型電界効果
トランジスタの断面図である。
【図２０】図１８および図１９の電界効果トランジスタ
の寸法や不純物濃度の一例を説明するための説明図であ
る。
【図２１】本実施の形態の半導体集積回路装置のＳＲＡ
Ｍセル以外の部分における非オフセット構造のｐチャネ
ル型電界効果トランジスタの断面図である。
【図２２】図２１の電界効果トランジスタの寸法や不純
物濃度の一例を説明するための説明図である。
【図２３】本実施の形態の半導体集積回路装置の非オフ
セット構造のｎチャネル型電界効果トランジスタの断面
図である。
【図２４】図２３の電界効果トランジスタの寸法や不純
物濃度の一例を説明するための説明図である。
【図２５】（ａ），（ｂ）は本発明の一実施の形態の半
導体集積回路装置の製造工程中における要部断面図であ
る。
【図２６】（ａ），（ｂ）は図２５に続く半導体集積回
路装置の製造工程中における要部断面図である。
【図２７】（ａ），（ｂ）は図２６に続く半導体集積回
路装置の製造工程中における要部断面図である。
【図２８】（ａ），（ｂ）は図２７に続く半導体集積回
路装置の製造工程中における要部断面図である。
【図２９】（ａ）は本発明の他の実施の形態である半導
体集積回路装置のオフセット構造の電界効果トランジス
タの断面図、（ｂ）は同一半導体集積回路装置における
非オフセット構造の電界効果トランジスタの断面図であ
る。
【図３０】（ａ）は本発明の他の実施の形態である半導
体集積回路装置のＧＩＤＬ電流対策用の電界効果トラン
ジスタの断面図、（ｂ）は同一半導体集積回路装置にお
ける非ＧＩＤＬ電流対策用の電界効果トランジスタの断
面図である。
【図３１】（ａ）は本発明のさらに他の実施の形態であ
る半導体集積回路装置のＧＩＤＬ電流対策用の電界効果
トランジスタの断面図、（ｂ）は同一半導体集積回路装
置における非ＧＩＤＬ電流対策用の電界効果トランジス
タの断面図である。
【図３２】（ａ），（ｂ）は図３１の半導体集積回路装
置の製造工程中における要部断面図である。
【図３３】（ａ），（ｂ）は図３２に続く半導体集積回
路装置の製造工程中における要部断面図である。
【図３４】（ａ），（ｂ）は図３３に続く半導体集積回
路装置の製造工程中における要部断面図である。
【図３５】（ａ），（ｂ）は図３４に続く半導体集積回
路装置の製造工程中における要部断面図である。
【符号の説明】
１ 半導体基板 ２ＰＷ ｐウエル ２ＮＷ ｎウエル ３ 分離部 ４ ｐ+型半導体領域 ５ ゲート絶縁膜 ６ 配線 ６ａ ゲート電極 ６ｂ ゲート電極 ７ シリサイド膜 ８ サイドウォール ９ａ，９ｂ，９ｃ ｎ+型半導体領域 ９ｄ ｎ-型半導体領域 １０ａ、１０ｂ 半導体領域 １１ ゲート電極 １２ 半導体領域 １２ａ ｎ-型半導体領域 １２ｂ ｎ+型半導体領域 １３ ゲート電極 １４ 半導体領域 １４ａ ｐ-型半導体領域 １４ｂ ｐ+型半導体領域 １５ ゲート電極 １６ 層間絶縁膜 １７，１７ａ〜１７ｄ コンタクトホール １８ プラグ １９，１９ａ，１９ｂ 第１層配線 ２０ａ，２０ｂ フォトレジストパターン ２１ 導体膜 ２２，２３ ゲート絶縁膜 ４５ 半導体領域 ４６ ゲート絶縁膜 ４７ ゲート電極 ５０ 半導体基板 ５１ 半導体領域 ５１ａ 半導体領域 ５１ｂ 半導体領域 ５２ ゲート絶縁膜 ５３ ゲート電極 Ｑp ｐチャネル型のＭＩＳ・ＦＥＴ Ｑn ｎチャネル型のＭＩＳ・ＦＥＴ ＭＣ ＳＲＡＭセル ＢＬ１，ＢＬ２ ビット線 ＷＬ ワード線 Ｑｄ１，Ｑｄ２ 駆動用ＭＩＳ・ＦＥＴ ＱＬ１，ＱＬ２ 負荷抵抗用ＭＩＳ・ＦＥＴ Ｑｔ１，Ｑｔ２ 選択用ＭＩＳ・ＦＥＴ Ｎ１，Ｎ２ ノード Ｖcc 高電位側の電源電圧 ＧＮＤ 低電位側の電源電圧 Ｌ 活性領域 ＣＨ チャネル領域 Ｑref ＭＩＳ・ＦＥＴ Ｑ50 ＭＩＳ・ＦＥＴ Ｌｇ ゲート長 Ｌeff 実効的なチャネル長 ΔＬ オフセット量 Ｖｇ ゲート電圧 Ｖｓ ソース電圧 Ｖｄｓ ドレイン電圧 Ｒ 抵抗 Ｉｄｓ ドレイン電流 Ｒtotal チャネル抵抗 Ｃox ゲート絶縁膜容量 Ｗ ゲート幅 Ｖｔｈ しきい値電圧 Ｉgidl ＧＩＤＬ電流 Ｉch チャネル電流 Ｉsdl リーク電流
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ３０１Ｌ 27/10 ４６１ ４８１ 29/78 21/336 Ｆターム(参考） 5F040 DA01 DA02 DA17 DB03 DC01 DC08 EA08 EA09 EB02 EC01 EC02 EC04 EC07 EC13 ED01 ED03 ED04 ED05 EF02 EH02 EH07 EJ02 EJ03 EK01 EK05 EL02 FA05 FA07 FB02 FC10 FC11 FC19 5F048 AB01 AB03 AC01 AC03 BB01 BB16 BC05 BC06 BC18 BF06 BF07 5F083 BS05 BS14 BS16 BS26 GA06 HA02 JA35 JA36 JA37 JA39 JA53 LA10 LA16 MA05 MA06 MA19 NA01 PR44 PR54 ZA06 ZA12

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に設けられた相補型電界効果
    トランジスタ構成の複数のＳＲＡＭセルの各々を構成す
    る複数の電界効果トランジスタのうち、少なくとも１つ
    の第１の電界効果トランジスタのソース又はドレインを
    構成する一対の半導体領域のチャネル側端部を、その電
    界効果トランジスタのゲート電極と重ならないように、
    そのゲート電極の両端部から遠ざかる方向に離して配置
    し、 前記半導体基板に形成された電界効果トランジスタであ
    って、前記第１の電界効果トランジスタ以外の第２の電
    界効果トランジスタを構成する一対の半導体領域のチャ
    ネル側端部を、その電界効果トランジスタのゲート電極
    と一部が重なるように配置したことを特徴とする半導体
    集積回路装置。
  2. 【請求項２】 半導体基板に設けられた相補型電界効果
    トランジスタ構成の複数のＳＲＡＭセルの各々を構成す
    る複数の電界効果トランジスタのうち、少なくとも１つ
    の第１の電界効果トランジスタのソース又はドレイン領
    域とゲート電極とをオフセット構造としたことを特徴と
    する半導体集積回路装置。
  3. 【請求項３】 半導体基板に設けられた相補型電界効果
    トランジスタ構成の複数のＳＲＡＭセルの各々を構成す
    る複数の電界効果トランジスタのうち、少なくとも１つ
    の第１の電界効果トランジスタのゲート絶縁膜の厚さ
    を、前記半導体基板に形成された電界効果トランジスタ
    であって、前記第１の電界効果トランジスタ以外の電界
    効果トランジスタであり、前記第１の電界効果トランジ
    スタと同じ電源電圧が供給される第２の電界効果トラン
    ジスタのゲート絶縁膜よりも厚くしたことを特徴とする
    半導体集積回路装置。
  4. 【請求項４】 請求項３記載の半導体集積回路装置にお
    いて、前記第１の電界効果トランジスタのソース又はド
    レイン領域とゲート電極とをオフセット構造とし、前記
    第２の電界効果トランジスタのソース又はドレイン領域
    とゲート電極とを非オフセット構造としたことを特徴と
    する半導体集積回路装置。
  5. 【請求項５】 半導体基板に設けられた相補型電界効果
    トランジスタ構成の複数のＳＲＡＭセルの各々を構成す
    る複数の電界効果トランジスタのうち、少なくとも１つ
    の第１の電界効果トランジスタのソース又はドレイン用
    の半導体領域は、チャネル側に配置され相対的に不純物
    濃度の低い第１の半導体領域と、前記第１の半導体領域
    に接続され相対的に不純物濃度の高い第２の半導体領域
    とを有し、 前記半導体基板に形成された電界効果トランジスタであ
    って、前記第１の電界効果トランジスタ以外の電界効果
    トランジスタであり、前記第１の電界効果トランジスタ
    と同じ電源電圧が供給される第２の電界効果トランジス
    タのソース又はドレイン用の半導体領域は、チャネル側
    に配置され相対的に不純物濃度の低い第１の半導体領域
    と、前記第１の半導体領域に接続され相対的に不純物濃
    度の高い第２の半導体領域とを有し、 前記第１の電界効果トランジスタの第１の半導体領域の
    不純物濃度を、前記第２の電界効果トランジスタの第１
    の半導体領域の不純物濃度よりも低くしたことを特徴と
    する半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置にお
    いて、前記第１の電界効果トランジスタおよび前記第２
    の電界効果トランジスタのソース又はドレイン領域とゲ
    ート電極とを非オフセット構造としたことを特徴とする
    半導体集積回路装置。
  7. 【請求項７】 請求項５記載の半導体集積回路装置にお
    いて、前記第１の電界効果トランジスタのソース又はド
    レイン領域とゲート電極とをオフセット構造とし、前記
    第２の電界効果トランジスタのソース又はドレイン領域
    とゲート電極とを非オフセット構造としたことを特徴と
    する半導体集積回路装置。
  8. 【請求項８】 請求項５、６または７記載の半導体集積
    回路装置において、前記第１の電界効果トランジスタの
    ゲート絶縁膜を、前記第２の電界効果トランジスタのゲ
    ート絶縁膜よりも厚くしたことを特徴とする半導体集積
    回路装置。
  9. 【請求項９】 請求項１〜８のいずれか１項に記載の半
    導体集積回路装置において、前記ＳＲＡＭセルの負荷用
    の電界効果トランジスタを、前記第１の電界効果トラン
    ジスタで構成し、前記ＳＲＡＭセルの駆動用および選択
    用の電界効果トランジスタを、前記第２の電界効果トラ
    ンジスタで構成したことを特徴とする半導体集積回路装
    置。
  10. 【請求項１０】 請求項１〜８のいずれか１項に記載の
    半導体集積回路装置において、前記ＳＲＡＭセルの負荷
    用および駆動用の電界効果トランジスタを、前記第１の
    電界効果トランジスタで構成し、前記ＳＲＡＭセルの選
    択用の電界効果トランジスタを、前記第２の電界効果ト
    ランジスタで構成したことを特徴とする半導体集積回路
    装置。
  11. 【請求項１１】 請求項１〜８のいずれか１項に記載の
    半導体集積回路装置において、前記ＳＲＡＭセルの負荷
    用、駆動用および選択用の電界効果トランジスタを、前
    記第１の電界効果トランジスタで構成したことを特徴と
    する半導体集積回路装置。
  12. 【請求項１２】 請求項９〜１１のいずれか１項に記載
    の半導体集積回路装置において、前記負荷用の電界効果
    トランジスタが、ｐチャネル型の電界効果トランジスタ
    であることを特徴とする半導体集積回路装置。
  13. 【請求項１３】 請求項１〜１２のいずれか１項に記載
    の半導体集積回路装置において、前記半導体基板に形成
    されたＳＲＡＭセルの周辺回路、前記半導体基板に形成
    されたＳＲＡＭセル以外の論理回路またはその両方の回
    路を構成する電界効果トランジスタを、前記第２の電界
    効果トランジスタで構成したことを特徴とする半導体集
    積回路装置。
  14. 【請求項１４】 請求項１〜１３のいずれか１項に記載
    の半導体集積回路装置において、２次電池で駆動する携
    帯型電子装置に電気的に組み込むことを特徴とする半導
    体集積回路装置。
  15. 【請求項１５】 相補型電界効果トランジスタ構成の複
    数のＳＲＡＭセルの各々を構成する複数の電界効果トラ
    ンジスタおよび前記ＳＲＡＭセル以外の回路を構成する
    複数の電界効果トランジスタを半導体基板に形成する工
    程を有し、 前記ＳＲＡＭセルを構成する複数の電界効果トランジス
    タのうち、少なくとも１つの第１の電界効果トランジス
    タのソース又はドレイン用の半導体領域とゲート電極と
    がオフセットとなり、前記複数の電界効果トランジスタ
    のうち、前記第１の電界効果トランジスタ以外の第２の
    電界効果トランジスタのソース又はドレイン用の半導体
    領域とゲート電極とが非オフセットとなるように、前記
    第１および第２の電界効果トランジスタの半導体領域を
    形成することを特徴とする半導体集積回路装置の製造方
    法。
  16. 【請求項１６】 （ａ）半導体基板に、第１、第２の電
    界効果トランジスタのゲート絶縁膜を形成する工程と、
    （ｂ）前記ゲート絶縁膜上に、前記第１、第２の電界効
    果トランジスタのゲート電極を形成する工程と、（ｃ）
    前記第１の電界効果トランジスタの形成領域を被覆し、
    前記第２の電界効果トランジスタの形成領域が露出され
    るマスクを形成した後、その半導体基板に第１の不純物
    を導入することにより、前記第２の電界効果トランジス
    タのソース又はドレイン用の半導体領域のうち、相対的
    に不純物濃度の低い第１の半導体領域を、前記第２の電
    界効果トランジスタのゲート電極に対して自己整合的に
    形成する工程と、（ｄ）前記第１、第２の電界効果トラ
    ンジスタの各々のゲート電極の側面に側壁絶縁膜を形成
    した後、その半導体基板に第２の不純物を導入すること
    により、前記第１、第２の電界効果トランジスタのソー
    ス又はドレイン用の半導体領域のうち、相対的に不純物
    濃度の高い第２の半導体領域を、前記第１、第２の電界
    効果トランジスタの各々のゲート電極および側壁絶縁膜
    に対して自己整合的に形成する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 相補型電界効果トランジスタ構成の複
    数のＳＲＡＭセルの各々を構成する複数の電界効果トラ
    ンジスタおよび前記ＳＲＡＭセル以外の回路を構成する
    複数の電界効果トランジスタを半導体基板に形成する工
    程を有し、 前記ＳＲＡＭセルを構成する複数の電界効果トランジス
    タのうち、少なくとも１つの第１の電界効果トランジス
    タのゲート絶縁膜を、その厚さが、前記第１の電界効果
    トランジスタ以外の電界効果トランジスタであって、前
    記第１の電界効果トランジスタと同一の電源電圧が供給
    される第２の電界効果トランジスタのゲート絶縁膜より
    も厚くなるように形成することを特徴とする半導体集積
    回路装置の製造方法。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法において、（ａ）前記半導体基板の主面上に
    第１のゲート絶縁膜を形成する工程と、（ｂ）前記第１
    の電界効果トランジスタ形成領域に形成された前記第１
    のゲート絶縁膜部分を選択的に除去する工程と、（ｃ）
    前記（ｂ）工程後、前記半導体基板の主面上に第２のゲ
    ート絶縁膜を形成する工程とを有することを特徴とする
    半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１７または１８記載の半導体集
    積回路装置の製造方法において、前記第１の電界効果ト
    ランジスタのソース又はドレイン用の半導体領域がゲー
    ト電極に対してオフセットとなり、前記第２の電界効果
    トランジスタのソース又はドレイン用の半導体領域がゲ
    ート電極に対して非オフセットとなるように、各々の半
    導体領域を形成することを特徴とする半導体集積回路装
    置の製造方法。
  20. 【請求項２０】 請求項１５〜１９のいずれか１項に記
    載の半導体集積回路装置の製造方法において、前記ＳＲ
    ＡＭセルの負荷用の電界効果トランジスタを、前記第１
    の電界効果トランジスタで形成し、前記ＳＲＡＭセルの
    駆動用および選択用の電界効果トランジスタを、前記第
    ２の電界効果トランジスタで形成することを特徴とする
    半導体集積回路装置の製造方法。
  21. 【請求項２１】 請求項１５〜１９のいずれか１項に記
    載の半導体集積回路装置の製造方法において、前記ＳＲ
    ＡＭセルの負荷用および駆動用の電界効果トランジスタ
    を、前記第１の電界効果トランジスタで形成し、前記Ｓ
    ＲＡＭセルの選択用の電界効果トランジスタを、前記第
    ２の電界効果トランジスタで形成することを特徴とする
    半導体集積回路装置の製造方法。
  22. 【請求項２２】 請求項１５〜１９のいずれか１項に記
    載の半導体集積回路装置の製造方法において、前記ＳＲ
    ＡＭセルの負荷抵抗用、駆動用および選択用の電界効果
    トランジスタを、前記第１の電界効果トランジスタで形
    成することを特徴とする半導体集積回路装置の製造方
    法。
  23. 【請求項２３】 請求項２０〜２２のいずれか１項に記
    載の半導体集積回路装置の製造方法において、前記負荷
    用の電界効果トランジスタを、ｐチャネル型の電界効果
    トランジスタで形成することを特徴とする半導体集積回
    路装置の製造方法。
  24. 【請求項２４】 請求項１５〜２３のいずれか１項に記
    載の半導体集積回路装置の製造方法において、前記半導
    体基板に形成されたＳＲＡＭセルの周辺回路、前記半導
    体基板に形成された論理回路またはその両方の回路を構
    成する電界効果トランジスタを、前記第２の電界効果ト
    ランジスタで形成することを特徴とする半導体集積回路
    装置の製造方法。
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