CN110233151B - 一种cmos管及其制造方法 - Google Patents

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Abstract

本发明提供一种CMOS管及其制造方法，通过在CMOS管的栅极结构制备过程中在器件集成一种高阻值方块电阻的多晶硅电阻，从而可以使电阻器件的面积缩小，进而提高芯片的集成度，此外，本发明中的隔离区多晶硅电阻四周分别被氮化硅层、第二侧墙、第二栅介质层完全包裹，具有更强的抗干扰能力，能够一定程度上抵御可动离子电荷、界面电荷对多晶硅电阻阻值的影响，因而具有更好的阻值精度，更佳的热稳定性，进而提升电路的性能。

Description

一种CMOS管及其制造方法
技术领域
本发明属于半导体集成电路制造领域，尤其涉及一种CMOS管及其制造方法。
背景技术
随着工艺技术的进步，晶体管尺寸的不断缩小，栅极厚度越来越薄，高介电绝缘层金属栅极(high-k metal gate，HKMG)技术几乎已经成为45nm以下级别制程的必备技术，在传统的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制作流程中，在完成金属栅极的平坦化之后，会生长一层极薄的氮化钛薄膜用作电阻膜层，而氮化钛薄膜电阻的电阻率远低于多晶硅高阻的电阻率，要达到与多晶硅电阻相当的方块电阻，氮化钛薄膜电阻的厚度需要做到很薄，或者面积做的很大，然而若是将传统技术中的氮化钛薄膜电阻直接换为多晶硅电阻，由于多晶硅电阻的淀积温度较高，可能会影响器件其它结构的稳定，因此需要一种新的在CMOS管中集成多晶硅电阻的方法。
发明内容
本发明提供一种CMOS管及其制造方法，通过在CMOS管内集成多晶硅电阻，获得具有更小的面积，更高的电阻精度，更稳定的温度系数的电阻器件。
一方面，本发明提供一种CMOS管，包括：
衬底；
第一隔离区和第二隔离区，所述第一隔离区和所述第二隔离区间隔设置于所述衬底，所述第二隔离区的宽度大于所述第一隔离区的宽度；
第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区注入形成于所述衬底上表面，所述第一源漏区与所述第一隔离区连接，所述第二源漏区与所述第二隔离区连接；
第一轻掺杂漏极区和第二轻掺杂漏极区，所述第一轻掺杂漏极区和所述第二轻掺杂漏极区注入形成于所述衬底上表面，所述第一轻掺杂漏极区与所述第一源漏区连接，所述第二轻掺杂漏极区与所述第二源漏区连接；
第一栅介质层和第二栅介质层，所述第一栅介质层和所述第二栅介质层同时生长于所述衬底上表面，所述第一栅介质层覆盖所述第一轻掺杂漏极区和所述第二轻掺杂漏极区，所述第二栅介质层位于所述第二隔离区之上；
第一侧墙和第二侧墙，所述第一侧墙和所述第二侧墙高度相同，所述第一侧墙形成于所述第一栅介质层之上，并位于所述第一栅介质层两端，所述第二侧墙形成于所述第二栅介质层之上，并位于所述第二栅介质层两端；
隔离区多晶硅电阻，所述隔离区多晶硅电阻形成于所述第二栅介质层之上，并位于所述第二侧墙内；
氮化硅层，所述氮化硅层形成于所述隔离区多晶硅电阻之上，所述氮化硅层的高度与所述隔离区多晶硅电阻的高度之和与所述第二侧墙的高度相同；
金属栅极，所述金属栅极形成于所述第一侧墙内，所述金属栅极上端与所述第一侧墙上端持平；
功函数层，所述功函数层形成于所述金属栅极和所述第一侧墙与所述第一栅介质层之间，所述功函数层上端与所述第一侧墙上端持平；
电介质隔离层，所述电介质隔离层形成于所述衬底之上，并不覆盖所述第一栅介质层和所述第二栅介质层，所述电介质隔离层的厚度等于所述第一栅介质层的厚度与所述第一侧墙高度之和。
另一方面，本发明提供一种CMOS管的制造方法，包括：
在衬底上表面挖槽形成第一隔离区和第二隔离区，所述第一隔离区和所述第二隔离区间隔设置于所述衬底；
在所述衬底上表面淀积形成栅介质层；
在所述栅介质层表面淀积形成无掺杂的多晶硅伪栅层；
在所述多晶硅伪栅层表面淀积形成氮化硅层，并透过所述氮化硅层向所述无掺杂的多晶硅伪栅层注入杂质形成多晶硅高阻膜层；
对所述多晶硅高阻膜层以及所述氮化硅层进行刻蚀，分别形成有源区伪栅和隔离区多晶硅电阻，所述有源区伪栅形成于所述第一隔离区和所述第二隔离区之间，所述隔离区多晶硅电阻形成于所述第二隔离区之上；
在所述衬底上表面注入形成第一轻掺杂漏极区和第二轻掺杂漏极区，注入方向垂直于所述衬底上表面，所述第一轻掺杂漏极区与所述第一隔离区连接，所述第二轻掺杂漏极区与所述第二隔离区连接；
在炉管进行低温淀积，分别在所述有源区伪栅与所述隔离区多晶硅电阻两侧形成第一侧墙和第二侧墙，并对所述第一侧墙和所述第二侧墙进行各向异型回刻蚀，同时去除裸露的栅介质层；
在所述衬底上表面注入形成第一源漏区和第二源漏区，所述第一源漏区与所述第一隔离区连接，所述第二源漏区与所述第二隔离区连接；
在所述衬底上表面生长形成电介质隔离层，并对所述电介质隔离层以所述氮化硅层为阻挡层进行平坦化，最终所述电介质隔离层的厚度等于所述栅介质层、所述隔离区多晶硅电阻以及所述氮化硅层的厚度总和；
在所述隔离区多晶硅电阻上方进行光刻胶保护，刻蚀去除所述有源区伪栅上方的氮化硅层；
腐蚀去除所述有源区伪栅形成伪栅沟槽，并去除光刻胶；
在所述伪栅沟槽内部及硅片表面淀积形成功函数层；
在硅片表面淀积金属填充伪栅沟槽，所述伪栅沟槽被完全填充；
以所述隔离区多晶硅电阻上方的所述氮化硅层为阻挡层，对硅片表面进行研磨，去除硅片表面的所述金属和所述功函数层形成金属栅极。
本发明技术方案通过工艺技术的改进，在CMOS管中集成一种高阻值方块电阻的多晶硅电阻，从而可以使电阻器件的面积缩小，进而提高芯片的集成度，此外，本发明中的隔离区多晶硅电阻四周分别被氮化硅层、第二侧墙、第二栅介质层完全包裹，具有更强的抗干扰能力，能够一定程度上抵御可动离子电荷、界面电荷对多晶硅电阻阻值的影响，因而具有更好的阻值精度，更佳的热稳定性，进而提升电路的性能。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明一些实施例所述的CMOS管的整体结构示意图；
图2为本发明一些实施例所述的CMOS管的制造流程示意图；
图3为在衬底形成第一隔离区和第二隔离区后的结构示意图；
图4为在衬底表面生长形成栅介质层后的结构示意图；
图5为淀积形成多晶硅伪栅层后的结构示意图；
图6为生长氮化硅层后的结构示意图；
图7为刻蚀形成有源区伪栅和隔离区多晶硅电阻后的结构示意图；
图8为注入形成第一轻掺杂漏极区和第二轻掺杂漏极区后的结构示意图；
图9为形成第一侧墙和第二侧墙并刻蚀栅介质层后的结构示意图；
图10为注入形成第一源漏区和第二源漏区后的结构示意图；
图11为生长电介质隔离层后的结构示意图；
图12为去除有源区伪栅上方的氮化硅层后的结构示意图；
图13为形成伪栅沟槽后的结构示意图；
图14为生长形成功函数层后的结构示意图；
图15为淀积金属后的结构示意图。
附图标记说明：
10-衬底；102-第一隔离区；104-第二隔离区；106-第一源漏区；108-第二源漏区；110-第一轻掺杂漏极区；112-第二轻掺杂漏极区；20-栅介质层；201-第一栅介质层；203-第二栅介质层；30-多晶硅伪栅层；302-多晶硅高阻膜层；310-有源区伪栅；312-第一侧墙；314-伪栅沟槽；316-功函数层；317-金属；318-金属栅极；320-隔离区多晶硅电阻；322-第二侧墙；40-氮化硅层；50-电介质隔离层；60-光刻胶。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，各层的导电类型不做限制。
下面将参考附图并结合实施例来详细说明本发明。
如图1所示本发明一些实施例所述的CMOS管的结构示意图，包括：衬底10；第一隔离区102和第二隔离区104，所述第一隔离区102和所述第二隔离区104间隔设置于所述衬底10，所述第二隔离区104的宽度大于所述第一隔离区102的宽度；第一源漏区106和第二源漏区108，所述第一源漏区106和所述第二源漏区108注入形成于所述衬底10上表面，所述第一源漏区106与所述第一隔离102区连接，所述第二源漏区108与所述第二隔离区104连接；第一轻掺杂漏极区110和第二轻掺杂漏极区112，所述第一轻掺杂漏极区110和所述第二轻掺杂漏极区112注入形成于所述衬底10上表面，所述第一轻掺杂漏极区110与所述第一源漏区106连接，所述第二轻掺杂漏极区112与所述第二源漏区108连接；第一栅介质层201和第二栅介质层203，所述第一栅介质层201和所述第二栅介质层203同时生长于所述衬底10上表面，所述第一栅介质层201覆盖所述第一轻掺杂漏极区110和所述第二轻掺杂漏极区112，所述第二栅介质层203位于所述第二隔离区104之上；第一侧墙312和第二侧墙322，所述第一侧墙312和所述第二侧墙322高度相同，所述第一侧墙312形成于所述第一栅介质层201之上，并位于所述第一栅介质层201两端，所述第二侧墙322形成于所述第二栅介质层203之上，并位于所述第二栅介质层203两端；隔离区多晶硅电阻320，所述隔离区多晶硅电阻320形成于所述第二栅介质层203之上，并位于所述第二侧墙322内；氮化硅层40，所述氮化硅层40形成于所述隔离区多晶硅电阻320之上，所述氮化硅层40的高度与所述隔离区多晶硅电阻320的高度之和与所述第二侧墙322的高度相同；金属栅极318，所述金属栅极318形成于所述第一侧墙312内，所述金属栅极318上端与所述第一侧墙312上端持平；功函数层316，所述功函数层316形成于所述金属栅极318和所述第一侧墙312与所述第一栅介质层201之间，所述功函数层316上端与所述第一侧墙312上端持平；电介质隔离层50，所述电介质隔离层50形成于所述衬底10之上，并不覆盖所述第一栅介质层201和所述第二栅介质层203，所述电介质隔离层50的厚度等于所述第一栅介质层201的厚度与所述第一侧墙312高度之和。
本发明技术方案通过工艺技术的改进，在CMOS管中集成高阻值方块电阻的多晶硅电阻，从而可以使电阻器件的面积缩小，进而提高芯片的集成度，此外，本发明中的隔离区多晶硅电阻320四周分别被氮化硅层40、第二侧墙322、第二栅介质层203完全包裹，具有更强的抗干扰能力，能够一定程度上抵御可动离子电荷、界面电荷对多晶硅电阻阻值的影响，因而具有更好的阻值精度，更佳的热稳定性，进而提升电路的性能。
具体的，请参见图3，所述衬底10的材质可以为硅衬底10、锗衬底10等，在本实施方式中，所述衬底10的材质优选为硅衬底10，硅为最常见、低廉且性能稳定的半导体材料。
具体的，请参见图3，第一隔离区102和第二隔离区104通过在硅衬底10上挖槽，并在槽内进行化学气相淀积(Chemical Vapor Deposition，CVD)形成二氧化硅氧化层，然后对二氧化硅氧化层进行化学机械抛光(Chemical Mechanical Polishing，CMP)等工艺步骤制作形成。第二隔离区104的宽度大于第一隔离区102的宽度，第一隔离区102为器件与器件之间的浅沟槽隔离区，而尺寸较大的第二隔离区104，将用来在其上制作多晶硅电阻。槽内的二氧化硅氧化层需要足够厚，可以使得电阻器在通电工作时，不会干扰到下方的衬底10以及临近的其他元器件。
具体的，请参见图4，在衬底10上表面淀积介电常数高的材料作为栅介质层20，栅介质层20的介电常数比二氧化硅高，常见的材料有氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅等等，高介电常数材料的使用主要是为了防止CMOS器件在缩小的过程中由于多晶硅或二氧化硅栅氧化层介质厚度减小带来的较高的栅泄露电流。
具体的，请参见图5，在栅介质层20表面淀积形成多晶硅伪栅层30，多晶硅伪栅层30的厚度略薄，通常在500A-3000A之间，此时的多晶硅伪栅层30多晶硅为无掺杂的多晶硅，内部没有杂质。
具体的，请参见图6，在多晶硅伪栅层30上方淀积氮化硅层40硬掩膜，氮化硅层40的厚度约为多晶硅伪栅层30厚度的20％-30％，厚度在200-1000A之间。然后透过氮化硅层40硬掩膜向多晶硅伪栅层30中注入杂质形成高阻值的多晶硅高阻膜层302，杂质可以是N型也可以是P型，常见的杂质为P、B、BF2等，离子注入深度在多晶硅膜层的中心为宜，注入能量在10-50kev之间，注入剂量在5E13-5E14/cm2之间。
具体的，请参见图7，对多晶硅高阻膜层302和氮化硅层40进行光刻和刻蚀，同时制作出CMOS器件的有源区伪栅310，以及隔离区多晶硅电阻320，有源区伪栅310在第一隔离区102和第二隔离区104之间，隔离区多晶硅电阻320在第二隔离区104之上。同典型工艺单步刻蚀多晶硅不同，刻蚀将采用两步刻蚀的方法，先采用F基气体刻蚀氮化硅层40，再采用CL基气体刻蚀下方的多晶硅高阻膜层302。
具体的，请参见图8，在衬底10上表面进行轻掺杂漏区的光刻和注入，分别形成第一轻掺杂漏极区110和第二轻掺杂漏极区112，第一轻掺杂漏极区110和第二轻掺杂漏极区112分别位于有源区伪栅310的两边，并分别与第一隔离区102和第二隔离区104连接，第一轻掺杂漏极区110和第二轻掺杂漏极区112的杂质注入方向完全垂直于硅片表面，因而杂质不会在第一隔离区102和第二隔离区104及栅介质层20中扩散，并且由于氮化硅40硬掩膜存在，第一轻掺杂漏极区110和第二轻掺杂漏极区112注入杂质不会注入进氮化硅40下方的多晶硅当中，所以此步注入不会影响到隔离区多晶硅电阻320的阻值，并且由于注入角度完全垂直于硅片表面，多晶硅的侧面也不会有杂质的进入。
具体的，请参见图9，采用低压化学气相淀积(Low Pressure Chemical VaporDeposition，LPCVD)在炉管进行低温淀积形成四乙氧基硅烷氧化层，这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，四乙氧基硅烷氧化层淀积厚度在300A-1000A之间，然后进行四乙氧基硅烷氧化层的各向异型回刻蚀，四乙氧基硅烷氧化层回刻蚀结束后，未被多晶硅覆盖的栅介质层20也会被一同去除，分别形成第一栅介质层201和第二栅介质层203，由于氮化硅层40较难被刻蚀，依然保留在多晶硅的上方，最终在多晶硅的侧壁形成分别形成第一侧墙312和第二侧墙322，第一侧墙312位于有源区伪栅310两边，第二侧墙322位于隔离区多晶硅电阻320两边。此时在第二隔离区104上方形成了被氮化硅层40、四乙氧基硅烷氧化层第二侧墙322、高介电常数第二栅介质层203环绕的隔离区多晶硅电阻320，氮化硅层40具有屏蔽可动离子干扰、界面电荷干扰的作用，可以进一步增强隔离区多晶硅电阻320的阻值稳定性。
具体的，请参见图10，在衬底10上表面进行源漏的注入和杂质热激活，分别形成第一源漏区106和第二源漏区108，第一源漏区106和第二源漏区108分别与第一隔离区102和第二隔离区104连接，在源漏杂质激活的同时，多晶硅内部的杂质也同时被激活，杂质在多晶硅内部均匀分布，形成的隔离区多晶硅电阻320的电阻率在1000-10000ohm/□之间，其方块电阻阻值远高于典型工艺中的氮化钛薄膜电阻或扩散电阻，采用这种多晶硅电阻制作的电阻器件具有更小的面积。区别于典型工艺，源漏注入的时候，由于氮化硅层40硬掩膜及四乙氧基硅烷氧化层侧墙的存在，源漏杂质不会进入到多晶硅当中，不会影响隔离区多晶硅电阻320的电阻率。
具体的，请参见图11，采用化学气相淀积(Chemical Vapor Deposition，CVD)的方式在衬底10上表面生长一层电介质隔离层50，电介质隔离层50用于隔离器件和金属引线层之间，这种电介质隔离层50一般采用掺杂的二氧化硅，并且以氮化硅层40作为阻挡层进行化学机械平坦化(Chemical Mechanical Planarization，CMP)处理。生长的电介质隔离层50的厚度大于多晶硅及氮化硅层40的总厚度，在进行平坦化处理后，电介质隔离层50的厚度等同于栅介质层20与多晶硅伪栅层30的厚度和氮化硅层40的厚度之和。
具体的，请参见图12，隔离区多晶硅电阻320上方被光刻胶60保护，进行有源区伪栅310上方的氮化硅层40的刻蚀，采用各向同性腐蚀，刻蚀掉有源区伪栅310上方的氮化硅层40。
具体的，请参见图13，采用CL基气体干法腐蚀掉有源区伪栅310，形成伪栅沟槽314，并去除隔离区多晶硅电阻320上方的光刻胶。此时有源区伪栅310的多晶硅层及氮化硅层40被完全去除，而隔离区多晶硅电阻320及其上的氮化硅层40依然被保留。
具体的，请参见图14，在伪栅沟槽314内部及硅片表面淀积形成功函数层316，功函数层316用于调整晶体管的阈值电压，功函数层316的厚度通常只有数十埃。
具体的，请参见图15，在硅片表面淀积金属317填充伪栅沟槽314，金属317的厚度必须保证伪栅沟槽314被完全填充。
具体的，请参见图1，以隔离区多晶硅电阻320上方的氮化硅层40作为阻挡层，对金属317进行化学机械平坦化(CMP)研磨，硅片表面的金属317及功函数层316被完全去除，保留伪栅沟槽314内的金属317和功函数层316，从而形成金属栅极318，第一栅介质层201、功函数层316、金属栅极318以及第一侧墙312形成器件栅极结构。
如图2所示为本发明实施例提供的CMOS管的制造流程示意图，包括：
S101：在衬底10上表面挖槽形成第一隔离区102和第二隔离区104，所述第一隔离区102和所述第二隔离区104间隔设置于所述衬底10。
具体的，请参见图3，所述衬底10的材质可以为硅衬底10、锗衬底10等，在本实施方式中，所述衬底10的材质优选为硅衬底10，硅为最常见、低廉且性能稳定的半导体材料。具体的，第一隔离区102和第二隔离区104通过在硅衬底10上挖槽，并在槽内进行化学气相淀积(Chemical Vapor Deposition，CVD)形成二氧化硅氧化层，然后对二氧化硅氧化层进行化学机械抛光(Chemical Mechan ical Planarization，CMP)等工艺步骤制作形成。第二隔离区104的宽度大于第一隔离区102的宽度，第一隔离区102为器件与器件之间的浅沟槽隔离区，而尺寸较大的第二隔离区104，将用来在其上制作多晶硅电阻。槽内的二氧化硅氧化层需要足够厚，可以使得电阻器在通电工作时，不会干扰到下方的衬底10以及临近的其他元器件。
S103：在所述衬底10上表面淀积形成栅介质层20。
具体的，请参见图4，在衬底10上表面淀积介电常数高的材料作为栅介质层20，栅介质层20的介电常数比二氧化硅高，常见的材料有氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅等等，高介电常数材料的使用主要是为了防止CMOS器件在缩小的过程中由于多晶硅或二氧化硅栅氧化层介质厚度减小带来的较高的栅泄露电流。
S105：在所述栅介质层20表面淀积形成无掺杂的多晶硅伪栅层30。
具体的，请参见图5，在栅介质层20表面淀积形成多晶硅伪栅层30，多晶硅伪栅层30的厚度略薄，通常在500A-3000A之间，此时的多晶硅伪栅层30多晶硅为无掺杂的多晶硅，内部没有杂质。
S107：在所述多晶硅伪栅层30表面淀积形成氮化硅层40，并透过所述氮化硅层40向所述无掺杂的多晶硅伪栅层30注入杂质形成多晶硅高阻膜层302。
具体的，请参见图6，在多晶硅伪栅层30上方淀积氮化硅层40硬掩膜，氮化硅层40的厚度约为多晶硅伪栅层30厚度的20％-30％，厚度在200-1000A之间。然后透过氮化硅层40硬掩膜向多晶硅伪栅层30中注入杂质形成高阻值的多晶硅高阻膜层302，杂质可以是N型也可以是P型，常见的杂质为P、B、BF2等，离子注入深度在多晶硅膜层的中心为宜，注入能量在10-50kev之间，注入剂量在5E13-5E14/cm2之间。
S109：对所述多晶硅高阻膜层302以及所述氮化硅层40进行刻蚀，分别形成有源区伪栅310和隔离区多晶硅电阻320，所述有源区伪栅310形成于所述第一隔离区102和所述第二隔离区104之间，所述隔离区多晶硅电阻320形成于所述第二隔离区104之上。
具体的，请参见图7，对多晶硅高阻膜层302和氮化硅层40进行光刻和刻蚀，同时制作出CMOS器件的有源区伪栅310，以及隔离区多晶硅电阻320，有源区伪栅310在第一隔离区102和第二隔离区104之间，隔离区多晶硅电阻320在第二隔离区104之上。同典型工艺单步刻蚀多晶硅不同，刻蚀将采用两步刻蚀的方法，先采用F基气体刻蚀氮化硅层40，再采用CL基气体刻蚀下方的多晶硅高阻膜层302。
S111：在所述衬底10上表面注入形成第一轻掺杂漏极区110和第二轻掺杂漏极区112，注入方向垂直于所述衬底10上表面，所述第一轻掺杂漏极区110与所述第一隔离区102连接，所述第二轻掺杂漏极区112与所述第二隔离区104连接。
具体的，请参见图8，在衬底10上表面进行轻掺杂漏区的光刻和注入，分别形成第一轻掺杂漏极区110和第二轻掺杂漏极区112，第一轻掺杂漏极区110和第二轻掺杂漏极区112分别位于有源区伪栅310的两边，并分别与第一隔离区102和第二隔离区104连接，第一轻掺杂漏极区110和第二轻掺杂漏极区112的杂质注入方向完全垂直于硅片表面，因而杂质不会在第一隔离区102和第二隔离区104及栅介质层20中扩散，并且由于氮化硅40硬掩膜存在，第一轻掺杂漏极区110和第二轻掺杂漏极区112注入杂质不会注入进氮化硅40下方的多晶硅当中，所以此步注入不会影响到隔离区多晶硅电阻320的阻值，并且由于注入角度完全垂直于硅片表面，多晶硅的侧面也不会有杂质的进入。
S113：在炉管进行低温淀积，分别在所述有源区伪栅310与所述隔离区多晶硅电阻320两侧形成第一侧墙312和第二侧墙322，并对所述第一侧墙312和所述第二侧墙322进行各向异型回刻蚀，同时去除裸露的栅介质层20。
具体的，请参见图9，采用低压化学气相淀积(Low Pressure Chemical VaporDeposition，LPCVD)在炉管进行低温淀积形成四乙氧基硅烷氧化层，这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，四乙氧基硅烷氧化层淀积厚度在300A-1000A之间，然后进行四乙氧基硅烷氧化层的各向异型回刻蚀，四乙氧基硅烷氧化层回刻蚀结束后，未被多晶硅覆盖的栅介质层20也会被一同去除，分别形成第一栅介质层201和第二栅介质层203，由于氮化硅层40较难被刻蚀，依然保留在多晶硅的上方，最终在多晶硅的侧壁形成分别形成第一侧墙312和第二侧墙322，第一侧墙312位于有源区伪栅310两边，第二侧墙322位于隔离区多晶硅电阻320两边。此时在第二隔离区104上方形成了被氮化硅层40、四乙氧基硅烷氧化层第二侧墙322、高介电常数第二栅介质层203环绕的隔离区多晶硅电阻320，氮化硅层40具有屏蔽可动离子干扰、界面电荷干扰的作用，可以进一步增强隔离区多晶硅电阻320的阻值稳定性。
S115：在所述衬底10上表面注入形成第一源漏区106和第二源漏区108，所述第一源漏区106与所述第一隔离区102连接，所述第二源漏区108与所述第二隔离区104连接。
具体的，请参见图10，在衬底10上表面进行源漏的注入和杂质热激活，分别形成第一源漏区106和第二源漏区108，第一源漏区106和第二源漏区108分别与第一隔离区102和第二隔离区104连接，在源漏杂质激活的同时，多晶硅内部的杂质也同时被激活，杂质在多晶硅内部均匀分布，形成的隔离区多晶硅电阻320的电阻率在1000-10000ohm/□之间，其方块电阻阻值远高于典型工艺中的氮化钛薄膜电阻或扩散电阻，采用这种多晶硅电阻制作的电阻器件具有更小的面积。区别于典型工艺，源漏注入的时候，由于氮化硅层40硬掩膜及四乙氧基硅烷氧化层侧墙的存在，源漏杂质不会进入到多晶硅当中，不会影响隔离区多晶硅电阻320的电阻率。
S117：在所述衬底10上表面生长形成电介质隔离层50，并对所述电介质隔离层50以所述氮化硅层40为阻挡层进行平坦化，最终所述电介质隔离层50的厚度等于所述栅介质层20、所述隔离区多晶硅电阻320以及所述氮化硅层40的厚度总和。
具体的，请参见图11，采用化学气相淀积(Chemical Vapor Dep osition，CVD)的方式在衬底10上表面生长一层电介质隔离层50，电介质隔离层50用于隔离器件和金属引线层之间，这种电介质隔离层50一般采用掺杂的二氧化硅，并且以氮化硅层40作为阻挡层进行化学机械平坦化(Chemical Mechanical Planarization，CMP)处理。生长的电介质隔离层50的厚度大于多晶硅及氮化硅层40的总厚度，在进行平坦化处理后，电介质隔离层50的厚度等同于栅介质层20与多晶硅伪栅层30的厚度和氮化硅层40的厚度之和。
S119：在所述隔离区多晶硅电阻320上方进行光刻胶60保护，刻蚀去除所述有源区伪栅310上方的氮化硅层40。
具体的，请参见图12，隔离区多晶硅电阻320上方被光刻胶60保护，进行有源区伪栅310上方的氮化硅层40的刻蚀，采用各向同性腐蚀，刻蚀掉有源区伪栅310上方的氮化硅层40。
S121：腐蚀去除所述有源区伪栅310形成伪栅沟槽314，并去除光刻胶60。
体的，请参见图13，采用CL基气体干法腐蚀掉有源区伪栅310，形成伪栅沟槽314，并去除隔离区多晶硅电阻320上方的光刻胶。此时有源区伪栅310的多晶硅层及氮化硅层40被完全去除，而隔离区多晶硅电阻320及其上的氮化硅层40依然被保留。
S123：在所述伪栅沟槽314内部及硅片表面淀积形成功函数层316。
具体的，请参见图14，在伪栅沟槽314内部及硅片表面淀积形成功函数层316，功函数层316用于调整晶体管的阈值电压，功函数层316的厚度通常只有数十埃。
S125：在硅片表面淀积金属317填充伪栅沟槽314，所述伪栅沟槽314被完全填充。
具体的，请参见图15，在硅片表面淀积金属317填充伪栅沟槽314，金属317的厚度必须保证伪栅沟槽314被完全填充。
S127：以所述隔离区多晶硅电阻320上方的所述氮化硅层40为阻挡层，对硅片表面进行研磨，去除硅片表面的所述金属317和所述功函数层316形成金属栅极318。
具体的，请参见图1，以隔离区多晶硅电阻320上方的氮化硅层40作为阻挡层，对金属317进行化学机械平坦化(CMP)研磨，硅片表面的金属317及功函数层316被完全去除，保留伪栅沟槽314内的金属317和功函数层316，从而形成金属栅极318，第一栅介质层201、功函数层316、金属栅极318以及第一侧墙312形成器件栅极结构。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (6)

1.一种CMOS管，其特征在于，包括：
衬底；
第一隔离区和第二隔离区，所述第一隔离区和所述第二隔离区间隔设置于所述衬底，所述第二隔离区的宽度大于所述第一隔离区的宽度；
第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区注入形成于所述衬底上表面，所述第一源漏区与所述第一隔离区连接，所述第二源漏区与所述第二隔离区连接；
第一轻掺杂漏极区和第二轻掺杂漏极区，所述第一轻掺杂漏极区和所述第二轻掺杂漏极区注入形成于所述衬底上表面，所述第一轻掺杂漏极区与所述第一源漏区连接，所述第二轻掺杂漏极区与所述第二源漏区连接；
第一栅介质层和第二栅介质层，所述第一栅介质层和所述第二栅介质层同时生长于所述衬底上表面，所述第一栅介质层覆盖所述第一轻掺杂漏极区和所述第二轻掺杂漏极区，所述第二栅介质层位于所述第二隔离区之上；
第一侧墙和第二侧墙，所述第一侧墙和所述第二侧墙高度相同，所述第一侧墙形成于所述第一栅介质层之上，并位于所述第一栅介质层两端，所述第二侧墙形成于所述第二栅介质层之上，并位于所述第二栅介质层两端；
隔离区多晶硅电阻，所述隔离区多晶硅电阻形成于所述第二栅介质层之上，并位于所述第二侧墙内；
氮化硅层，所述氮化硅层形成于所述隔离区多晶硅电阻之上，所述氮化硅层的高度与所述隔离区多晶硅电阻的高度之和与所述第二侧墙的高度相同；
金属栅极，所述金属栅极形成于所述第一侧墙内，所述金属栅极上端与所述第一侧墙上端持平；
功函数层，所述功函数层形成于所述金属栅极和所述第一侧墙与所述第一栅介质层之间，所述功函数层上端与所述第一侧墙上端持平；
电介质隔离层，所述电介质隔离层形成于所述衬底之上，并不覆盖所述第一栅介质层
和所述第二栅介质层，所述电介质隔离层的厚度等于所述第一栅介质层的厚度与所述第一侧墙高度之和；
所述第一隔离区和所述第二隔离区填充二氧化硅；所述第一栅介质层和所述第二栅介质层材料的介电常数高于二氧化硅的介电常数；所述氮化硅层的厚度在200-1000A之间；所述第一侧墙和所述第二侧墙为四乙氧基硅烷氧化层，所述第一侧墙和所述第二侧墙的厚度在300A-1000A之间。
2.一种CMOS管的制造方法，其特征在于，包括：
在衬底上表面挖槽形成第一隔离区和第二隔离区，所述第一隔离区和所述第二隔离区间隔设置于所述衬底；
在所述衬底上表面淀积形成栅介质层；
在所述栅介质层表面淀积形成无掺杂的多晶硅伪栅层；
在所述多晶硅伪栅层表面淀积形成氮化硅层，并透过所述氮化硅层向所述无掺杂的多晶硅伪栅层注入杂质形成多晶硅高阻膜层；
对所述多晶硅高阻膜层以及所述氮化硅层进行刻蚀，分别形成有源区伪栅和隔离区多晶硅电阻，所述有源区伪栅形成于所述第一隔离区和所述第二隔离区之间，所述隔离区多晶硅电阻形成于所述第二隔离区之上；
在所述衬底上表面注入形成第一轻掺杂漏极区和第二轻掺杂漏极区，注入方向垂直于所述衬底上表面，所述第一轻掺杂漏极区与所述第一隔离区连接，所述第二轻掺杂漏极区与所述第二隔离区连接；
在炉管进行低温淀积，分别在所述有源区伪栅与所述隔离区多晶硅电阻两侧形成第一侧墙和第二侧墙，并对所述第一侧墙和所述第二侧墙进行各向异型回刻蚀，同时去除裸露的栅介质层；
在所述衬底上表面注入形成第一源漏区和第二源漏区，所述第一源漏区与所述第一隔离区连接，所述第二源漏区与所述第二隔离区连接；
在所述衬底上表面生长形成电介质隔离层，并对所述电介质隔离层以所述氮化硅层为阻挡层进行平坦化，最终所述电介质隔离层的厚度等于所述栅介质层、所述隔离区多晶硅电阻以及所述氮化硅层的厚度总和；
在所述隔离区多晶硅电阻上方进行光刻胶保护，刻蚀去除所述有源区伪栅上方的氮化硅层；
腐蚀去除所述有源区伪栅形成伪栅沟槽，并去除光刻胶；
在所述伪栅沟槽内部及硅片表面淀积形成功函数层；
在硅片表面淀积金属填充伪栅沟槽，所述伪栅沟槽被完全填充；
以所述隔离区多晶硅电阻上方的所述氮化硅层为阻挡层，对硅片表面进行研磨，去除硅片表面的所述金属和所述功函数层形成金属栅极。
3.根据权利要求2所述的一种CMOS管的制造方法，其特征在于，所述第一隔离区和所述第二隔离区填充二氧化硅，所述栅介质层材料的介电常数高于二氧化硅的介电常数。
4.根据权利要求2所述的一种CMOS管的制造方法，其特征在于，腐蚀所述有源区伪栅的方法为氯基气体腐蚀法。
5.根据权利要求2所述的一种CMOS管的制造方法，其特征在于，向所述无掺杂的多晶硅伪栅层注入杂质形成多晶硅高阻膜层的离子注入深度在所述多晶硅高阻膜层的中心，注入能量在10-50kev之间，注入剂量在5E13-5E14/cm2之间。
6.根据权利要求2所述的一种CMOS管的制造方法，其特征在于，所述氮化硅层的厚度在200-1000A之间，所述第一侧墙和所述第二侧墙的厚度在300A-1000A之间。
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