CN101075562A - 制造晶体管结构的方法 - Google Patents

制造晶体管结构的方法 Download PDF

Info

Publication number
CN101075562A
CN101075562A CNA2007101038472A CN200710103847A CN101075562A CN 101075562 A CN101075562 A CN 101075562A CN A2007101038472 A CNA2007101038472 A CN A2007101038472A CN 200710103847 A CN200710103847 A CN 200710103847A CN 101075562 A CN101075562 A CN 101075562A
Authority
CN
China
Prior art keywords
depression
stress
drain
solid
stress solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101038472A
Other languages
English (en)
Other versions
CN100524666C (zh
Inventor
张永富
K·K·德茨富利安
骆志炯
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
International Business Machines Corp
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd, International Business Machines Corp filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of CN101075562A publication Critical patent/CN101075562A/zh
Application granted granted Critical
Publication of CN100524666C publication Critical patent/CN100524666C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及半导体集成电路。更具体地但非唯一地，本发明涉及应变沟道的互补型金属氧化物半导体(CMOS)晶体管结构及其制造方法。提供一种在衬底上形成应变沟道晶体管结构的方法，其包括以下步骤：形成包括深源极凹陷和源极扩展凹陷的源极应力体凹陷；形成包括深漏极凹陷和漏极扩展凹陷的漏极应力体凹陷；以及随后在所述源极应力体凹陷中形成源极应力体并在所述漏极应力体凹陷中形成漏极应力体。深源极/漏极和源极/漏极扩展应力体通过不间断刻蚀工艺和不间断外延工艺而形成。

Description

制造晶体管结构的方法
技术领域
本发明涉及半导体集成电路。更特别地但非唯一地，本发明涉及应变沟道的互补型金属氧化物半导体(CMOS)晶体管结构及其制造方法。
背景技术
包含数千个半导体器件的集成电路在很多技术领域中扮演着重要角色。在合理成本下具有高性能的器件的持续开发对于这些技术中的一些技术的未来开发是很重要的。金属氧化物半导体场效应晶体管(MOSFET)是半导体集成电路中普遍使用的。已经证明，MOSFET器件的性能可以通过向器件的部分施加机械应力来增强。
在图1(现有技术)中示意性地示出了已知的MOSFET 10。MOSFET10通常制作在诸如硅的半导体衬底12上，并且具有由导电沟道17隔开的源极区域15(也称作“深”源极区域)和漏极区域16(也称作“深”漏极区域)。
栅极叠层18设置在导电沟道17(以下称为“沟道”)上方。栅极叠层18由在沟道17之上的栅极电介质层19和在栅极电介质层19之上的栅极电极20形成。对栅极电极20的电位施加允许对电流流过在源极15和漏极16之间的沟道17进行控制。
栅极叠层18在其源极侧和漏极侧上分别设置有隔离元件21、22。隔离元件21、22的作用是关于沟道17来限定源极和漏极区域15、16的边界。例如，源极和漏极区域15、16可以通过对衬底12的掺杂剂注入而制得。
隔离元件21、22可以用作源极和漏极区域15、16形成期间的注入掩膜，以限定源极和漏极区域15、16与沟道17之间的边界。可选择地，源极和漏极区域15、16可以通过刻蚀源极凹陷和漏极凹陷并利用原位掺杂硅填充这些凹陷而制得。在这种情况下，隔离元件21、22用来保护下覆衬底免受刻蚀工艺的影响。
源极15和漏极16还分别具有浅扩展区域25、26。浅扩展区域25、26存在于沟道17的端部附近，有助于减小短沟道效应，由此提高器件的性能。
MOSFET器件的性能可以通过在衬底12与浅源极和漏极扩展25、26之间提供“晕环(halo)”区域27、28来进一步提高。晕环区域27、28通过向衬底注入与用来形成源极和漏极扩展25、26的掺杂剂的导电类型相反的掺杂剂而形成。作为示例，在形成于硅衬底上的n型FET(nFET)中，源极和漏极扩展可以通过向硅衬底注入诸如砷或磷的n型掺杂剂而制得。则该器件中的晕环区域将通过向衬底注入诸如硼的p型掺杂剂来形成。
形成晕环区域27、28的目的是抑制“穿通(punchthrough)”，“穿通”是使器件性能降低的几种短沟道效应中的一种。当器件的沟道长度短到足以使在源极和漏极扩展端部处的耗尽区域重叠而导致击穿条件时发生穿通。尽管一般通过适当的电路设计避免穿通，但晕环区域27、28的存在缩短了在源极和漏极扩展25、26的端部处的耗尽区域。这允许制作出具有更短沟道区域的器件，同时仍可避免由于穿通引起的击穿。
近来更高性能MOSFET器件开发中的进步是在器件中包含了应变硅区域。已经发现，nFET的驱动电流可以通过沿沟道17的长度施加拉伸应力来增强。p型FET(pFET)的性能可以通过沿沟道17的长度施加压缩应力而不是拉伸应力来增强。
然而，如果沿nFET的沟道17的长度施加压缩应力，则nFET的性能会降低。类似地，如果沿pFET的沟道17的长度施加拉伸应力，则pFET的性能会降低。
已经开发了很多方法来沿沟道17的长度引入应变。这些方法包括将具有第一自然晶格常数的半导体材料的外延层(以下称为外延层(epilayer))生长在具有与第一自然晶格常数不同的第二自然晶格常数的衬底12的顶上。由此可以形成上覆半导体材料的双轴应变外延层。自然晶格常数是指未应变结晶体材料的晶格常数。
例如，外延层可以由硅形成，并且衬底可以由硅锗合金(以下称为硅锗)形成。硅具有约为5.43的自然晶格常数。取决于合金中锗的浓度，硅锗具有约在5.43和5.66之间的自然晶格常数。锗的浓度越高，合金的自然晶格常数越大。由于硅锗的自然晶格常数高于硅的自然晶格常数，所以整个硅外延层将处于双轴拉伸应力的状态。美国专利No.6,867,428(BESSER等人)公开了一种具有在这种外延层中形成的应变硅沟道的应变硅nFET。
用于形成应变沟道区域的可选择方法是，使用未应变硅衬底并通过在器件的源极和漏极区域的每一个区域内形成应力体(stressor)区域来将应变引入到沟道中。应力体区域由具有与衬底的晶格常数不同晶格常数的外延材料形成。如果应力体材料的自然晶格常数大于衬底的自然晶格常数，则应力体区域将对沟道施加压缩应力。在硅衬底的情况下，外延硅锗应力体区域的引入将在沟道中产生压缩应力。
硅碳合金(以下称为硅碳)具有比硅小的自然晶格常数，并且也可以外延生长在硅上。外延硅碳应力体区域在源极和漏极区域中的引入产生沿沟道长度的拉伸应力。
在某些先进的器件结构中，期望使应力体区域尽可能地接近于沟道，以便进一步使施加到沟道的应力最佳化。因而，可以在源极和漏极扩展区域内形成应力体区域。扩展区域可以与在栅极叠层侧壁上形成的隔离层底切。然而，这已被证实难以实际实现。
源极和漏极应力体可以通过对衬底进行注入形成。例如，可以将锗注入到硅衬底中以形成硅锗合金。可选择地，可以在硅衬底中形成源极和漏极凹陷，并且在凹陷中淀积诸如硅锗的外延应力体材料。
在几种已知的具有源极/漏极扩展应力体的晶体管结构中，沟道区域没有被源极/漏极扩展应力体的端部所限定。相反，源极/漏极扩展应力体位于源极/漏极扩展区域的边界内，使得在应力体区域与源极/漏极扩展区域的相应端部之间提供掺杂硅的区域。
通过利用称为“底切”的各向同性刻蚀工艺的特征，可以将通过刻蚀衬底形成源极和漏极扩展应力体的方法适用于形成源极和漏极应力体扩展凹陷。如果通过各向同性刻蚀技术形成源极和漏极凹陷，则隔离元件21、22下覆的衬底部分将被去除。这种现象称为“底切”。
然而，各向同性刻蚀工艺的缺点在于其难以控制。各向同性刻蚀工艺会受到器件表面上残留膜的影响。另外，其会受到由附近保护层引起的微负载效应(microloading effect)的影响。因此，难以确保通过各向同性刻蚀形成的源极和漏极应力体扩展凹陷具有可再现形态。保护层是指用来保护不需要被刻蚀以形成凹陷的衬底区域的层。
现有技术的另一个缺点在于，需要大量的工艺步骤来制造半导体器件。例如，淀积掩膜层，构图掩膜层，刻蚀层，在淀积之前清洁表面，以及随后淀积步骤的多个步骤。这些步骤在制造器件的过程中会重复若干次。
对这些问题的解决方案已经进行了长期的探索，但现有的发展还没有给出或暗示出任何解决方案，并且因而这些问题的解决方案长期困扰着本领域技术人员。
发明内容
本发明的目的在于至少部分地减少上述问题。
本发明实施例的另一目的在于提供一种改进的具有应变沟道区域的晶体管结构。
本发明实施例的又一目的在于提供一种用于应变沟道晶体管结构的制造方法。
根据本发明的第一方面，提供一种在衬底上形成应变沟道晶体管结构的方法，包括以下步骤：形成包括深源极凹陷和源极扩展凹陷的源极应力体凹陷；形成包括深漏极凹陷和漏极扩展凹陷的漏极应力体凹陷；以及随后在所述源极凹陷中形成源极应力体并在所述漏极凹陷中形成漏极应力体。本发明的实施例相比于现有技术提供了很多优点。在本发明的一些实施例中，将应力体形成在整个源极/漏极和源极/漏极扩展区域中。因而，沟道区域的宽度由扩展应力体区域的相邻端部所限定。这样具有以下优点：可以使沟道中的应变水平高于现有技术器件中的水平，其中在现有技术器件中，应力体仅形成在源极/漏极和源极/漏极扩展区域中的部分中。在其它实施例中，由于在随后的尖峰退火步骤期间掺杂剂从扩展应力体区域向沟道的扩散所引起的在应力体与衬底之间界面处的模糊效应，沟道区域的宽度没有被扩展应力体区域的相邻端部所精确限定。尽管如此，但扩展应力体区域还是非常接近于沟道区域。
在本发明的实施例中，借助于刻蚀工艺形成源极/漏极和源极/漏极扩展应力体，这样具有以下优点：可以使源极/漏极和源极/漏极扩展应力体之间的边界非常陡峭。因此可以在源极/漏极扩展应力体与应变沟道区域之间形成非常陡峭的结。该特征能够使得实现改进的短沟道特性。
此外，在本发明的实施例中，通过不间断刻蚀工艺和不间断外延工艺形成源极/漏极应力体。使用不间断工艺的优点在于，可以以较短的时间周期以及减少的工艺步骤数目来执行制造工艺。这些因素对于提高工艺效率和器件产量以及降低制造成本会具有重大关联。本发明实施例所公开的不间断刻蚀和不间断外延工艺能够使得源极/漏极凹陷形成为具有比其余凹陷深度小的深度的扩展凹陷。这具有可以改善晶体管结构的应力分布的优点。
在根据本发明实施例的生长源极/漏极和源极/漏极扩展应力体的工艺期间，可以对源极/漏极和源极/漏极扩展应力体进行原位掺杂。该特征的优点在于，可以使源极和漏极扩展区域高度激活。如果不对源极/漏极和源极/漏极扩展应力体进行原位掺杂，则可以执行常规的离子注入和退火来形成掺杂的源极/漏极和源极/漏极扩展应力体。
附图说明
以下将参照附图，仅通过示例的方式描述本发明的实施例，其中：
图1(现有技术)是图示现有技术的MOSFET器件的横截面。
图2A、2B、2C和2D示出了根据本发明实施例的MOSFET制造工艺期间形成的结构。
图3A、3B、3C、3D和3E示出了根据本发明另一实施例的MOSFET制造工艺期间形成的结构。
具体实施方式
下列实施例旨在更充分地说明本发明，而不限制其范围，因为许多修改和变化对于本领域技术人员而言将是显而易见的。
图2A至图2D示出了在根据本发明的第一优选实施例的应变沟道晶体管结构200(图2D)的制造期间形成的结构。
在晶体管结构200之间的衬底202中形成浅沟槽隔离(STI)区域205。可以通过在衬底202中形成具有锥形侧壁(taperedsidewall)的沟槽并利用诸如氧化硅、氮化硅等的材料填充该沟槽来形成STI区域205。
图2A示出了具有栅极结构201的器件结构，该栅极结构201形成在为硅的第一半导体材料的衬底202上。虽然这里将第一半导体材料描述为硅，但将理解到，也可以使用诸如锗或GaAs等的其它材料。栅极结构201具有形成在硅衬底202上的栅极绝缘层201A和形成在栅极绝缘层201A之上的栅极电极201B。
栅极绝缘层201A为氧化硅，但将理解到，可以单独地使用诸如氮化硅、氧化铝、氧化铪等的其它材料，或组合地使用这些材料，例如氧化硅和氮化硅层的组合。可以通过硅衬底的热氧化来生长氧化硅。可以借助于等离子体氮化或热氮化将氮引入到氧化硅中。
栅极电极201B通常为多晶硅，但可选择地为锗、硅化镍、铜、铝或诸如注入有如锗的第二材料的多晶硅之类的其它材料。
在栅极结构201之上形成硬掩膜层203。有利地，硬掩膜层203为氧化物硬掩膜层，并且硬掩膜层203的厚度约为从50埃到600埃。
在栅极结构201的侧壁上形成常规隔离元件。该隔离元件包括分别在栅极结构的源极侧和漏极侧上的偏移(offset)隔离元件207、208，以及分别在偏移隔离元件207、208的侧壁上形成的可丢弃的(disposable)氮化物隔离元件211、212。可以执行对源极和漏极区域的可选注入，以增强随后刻蚀期间在源极和漏极区域中的刻蚀速率。
有利地，偏移隔离元件由氧化硅形成，同时有利地，可丢弃的氮化物隔离元件由氮化硅形成。还将可丢弃的氧化物隔离元件215、216分别形成在栅极结构201的栅极侧和漏极侧上的衬底202之上。可丢弃的氧化物隔离元件215、216分别夹在衬底202和可丢弃的氮化物隔离元件211、212之间。在本发明的实施例中，可丢弃的氧化物隔离元件215、216可以由与偏移隔离元件207、208相同的氧化物膜形成。有利地，可丢弃的氧化物隔离元件215、216的厚度约从20埃到300埃。
图2B示出了在去除可丢弃的氮化物隔离元件211、212以及形成深源极应力体凹陷的第一部分217和深漏极应力体凹陷的第一部分218之后的图2A的结构。有利地，深应力体凹陷的第一部分的深度约为300埃到1200埃。
可丢弃的氮化物隔离元件211、212可以通过刻蚀步骤来去除。刻蚀步骤可以包括湿法刻蚀步骤。可选择地，刻蚀步骤可以包括化学下游刻蚀(CDE：chemical downstream etching)步骤。刻蚀可丢弃的氮化物隔离元件的步骤使偏移隔离元件207、208和可丢弃的氧化物隔离元件215、216暴露。暴露的漏极侧偏移隔离元件208与暴露的源极侧可丢弃的氧化物隔离元件216一起，以及暴露的源极侧偏移隔离元件207与暴露的漏极侧可丢弃的氧化物隔离元件215一起，形成L形隔离元件。
根据本发明的第一实施例，在深应力体凹陷的第一部分217、218的形成期间消耗可丢弃的氧化物隔离元件215、216。有利地，调整诸如可丢弃的氧化物隔离元件215、216的厚度之类的制造工艺参数、刻蚀条件以及其它参数，使得大致在完成应力体凹陷的第一部分217、218的形成的同时，将可丢弃的氧化物隔离元件215、216的暴露部分全部消耗掉。有利地，使用在衬底材料与可丢弃的氧化物隔离元件215、216之间具有低选择性的刻蚀。
有利地，使用包括流动气体混合物的气态刻蚀剂，执行源极和漏极应力体凹陷的反应离子刻蚀。流动气体的混合物可以包括：以流速约从5到300sccm、温度约在30℃到100℃之间的HBr、O2、He、Cl2、SF6、N2(单独或组合)。压力可以从约5mTorr到100mTorr，在从约20W到500W的功率下，持续时间约7秒到200秒。
在深应力体凹陷的第一部分217、218的形成期间，偏移隔离元件207、208的上部部分和硬掩膜层203的上部部分也会被刻蚀。因而，将偏移隔离元件207、208和硬掩膜层203形成为具有足以确保在刻蚀工艺之后栅极叠层201仍被保护的尺寸。
有利地，通过各向同性反应离子刻蚀的步骤形成深应力体凹陷的第一部分217、218。各向同性反应离子刻蚀具有这样的优点：它形成圆化凹陷，具有调谐凹陷剖面(profile)的灵活性。在不使短沟道特性恶化的条件下，这使得将更多的应变引入到器件沟道。可选择地，可以使用各向异性和各向同性刻蚀工艺的组合。
图2C示出了在进一步刻蚀衬底202的暴露区域的步骤之后的图2B的结构。进一步刻蚀的步骤导致形成深源极应力体凹陷的第二部分219和源极扩展凹陷221；以及深漏极应力体凹陷的第二部分220和漏极扩展凹陷222。
有利地，将深源极凹陷的第二部分形成为具有约从200埃到600埃的深度。源极扩展凹陷的深度有利地约从100埃到500埃。
有利地，通过各向异性刻蚀工艺形成应力体扩展凹陷221、222和深应力体凹陷的第二部分219、220。
在可选择实施例中，深应力体凹陷的第一部分也可以通过各向异性刻蚀工艺形成。在这种情况下，可以使用相同的刻蚀条件形成深应力体的第一和第二部分。
在进一步可选择的实施例中，使用各向同性刻蚀工艺刻蚀每个凹陷。
由于其中形成深应力体凹陷的衬底区域比其中形成应力体扩展凹陷的衬底区域更长时间地暴露于刻蚀条件，所以深应力体凹陷具有比应力体扩展区域更大的深度。这导致形成阶梯式源极凹陷225和阶梯式漏极凹陷226。源极凹陷225具有深源极凹陷219和源极扩展凹陷221。漏极凹陷226具有深漏极凹陷220和漏极扩展凹陷222。
图2D示出了在应力体凹陷225、226中选择性地外延生长第二半导体材料的步骤之后的图2C的结构。选择性地外延生长第二半导体材料的步骤导致形成具有源极扩展应力体区域227A的源极应力体227和具有漏极扩展应力体区域228A的漏极应力体228。
有利地，执行第二半导体材料的选择性生长，使得第二半导体材料的生长仅发生在衬底202的暴露表面上方。正如本领域技术人员将理解的那样，通过利用高温外延生长和/或外延生长期间气流的切换，可以控制上表面的表面形貌。
此外，有利的是，利用掺杂剂对第二半导体材料进行原位掺杂。原位掺杂的优点在于，不需要分离的掺杂剂注入步骤。此外，与注入掺杂剂的情况相比，可以更紧密地控制应力体内掺杂剂浓度的均匀性。通过原位掺杂步骤还可以形成更加高度激活的源极和漏极区域。
每个应力体中，应力体的组分都可以是均匀的，该组分包括应力体中掺杂剂的浓度。可选地，在每个应力体中，第二半导体材料的组分可以变化。进一步可选地，每个应力体内掺杂剂的组分可以变化。例如，每个应力体的上部部分中的掺杂剂浓度可以不同于每个应力体的下部部分中的掺杂剂浓度。
在选择性外延生长之前执行对衬底的暴露表面的外延预清洁，使得可以生长高质量的外延材料。有利地，利用气态或液态溶液形式的氢氟酸(HF)执行外延预清洁，或者通过包括气体或液态形式的HF的化学剂和步骤的组合来执行外延预清洁。在选择性外延生长之前，还可以执行预烘焙步骤，以确保形成良好质量的外延层。预烘焙步骤可以包括加热到约从750℃到1000℃范围的温度并持续约2秒到20分钟的步骤。
在预烘焙步骤期间的环境气氛可以包括氢气(H2)气氛。可选择地，可以使用氮气(N2)气氛、氩气气氛或其它气氛，诸如氢气气氛和氮气气氛二者的组合。有利地，预烘焙步骤包括氢气气氛。有利地，通过化学汽相淀积或分子束外延执行外延生长。更有利地，通过快速热化学汽相淀积(RTCVD)执行外延生长。
在形成pFET器件的情况下，第二半导体材料有利地包含硅锗合金(以下称为硅锗)。有利地，硅锗中的Ge组分为10到40原子百分比。有利地，Ge原子定位在取代晶格位置中，以便产生应变沟道。
在形成nFET器件的情况下，第二半导体材料有利地包含硅碳合金(以下称为硅碳)。有利地，硅碳中的C组分为0.1到10原子百分比。有利地，C原子定位在取代晶格位置中，以便产生应变沟道。
在衬底202中由扩展应力体区域227A、228A的相对端部227B、228B限定导电沟道229(以下称为“沟道”229)。沟道229经受由于应力体227、228的存在引起的应变，并因此也称为“应变沟道”229。可选择地，可以与由于随后尖峰退火步骤期间掺杂剂从扩展应力体区域227A、228A向沟道229扩散引起的模糊效应一起，由扩展应力体区域227A、228A的相邻端部限定沟道229的宽度。
可以形成源极应力体和漏极应力体，使得它们的上表面与衬底202的表面202A基本共面。可选择地，源极应力体和漏极应力体可以突出到衬底202的表面202A的水平面之外，由此产生加高的源极和漏极结构。加高的源极和漏极结构具有增强器件性能的优点。
与通过注入(例如，将Ge注入到硅衬底中)的应力体形成相比，通过刻蚀且之后在通过刻蚀形成的凹陷中淀积应力体材料形成应力体区域是有利的。由于在通过注入的应力体形成情况中需要精细控制注入能量，当与注入相反，通过刻蚀和淀积的步骤形成时，可以较高均匀性地形成应力体区域。当然应理解到，本发明的实施例可以通过注入形成应力体区域的部分。
之前已经参照硬掩膜层的使用描述了本发明的实施例。将理解到，可以使用其它类型的掩蔽层，诸如软掩膜层或其它层。
图3A到图3E图示了根据本发明第二优选实施例的应变沟道晶体管结构300(图3E)的制造期间形成的结构。
在晶体管结构300之间的衬底302中形成浅沟槽隔离(STI)区域305。STI区域305可以通过在衬底302中形成具有锥形侧壁的沟槽并用诸如氧化硅的氧化物填充该沟槽来形成。
图3A示出了具有栅极结构301的器件结构，其中栅极结构301形成在为硅的第一半导体材料的衬底302上。虽然这里将第一半导体材料描述为硅，但将理解到，可以使用诸如锗或GaAs等的其它材料。栅极结构301具有形成在硅衬底302上的栅极绝缘层301A和形成在栅极绝缘层301A之上的栅极电极301B。
栅极绝缘层301A为氧化硅，但应理解的是，可以单独地使用其它材料，诸如使用氮化硅、氧化铝、氧化铪等，或组合地使用这些材料，例如氧化硅和氮化硅层的组合。氧化硅可以通过硅衬底的热氧化来生长。可以借助于等离子体氮化或热氮化，将氮引入到氧化硅中。
栅极电极301B典型地为多晶硅，但可选地可以为锗、硅化镍、铜、铝或其它材料，诸如注入有如锗的第二材料的多晶硅。
将硬掩膜层303形成在栅极结构301之上。有利地，硬掩膜层303为氧化物硬掩膜层，并且硬掩膜层303的厚度约从50埃到600埃。
将常规隔离元件形成在栅极结构301的侧壁上。该隔离元件包括分别在栅极结构的源极侧和漏极侧上的偏移隔离元件307、308以及分别在偏移隔离元件307、308的侧壁上形成的可丢弃的氮化物隔离元件311、312。
偏移隔离元件有利地由氧化硅形成，而可丢弃的氮化物隔离元件有利地由氮化硅形成。将可丢弃的氧化物隔离元件315、316分别形成在栅极结构301的栅极侧和漏极侧上的衬底302之上。可丢弃的氧化物隔离元件315、316分别夹在衬底302和可丢弃的氮化物隔离元件311、312之间。在本发明的实施例中，可丢弃的氧化物隔离元件315、316可以由与偏移隔离元件307、308相同的氧化物膜形成。
图3B示出了在去除可丢弃的氮化物隔离元件311、312并刻蚀衬底302的暴露区域以形成深源极应力体凹陷的第一部分317和深漏极应力体凹陷的第一部分318的步骤之后的图3A的结构。有利地，深应力体凹陷的第一部分317、318约为300到1200深。
有利地，通过各向同性反应离子刻蚀的步骤形成深应力体凹陷的第一部分317、318。各向同性反应离子刻蚀具有这样的优点：它形成圆化凹陷，具有调谐凹陷剖面的灵活性。这允许将更多的应变引入到器件沟道。可选择地，可以使用各向异性和各向同性刻蚀工艺的组合。
可以通过刻蚀步骤去除可丢弃的氮化物隔离元件311、312。该刻蚀步骤可以包括湿法刻蚀步骤。可选择地，刻蚀步骤可以包括化学下游刻蚀(CDE)的步骤。刻蚀可丢弃的氮化物隔离元件的步骤使偏移隔离元件307、308和可丢弃的氧化物隔离元件315、316暴露。
暴露的漏极侧偏移隔离元件308与暴露的源极侧可丢弃的氧化物隔离元件316一起，以及暴露的源极侧偏移隔离元件307与暴露的漏极侧可丢弃的氧化物隔离元件315一起，形成L形隔离元件。
有利地，通过反应离子刻蚀的工艺形成深应力体凹陷的第一部分317、318。
根据本发明的第二实施例，在形成深应力体凹陷的第一部分317、318之后，可丢弃的氧化物隔离元件315、316保留。这是通过执行选择性反应离子刻蚀工艺实现的。该选择性反应离子刻蚀工艺旨在刻蚀硅而不是氧化硅。
图3C示出了在去除可丢弃的氧化物隔离元件315、316的步骤之后的图3B的结构。可丢弃的氧化物隔离元件315、316也可以称作牺牲隔离元件315、316。
有利地，通过反应离子刻蚀工艺去除可丢弃的氧化物隔离元件315、316。有利地，通过将气体的化学组分从第一化学组分改变到第二化学组分，来去除可丢弃的氧化物隔离元件315、316，其中第一化学组分是在用于形成深应力体凹陷的第一部分317、318的反应离子刻蚀工艺中所使用的。有利地，当基本完成深应力体凹陷的第一部分317、318的形成时，将气体的化学组分从第一化学组分改变到第二化学组分。
有利地，第一化学组分单独或组合地具有HBr、O2、He、Cl2、SF6或N2的流动气体。该气体可以按以下条件通过：流速约5到300sccm；温度约30℃到100℃；压力约5mTorr到100mTorr；功率约20W到500W；持续时间约7秒到200秒。
有利地，第二化学组分单独或组合地具有CF4、CHF3、CH2F2或He的流动气体。该气体可以按以下条件通过：流速约5sccm到300sccm；温度约30℃到100℃；压力约5mTorr到100mTorr；功率约20W到500W；持续时间约7秒到200秒。
图3D示出了在进一步刻蚀衬底302的暴露区域的步骤之后的图3C的结构。进一步刻蚀的步骤导致形成深源极应力体凹陷的第二部分319和源极扩展凹陷321以及深漏极应力体凹陷的第二部分320和漏极扩展凹陷322。
有利地，使用第一化学组分的气体，利用反应离子刻蚀工艺执行进一步刻蚀的步骤。
由于其中形成深应力体凹陷319、320的衬底区域比其中形成应力体扩展凹陷321、322的衬底区域更长时间地暴露于刻蚀条件，所以深应力体凹陷319、320具有比应力体扩展区域321、322更大的深度。这导致形成阶梯式源极凹陷325和阶梯式漏极凹陷326。源极凹陷325具有深源极凹陷319和源极扩展凹陷321。漏极凹陷326具有深漏极凹陷320和漏极扩展凹陷322。
有利地，形成深源极凹陷的第二部分以具有约从200埃到600埃的深度。有利地，源极扩展凹陷的深度约从100埃到500埃。
有利地，通过各向异性刻蚀工艺形成应力体扩展凹陷321、322和深应力体凹陷的第二部分319、320。
在可选择的实施例中，也可以通过各向异性刻蚀工艺形成深应力体凹陷的第一部分。在这种情况下，可以使用相同的刻蚀条件来形成深应力体的第一和第二部分。
在又一可选择实施例中，利用各向同性刻蚀工艺刻蚀每个凹陷。
图3E示出了在应力体凹陷325、326中选择性外延生长第二半导体材料的步骤之后的图3D的结构。选择性外延生长第二半导体材料的步骤导致形成具有源极扩展应力体区域327A的源极应力体327和具有漏极扩展应力体区域328A的漏极应力体328。
正如在第一实施例的情况中那样，有利地，执行第二半导体材料的选择性生长，使得第二半导体材料的生长仅发生在衬底202的暴露表面上方。如本领域技术人员所理解的那样，通过利用高温外延生长和/或气流的切换可以控制上表面的表面形貌。
此外，还有利的是，利用掺杂剂对第二半导体材料进行原位掺杂。原位掺杂的优点在于，不需要分离的掺杂剂注入步骤。此外，与注入掺杂剂的情况相比，可以更紧密地控制应力体内掺杂剂浓度的均匀性。通过原位掺杂的步骤也可以形成更加高度激活的源极和漏极区域。
每个应力体中，应力体的组分都可以是均匀的，该组分包括应力体中掺杂剂的浓度。可选择地，在每个应力体中，第二半导体材料的组分可以变化。进一步可选择地，每个应力体内掺杂剂的组分可以变化。例如，每个应力体的上部部分中的掺杂剂浓度可以不同于每个应力体的下部部分中的掺杂剂浓度。
在选择性外延生长之前执行对衬底的暴露表面的外延预清洁，使得可以生长高质量的外延材料。有利地，利用气态或液态溶液形式的氢氟酸(HF)执行外延预清洁，或者通过包括气体或液态形式的HF的化学剂和步骤的组合来执行外延预清洁。在选择性外延生长之前，还可以执行预烘焙步骤，以确保形成良好质量的外延层。预烘焙步骤可以包括加热到约从750℃到1000℃范围的温度并持续约2秒到20分钟的步骤。
在预烘焙步骤期间的环境气氛可以包括氢气(H2)气氛。可选择地，可以使用氮气(N2)气氛、氩气气氛或其它气氛，诸如氢气气氛和氮气气氛二者的组合。有利地，预烘焙步骤包括氢气气氛。有利地，通过化学汽相淀积或分子束外延执行外延生长。更有利地，通过快速热化学汽相淀积(RTCVD)执行外延生长。
在衬底302中由扩展应力体327A、328A的相对端部327B、328B限定导电沟道329(以下称为“沟道”329)。沟道329经受由于应力体327、328的存在所引起的应变，并因此还称为“应变沟道”。可选择地，可以与由于随后尖峰退火步骤期间掺杂剂从扩展应力体区域327A、328A向沟道329扩散引起的模糊效应一起，通过扩展应力体区域327A、328A的相邻端部限定沟道329的宽度。
可以形成源极应力体327和漏极应力体328，使得它们的上表面与衬底302的表面302A基本共面。可选择地，源极应力体和漏极应力体可以突出到衬底302的表面302A的水平面之外，由此产生加高的源极和漏极结构。加高的源极和漏极结构具有增强器件性能的优点。
与通过注入(例如，将Ge注入到硅衬底中)的应力体形成相比，通过刻蚀且之后在通过刻蚀形成的凹陷中淀积应力体材料形成应力体区域是有利的。由于在通过注入的应力体形成情况中需要精细控制注入能量，当与注入相反，通过刻蚀和淀积的步骤形成时，可以较高均匀性地形成应力体区域。当然应理解到，本发明的实施例可以通过注入形成应力体区域的部分。
之前已经参照硬掩膜层的使用描述了本发明的实施例。将理解到，可以使用其它类型的掩蔽层，诸如软掩膜层或其它层。
在本说明书的描述和权利要求中，措词“包括”和“包含”以及措词的变体，都是指“包括但不限于”，并且不旨在排除其它部分、添加物、组件、整体或步骤。
在本说明书的描述和权利要求中，除了上下文另外需要之外，单数涵盖复数。特别地，在使用不定冠词的情况下，应将说明书理解为涵盖复数以及单数，除非上下文另外需要。
结合本发明的特定方面、实施例或示例所描述的特征、整体、特性、化合物、化学成分或基团应理解为，可应用于在此描述的除了与之不相容的之外的任何其它方面、实施例或示例。
尽管结合特定最佳方式描述了本发明，但应理解到，对于本领域技术人员而言，根据以上描述，许多替选方案、修改方案和变化方案将是显而易见的。相应地，旨在包括落在权利要求范围内所有这样的替选方案、修改方案和变化方案。应从说明性和非限制性的意义上解释这里所阐述的或附图中所示出的所有内容。

Claims (24)

1.一种在衬底上形成应变沟道晶体管结构的方法，包括以下步骤：
形成包括深源极凹陷和源极扩展凹陷的源极应力体凹陷；
形成包括深漏极凹陷和漏极扩展凹陷的漏极应力体凹陷；以及
随后在所述源极应力体凹陷中形成源极应力体并在所述漏极应力体凹陷中形成漏极应力体。
2.根据权利要求1所述的方法，其中所述源极应力体包括深源极应力体部分和源极扩展应力体部分，以及所述漏极应力体包括深漏极应力体部分和漏极扩展应力体部分。
3.根据权利要求2所述的方法，还包括形成具有比相应源极和漏极扩展应力体部分的深度更大深度的深源极和深漏极应力体部分。
4.根据权利要求3所述的方法，还包括在所述源极和漏极扩展应力体部分的相对端部之间形成应变沟道。
5.根据权利要求1所述的方法，其中在形成源极和漏极应力体凹陷的步骤之前是在其中将要形成相应源极和漏极应力体凹陷的衬底部分之上形成牺牲层的步骤。
6.根据权利要求5所述的方法，其中形成所述源极和漏极应力体凹陷中每一个凹陷的步骤还包括以下步骤：
形成所述深应力体凹陷的第一部分；
去除所述牺牲层；
随后形成所述深应力体凹陷的第二部分；以及
形成所述扩展应力体凹陷。
7.根据权利要求6所述的方法，其中去除所述牺牲层的步骤与刻蚀所述深应力体凹陷的所述第一部分的步骤同时执行，由此所述刻蚀步骤去除所述牺牲层。
8.根据权利要求7所述的方法，其中刻蚀所述深应力体凹陷的所述第一部分的步骤包括各向同性刻蚀所述应力体凹陷的步骤。
9.根据权利要求8所述的方法，其中所述各向同性刻蚀的步骤包括反应离子刻蚀的步骤。
10.根据权利要求9所述的方法，其中形成所述深应力体凹陷的所述第二部分的步骤和形成所述扩展应力体凹陷的步骤包括各向异性刻蚀的步骤。
11.根据权利要求10所述的方法，其中所述各向异性刻蚀的步骤包括反应离子刻蚀的步骤。
12.根据权利要求7所述的方法，其中形成所述深应力体凹陷的所述第一部分、形成所述深应力体凹陷的所述第二部分和形成所述扩展应力体凹陷的步骤都通过各向异性刻蚀执行或都通过各向同性刻蚀执行。
13.根据权利要求1所述的方法，其中所述衬底由具有第一自然晶格常数的第一半导体材料形成，以及形成所述应力体的步骤包括利用具有与所述第一半导体材料不同的第二自然晶格常数的第二半导体材料填充所述凹陷的步骤。
14.根据权利要求13所述的方法，其中利用第二半导体材料填充所述凹陷的步骤包括对所述第二半导体材料进行原位掺杂的步骤。
15.根据权利要求13所述的方法，其中利用第二半导体材料填充所述凹陷的步骤还包括形成加高的源极应力体区域和加高的漏极应力体区域的步骤，由此所述深源极和漏极应力体的上表面突出到所述衬底表面的水平面之外。
16.根据权利要求2所述的方法，其中所述扩展应力体部分的上表面与所述衬底的表面基本共面。
17.根据权利要求6所述的方法，其中去除所述牺牲层的步骤在形成所述深应力体凹陷的所述第一部分的步骤之后执行。
18.根据权利要求17所述的方法，其中去除所述牺牲层的步骤包括改变用于刻蚀所述深应力体凹陷的所述第一部分的刻蚀剂的组分的步骤，以由此消耗掉所述牺牲层。
19.根据权利要求18所述的方法，其中所述刻蚀剂以气体形式提供。
20.根据权利要求17所述的方法，其中形成所述深应力体凹陷的所述第一部分的步骤包括各向异性刻蚀的步骤。
21.根据权利要求20所述的方法，其中所述各向异性刻蚀的步骤包括反应离子刻蚀的步骤。
22.根据权利要求21所述的方法，其中形成所述深应力体凹陷的所述第二部分的步骤和形成所述应力体扩展凹陷的步骤包括各向异性刻蚀的步骤。
23.根据权利要求17所述的方法，其中各向异性刻蚀所述应力体凹陷的步骤包括反应离子刻蚀的步骤。
24.根据权利要求19所述的方法，其中形成所述深应力体凹陷的所述第一部分、形成所述深应力体凹陷的所述第二部分和形成所述应力体扩展凹陷的步骤都通过各向异性刻蚀执行或者都通过各向同性刻蚀执行。
CNB2007101038472A 2006-05-17 2007-05-16 制造晶体管结构的方法 Active CN100524666C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/383,952 2006-05-17
US11/383,952 US7413961B2 (en) 2006-05-17 2006-05-17 Method of fabricating a transistor structure

Publications (2)

Publication Number Publication Date
CN101075562A true CN101075562A (zh) 2007-11-21
CN100524666C CN100524666C (zh) 2009-08-05

Family

ID=38712473

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101038472A Active CN100524666C (zh) 2006-05-17 2007-05-16 制造晶体管结构的方法

Country Status (3)

Country Link
US (1) US7413961B2 (zh)
CN (1) CN100524666C (zh)
SG (2) SG137760A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376573A (zh) * 2010-08-10 2012-03-14 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法
CN102403229A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 台阶状硅锗源/漏结构的制造方法
CN107045984A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN107785319A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
WO2019077485A1 (en) * 2017-10-19 2019-04-25 International Business Machines Corporation NANOFILE TRANSISTORS WITH DIFFERENT DIELECTRIC GRID AND EXTRACTION WORKING METALS

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
KR100753083B1 (ko) * 2006-04-28 2007-08-31 주식회사 하이닉스반도체 반도체소자의 리세스채널 형성 방법
US7772071B2 (en) * 2006-05-17 2010-08-10 Chartered Semiconductor Manufacturing Ltd. Strained channel transistor and method of fabrication thereof
US7858529B2 (en) * 2006-12-18 2010-12-28 United Microelectronics Corp. Treatment method of semiconductor, method for manufacturing MOS, and MOS structure
US7838887B2 (en) * 2008-04-30 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain carbon implant and RTA anneal, pre-SiGe deposition
US7838308B2 (en) * 2008-05-12 2010-11-23 Advanced Micro Devices, Inc. Method of controlling embedded material/gate proximity
US8143131B2 (en) 2009-03-31 2012-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating spacers in a strained semiconductor device
US8404538B2 (en) * 2009-10-02 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device with self aligned stressor and method of making same
US8035141B2 (en) * 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
KR101617241B1 (ko) * 2009-11-25 2016-05-03 삼성전자주식회사 반도체 소자의 제조방법
US8236660B2 (en) 2010-04-21 2012-08-07 International Business Machines Corporation Monolayer dopant embedded stressor for advanced CMOS
DE102010029532B4 (de) * 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8187975B1 (en) 2010-12-06 2012-05-29 Stmicroelectronics, Inc. Hydrochloric acid etch and low temperature epitaxy in a single chamber for raised source-drain fabrication
US9076817B2 (en) * 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US8435846B2 (en) * 2011-10-03 2013-05-07 International Business Machines Corporation Semiconductor devices with raised extensions
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9287138B2 (en) 2012-09-27 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET low resistivity contact formation method
CN104681535B (zh) * 2013-11-29 2017-09-29 台湾积体电路制造股份有限公司 半导体器件的接触件结构
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
CN103972065A (zh) * 2014-05-05 2014-08-06 清华大学 SiGe层的形成方法
US9960084B1 (en) 2016-11-01 2018-05-01 United Microelectronics Corp. Method for forming semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6867428B1 (en) 2002-10-29 2005-03-15 Advanced Micro Devices, Inc. Strained silicon NMOS having silicon source/drain extensions and method for its fabrication
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376573B (zh) * 2010-08-10 2013-08-14 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法
CN102376573A (zh) * 2010-08-10 2012-03-14 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法
CN102403229A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 台阶状硅锗源/漏结构的制造方法
CN102403229B (zh) * 2010-09-17 2013-11-13 中芯国际集成电路制造(北京)有限公司 台阶状硅锗源/漏结构的制造方法
CN107045984A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN107785319B (zh) * 2016-08-31 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107785319A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
WO2019077485A1 (en) * 2017-10-19 2019-04-25 International Business Machines Corporation NANOFILE TRANSISTORS WITH DIFFERENT DIELECTRIC GRID AND EXTRACTION WORKING METALS
GB2579533A (en) * 2017-10-19 2020-06-24 Ibm Nanosheet transistors with different gate dielectrics and workfunction metals
GB2579533B (en) * 2017-10-19 2020-11-04 Ibm Nanosheet transistors with different gate dielectrics and workfunction metals
JP2021500738A (ja) * 2017-10-19 2021-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイスを形成する方法および半導体デバイス
US10553495B2 (en) 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US11069577B2 (en) 2017-10-19 2021-07-20 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US11101182B2 (en) 2017-10-19 2021-08-24 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
JP7184885B2 (ja) 2017-10-19 2022-12-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスを形成する方法および半導体デバイス

Also Published As

Publication number Publication date
SG137799A1 (en) 2007-12-28
SG137760A1 (en) 2007-12-28
US20070269952A1 (en) 2007-11-22
CN100524666C (zh) 2009-08-05
US7413961B2 (en) 2008-08-19

Similar Documents

Publication Publication Date Title
CN101075562A (zh) 制造晶体管结构的方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN100345280C (zh) 具有晶格不相称区的变形沟道晶体管结构及其制造方法
JP5043314B2 (ja) 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔを製造する方法
US9899519B2 (en) Defect-Free SiGe source/drain formation by epitaxy-free process
CN2726123Y (zh) 半导体组件
CN1222986C (zh) 半导体装置的制造方法和半导体装置
US8114727B2 (en) Disposable spacer integration with stress memorization technique and silicon-germanium
US20080124874A1 (en) Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions
KR100630767B1 (ko) 에피택셜 영역을 구비하는 모스 트랜지스터의 제조방법
CN1767157A (zh) 微机电元件及其制造方法与p型沟道晶体管的制造方法
US20070298565A1 (en) Junction leakage reduction in SiGe process by implantation
CN1941412A (zh) 平面超薄绝缘体上半导体沟道mosfet及其制造方法
CN1738056A (zh) 晶体管及其制造方法
CN1897231A (zh) 半导体装置及其形成方法
CN1892998A (zh) 形成半导体结构或元件的方法
CN1674300A (zh) 沟道中具浅锗注入区的晶体管
KR101522792B1 (ko) 리세싱된 상부 표면을 갖는 소스 및 드레인 스트레서
CN1976033A (zh) 半导体器件及其制造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
CN1913111A (zh) 半导体元件及其形成方法
CN1881586A (zh) 半导体器件及其制造方法
CN1909247A (zh) 场效应晶体管及其制造方法
CN1679169A (zh) 半导体器件及其制造方法
CN101030541A (zh) 半导体晶体管元件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant