CN109037069A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构，所述栅极结构具有第一侧以及与第一侧相对的第二侧；在所述栅极结构第一侧的基底内形成第一开口，所述第一开口的底部暴露出基底；在所述第一开口侧壁的基底内形成第一阻挡区；在所述第一开口底部的基底内形成第二阻挡区；形成所述第一阻挡区和第二阻挡区之后，在第一开口内内形成源掺杂层；在栅极结构第二侧的基底内形成漏掺杂层。所述方法能够抑制短沟道效应。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此，晶体管的栅极变得越来越细越长且长度变得比以往更短，使得短沟道效应也更易发生。
所述短沟道效应会引起晶体管的阈值电压漂移、截止电流增强甚至击穿。这些问题严重影响集成电路的电学性能，甚至导致整个电路失效。因此，迫切寻求一种抑制短沟道效应的方法，来提高半导体器件的性能。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构具有第一侧以及与第一侧相对的第二侧；在所述栅极结构第一侧基底内形成第一开口，所述第一开口的底部暴露出基底；在所述第一开口侧壁的基底内形成第一阻挡区；在所述第一开口底部的基底内形成第二阻挡区；形成所述第一阻挡区和第二阻挡区之后，在第一开口内形成源掺杂层；在栅极结构第二侧的基底内形成漏掺杂层。
可选的，所述第一开口的形成步骤包括：在所述栅极结构第二侧基底上形成第一图形层；以所述第一图形层和所述栅极结构为掩膜，对所述基底进行刻蚀，在所述栅极结构第一侧的基底内形成所述第一开口；所述漏掺杂层的形成步骤包括：在所述栅极结构第二侧的基底内形成第二开口；在所述第二开口内形成漏掺杂层。
可选的，所述第一开口的深度为：30纳米～70纳米。
可选的，所述第一阻挡区的形成步骤包括：在所述栅极结构第二侧的基底上形成第二图形层，以所述栅极结构和第二图形层为掩膜，采用第一离子对所述第一开口侧壁的基底进行第一离子注入工艺，形成所述第一阻挡区；所述第一离子的导电类型与源掺杂层内离子的导电类型相反。
可选的，晶体管为NMOS晶体管时，所述第一离子的导电类型为P型，所述第一离子包括：硼离子或者二氟化硼离子。
可选的，所述第一离子为：硼离子时，所述第一离子注入工艺的参数包括：注入能量为1千电子伏～5千电子伏，注入剂量为1e13atom/cm2～1e14atom/cm2，注入角度为15度～35度。
可选的，晶体管为PMOS晶体管时，所述第一离子的导电类型为N型，所述第一离子包括：磷离子、砷离子或者锑离子。
可选的，所述第一离子为磷离子时，所述第一离子注入工艺的参数包括：注入能量为1千电子伏～5千电子伏，注入剂量为1e13atom/cm2～1e14atom/cm2，注入角度为15度～35度。
可选的，所述第二阻挡区的形成步骤包括：采用第二离子对所述第一开口底部的基底进行第二离子注入工艺，形成所述第二阻挡区；所述第二离子包括：碳离子或者氮离子。
可选的，所述第二离子包括碳离子时，所述第二离子注入工艺的参数包括：注入能量为2千电子伏～6千电子伏，注入剂量为1e14atom/cm2～1e15atom/cm2，注入角度为0度～15度。
可选的，所述第二离子还包括：Ⅲ-Ⅴ族元素的离子；所述Ⅲ-Ⅴ族元素包括：锗或者锑。
可选的，所述第二离子为锗离子和氮离子时，所述第二离子注入工艺的参数包括：锗离子的注入能量为5千电子伏～30千电子伏，锗离子的注入剂量为3e14atom/cm2～1e15atom/cm2，锗离子的注入角度为0度～15度，氮离子的注入能量为2千电子伏～8千电子伏，氮离子的注入剂量为1e14atom/cm2～1e15atom/cm2，氮离子的注入角度为0度～15度。
可选的，形成所述第一阻挡区之后，形成所述第二阻挡区；或者，形成所述第一阻挡区之前，形成所述第二阻挡区。
可选的，还包括：在所述栅极结构第二侧基底内形成第二开口；所述第一开口和第二开口的形成步骤包括：以所述栅极结构为掩膜，在所述栅极结构第一侧的基底内形成第一开口，在所述栅极结构第二侧的基底内形成第二开口；所述第一开口的深度为：30纳米～70纳米；所述第二开口的深度为：30纳米～70纳米；所述漏掺杂层的形成步骤包括：在第二开口内形成漏掺杂层。
可选的，形成所述第二开口之后，形成漏掺杂层之前，还包括：在所述第二开口侧壁的基底内形成第三阻挡区，所述第三阻挡区中具有第三离子；所述第三离子的导电类型与漏掺杂层内离子的导电类型相反。
可选的，形成所述第二开口之后，形成漏掺杂层之前，还包括：在所述第二开口底部的基底内形成第四阻挡区，所述第四阻挡区中具有第四离子；所述第四离子包括：碳离子或者氮离子。
可选的，所述第四离子还包括：Ⅲ-Ⅴ族元素的离子；所述Ⅲ-Ⅴ族元素包括：锗或者锑。
可选的，形成第一开口之前，还包括：在所述栅极结构第一侧和第二侧的基底内形成第一口袋区，所述第一口袋区内具有第一口袋离子，所述第一口袋离子的导电类型与源掺杂层和漏掺杂层内离子的导电类型相反。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述第一开口用于容纳源掺杂层，所述源掺杂层用于形成源掺杂区。当晶体管处于工作状态下时，受源漏极之间的偏压驱动，载流子自漏掺杂层流向源掺杂层。由于载流子自源掺杂层流出，则源掺杂层更易发生载流子积聚，导致源掺杂层的电势发生变化，因此更需要第一阻挡区和第二阻挡区以减少源掺杂层内的离子发生扩散。所述第一开口侧壁的基底内具有第一阻挡区，并且第一阻挡区沿背离基底表面的方向上的尺寸较大，使得第一阻挡区覆盖源掺杂层侧壁的面积较大，因此，所述第一阻挡区阻挡源掺杂层内的离子沿平行于基底表面的方向上向沟道区扩散的能力较强，有利于抑制源掺杂层内离子的扩散带来的短沟道效应。并且，所述第一开口底部的基底内具有第二阻挡区，所述第二阻挡区能够阻挡源掺杂层内的离子向背离基底表面的方向进行扩散后又转向沟道区扩散，有利于进一步抑制源掺杂层内离子的扩散带来的短沟道效应，从而防止漏电流，有利于提高半导体器件的性能。
进一步，所述第一离子的导电类型与源掺杂层内的离子导电类型相反，且第一阻挡区与源掺杂层接触，即第一阻挡区与源掺杂层形成PN结。由于所述第一阻挡区位于沟道区与源掺杂层之间，则载流子自漏掺杂层流向源掺杂层时，第一阻挡区与源掺杂层构成的PN结正向导通，有利于避免晶体管沟道区的电流减小。
进一步，在栅极结构第二侧的基底内形成第二开口，在所述第二开口内形成漏掺杂层之前，在所述第二开口侧壁的基底内形成第三阻挡区，所述第三阻挡区能够阻挡第二开口内的漏掺杂层沿平行于基底表面的方向上向沟道区进行扩散，有利于抑制第二开口内漏掺杂层内离子的扩散带来的短沟道效应，防止漏电，提高半导体器件的性能。
进一步，在栅极结构第二侧的基底内形成第二开口，在所述第二开口内形成漏掺杂层之前，在所述第二开口底部的基底内形成第四阻挡区，所述第四阻挡区能够阻挡第二开口内漏掺杂层内的离子向背离基底表面的方向扩散后又转向沟道的方向扩散，有利于进一步抑制第二开口内漏掺杂层内离子的扩散带来的短沟道效应。
附图说明
图1是一种半导体结构的形成方法的结构示意图；
图2至图8是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述半导体器件的性能较差。
图1是一种半导体结构的形成方法的结构示意图。
请参考图1，提供基底100，所述基底100上具有栅极结构101，所述栅极结构101的侧壁上具有第一侧墙(图中未标出)；在所述栅极结构101和第一侧墙两侧的基底100内形成轻掺杂区(图中未标出)；形成所述轻掺杂区之后，在所述栅极结构101的侧壁上形成第二侧墙；以所述栅极结构101和第二侧墙为掩膜，在所述栅极结构101和第二侧墙两侧的基底100内形成源漏掺杂层102。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，随着半导体器件尺寸的不断减小，栅极结构101下方的沟道长度也随着不断减小，当沟道长度缩小到一定程度，使得源漏掺杂层102过于接近，将出现短沟道效应，不利于提高半导体器件的性能。
一种抑制短沟道效应的方法包括：在形成源漏掺杂层102之前，形成包围轻掺杂区的口袋区(Pocket/Halo)。所述口袋区内离子的导电类型与源漏掺杂层102内电子的导电类型相反，因此，所述口袋区能够减小耗尽区的耗尽程度，因此，所述口袋区能够抑制短沟道效应。
然而，由于口袋区的深度较源漏掺杂层102的深度较浅，使得口袋区仅能阻挡部分源漏掺杂层102内的离子向沟道扩散，因此，所述口袋区抑制短沟道效应的能力有限，使得短沟道效应仍较严重，半导体器件的性能仍较差。
并且，即便是在源漏掺杂层102的侧壁形成阻挡区，源漏掺杂区102内的部分离子仍会向基底100内扩散后，又转向沟道区扩散，使得短沟道效应更加严重，半导体器件的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述栅极结构第一侧基底内形成所述第一开口；在所述第一开口侧壁的基底内形成第一阻挡区；在第一开口底部的基底内形成第二阻挡区；形成所述第一阻挡区和第二阻挡区之后，在所述第一开口内形成源掺杂层；在栅极结构第二侧的基底内形成漏掺杂层。所述方法第一阻挡区能够阻挡源掺杂层内的离子沿平行于基底表面的方向上向沟道区扩散，而第二阻挡区能够阻挡源掺杂层内的离子向背离基底表面的方向向基底内扩散后又转向沟道区扩散，有利于抑制短沟道效应，提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图2，提供基底200，所述基底200上具有栅极结构201，所述栅极结构201具有相对的第一侧1和与第一侧1相对的第二侧2。
在本实施例中，所述基底200包括：衬底202以及位于所述衬底202上的鳍部203。
所述衬底202和鳍部203为后续工艺提供工作平台。
在其它实施例，所述基底为平面式的衬底。
所述衬底202以及所述鳍部203的形成步骤包括：提供初始衬底；在所述初始衬底表面形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述初始衬底，形成所述衬底202和位于所述衬底202上的鳍部203。
本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底200上还具有隔离结构(图中未标出)。
所述隔离结构位于所述鳍部203之间的衬底202上，并覆盖所述鳍部203部分侧壁表面，且所述隔离结构的顶部表面低于所述鳍部203的顶部表面。
在本实施例中，所述隔离结构的材料为：氧化硅。在其他实施例中，所述隔离层的材料包括：氮氧化硅、氮化硅。
所述隔离结构用于实现不同半导体器件之间的电绝缘。
所述栅极结构201横跨所述鳍部203，且所述栅极结构201覆盖部分侧壁和顶部表面。所述栅极结构201包括：位于部分鳍部203部分侧壁和顶部表面的栅介质层以及位于栅介质层上的栅极层。在本实施例中，所述栅介质层为高K介质材料，所述高K介质材料是指介电常数大于3.9，所述栅介质层包括：氧化铪。所述栅极层201为金属，所述金属包括：钨。
在其他实施例中，所述栅介质层的材料包括：氧化硅，所述栅极层的材料包括：硅。
所述栅极结构201下方基底200用于形成晶体管的沟道区。
所述栅极结构201的侧壁具有第一侧墙(图中未标出)。
所述第一侧墙的材料包括：氮化硅。所述第一侧墙的形成工艺包括：化学气相沉积工艺。
所述第一侧墙用于后续在栅极结构201第一侧1和第二侧2的基底200内形成第一口袋区的掩膜，从而防止后续形成的第一口袋区距离沟道区过近。
请参考图3，以所述第一侧墙和栅极结构201为掩膜，在所述栅极结构201和第一侧墙两侧的基底200内分别形成第一口袋区205，所述第一口袋区205内具有第一口袋离子。
所述第一口袋离子的导电类型与后续形成的源掺杂层和漏掺杂层内的离子的导电类型相反，因此，所述第一口袋区205能够阻挡后续形成的源掺杂层和漏掺杂层内的离子向栅极结构201下方的沟道区扩散，有利于抑制短沟道效应，提高半导体器件的性能。
所述第一口袋离子的导电类型与后续形成的源掺杂层和漏掺杂层内的离子的导电类型相反，具体的，当待形成的晶体管为NMOS晶体管时，所述第一口袋离子的导电类型为P型，所述第一口袋离子包括：硼离子、二氟化硼离子；当待形成的晶体管为PMOS晶体管时，所述第一口袋离子的导电类型为N型，所述第一口袋离子包括：磷离子、砷离子或者锑离子。
在本实施例子，还形成被第一口袋区205包围的第一轻掺杂区204，所述第一轻掺杂区204内具有第一轻掺杂离子，所述第一轻掺杂离子的导电类型与第一口袋离子的导电类型相反。
为了保证形成的第一口袋区205能够包围所述第一轻掺杂区204，所述第一口袋区离子注入工艺应采用倾斜角度为10度～30度注入。
所述第一轻掺杂区204用于降低后续形成的源掺杂层与基底200之间的电阻、以及漏掺杂层与基底200之间的电阻。
请参考图4，形成所述第一轻掺杂区204和第一口袋区205之后，在所述第一侧墙(图中未标出)的侧壁上形成第二侧墙206。
在本实施例中，所述第二侧墙206为单层结构，所述第二侧墙206的材料包括：氮化硅。
在其他实施例中，所述第二侧墙为多层结构，所述第二侧墙包括：位于第一侧墙侧壁上的氧化硅、位于氧化硅上的氮化硅以及位于氮化硅上的氧化硅。
所述第二侧墙206用于定义后续形成的源掺杂层和漏掺杂层的位置。
请参考图5，以所述栅极结构201、第一侧墙和第二侧墙206为掩膜，在栅极结构201第一侧1的基底200内形成第一开口207，所述第一开口207的底部暴露出基底200的顶部表面。
所述第一开口207用于后续容纳源掺杂层。
在本实施例中，还包括：在栅极结构201第二侧2的基底200内形成第二开口208，所述第二开口208的底部暴露出基底200的顶部表面。
在本实施例中，所述第一开口207和第二开口208同时形成，有利于简化工艺。所述第一开口207和第二开口208的形成步骤包括：以所述栅极结构201、第一侧墙和第二侧墙206为掩膜，对所述鳍部203进行刻蚀，在所述栅极结构201第一侧1的基底200内形成第一开口207，在所述栅极结构201第二侧2的基底200内形成第二开口208。
在其他实施例中，仅形成第一开口。所述第一开口的形成步骤包括：在所述栅极结构第二侧基底上形成第一图形层；以所述第一图形层和所述栅极结构为掩膜对所述基底进行刻蚀，在所述栅极结构第一侧基底内形成第一开口；形成所述第一开口之后，去除所述第一图形层。
在本实施例中，对所述鳍部203进行刻蚀的工艺包括：各向异性干法刻蚀工艺。
在本实施例中，所述第一开口207的深度为：30纳米～70纳米。选择所述第一开口207的深度的意义在于：若所述第一开口207的深度小于30纳米，使得后续在第一开口207侧壁的基底200内形成的第一阻挡区沿背离于基底200表面的方向上的尺寸过小，使得第一阻挡区对后续在第一开口207内形成的源掺杂层内的离子的阻挡性能不够，进而使得短沟道效应仍较严重，不利于提高半导体结构的性能；若所述第一开口207的深度大于70纳米，使得第一开口207底部的基底200的量过少，不利于后续在第一开口207底部形成第二阻挡区。
在本实施例中，所述第二开口208的深度为：30纳米～70纳米。选择所述第二开口208的深度的意义在于：若所述第二开口208的深度小于30纳米，使得后续在第二开口208侧壁的基底200内形成的第三阻挡区沿背离于基底200表面的方向上的尺寸过小，使得第三阻挡区对后续在第二开口208内形成的漏掺杂层内的离子的阻挡性能不够，进而使得短沟道效应仍较严重，不利于提高半导体结构的性能；若所述第二开口208的深度大于70纳米，使得第二开口2087底部的基底200的量过少，不利于后续在第二开口208底部形成第四阻挡区。
在本实施例中，形成所述第一开口207之后，在第一开口207底部的鳍部203内形成第二阻挡区；形成所述第二阻挡区之后，在所述第一开口207侧壁的鳍部203内形成第一阻挡区。具体请参考图6至图7。
在其他实施例中，形成所述第一开口之后，在所述第一开口侧壁的鳍部内形成第一阻挡区；形成所述第一阻挡区之后，在所述第一开口底部的鳍部内形成第二阻挡区。
请参考图6，在所述第一开口207底部的鳍部203内形成第二阻挡区209。
所述第二阻挡区209用于阻挡后续在第一开口207内形成的源掺杂层内的离子向背离基底200的方向扩散后又转向栅极结构201下方的沟道区进行扩散，有利于抑制短沟道效应。
所述第二阻挡区209内具有第二离子，所述第二离子包括碳离子时，所述第二离子注入工艺的参数包括：注入能量为2千电子伏～6千电子伏，注入剂量为1e14atom/cm2～1e15atom/cm2，注入角度为0度～15度。
所述第二离子包括氮离子时，所述第二离子注入工艺的参数包括：注入能量为2千电子伏～8千电子伏，注入剂量为1e14atom/cm2～1e15atom/cm2，注入角度为0度～15度。
所述第二离子注入之后，所形成的所述第二阻挡区209的密度增大，因此，所述第二阻挡区209能够阻挡后续在第一开口207内形成的源掺杂层内的离子向背离基底200表面的方向扩散后又转向栅极结构201下方的沟道区扩散，有利于抑制短沟道效应，防止漏电流，提高半导体器件的性能。
所述第二离子还包括：Ⅲ-Ⅴ族元素的离子；所述Ⅲ-Ⅴ族元素包括：锗或者锑。
所述第二离子为锗离子和氮离子时，所述第二离子注入工艺的参数包括：锗离子的注入能量为5千电子伏～30千电子伏，锗离子的注入剂量为3e14atom/cm2～1e15atom/cm2，锗离子的注入角度：0度～15度，氮离子的注入能量为2千电子伏～8千电子伏，氮离子的注入剂量为1e14atom/cm2～1e15atom/cm2，氮离子的注入角度为0度～15度。
所述氮离子和锗离子注入之后，所形成的第二阻挡区209的密度更大，并且，锗离子易与基底200中的硅形成硅锗，使得所述第二阻挡区209能够阻挡后续在第一开口207内形成的源掺杂层内的离子向背离基底200表面的方向扩散后又转向沟道区扩散的能力更强，从而能够进一步抑制短沟道效应，防止漏电流，提高半导体器件的性能。
所述第二离子为锑离子和氮离子时，所述第二离子注入工艺的参数包括：锑离子的注入能量为5千电子伏～30千电子伏，锑离子的注入剂量为3e14atom/cm2～1e15atom/cm2，锑离子的注入角度为0度～15度，氮离子的注入能量为2千电子伏～8千电子伏，氮离子的注入剂量为1e14atom/cm2～1e15atom/cm2，氮离子的注入角度为0度～15度。
所述氮离子和锗离子注入之后，所形成的第二阻挡区209的密度更大，并且，锑离子的注入，使得第二阻挡区209呈非晶态，因此，第二阻挡层209能够阻挡后续在第一开口207内形成的源掺杂层内的离子向背离基底200表面的方向扩散后又转向栅极结构201下方的沟道区扩散的能力更强，有利于进一步抑制短沟道效应，降低漏电流，提高半导体器件的性能。
在本实施例中，还包括：在第二开口208底部的鳍部203内形成第四阻挡区219，所述第四阻挡区219内具有第四离子，所述第四离子包括：碳离子或者氮离子。
在其他实施例中，仅在第一开口底部的鳍部内形成第二阻挡区。
在其他实施例中，所述第四离子还包括：Ⅲ-Ⅴ族元素的离子；所述Ⅲ-Ⅴ族元素包括：锗或者锑。
在本实施例中，所述第四阻挡区219能够阻挡在第二开口208内形成的漏掺杂层内的离子向背离基底200表面的方向扩散后又转向沟道区进行扩散，有利于抑制短沟道效应。
在本实施例中，所述第二阻挡区209和第四阻挡区219在同一工艺中形成，所述第二离子与第四离子相同。所述第二阻挡区209和第四阻挡区219的形成步骤包括：采用第二离子对第一开口207和第二开口208底部的鳍部203进行第二离子注入工艺，在所述第一开口207底部的鳍部203内形成第二阻挡区209，在所述第二开口208底部的鳍部203内形成第四阻挡区219。
在其他实施例中，第二阻挡区和第四阻挡区不同时形成，所述第二离子与第四离子可以不相同。
请参考图7，形成所述第二阻挡区209之后，在所述第一开口207侧壁的鳍部203内形成第一阻挡区210。
由于晶体管处于工作状态下时，受源漏极之间的偏压驱动，载流子自漏掺杂层流向源掺杂层。由于载流子自源掺杂层流出，则源掺杂层更易发生载流子积聚，导致源掺杂层的电场增大，因此更需要第一阻挡区210和第二阻挡区209以减少源掺杂层内的离子发生扩散。
在本实施例中，仅在第一开口207侧壁的鳍部203内形成第一阻挡区210。
在其他实施例中，还包括：在第二开口侧壁的鳍部内形成第三阻挡区，所述第三阻挡区内具有第三离子。
在本实施例中，所述第一阻挡区210的形成步骤包括：在所述第二开口208内形成第二图形层；以所述栅极结构201和第二图形层为掩膜，利用第一离子对第一开口207侧壁的基底进行第一离子注入工艺，形成第一阻挡区210；形成所述第一阻挡区210之后，去除第二图形层。所述第一离子的导电类型与源掺杂层内离子的导电类型相反。具体如下：
当待形成的晶体管为NMOS晶体管时，所述第一离子的导电类型为P型，所述第一离子包括：硼离子或者二氟化硼离子；
所述第一离子为硼离子时，所述第一离子注入工艺的参数包括：注入能量为1千电子伏～5千电子伏，注入剂量为1e13atom/cm2～1e14atom/cm2，注入角度为15度～35度。
当待形成的晶体管为PMOS晶体管时，所述第一离子的导电类型为N型，所述第一离子包括：磷离子、砷离子或者锑离子。
所述第一离子为磷离子时，所述第一离子注入工艺的参数包括：注入能量为1千电子伏～5千电子伏，注入剂量为1e13atom/cm2～1e14atom/cm2，注入角度为15度～35度。
选择在第一开口207侧壁的鳍部203内形成第一阻挡区210的意义在于：后续在第一开口207内形成源掺杂层，所述第一阻挡区210沿背离基底200表面的方向上覆盖源掺杂层侧壁的面积较大，且所述第一离子的导电离子类型与源掺杂层内的离子的导电类型相反，因此，所述第一阻挡区210阻挡源掺杂层内的离子向栅极层201下方的沟道区扩散的能力较强，有利于抑制短沟道效应，降低漏电流，提高半导体器件的性能。
并且，所述第一离子的导电类型与后续第一开口207内的源掺杂层内的离子导电类型相反，且第一阻挡区210与源掺杂层接触，即第一阻挡区210与源掺杂层形成PN结。由于所述第一阻挡区210位于沟道区与源掺杂层之间，则载流子自漏掺杂层流向源掺杂层时，第一阻挡区210与源掺杂层构成的PN结正向导通，有利于避免晶体管的工作电流减小。
在本实施例中，还包括：形成被第一阻挡区210包围的所述第二轻掺杂区211，所述第二轻掺杂区211内具有第二轻掺杂离子；第二轻掺杂离子的导电类型与所述第一离子的导电类型相反。形成所述第二轻掺杂区211的能量较低，有利于降低短沟道效应，提高器件的性能。
在其他实施例中，不形成第二轻掺杂区。
请参考图8，形成所述第一阻挡区210和第二阻挡区209之后，在所述第一开口207内形成源掺杂层212；在栅极结构201第二侧2的基底内形成源漏掺杂层213。
在本实施例中，所述漏掺杂层213的形成步骤包括：在第二开口208内形成漏掺杂层213。
所述源掺杂层212和漏掺杂层213的材料与晶体管的类型相关，具体的，当晶体管类型为NMOS晶体管时，所述源掺杂层212和漏掺杂层213的材料为碳化硅，所述掺杂离子为N型离子，例如磷离子或砷离子；当晶体管的类型为PMOS晶体管，所述源掺杂层212和漏掺杂层213的材料包括：硅锗，所述掺杂离子为P型离子，例如硼离子或BF2-离子。
在本实施例中，所述源掺杂层212的侧壁具有第一阻挡区210，所述第一阻挡区210能够阻挡源掺杂层212内的掺杂离子沿平行于基底200表面的方向上向沟道区扩散，有利于抑制短沟道效应。并且，源掺杂层212底部的基底200内具有第二阻挡区209，所述第二阻挡区209能够阻挡源掺杂层212内的掺杂离子向背离基底200的方向扩散后又转向沟道扩散，有利于进一步降低源掺杂层212内的掺杂离子向沟道区扩散，有利于进一步抑制短沟道效应，提高半导体器件的性能。
在本实施例中，漏掺杂层213底部的基底200内具有第四阻挡区219，所述第四阻挡区219能够阻挡漏掺杂层213内掺杂离子向背离基底200的方向扩散后又转向沟道扩散，有利于降低漏掺杂层213内掺杂离子沿背离基底200表面的方向扩散后又转向沟道区扩散，有利于抑制短沟道效应，提高半导体器件的性能。
在其他实施例中，形成所述第一阻挡区和第二阻挡区之前，在栅极结构第二侧的基底内不形成第二开口。则形成所述漏掺杂层的步骤包括：在所述栅极结构第二侧基底中形成第二开口；在所述第二开口内形成漏掺杂层。
相应的，本发明还提供一种采用上述方法所形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述栅极结构具有第一侧以及与第一侧相对的第二侧；
在所述栅极结构第一侧的基底内形成第一开口，所述第一开口的底部暴露出基底；
在所述第一开口侧壁的基底内形成第一阻挡区；
在所述第一开口底部的基底内形成第二阻挡区；
形成所述第一阻挡区和第二阻挡区之后，在第一开口内形成源掺杂层；
在栅极结构第二侧的基底内形成漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成步骤包括：在所述栅极结构第二侧基底上形成第一图形层；以所述第一图形层和所述栅极结构为掩膜，对所述基底进行刻蚀，在所述栅极结构第一侧的基底内形成所述第一开口；所述漏掺杂层的形成步骤包括：在所述栅极结构第二侧的基底内形成第二开口；在第二开口内形成漏掺杂层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的深度为：30纳米～70纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡区的形成步骤包括：在所述栅极结构第二侧的基底上形成第二图形层，以所述栅极结构和第二图形层为掩膜，采用第一离子对所述第一开口侧壁的基底进行第一离子注入工艺形成所述第一阻挡区；所述第一离子的导电类型与源掺杂层内离子的导电类型相反。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，晶体管为NMOS晶体管时，所述第一离子的导电类型为P型，所述第一离子包括：硼离子或者二氟化硼离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一离子为：硼离子时，所述第一离子注入工艺的参数包括：注入能量为1千电子伏～5千电子伏，注入剂量为1e13atom/cm2～1e14atom/cm2，注入角度为15度～35度。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，晶体管为PMOS晶体管时，所述第一离子的导电类型为N型，所述第一离子包括：磷离子、砷离子或者锑离子。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一离子为磷离子时，所述第一离子注入工艺的参数包括：注入能量为1千电子伏～5千电子伏，注入剂量为1e13atom/cm2～1e14atom/cm2，注入角度为15度～35度。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二阻挡区的形成步骤包括：采用第二离子对所述第一开口底部的基底进行第二离子注入工艺，形成所述第二阻挡区；所述第二离子包括：碳离子或者氮离子。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二离子包括碳离子时，所述第二离子注入工艺的参数包括：注入能量为2千电子伏～6千电子伏，注入剂量为1e14atom/cm2～1e15atom/cm2，注入角度为0度～15度。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二离子还包括：Ⅲ-Ⅴ族元素的离子；所述Ⅲ-Ⅴ族元素包括：锗或者锑。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二离子为锗离子和氮离子时，所述第二离子注入工艺的参数包括：锗离子的注入能量为5千电子伏～30千电子伏，锗离子的注入剂量为3e14atom/cm2～1e15atom/cm2，锗离子的注入角度为0度～15度，氮离子的注入能量为2千电子伏～8千电子伏，氮离子的注入剂量为1e14atom/cm2～1e15atom/cm2，氮离子的注入角度为0度～15度。
13.如权利要求1述的半导体结构的形成方法，其特征在于，形成所述第一阻挡区之后，形成所述第二阻挡区；或者，形成所述第一阻挡区之前，形成所述第二阻挡区。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述栅极结构第二侧基底内形成第二开口；所述第一开口和第二开口的形成步骤包括：以所述栅极结构为掩膜，在所述栅极结构第一侧的基底内形成第一开口，在所述栅极结构第二侧的基底内形成第二开口；所述第一开口的深度为：30纳米～70纳米；所述第二开口的深度为：30纳米～70纳米；所述漏掺杂层的形成步骤包括：在所述第二开口内形成漏掺杂层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第二开口之后，形成漏掺杂层之前，还包括：在所述第二开口侧壁的基底内形成第三阻挡区，所述第三阻挡区中具有第三离子；所述第三离子的导电类型与漏掺杂层内离子的导电类型相反。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第二开口之后，形成漏掺杂层之前，还包括：在所述第二开口底部的基底内形成第四阻挡区，所述第四阻挡区中具有第四离子；所述第四离子包括：碳离子或者氮离子。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第四离子还包括：Ⅲ-Ⅴ族元素的离子；所述Ⅲ-Ⅴ族元素包括：锗或者锑。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一开口之前，还包括：在所述栅极结构第一侧和第二侧的基底内形成第一口袋区，所述第一口袋区内具有第一口袋离子，所述第一口袋离子的导电类型与源掺杂层和漏掺杂层内离子的导电类型相反。
19.一种采用如权利要求1至18任一项方法所形成的半导体结构。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20181218 |