JP2009026972A - 半導体装置およびｃｍｏｓ - Google Patents

Abstract

【課題】本発明は、チャネル領域におけるキャリヤの移動度を向上させることができ、かつ動作の高速化が可能な、半導体装置を提供する。
【解決手段】第一の導電型を有する半導体基板２上に、ゲート構造Ｇ１を形成する。ゲート構造Ｇ１の両脇における半導体基板２の表面内に、第二の導電型を有する電極領域５を形成する。電極領域５の直下部に、低比誘電率層６を形成する。低比誘電率層６は、電極領域５が有する比誘電率よりも小さい、または半導体基板２が有する比誘電率より小さい、比誘電率を有する。
【選択図】 図１

Description

この発明は、半導体装置およびＣＭＯＳに係る発明であり、たとえば、チャネル領域に歪を発生させることにより、キャリヤの移動度を向上させることができる半導体装置およびＣＭＯＳに適用できる。

半導体装置の中で用いられるトランジスタとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が広く知られている。また、チャネル領域におけるキャリヤの移動度を向上させるために、Ｐ−ＭＯＳＦＥＴにおいては、ソース・ドレイン領域にＳｉＧｅ層を形成する技術も存在する。

当該Ｐ−ＭＯＳＦＥＴでは、ｎ型のシリコン基板上に、ゲート絶縁膜とゲート電極とから成る積層体（ゲート構造）が形成されている。したがって、当該ゲート構造の下方のチャネル領域はｎ型シリコンである。また、ゲート構造の両脇の半導体基板の表面内には、Ｐ型のＳｉＧｅから成るソース・ドレイン領域が形成されている。このように、シリコンよりも格子定数が大きいゲルマニウムを含むＳｉＧｅ層をソース・ドレイン領域に形成する。したがって、シリコンから成るチャネル領域に圧縮歪が形成される。当該圧縮歪により、チャネル領域におけるホールの移動度を向上させることができる。

なお、ｐ型チャネルを有する半導体装置において、ｐ型チャネル領域に一軸性圧縮応力をＳｉＧｅ層より印加して、前記チャネル領域におけるホール移動度を向上させる技術が特許文献１に開示されている。

特開２００６−１８６２４０号公報

上記のように、Ｐ−ＭＯＳＦＥＴでは、ソース・ドレイン領域にはｐ型のＳｉＧｅ層が形成される。ここで、ＳｉＧｅ層の比誘電率は、シリコンの誘電率よりも大きい。したがって、上記従来技術を採用することにより、トランジスタ動作時において、ｐ型ＳｉＧｅ層から成るソース・ドレイン領域とｎ型のシリコン基板とのｐｎ接合部において、大きな接合容量が存在する。当該大きな接合容量の存在は、トランジスタの高速動作を妨げる原因となる。

そこで、本発明は、チャネル領域におけるキャリヤの移動度を向上させることができ、かつ動作の高速化が可能な、半導体装置を提供することを目的とする。

本発明に係る１の実施の形態においては、以下の半導体装置が開示されている。すなわち、第一の導電型を有する半導体基板と、半導体基板上に形成されるゲート構造と、ゲート構造の両脇における半導体基板の表面内に形成される、第二の導電型を有する電極領域とが備えられている。さらに、電極領域の直下部に、電極領域が有する比誘電率よりも小さい、または半導体基板が有する比誘電率より小さい、比誘電率を有する低比誘電率層が形成されている。

上記実施の形態によれば、チャネル領域におけるキャリヤの移動度を向上させることができる。さらに、電極領域と半導体基板との間におけるｐｎ接合の接合容量を低減できる。よって、半導体装置の動作の高速化が可能となる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、本実施の形態に係るＰ−ＭＯＳＦＥＴ１の構成を示す断面図である。

Ｐ−ＭＯＳＦＥＴ１は、ｎ型不純物を含み、シリコンから成る半導体基板２を備えている（つまり、半導体基板２は、ｎ型である）。また、半導体基板２上には、ゲート絶縁膜３とゲート電極４とが当該順に積層された積層体（以下、ゲート構造Ｇ１と称する）が形成されている。当該ゲート構造Ｇ１の側面部には、サイドウォール膜１０が形成されている。

また、ゲート構造Ｇ１の両脇の半導体基板２の表面内には、ｐ型を有するＳｉＧｅ（シリコン・ゲルマニウム）層（電極領域と把握できる）５が形成されている。ここで、当該ＳｉＧｅ層５に隣接して、当該ＳｉＧｅ層５を取り囲むように、ｐ型のＳｉＣ（炭化シリコン）層７（またはｐ型のＣ（炭素）層７）が形成されている。当該ＳｉＧｅ層５およびＳｉＣ層７（またはＣ層７）により、Ｐ−ＭＯＳＦＥＴ１のソース・ドレイン領域が構成される。

さらに、本実施の形態に係るＰ−ＭＯＳＦＥＴ１では、ＳｉＧｅ層５およびＳｉＣ層７（またはＣ層７）の底部に隣接して、ＳｉＣ層６（またはＣ層６）（低比誘電率層と把握できる）が形成されている。ここで、ＳｉＣ層６およびＣ層６は共に、所定の導電型を有する不純物がドープされていない。なお、ゲート構造Ｇ１の下方の半導体基板２の表面付近（換言すれば、ソース・ドレイン領域間）にチャネル領域が形成される。

ｐ型のＳｉＧｅ層５、ノンドープのＳｉＣ層６およびｐ型のＳｉＣ層７の形成方法の一例は、下記の通りである。

まず、ゲート構造Ｇ１の両脇における半導体基板２の上面を削る。つまり、ゲート構造Ｇ１の両脇における半導体基板２の表面内にリセスを形成する。次に、エピタキシャル成長により、当該リセスの底面および両側面にＳｉＣを成長させる。次に、他のエピタキシャル成長により、ＳｉＣが一部に形成されたリセスを埋めるように、ＳｉＧｅを成長させる。その後、所定の条件でｐ型の不純物を注入する。当該不純物は、符号６の形成位置までは届かない。以上の工程により、図１に示すように、ｐ型のＳｉＧｅ層５、ノンドープのＳｉＣ層６およびｐ型のＳｉＣ層７が、半導体基板２に形成される。

上記のように、チャネル領域は、ＳｉＧｅ層５間に存在する。ここで、チャネル領域のシリコンの格子定数は５．４３Åであり、ＳｉＧｅ層５の格子定数は、５．４３より大きく、５．６４以下である（ＳｉとＧｅの組成比に応じて、格子定数も前記範囲内で変化する）。したがって、シリコンの格子定数より大きな格子定数を有するＳｉＧｅ層５は、チャネル領域のシリコンを圧縮する。このように、チャネル領域が圧縮され歪が生じるので、チャネル領域のホール移動度を向上させることができる。

さらに、本実施の形態に係るＰ−ＭＯＳＦＥＴ１は、動作の高速化が可能である。当該効果の説明を図２に示す従来技術と比較しつつ説明する。

従来技術では、図２に示すように、Ｐ−ＭＯＳＦＥＴ１００は、ｎ型を有するシリコン基板１０１、ゲート絶縁膜１０２、ゲート電極１０３、ソース・ドレイン領域に形成されるｐ型のＳｉＧｅ層１０４、およびサイドウォール膜１１０により構成されている。図２に示すように、シリコンよりも大きな格子定数を有するＳｉＧｅ層５により、シリコンから成るチャネル領域が囲まれている。よって、上述のように、チャネル領域のホール移動度を向上させることができる。

また、図２に示す構成では、シリコン基板１０１とＳｉＧｅ層１０４とのｐｎ接合において接合容量が発生する。ここで、ＳｉＧｅ層１０４の比誘電率は１１．９より大きく、１６．０以下であり、シリコンの比誘電率１１．９よりも高い。したがって、チャネル領域におけるホール移動度向上の観点からソース・ドレイン領域にＳｉＧｅ層１０４を形成した場合には、ソース・ドレイン領域が単にシリコンから構成されている場合と比較して、上記ｐｎ接合における接合容量が大きくなってしまう。当該大きな接合容量は、トランジスタ動作の高速化を困難とさせる。

これに対して、図１に示す本実施の形態に係るＰ−ＭＯＳＦＥＴ１では、ＳｉＧｅ層５の直下に、ノンドープのＳｉＣ層６（またはノンドープのＣ層６）が形成されている。ここで、ＳｉＣ層６の比誘電率１０．０であり、Ｃ層６の比誘電率は５．７であり、共にＳｉＧｅ層５の比誘電率よりも小さく、Ｓｉの比誘電率よりも小さい。

したがって、ソース・ドレイン領域５のｐｎ接合部の接合容量と、ＳｉＣ層６から成る容量（またはＣ層６から成る容量）を入れ替えて、ソース・ドレイン領域５とＳｉＣ層６（またはＣ層６）から成る容量が直列に接続されることになる。よって、図２に示した構成よりも、ソース・ドレイン領域のｐｎ接合部における接合容量の低減を図ることができる。当該接合容量を低減できるため、トランジスタの動作の高速化も可能となる。

なお、上記形成方法を採用した場合には、ＳｉＣ層７（またはＣ層７）がＳｉＧｅ層５に隣接して形成されてしまう。しかし、格子定数および当該格子定数に起因したチャネル領域の圧縮歪発生の観点から、シリコンよりも格子定数が小さい当該ＳｉＣ層７（またはＣ層７）の膜厚は薄くした方が良い。または、他の形成方法を採用することによりＳｉＣ層７（またはＣ層７）を形成し無い方がより好ましい。

また、ＳｉＣ層６（またはＣ層６）を空乏化したときの空乏層の厚さは、ソース・ドレイン領域における（より具体的に、ｐ型のＳｉＧｅ層５とｎ型のシリコン基板２との間における）ｐｎ接合の空乏層の厚さと同程度或いはそれ以上の厚さであることが望ましい。ＳｉＣ層６（またはＣ層６）の厚さを前記のように設定することにより、当該ｐｎ接合における接合容量をより低減することができる。

また、本実施の形態では、ＳｉＣ層６（またはＣ層６）は、ノンドープであったが、ｐ型の不純物がドープされていても良い。

また、ＳｉＧｅ層５（電極領域）の直下に形成される低比誘電率層６は、比誘電率が電極領域５の比誘電率または半導体基板２の比誘電率より小さければ、ＳｉＣまたはＣ以外の構成であっても良い。

＜実施の形態２＞
図３は、本実施の形態に係るＮ−ＭＯＳＦＥＴ１１の構成を示す断面図である。

Ｎ−ＭＯＳＦＥＴ１１は、ｐ型不純物を含み、シリコンから成る半導体基板１２を備えている（つまり、半導体基板１２は、ｐ型である）。また、半導体基板１２上には、ゲート絶縁膜１３とゲート電極１４とが当該順に積層された積層体（以下、ゲート構造Ｇ２と称する）が形成されている。当該ゲート構造Ｇ２の側面部には、サイドウォール膜２０が形成されている。

また、ゲート構造Ｇ２の両脇の半導体基板１２の表面内には、ｎ型を有するＳｉＣ（炭化シリコン）層（電極領域と把握できる）１５が形成されている。当該ＳｉＣ層１５により、Ｎ−ＭＯＳＦＥＴ１１のソース・ドレイン領域が構成される。

さらに、本実施の形態に係るＮ−ＭＯＳＦＥＴ１１では、ＳｉＣ層１５の底部に隣接して、ＳｉＣ層１６（またはＣ層１６）（低比誘電率層と把握できる）が形成されている。ここで、ＳｉＣ層１６およびＣ層１６は共に、所定の導電型を有する不純物がドープされていない。なお、ゲート構造Ｇ２の下方の半導体基板１２の表面付近（換言すれば、ソース・ドレイン領域間）にチャネル領域が形成される。

ｎ型のＳｉＣ層１５およびノンドープのＳｉＣ層１６の形成方法の一例は、下記の通りである。

まず、ゲート構造Ｇ２の両脇における半導体基板１２の上面を削る。つまり、ゲート構造Ｇ２の両脇における半導体基板１２の表面内にリセスを形成する。次に、エピタキシャル成長により、当該リセスを充填するように、リセス内にＳｉＣを成長させる。その後、所定の条件でｎ型の不純物を注入する。当該不純物は、符号１６の形成位置までは届かない。以上の工程により、図３に示すように、ｎ型のＳｉＣ層１５およびノンドープのＳｉＣ層１６が、半導体基板１２に形成される。

上記のように、チャネル領域は、ＳｉＣ層１５間に存在する。ここで、チャネル領域のシリコンの格子定数は５．４３Åであり、ＳｉＣ層１５の格子定数は３．０８である。したがって、シリコンの格子定数より小さい格子定数を有するＳｉＣ層１５は、チャネル領域のシリコンを引っ張る。このように、チャネル領域に引っ張り歪が生じるので、チャネル領域の電子移動度を向上させることができる。

さらに、本実施の形態に係るＮ−ＭＯＳＦＥＴ１１は、動作の高速化が可能である。当該効果の説明を図４に示す構成と比較しつつ説明する。

図４に示すＮ−ＭＯＳＦＥＴ２００は、ｐ型を有するシリコン基板１５１、ゲート絶縁膜１５２、ゲート電極１５３、ソース・ドレイン領域に形成されるｎ型のＳｉＣ層１５４、およびサイドウォール膜１６０により構成されている。図４に示すように、シリコンよりも小さな格子定数を有するＳｉＣ層１５４により、シリコンから成るチャネル領域が囲まれている。よって、上述のように、チャネル領域の電子移動度を向上させることができる。また、図４に示す構成では、シリコン基板１５１とＳｉＣ層１５４とのｐｎ接合において接合容量が発生する。

これに対して、図３に示す本実施の形態に係るＮ−ＭＯＳＦＥＴ１１では、ｎ型のＳｉＣ層１５の直下に、ノンドープのＳｉＣ層１６（またはノンドープのＣ層１６）が形成されている。ここで、ＳｉＣ層１６の比誘電率１０．０であり、Ｃ層１６の比誘電率は５．７であり、共にＳｉの比誘電率（＝１１．９）よりも小さい（Ｃ層１６においては、ＳｉＣ層１５の比誘電率よりも小さい）。

したがって、ソース・ドレイン領域１５のｐｎ接合部の接合容量と、ノンドープＳｉＣ層１６から成る容量（またはノンドープＣ層１６から成る容量）を入れ替えて、ソース・ドレイン領域１５とノンドープＳｉＣ層１６（またはノンドープＣ層１６）から成る容量が直列に接続されることになる。よって、図４に示した構成よりも、ソース・ドレイン領域のｐｎ接合部における接合容量の低減を図ることができる。当該接合容量を低減できるため、トランジスタの動作の高速化も可能となる。

また、ノンドープのＳｉＣ層１６（またはノンドープＣ層１６）を空乏化したときの空乏層の厚さは、ソース・ドレイン領域における（より具体的に、ｎ型のＳｉＣ層１５とｐ型のシリコン基板１２との間における）ｐｎ接合の空乏層の厚さと同程度或いはそれ以上の厚さであることが望ましい。ＳｉＣ層１６（またはＣ層１６）の厚さを前記のように設定することにより、当該ｐｎ接合における接合容量をより低減することができる。

また、ＳｉＣ層（電極領域）１５の直下に形成される低比誘電率層１６は、比誘電率が電極領域１５の比誘電率または半導体基板１２の比誘電率より小さければ、ノンドープＳｉＣまたはＣ以外の構成であっても良い。なお、当該低比誘電率層１６は、ノンドープであっても、ｎ型の不純物がドープされていても良い。

＜実施の形態３＞
本実施の形態に係る半導体装置２１は、以下の構成を除いて、実施の形態１に係る半導体装置１の構成と同じである。

つまり、図５に示すように、本実施の形態に係る半導体装置２１では、ゲート構造Ｇ１の下方の半導体基板２において、当該ゲート構造Ｇ１から近い順に、ｎ型シリコン層８（あるいは、ｎ型シリコン層８を形成しない）、ｎ型ＳｉＧｅ層９、およびｎ型のシリコン層２の３層構造（あるいは２層構造）が形成されている。

ここで、ＳｉＧｅ層９にｎ型の不純物が含有されていても良く、または当該ＳｉＧｅ層９はノンドープであっても良い。ただし、チャネル領域における移動度の向上の観点から、ＳｉＧｅ層９にｎ型の不純物が含有されていることが、より望ましい。

ｎ型ＳｉＧｅ層９、ｎ型シリコン層８等の形成方法の一例を次に説明する。

ｎ型のシリコンから成る半導体基板２の上面に対してエピタキシャル成長処理を施すことにより、半導体基板２の上面にｎ型ＳｉＧｅ層９を形成する。次に、当該ｎ型ＳｉＧｅ層９に対して別の条件でエピタキシャル成長処理を施す。これにより、ｎ型ＳｉＧｅ層９上に、ｎ型シリコン層８が形成される。あるいは、ノンドープのエピタキシャル２層膜に所定の不純物注入処理を行う。これにより、たとえばｎ型ＳｉＧｅ層９およびｎ型のシリコン層８が形成される（上記３層構造）。

なお、上記２層構造の場合には、上層のｎ型シリコン層８は形成しない。

その後、シリコン層８上にゲート構造Ｇ１を作成する。そして、当該ゲート構造Ｇ１の両脇の半導体基板２（より具体的には、シリコン層８、あるいは、ＳｉＧｅ層９）を部分的に除去し、リセス部を形成する。その後の符号５〜７の形成方法は、実施の形態１と同様であるので、ここでの説明は省略する。

以上のように、本実施の形態では、チャネル領域が形成されるシリコン層８の下層にＳｉＧｅ層９が形成されている。ここで、ソース・ドレイン領域の圧縮により、ＳｉＧｅ層９、シリコン層８（シリコン層８が形成されない場合には、ＳｉＧｅ層９のみ）には、強い圧縮歪が発生する。さらに、ＳｉＧｅ層９の格子定数は、シリコンの格子定数よりも大きい。したがって、チャネル領域が形成されるシリコン層８が、より大きい格子定数を有するＳｉＧｅ層９に誘発されてより強い圧縮歪が発生する。よって、実施の形態１の構成と比較して、本実施の形態の方がより、チャネル領域におけるホールの移動度を向上させることができる。

なお、実施の形態３に係るＰ−ＭＯＳＦＥＴ２１は、実施の形態１に係るＰ−ＭＯＳＦＥＴ１が有する効果を有することは、言うまでもない。

＜実施の形態４＞
本実施の形態に係る半導体装置３１は、以下の構成を除いて、実施の形態２に係る半導体装置１１の構成と同じである。

つまり、図６に示すように、本実施の形態に係る半導体装置３１では、ゲート構造Ｇ２の下方の半導体基板１２において、当該ゲート構造Ｇ２から近い順に、ｐ型シリコン層１８（あるいはｐ型シリコン層１８を形成しない）、ｐ型ＳｉＣ層１９、およびｐ型のシリコン層１２の３層構造（あるいは２層構造）が形成されている。

ここで、ＳｉＣ層１９にｐ型の不純物が含有されていても良く、または当該ＳｉＣ層１９はノンドープであっても良い。ただし、チャネル領域における移動度の向上の観点から、ＳｉＣ層１９にｐ型の不純物が含有されていることが、より望ましい。

ｐ型ＳｉＣ層１９、ｐ型シリコン層１８等の形成方法の一例を次に説明する。

ｐ型のシリコンから成る半導体基板１２の上面に対してエピタキシャル成長処理を施すことにより、半導体基板１２の上面にｐ型ＳｉＣ層１９を形成する。次に、当該ｐ型ＳｉＣ層１９に対して別の条件でエピタキシャル成長処理を施す。これにより、ｐ型ＳｉＣ層１９上に、ｐ型シリコン層１８が形成される。あるいは、ノンドープのエピタキシャルの２層膜に所定の不純物注入処理を行う。これにより、たとえばｐ型のＳｉＣ層１９およびｐ型のシリコン層１８が形成される（上記３層構造）。

なお、上記２層構造の場合には、上層のｐ型シリコン層１８は形成しない。

その後、シリコン層１８上にゲート構造Ｇ２を作成する。そして、当該ゲート構造Ｇ２の両脇の半導体基板１２（より具体的には、シリコン層１８、あるいは、ＳｉＣ層１９）を部分的に除去し、リセス部を形成する。その後の符号１５，１６の形成方法は、実施の形態２と同様であるので、ここでの説明は省略する。

以上のように、本実施の形態では、チャネル領域が形成されるシリコン層１８の下層にＳｉＣ層１９が形成されている。ここで、ソース・ドレイン領域１５の引っ張りにより、ＳｉＣ層１９、シリコン層１８（シリコン層１８が形成されない場合には、ＳｉＣ層１９のみ）には、強い引っ張り歪が発生する。さらに、ＳｉＣ層１９の格子定数は、シリコンの格子定数よりも小さい。したがって、チャネル領域が形成されるシリコン層１８が、より小さい格子定数を有するＳｉＣ層１９に誘発されてより強い引っ張り歪が発生する。よって、実施の形態２の構成と比較して、本実施の形態の方がより、チャネル領域における電子の移動度を向上させることができる。

なお、実施の形態４に係るＮ−ＭＯＳＦＥＴ３１は、実施の形態２に係るＮ−ＭＯＳＦＥＴ１１が有する効果を有することは、言うまでもない。

＜実施の形態５＞
本実施の形態は、実施の形態１に係る構成と、実施の形態２に係る構成とを備えるＣＭＯＳＦＥＴに関するものである。図７は、本実施の形態に係るＣＭＯＳＦＥＴ５０の構成を示す断面図である。

図７に示すように、シリコンから成る半導体基板５１は、第一の領域と第二の領域とを有している。第一の領域には、実施の形態１に係るＰ−ＭＯＳＦＥＴが形成される。第二の領域には、実施の形態２に係るＮ−ＭＯＳＦＥＴが形成される。図７に示すように、各トランジスタは、素子分離膜５２より電気的に分離されている。第一の領域の半導体基板５１内には、ｎ型の不純物が注入された第一のウエル領域５３が形成されている。他方、第二の領域の半導体基板５１内には、ｐ型の不純物が注入された第二のウエル領域５４が形成されている。

第一の領域に形成されるＰ−ＭＯＳＦＥＴの構成は、実施の形態１と同様である。

つまり、第一の領域の第一のウエル領域５３上には、ゲート絶縁膜３とゲート電極４とが当該順に積層された積層体（以下、ゲート構造Ｇ１と称する）が形成されている。当該ゲート構造Ｇ１の側面部には、サイドウォール膜１０が形成されている。

また、ゲート構造Ｇ１の両脇の第一のウエル領域５３の表面内には、ｐ型を有するＳｉＧｅ（シリコン・ゲルマニウム）層５が形成されている。ここで、本実施の形態では、実施の形態１で説明したｐ型のＳｉＣ層７（またはｐ型のＣ層７）が形成されていない場合について説明する。したがって、当該ＳｉＧｅ層５により、Ｐ−ＭＯＳＦＥＴの第一のソース・ドレイン領域が構成される。

さらに、ＳｉＧｅ層５の底部に隣接して、ＳｉＣ層６（またはＣ層６）が形成されている。ここで、ＳｉＣ層６およびＣ層６は共に、所定の導電型を有する不純物がドープされていない。なお、ゲート構造Ｇ１の下方の第一のウエル領域５３の表面付近（換言すれば、第一のソース・ドレイン領域間）にチャネル領域が形成される。

ここで、ＳｉＣ層６（またはＣ層６）は、第一の低比誘電率層と把握できる。第一のソース・ドレイン領域の直下部に形成される当該第一の低比誘電率層６は、第一のソース・ドレイン領域を構成するＳｉＧｅ層５が有する比誘電率よりも小さい。または、当該第一の低比誘電率層６は、第一のウエル領域５３が有する比誘電率より小さい。

第二の領域に形成されるＮ−ＭＯＳＦＥＴの構成は、実施の形態２と同様である。

つまり、第二の領域の第二のウエル領域５４上には、ゲート絶縁膜１３とゲート電極１４とが当該順に積層された積層体（以下、ゲート構造Ｇ２と称する）が形成されている。当該ゲート構造Ｇ２の側面部には、サイドウォール膜２０が形成されている。

また、ゲート構造Ｇ２の両脇の第二のウエル領域５４の表面内には、ｎ型を有するＳｉＣ（炭化シリコン）層１５が形成されている。当該ＳｉＣ層１５により、Ｎ−ＭＯＳＦＥＴの第二のソース・ドレイン領域が構成される。

さらに、ＳｉＣ層１５の底部に隣接して、ＳｉＣ層１６（またはＣ層１６）が形成されている。ここで、ＳｉＣ層１６およびＣ層１６は共に、所定の導電型を有する不純物がドープされていない。なお、ゲート構造Ｇ２の下方の第二のウエル領域５４の表面付近（換言すれば、第二のソース・ドレイン領域間）にチャネル領域が形成される。

ここで、ＳｉＣ層１６（またはＣ層１６）は、第二の低比誘電率層と把握できる。第二のソース・ドレイン領域の直下部に形成される当該第二の低比誘電率層１６は、第一のソ二ス・ドレイン領域を構成するＳｉＣ層１５が有する比誘電率よりも小さい。または、当該第二の低比誘電率層１６は、第二のウエル領域５４が有する比誘電率より小さい。

なお、本実施の形態では、実施の形態１に係る構成と実施の形態２に係る構成とを組み合わせたＣＭＯＳＦＥＴについて言及した。しかし、Ｐ−ＭＯＳＦＥＴを実施の形態３に係る構成に置き換えても良い。同様に、Ｎ−ＭＯＳＦＥＴを実施の形態４に係る構成に置き換えても良い。

実施の形態１に係るＰ−ＭＯＳＦＥＴの構成を示す断面図である。 実施の形態１に係るＰ−ＭＯＳＦＥＴの効果を説明するための比較対象を示す図である。 実施の形態２に係るＮ−ＭＯＳＦＥＴの構成を示す断面図である。 実施の形態２に係るＮ−ＭＯＳＦＥＴの効果を説明するための比較対象を示す図である。 実施の形態３に係るＰ−ＭＯＳＦＥＴの構成を示す断面図である。 実施の形態４に係るＮ−ＭＯＳＦＥＴの構成を示す断面図である。 実施の形態５に係るＣＭＯＳＦＥＴの構成を示す断面図である。

符号の説明

１，２１ Ｐ−ＭＯＳＦＥＴ、２，１２，５１ 半導体基板、３，１３ ゲート絶縁膜、４，１４ ゲート電極、５，９ ＳｉＧｅ層、６，１６ ノンドープＳｉＣ層（またはＣ層）、１１，３１ Ｎ−ＭＯＳＦＥＴ、１５ ｎ型ＳｉＣ層（またはＣ層）、１９ ＳｉＣ層、５０ ＣＭＯＳＦＥＴ、５２ 素子分離膜、５３ 第一のウエル領域、５４ 第二のウエル領域、Ｇ１，Ｇ２ ゲート構造。

Claims (8)

1. 第一の導電型を有する半導体基板と、
   前記半導体基板上に形成される、ゲート絶縁膜とゲート電極とが当該順に積層された積層体であるゲート構造と、
   前記ゲート構造の両脇における前記半導体基板の表面内に形成される、第二の導電型を有する電極領域と、
   前記電極領域の直下部に形成される、前記電極領域が有する比誘電率よりも小さい、または前記半導体基板が有する比誘電率より小さい、比誘電率を有する低比誘電率層とを、備えている、
   ことを特徴とする半導体装置。
2. 前記半導体基板は、
   ｎ型シリコンであり、
   前記電極領域は、
   ｐ型ＳｉＧｅであり、
   前記低比誘電率層は、
   ＳｉＣまたはＣである、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート構造の下方の前記半導体基板において、
   前記ゲート構造から近い順に、ｎ型ＳｉＧｅ層およびｎ型シリコン層の積層構造が形成されている、
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記ゲート構造の下方の前記半導体基板において、
   前記ゲート構造から近い順に、ｎ型シリコン層、ｎ型ＳｉＧｅ層、およびｎ型シリコン層の積層構造が形成されている、
   ことを特徴とする請求項２に記載の半導体装置。
5. 前記半導体基板は、
   ｐ型シリコンであり、
   前記電極領域は、
   ｎ型ＳｉＣであり、
   前記低比誘電率層は、
   ＳｉＣまたはＣである、
   ことを特徴とする請求項１に記載の半導体装置。
6. 前記ゲート構造の下方の前記半導体基板において、
   前記ゲート構造から近い順に、ｐ型ＳｉＣ層およびｐ型シリコン層の積層構造が形成されている、
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記ゲート構造の下方の前記半導体基板において、
   前記ゲート構造から近い順に、ｐ型シリコン層、ｐ型ＳｉＣ層、およびｐ型シリコン層の積層構造が形成されている、
   ことを特徴とする請求項５に記載の半導体装置。
8. ＰＭＯＳトランジスタが形成される第一の領域としての第一のウエル領域と、ＮＭＯＳトランジスタが形成される第二の領域としての第二のウエル領域とを有する、半導体基板と、
   前記第一の領域の前記第一のウエル領域の表面内に形成される、前記ＰＭＯＳトランジスタの第一のソース・ドレイン領域と、
   前記第二の領域の前記第二のウエル領域の表面内に形成される、前記ＮＭＯＳトランジスタの第二のソース・ドレイン領域と、
   前記第一のソース・ドレイン領域の直下部に形成される、前記第一のソース・ドレイン領域が有する比誘電率よりも小さい、または前記第一のウエル領域が有する比誘電率より小さい、比誘電率を有する第一の低比誘電率層と、
   前記第二のソース・ドレイン領域の直下部に形成される、前記第二のソース・ドレイン領域が有する比誘電率よりも小さい、または前記第二のウエル領域が有する比誘電率より小さい、比誘電率を有する第二の低比誘電率層とを、備えている、
   ことを特徴とするＣＭＯＳ。

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