JP5220749B2 - デュアル応力ライナ技術におけるデバイス性能の変動を改善するための方法及び構造体 - Google Patents

デュアル応力ライナ技術におけるデバイス性能の変動を改善するための方法及び構造体 Download PDF

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Description

本発明は、半導体構造体及びその製造方法に関する。より詳細には、本発明は、改良型デュアル応力ライナ技術を用いることによって得られる、改善されたデバイス性能を有する相補型金属酸化膜半導体（ＣＭＯＳ）構造体に関する。本発明はまた、改良型デュアル応力ライナ技術を用いてそうしたＣＭＯＳ構造体を製造する方法も提供する。
３０年以上にわたって、シリコン金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の継続的な小型化が、世界の半導体産業を主導してきた。継続的な縮小をとどめる種々の要因（showstopper)が数十年にわたって予測されてきたが、技術革新の歴史は多くの難題にもかかわらずムーアの法則を維持していた。しかしながら、今日では、金属酸化膜半導体トランジスタはその従来の縮小の限界に達し始めているという兆しが増大している。
継続的な縮小を通じてＭＯＳＦＥＴの、したがってＣＭＯＳの性能を改善することは益々難しくなっているため、縮小なしに性能を改善する方法が重要になってきている。これを行うための１つのアプローチは、キャリア（電子及び／又は正孔）移動度を高めることである。高められたキャリア移動度は、例えば、半導体格子に適切な応力／ひずみを導入することによって得ることができる。
応力の印加は、半導体基板の格子寸法を変化させる。格子寸法を変化させることによって、材料の電子バンド構造も同様に変化する。この結果として、キャリア散乱速度及び有効質量といったキャリア輸送特性が変化し、それは特定のケースでは劇的なものとなることがある。物理的応力（引張又は圧縮）の印加はさらに、半導体基板上に製作されたデバイスの性能を高めるために用いることができる。
デバイス・チャネルに沿った圧縮ひずみは、ｐ型電界効果トランジスタ（ｐＦＥＴ）における駆動電流を増加させ、ｎ型電界効果トランジスタ（ｎＦＥＴ）における駆動電流を減少させる。デバイス・チャネルに沿った引張ひずみは、ｎＦＥＴにおける駆動電流を増加させ、ｐＦＥＴにおける駆動電流を減少させる。
応力は、例えば、基板の上とゲート領域の周りに応力ライナを形成することを含む幾つかの方法によって、単一結晶方位の基板に導入することができる。ＦＥＴの導電性タイプ（すなわちｐ又はｎ）に応じて、応力ライナは、最も適切なように、引張応力（ｎＦＥＴについて好ましい）下、又は圧縮応力（ｐＦＥＴについて好ましい）下にある。ｎＦＥＴ及びｐＦＥＴが同一の半導体基板上に集積される場合、引張応力下の第１の応力ライナが各ｎＦＥＴの周りに形成され、一方、圧縮応力下の第２応力ライナが各ｐＦＥＴの周りに形成される、デュアル応力ライナ技術が典型的に用いられる。応力ライナが形成される順序は可変であることに注意されたい。例えば、圧縮応力ライナを引張応力ライナの前に形成してもよく、逆もまた同様である。
しかしながら、デュアル応力ライナ（ＤＳＬ）技術における引張応力ライナと圧縮応力ライナとの間の境界もまた、基板内に応力を誘起させ、それはトランジスタ性能にも同様に影響を及ぼし得る。ＤＳＬ境界がＦＥＴに（約５ミクロン又はそれ以下の横方向距離で）ごく近接し、ゲート領域と平行に配向する場合、境界に近接するデバイスの劣化が観測されている。最近のＣＭＯＳ構造体では、前述のＤＳＬ境界の影響にのみ起因する、２５％のｐＦＥＴ及び１８％のｎＦＥＴの劣化（一定の過励振における飽和電流）が実証されている。
ここで、圧縮応力ライナの形成の前に引張応力ライナが形成される場合であって、圧縮応力ライナが引張応力ライナの一部の上に重なる場合についてＤＳＬ境界の影響をより詳細に示す、図１−図４を参照する。図１は、その表面上に形成された引張応力ライナ１０２を有する、応力のかかっていない半導体基板１００の一部分を示す。ＦＥＴ構造体は、構造体１００の図１に示された部分の周辺部にあるので、図１には示されていないことに注意されたい。ＦＥＴは、引張応力ライナ１０２を基板上に配置する前に形成される。
図２は、リソグラフィ及びエッチングによって引張応力ライナ１０２をパターン形成した後の図１の構造体を示す。図示されるように、基板１００上に縁部力１０６が発生する。さらに、引張応力ライナ１０２は、ライナ１０２のエッチングされた縁部からの距離とともに減衰する局所応力を基板内に発生させる。図２において、参照番号１０８は、圧縮下にある基板１００の領域を示し、一方、参照番号１１０は、引張下にある基板１００の領域を示す。点線（１１２として示される）はゼロ応力ラインを示す。
図３は、その上に圧縮応力ライナ１１４を形成した後の図２の構造体を示す。デュアル・ライナの重なり領域（すなわち境界）１１９は、縁部力１０６を強める。引張ライナと圧縮ライナとの相対的強度に応じて、ゼロ応力の輪郭線は１１２、又は１１２’によって示される２つの他の輪郭線のいずれかの形状をとることができる。
図４は、基板１００の表面上のＦＥＴ１２０の存在を示した、図３の拡張図である。この図面において、基板は、以下の応力、すなわち、（ｉ）ＦＥＴ１２０（左スペーサ外縁部から右スペーサ外縁部まで）の下の圧縮（ｃ）、（ｉｉ）圧縮ライナ１１４の下方の張力（ｔ）、及び（ｉｉｉ）引張ライナ１０２の下の圧縮（Ｃ）の下にある。
そうした構造体のもつ問題は、デュアル応力ライナ境界１１９がＦＥＴ１２０に長手方向で近接しており、その結果としてＦＥＴの性能が実質的に劣化することである。「長手方向で近接している」という用語は、本出願においては、デュアル応力ライナ境界１１９がＦＥＴから長さ方向で或る距離に、すなわち約５ミクロン又はそれ以下のところに位置することを示すのに用いられる。この劣化は、ｎＦＥＴとｐＦＥＴの両方で観測される。特に、デュアル応力ライナ境界１１９に関連する長手方向の応力はＦＥＴチャネル内の応力を低減させることが見出されている。
このデュアル応力ライナ境界問題への１つの解決策は、長手方向境界がＦＥＴデバイスから遠くに（５ミクロンよりも大きい長手方向距離に）設置された集積回路を設計することである。そうした解決策は実行可能ではあるが、集積回路の全体としての寸法を増大させるという面積的な不利益が付きものである。そうした寸法の増大は、集積回路を縮小するという現在の傾向に反するものである。
したがって、集積回路の全体寸法を著しく増大させることなくデュアル応力ライナ境界問題に対処する方法が必要とされている。
本発明は、集積回路の全体寸法を著しく増大させることなく、デュアル応力ライナ境界問題を克服する方法及び半導体構造体を提供することを目的とする。本発明の第１の実施形態によれば、デュアル応力ライナ境界又はギャップは、隣接するダミー・ゲート領域上に強いて置くようにされる。隣接するダミー・ゲート領域上にデュアル応力ライナ境界又はギャップを強いて置くようにすることによって、デュアル応力ライナ境界に関連する大きな応力が、半導体基板にではなくダミー・ゲート材料に移行する。ダミー・ゲート領域は、ＦＥＴの活性領域内に位置してもよく、又は、トレンチ分離領域のような分離領域上に存在してもよい。したがって、最も近くに隣接するＦＥＴに対するデュアル応力ライナ境界の影響が低減される。さらに、本発明を用いてデバイス変動性及びパッキング密度の利点が達成される。
一般に、本発明は、第１の実施形態において、
少なくとも１つの活性ゲート領域に近接した少なくとも１つのダミー・ゲート領域を有する半導体基板と、
基板上に位置する引張応力ライナ及び圧縮応力ライナを含む半導体構造体であって、引張応力ライナ及び圧縮応力ライナは、応力ライナ間存在する境界又はギャップが少なくとも１つのダミー・ゲート領域の上部にあるように、少なくとも１つのダミー・ゲート領域上に部分的に存在する、半導体構造体を提供する。
少なくとも１つの活性ゲート領域は、少なくとも１つのｐＦＥＴ又は少なくとも１つのｎＦＥＴのようなＦＥＴを含むことができる。ｎＦＥＴとｐＦＥＴとの組み合わせも意図される。本発明によれば、圧縮応力ライナと引張応力ライナとの間の境界又はギャップは、基板上に存在する各々のＦＥＴにごく近接したダミー・ゲート領域の上に収まるようにされる。
本発明によれば、圧縮応力ライナ及び引張応力ライナは、互いに重なってもよく、互いに完全に当接してもよく、又は２つのライナ間にギャップが存在してもよい。本発明によれば、「境界」は、２つの応力ライナの重なり又は完全な当接によって生じ、一方、「ギャップ」は、２つの応力ライナのアンダーラップ（underlap）によって生じる。
本発明の１つの好ましい実施形態において、本発明の構造体は、
少なくとも１つのｐＦＥＴに近接した少なくとも１つのダミー・ゲート領域を有する半導体基板と、
基板上に位置する引張応力ライナ及び圧縮応力ライナを含み、圧縮応力ライナは、応力ライナ間に存在する境界又はギャップが少なくとも１つのダミー・ゲート領域の上部に置かれるように、少なくとも１つのｐＦＥＴを覆い、且つ少なくとも１つのダミー・ゲート領域上に部分的に存在する。
本発明の別の好ましい実施形態において、本発明の構造体は、
少なくとも１つのｎＦＥＴに近接した少なくとも１つのダミー・ゲート領域を有する半導体基板と、
基板上に位置する引張応力ライナ及び圧縮応力ライナを含み、引張応力ライナは、応力ライナ間に存在する境界又はギャップが少なくとも１つのダミー・ゲート領域の上部に置かれるように、少なくとも１つのｎＦＥＴを覆い、且つ少なくとも１つのダミー・ゲート領域上に部分的に存在する。
前述の半導体構造体に加えて、本発明は、その製造方法も提供する。一般に、本発明の方法は、
少なくとも１つの活性ゲート領域に近接した少なくとも１つのダミー・ゲート領域を有する半導体基板を提供するステップと、
基板上に引張応力ライナ及び圧縮応力ライナを任意の順序で配置するステップとを含み、引張応力ライナ及び圧縮応力ライナは、応力ライナ間の境界又はギャップが少なくとも１つのダミー・ゲート領域の上部に置かれるように、少なくとも１つのダミー・ゲート領域上に部分的に存在する。
デュアル応力ライナを用いることに加えて、本出願はまた、単一の応力ライナが存在する半導体構造体にも適用可能である。そうした場合、単一の応力ライナのエッチングされた縁部は、構造体のダミー・ゲート領域の上に強いて置かれる。
従来技術のデュアル応力ライナ技術を示す（断面から見た）図面である。 従来技術のデュアル応力ライナ技術を示す（断面から見た）図面である。 従来技術のデュアル応力ライナ技術を示す（断面から見た）図面である。 従来技術のデュアル応力ライナ技術を示す（断面から見た）図面である。 本発明の実施形態に係る改良型デュアル応力ライナ技術を示す（断面から見た）図面である。 本発明の実施形態に係る改良型デュアル応力ライナ技術を示す（断面から見た）図面である。 本発明の実施形態に係る改良型デュアル応力ライナ技術を示す（断面から見た）図面である。 本発明の代替的な実施形態を示す（断面から見た）図面である。 本発明の別の代替的な実施形態を示す（断面から見た）図面である。 本発明のさらに別の代替的な実施形態を示す（断面から見た）図面である。
ここで、従来のデュアル応力ライナ技術の変形を用いてデバイス性能を改善するための方法及び構造体を提供する好ましい実施形態を、以下の説明と本出願に付随する図面を参照することによって、もっと詳しく説明する。本出願の図面は、例示の目的のために提供されるものであり、したがってそれらは一律の縮尺に従わずに描かれていることに留意のこと。
以下の説明において、本発明の十分な理解を与えるために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術といった多くの具体的な詳細が記載されている。しかしながら、本発明はこれらの具体的な詳細なしに実施できることが、当業者には理解されるであろう。他の例において、本発明を不明瞭にすることを避けるために、周知の構造体又は処理ステップは詳細に説明されていない。
本発明は、改良型デュアル応力ライナ・プロセスを使用した方法及び構造体を提供する。本発明の改良型デュアル応力ライナ・プロセスは、活性ゲート領域にごく近接したダミー・ゲート領域上にデュアル応力ライナ境界又はギャップを強いて配置させる。「ダミー・ゲート領域」とは、典型的には機能トランジスタではなく、典型的には近くの活性ゲートの変動性を最小にするために形成される非活性ゲート領域を意味する。「活性ゲート領域」という用語は、機能トランジスタ・ゲートのことをいう。「ごく近接した」とは、デュアル応力ライナ間の境界が活性ゲート領域から約５ミクロン又はそれ以下にあることを意味する。
最初に、本発明において使用される初期構造体１０を示す図５を参照する。図示されているように、最初の構造体１０は、互いにごく近接した少なくとも１つのダミー・ゲート領域１４と少なくとも１つの活性ゲート領域１６とを有する半導体基板１２を含む。本発明によれば、ダミー・ゲート領域１４は、この図面に示されるように基板の活性領域の上に位置することができ、或いは代替的に、ダミー・ゲートは、基板内又は基板上に存在する分離領域の上に位置することができる。
少なくとも１つの活性ゲート領域１６は、ｎＦＥＴであってもよいし、又はｐＦＥＴであってもよい。本発明においては、ｐＦＥＴとｎＦＥＴとの組み合わせも意図される。
基板１２上に存在する各ダミー・ゲート領域１４と各活性ゲート１６は、基板１２の表面上に位置するゲート誘電体１８と、ゲート誘電体１８上に位置するゲート電極２０とを含む。各活性ゲート領域１６は、基板１２内に位置し、且つゲート誘電体／ゲート電極スタックの下方に位置するチャネル領域（図示せず）を含む。ソース／ドレーン領域（図示せず）は、活性ゲート領域の各々の中のチャネル領域に隣接して位置する。各々のダミー・ゲート領域１４及び活性ゲート領域１６はまた、少なくとも１つの側壁スペーサを含むことができる。図１においては、内側のＬ字型スペーサ２６と外側スペーサ２８とを含む一対の側壁スペーサが示されている。少なくとも１つの側壁スペーサは、随意的なものであって、すべての場合に用いられる必要はない。
少なくとも１つのダミー・ゲート領域１４及び少なくとも１つの活性ゲート領域１６は、当業者には周知の従来の相補型金属酸化膜半導体加工技術を用いて製作される。例えば、活性ゲート領域を形成する際に、種々の材料層の堆積、リソグラフィ、エッチング、イオン注入、及びアニーリングを用いることができる。同じ処理ステップを、少なくとも１つのダミー・ゲート領域１４を形成する際に用いることができる。各々のゲート領域（活性及び非活性）はまた、置換ゲート・プロセスを用いて形成することもできる。
半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＳｉＧｅ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに、他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含めて、あらゆる半導体材料を含む。ここでは、例えば、Ｓｉ／ＳｉＧｅ及び半導体・オン・インシュレータ（ＳＯＩ）といった層状半導体も意図されている。典型的には、半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、又はシリコン・オン・インシュレータといったＳｉ含有半導体である。基板１２は、非ひずみ型であっても又はひずみ型であってもよく、或いは、その中にひずみ領域と非ひずみ領域とを含んでもよい。基板１２は、真性であってもよく、又は、例えばこの限りではないがＢ、Ａｓ又はＰでドープされてもよい。
ＳＯＩ基板が使用される場合、これらの基板は、埋め込み絶縁体層によって少なくとも部分的に分離された上側及び下側半導体、例えばＳｉ、層を含む。埋め込み絶縁体層は、例えば、結晶質又は非晶質の酸化物、窒化物、又はそのいずれの組み合わせも含む。埋設絶縁体層は酸化物であることが好ましい。典型的には、埋め込み絶縁体層は、層転写プロセスの最初の段階の間に形成され、又は、例えばＳＩＭＯＸ（酸素のイオン注入による分離）のように、イオン注入及びアニーリング・プロセスの間に形成される。
基板１２は、単一の結晶方位を有してもよく、或いは代替的に、異なる結晶方位の表面領域を有するハイブリッド半導体基板を使用することもできる。ハイブリッド基板は、形成される各々のＦＥＴの性能を高める特定の結晶方位の上にＦＥＴを製作することを可能にする。例えば、ハイブリッド基板は、（１１０）結晶方位上にｐＦＥＴを形成することができ、一方、（１００）結晶方位上にｎＦＥＴを形成することができる構造体を提供することを可能にする。ハイブリッド基板が用いられる場合、そのハイブリッド基板は、ＳＯＩ様の特性、バルク様の特性、又はＳＯＩ様の特性とバルク様の特性との組み合わせを有することができる。
本発明の幾つかの実施形態においては、少なくとも１つの分離領域（図示せず）が基板１２内に形成される。少なくとも１つの分離領域は、トレンチ分離領域、フィールド酸化物分離領域、又はその組み合わせを含むことができる。分離領域は、当業者には周知の処理技術を用いて形成される。
各々のゲート領域の中に存在するゲート誘電体１８は、同じ又は異なる絶縁材料を含むことができる。例えば、ゲート誘電体１８は、酸化物、窒化物、酸窒化物、高ｋ材料（すなわち二酸化シリコンよりも大きい誘電率を有する誘電体材料）、又は多層を含めて、それらのどのような組み合わせから構成されることもできる。ゲート誘電体１８は、例えばＳｉＯ２といった酸化物から構成されることが好ましい。
各々のゲート領域（活性及びダミー）のゲート電極２０は、例えば、ポリＳｉ、ＳｉＧｅ、金属、金属合金、金属シリサイド、金属窒化物、又はその多層を含めた組み合わせを含む、同じ又は異なる導電性材料から構成されることができる。多層が存在する場合には、ＴｉＮ又はＴａＮといった拡散障壁（図示せず）を導電層の各々の間に配置することができる。酸化物又は窒化物といったキャッピング層（同じく図示せず）を、各々のゲート領域のゲート電極上に配置することができ、キャッピング層の存在は、そのゲート電極の上でその後にシリサイドコンタクトが形成されることを防止するために用いることができる。ゲート電極上のシリサイドコンタクトは、典型的には、ゲート電極がＳｉ含有材料を含み、且つキャッピング層が存在しないときに形成される。各々のゲート領域内のゲート電極は、ポリＳｉ又はポリＳｉＧｅを含むことが好ましい。
随意的に存在する少なくとも１つのスペーサは、典型的には、その組み合わせ及び多層を含めた、酸化物、窒化物、又は酸窒化物から構成される。随意的にではあるが、典型的には、本発明の構造体には１つのスペーサが存在する。図示された例においては、一対のスペーサが示されている。典型的には、内側Ｌ字型スペーサ２６は酸化物から構成され、一方外側スペーサ２８は窒化物から構成される。
前述のように、各活性ゲート領域１６はまた、典型的には延長領域と深Ｓ／Ｄ拡散領域とを含むＳ／Ｄ領域も含む。ソース／ドレーン領域は、ゲート電極２０と共に、活性ゲート領域１６におけるチャネルの長さを画定する。Ｓ／Ｄ延長領域及びＳ／Ｄ拡散領域は、イオン注入によってｎ型又はｐ型ドーパントのいずれかがドープされた半導体基板１２の上側部分から構成されることに注意されたい。Ｓ／Ｄ延長領域は、典型的には、深さにおいてＳ／Ｄ拡散領域よりも浅い。
次に、図６に示されるように、第１応力ライナ３０が、ダミー・ゲート領域１４の一部を覆うと共に、基板１２の一部の上に形成される。「第１及び第２応力ライナ」という用語は、堆積され、リソグラフィ及びエッチングによってパターン形成された応力誘起材料のことを示すために本出願を通して用いられる。本発明の方法によれば、第１応力ライナは、引張応力ライナ又は圧縮応力ライナとすることができる。好ましい実施形態において、且つ本出願において図示された図面について、第１応力ライナ３０は引張応力ライナである。この構成は、活性ゲート領域１６がｐＦＥＴであることを想定する。活性ゲート領域１６がｎＦＥＴである場合には、圧縮応力ライナが第１応力ライナ３０として用いられることになる。
応力ライナの存在の結果として、基板１２内に応力が導入される。図面において、小文字「ｔ」は、引張応力ライナの存在によって基板内に誘起される引張応力を示し、一方、小文字「ｃ」は、基板１２上の引張応力ライナの存在によって誘起される圧縮応力を示す。点線は、基板内に存在するゼロ応力ラインを表す。第１応力ライナ３０が圧縮応力ライナである場合には、小文字ｃ及びｔの位置は図６に示されたものとは逆になることに注意されたい。
第１応力ライナ３０は、窒化物又は高密度プラズマ（ＨＤＰ）酸化物、或いはその組み合わせといったいずれかの応力誘起材料から構成される。応力ライナは、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、急速加熱ＣＶＤ（ＲＴＣＶＤ）、又はＣＶＤ用途のための最新の金属有機前駆体であるＢＴＢＡＳベースの（アンモニアと反応したＣ８Ｈ２２Ｎ２Ｓｉ）ＣＶＤといった、種々の化学気相堆積（ＣＶＤ）プロセスによって形成することができる。後者のプロセスは、高い応力を有する低温窒化物膜を提供する。応力ライナ材料の堆積に続いて、第１応力ライナ３０を形成においてリソグラフィ及びエッチングが用いられる。
好ましくは、第１応力ライナ３０はＳｉ３Ｎ４のような窒化物を含み、堆積プロセスのプロセス条件は、堆積された層内に固有引張ひずみを与えるように選択される。例えば、プラズマ強化化学気相堆積（ＰＥＣＶＤ）は、固有引張ひずみを有する窒化物応力ライナを提供することができる。ＰＥＣＶＤによって堆積される応力ライナの応力状態（引張又は圧縮）は、堆積条件を変化させて堆積チャンバ内の反応速度を変更することによって制御することができる。より詳細には、堆積された窒化物応力ライナの応力状態は、ＳｉＨ４／Ｎ２／Ｈｅガス流速、圧力、ＲＦパワー、及び電極ギャップといった堆積条件を変化させることによって設定することができる。
別の例において、急速加熱化学気相堆積（ＲＴＣＶＤ）は、内部引張ひずみを有する窒化物引張応力ライナを提供することができる。ＲＴＣＶＤによって堆積される窒化物引張応力ライナ内で生成される内部引張ひずみの大きさは、堆積条件を変化させることによって制御することができる。より詳細には、窒化物応力ライナ内のひずみの大きさは、前駆体組成、前駆体流速及び温度といった堆積条件を変化させることによって設定することができる。
図７は、第２応力ライナ３２がその上に形成された後の図６の構造体を示す。本発明によれば、第２応力ライナ３２は、ダミー・ゲート領域１４の一部を覆うと共に、基板１２の一部及び活性ゲート領域１６の全体を覆う。図示されるように、第２応力ライナ３２は、第１応力ライナと第２応力ライナとの重なり部３４がダミー・ゲート領域１４の上に形成されるように、パターン形成された応力ライナ３０の小さいセグメント上に延びる。一実施形態において、圧縮応力ライナが、ダミー・ゲート領域１４上の引張応力ライナのセグメントの上に重なる。別の実施形態において、引張応力ライナが、圧縮応力ライナのセグメントの上に重なる。さらなる実施形態では、圧縮応力ライナと引張応力ライナはごく近接する（約２００ｎｍ以内）が、直接重ならない状態である。
重なり部３４の位置のために、デュアル応力ライナ境界（互いに当接するが重ならない応力ライナの面）は、図７に示されるようにダミー・ゲート領域１４の上に存在する。デュアル応力ライナ境界３６によって生じる大きい応力の力（引張応力については大文字「Ｔ」によって表され、圧縮応力については大文字「Ｃ」によって表される）は、従来技術のデュアル応力ライナ技術の場合と同様に基板１２内に位置するのではなく、ダミー・ゲート領域１４内に位置する。この図面内の点線もまたゼロ応力ラインと呼ばれる。
本発明の方法によれば、第２応力ライナ３２は、第１応力ライナ３０と比べて正反対の応力符号を有するという条件で、引張応力ライナであってもよいし、又は圧縮応力ライナであってもよい。好ましい実施形態において、且つ本出願において示された図面について、第２応力ライナ３２は圧縮応力ライナである。この構成は活性ゲート領域１６がｐＦＥＴであることを想定する。引張応力ライナは、活性デバイス領域１６がｎＦＥＴである場合に用いられることになる。
第２応力ライナ３２の存在の結果として、基板１２内に応力が導入される。図面において、大文字「Ｃ」は、基板１２上の第２圧縮応力ライナの存在によって誘起される圧縮応力を示す。図面内の点線もゼロ応力ラインと呼ばれる。
第２応力ライナ３２は、第１応力ライナ３０と同じ基本的な処理ステップを用いて形成される。したがって、堆積、リソグラフィ及びエッチングが、第２応力ライナ３２の形成の際に用いられる。第２応力ライナは、第１応力ライナ３０について前述したのと同じ又は異なる応力誘起材料から構成される。
図８は、図５−図７について上述した基本的な説明を修正することによって形成することができる代替的な構造体を示す。図８に示される構造体において、ダミー・ゲートは、トレンチ分離領域といった分離領域５０の上に形成される。分離領域５０は、当業者には周知の技術を用いて基板１２内に形成される。例えば、トレンチ分離領域は、最初にリソグラフィ及びエッチングによってトレンチを基板内に設け、次にトレンチにトレンチ誘電体材料、典型的にはトレンチ酸化物を充填し、次に平坦化プロセスを実施することによって形成することができる。この構造体は、ダミー・ゲート領域上で重なり合った応力ライナを含むが、本発明もこの実施形態もそれに限定されないことに注意されたい。代わりに、応力ライナは、ダミー・ゲート領域上で互いに完全に当接してもよく（図９に示されるように）、又は、ダミー・ゲート領域上の応力ライナ間にギャップ５２が存在してもよい（図１０に示されるように）。これらの代替的な構造体は、もちろん図５−図７に示された実施形態と組み合わせて用いることができる。
上記の実施形態及び代替的な構造体に加えて、本発明はまた、単一の応力ライナが存在し、その単一の応力ライナはダミー・ゲート領域上に置かれた縁部を有するように、応力ライナのうちの１つが構造体から除去される実施形態も意図している。例えば、引張応力ライナが堆積されるがｐＦＥＴから除去され、圧縮ライナは用いられない系である。
前述のように、本発明は、集積回路の全体寸法を著しく増大させることなくデュアル応力ライナ境界問題を克服する方法及び半導体構造体を提供する。これは、引張応力ライナと圧縮応力ライナとの間のデュアル応力ライナ境界を隣接するダミー・ゲート領域上に強いて置くようにすることを確実にすることによって、本発明において達成される。デュアル応力ライナ境界をダミー・ゲート領域上に強いて置くようにすることによって、デュアル応力ライナ境界に関連する大きな応力が、半導体基板に直接にではなくダミー・ゲート領域に移行する。したがって、最も近くに隣接するＦＥＴに対するデュアル応力ライナ境界の影響が低減される。さらに、本発明を用いてデバイス変動性及びパッキング密度の利点が達成される。
本発明を、特にその好ましい実施形態に関して図示し、説明してきたが、当業者であれば、本発明の精神及び範囲から逸脱することなく形態及び細部における上記の変更及び他の変更をなし得ることを理解するであろう。したがって、本発明は、説明され図示されたまさにその通りの形態及び細部に限定されるのではなく、特許請求の範囲内にあることが意図される。
疑問を避けるために、説明及び特許請求の範囲の全体を通してここで用いられる「含む」という用語は、「それのみからなる」ことを意味すると解釈されるべきではない。
１２：半導体基板
１４：ダミー・ゲート領域
１６：活性ゲート領域
２０：ゲート電極
３０：第１応力ライナ
３２：第２応力ライナ
３４：重なり部
３６：デュアル応力ライナ境界
５０：分離領域

Claims (21)

  1. 半導体構造体であって、
    少なくとも１つの活性ゲート領域と、当該少なくとも１つの活性ゲート領域に近接した少なくとも１つのダミー・ゲート領域とを有する半導体基板であって、前記活性ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されており、且つ、前記ダミー・ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されている、前記半導体基板と、
    前記半導体基板上に配置された引張応力ライナ及び圧縮応力ライナであって、前記引張応力ライナ及び圧縮応力ライナ間に存在する境界又はギャップが前記少なくとも１つのダミー・ゲート領域の上部に置かれるように、前記引張応力ライナ及び圧縮応力ライナが前記少なくとも１つのダミー・ゲート領域上に部分的に存在する、前記引張応力ライナ及び圧縮応力ライナと
    を備えている、前記半導体構造体。
  2. 前記半導体基板が単一の結晶方位を有するＳｉ含有基板を含む、請求項１に記載の半導体構造体。
  3. 前記半導体基板が異なる結晶方位の表面領域を含むハイブリッド基板である、請求項１又は２に記載の半導体構造体。
  4. 前記圧縮応力ライナが前記少なくとも１つの活性ゲート領域を覆い、且つ前記ダミー・ゲート領域上の引張応力ライナのセグメントの上に重なる、請求項１〜３のいずれか一項に記載の半導体構造体。
  5. 前記少なくとも１つの活性ゲート領域がｐＦＥＴである、請求項４に記載の半導体構造体。
  6. 前記引張応力ライナが前記少なくとも１つの活性ゲート領域を覆い、且つ前記ダミー・ゲート領域上の圧縮応力ライナのセグメントの上に重なる、請求項１〜３のいずれか一項に記載の半導体構造体。
  7. 前記少なくとも１つの活性ゲート領域がｎＦＥＴである、請求項６に記載の半導体構造体。
  8. 前記引張応力ライナ及び圧縮応力ライナが前記ダミー・ゲート領域の上で互いに当接し、又はそれらの間にスペースが存在する、請求項１〜７のいずれか一項に記載の半導体構造体。
  9. 前記ダミー・ゲート領域が、前記半導体基板内又は基板上に配置された分離領域の上に位置する、請求項１〜８のいずれか一項に記載の半導体構造体。
  10. 半導体構造体であって、
    活性ゲート領域である少なくとも１つのｐＦＥＴと、当該少なくとも１つのｐＦＥＴに近接した少なくとも１つのダミー・ゲート領域を有する半導体基板であって、前記活性ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されており、且つ、前記ダミー・ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されている、前記半導体基板と、
    前記半導体基板上に配置された引張応力ライナ及び圧縮応力ライナであって、前記引張応力ライナ及び圧縮応力ライナ間に存在する境界又はギャップが前記少なくとも１つのダミー・ゲート領域の上部に置かれるように、前記圧縮応力ライナが、前記少なくとも１つのｐＦＥＴを覆い、且つ前記少なくとも１つのダミー・ゲート領域上に部分的に存在する、前記引張応力ライナ及び圧縮応力ライナと
    を備えている、前記半導体構造体。
  11. 前記引張応力ライナ及び圧縮応力ライナが前記ダミー・ゲート領域の上で互いに重なる、請求項１０に記載の半導体構造体。
  12. 前記引張応力ライナ及び圧縮応力ライナが前記ダミー・ゲート領域の上で互いに当接し、又は前記ダミー・ゲート領域の上の２つの応力ライナ間にスペースが位置する、請求項１０に記載の半導体構造体。
  13. 前記ダミー・ゲート領域が、前記半導体基板内又は基板上に配置された分離領域の上に位置する、請求項１０〜１２のいずれか一項のいずれかに記載の半導体構造体。
  14. 半導体構造体であって、
    活性ゲート領域である少なくとも１つのｎＦＥＴと、当該少なくとも１つのｎＦＥＴに近接した少なくとも１つのダミー・ゲート領域とを有する半導体基板であって、前記活性ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されており、且つ、前記ダミー・ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されている、前記半導体基板と、
    前記半導体基板上に配置された引張応力ライナ及び圧縮応力ライナであって、前記引張応力ライナ及び圧縮応力ライナ間に存在する境界又はギャップが前記少なくとも１つのダミー・ゲート領域の上部に置かれるように、前記引張応力ライナが、前記少なくとも１つのｎＦＥＴを覆い、且つ前記少なくとも１つのダミー・ゲート領域上に部分的に存在する、前記引張応力ライナ及び圧縮応力ライナと
    を備えている、前記半導体構造体。
  15. 半導体構造体であって、
    活性ゲート領域である少なくとも１つのＦＥＴと、当該少なくとも１つのＦＥＴに近接した少なくとも１つのダミー・ゲート領域とを有する半導体基板であって、前記活性ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されており、且つ、前記ダミー・ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されている、前記半導体基板と、
    前記半導体基板上に配置された引張応力ライナ及び圧縮応力ライナであって、前記引張応力ライナ及び圧縮応力ライナのエッチングされた縁部が前記少なくとも１つのダミー・ゲート領域の上に置かれるように、前記引張応力ライナ及び圧縮応力ライナが、前記少なくとも１つのＦＥＴを覆い、且つ前記少なくとも１つのダミー・ゲート領域上に部分的に存在する、前記引張応力ライナ及び圧縮応力ライナと
    を備えている、前記半導体構造体。
  16. 半導体構造体の製造方法であって、
    少なくとも１つの活性ゲート領域と当該少なくとも１つの活性ゲート領域に近接した少なくとも１つのダミー・ゲート領域とを有する半導体基板上に、引張応力ライナ及び圧縮応力ライナを任意の順序で配置するステップ
    を含み、
    前記活性ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されており、且つ、前記ダミー・ゲート領域にはそのゲート電極上に酸化物又は窒化物からなるキャッピング層が配置されており、
    前記引張応力ライナ及び圧縮応力ライナ間に存在する境界又はギャップが前記少なくとも１つのダミー・ゲート領域の上部に置かれるように、前記引張応力ライナ及び圧縮応力ライナが前記少なくとも１つのダミー・ゲート領域上に部分的に存在する、
    前記方法。
  17. 最初に前記引張応力ライナが配置され、次に前記圧縮応力ライナが配置され、それにより、前記圧縮応力ライナが前記少なくとも１つの活性ゲート領域を覆い、且つ前記ダミー・ゲート領域の上の前記引張応力ライナのセグメントの上に重なる、請求項１６に記載の方法。
  18. 最初に前記圧縮応力ライナが配置され、次に前記引張応力ライナが配置され、それにより、前記引張応力ライナが前記少なくとも１つの活性ゲート領域を覆い、且つ前記ダミー・ゲート領域の上の前記圧縮応力ライナのセグメントの上に重なる、請求項１６に記載の方法。
  19. 前記半導体基板が、異なる結晶方位の表面領域を含むハイブリッド基板である、請求項１６〜１８のいずれか一項に記載の方法。
  20. 各々のダミー・ゲート領域が、下から上に向かって、ゲート誘電体とゲート電極とを含むスタックを含む、請求項１６〜１９のいずれか一項に記載の方法。
  21. 各々の活性ゲート領域が、下から上に向かってゲート誘電体とゲート電極とを含むスタックと、前記スタックと隣接ソース／ドレーン領域との間のチャネル領域とを含む、請求項１６〜２０のいずれか一項に記載の方法。
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