KR100914526B1 - 전계 효과 트랜지스터의 성능 향상을 위한 컨포말하지 않은스트레스 라이너 - Google Patents

전계 효과 트랜지스터의 성능 향상을 위한 컨포말하지 않은스트레스 라이너

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KR100914526B1
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Abstract

컨포말하지 않은 스트레스 라이너를 포함하는 반도체 구조가 제공된다. 상기 반도체 구조는 적어도 하나의 FET(field effect transistor)이 형성되어 있는 반도체 기판, 적어도 하나의 줄어든 오프셋 스페이서, 및 상기 반도체 기판의 일부분 위와 상기 적어도 하나의 FET를 둘러싸도록 형성된 컨포말하지 않은(non-conformal) 스트레스 라이너를 포함한다.

Description

전계 효과 트랜지스터의 성능 향상을 위한 컨포말하지 않은 스트레스 라이너{NON-CONFORMAL STRESS LINER FOR ENHANCED MOSFET PERFORMANCE}
본 발명은 고성능 MOSFET(metal oxide semiconductor field effect transistor)에 관한 것으로, 보다 자세하게는, 본 발명은 줄어들거나 제거된 오프셋 스페이서와 컨포말하지 않은 질화 스트레스 라이너를 포함하는 MOSFET 구조에 관한 것이다. 본 발명에 따른 MOSFET의 향상된 성능은 스트레스 라이너의 스트레스가 장치 채널에 근접하면 할수록, 스트레스 및 캐리어 이동도가 향상되기 때문에 얻어낼 수 있다. 또한, 본 발명은 상기 반도체 장치의 제조 방법에 관한 것이다.
30년이 넘도록, 세계의 반도체 산업은 MOSFET을 작게 만드는 것에 주력해 왔다. 수십년동안 스케일링에 관해서 주목할만한 다양한 것들이 제안되었지만, 개발의 역사는 많은 도전에도 불구하고 무어의 법칙을 유지하고 있다. 그러나, MOSFET을 스케일링하는 데에는 한계에 도달하였음을 나타내는 여러 가지 징조가 나타나고 있다.
계속적인 스케일링을 통해서 CMOS 성능과 MOSFET의 특성을 계속적으로 향상시키기 어렵기 때문에, 스케일링하지 않고 성능을 향상시키는 방법이 중요하게 되었다. 이러한 하나의 접근 방법으로는 캐리어(전자 및/또는 홀)의 이동도를 증가시키는 것이 있다. CMOS 스케일링은 90nm 기술 이후로부터는 스트레스로 캐리어 이동도를 높이는 쪽으로 이끌어져 왔다. 예를 들어, 반도체 격자에 적절한 스트레스/스트레인(strain)을 줌으로써 캐리어 이동도가 증가될 수 있다.
스트레스를 주는 것은 반도체 기판의 격자 디멘젼(lattice dimension)을 변화시킨다. 격자 디멘젼을 변화시킴으로써, 물질의 전기적 밴드 구조도 변화된다. 이러한 변화는 도핑되지 않은(intrinsic) 반도체에는 저항에 있어서의 작은 변화만을 만들 뿐이지만, 반도체 물질이 도핑되어 있는 경우(예를 들어, n형, 및 부분적으로 이온화된 경우)에는, 에너지 밴드에서의 이러한 작은 변화는 불순물 레벨과 밴드 경계 사이의 에너지 차이에 있어서 큰 변화를 만들어 낼 수 있다. 이는 캐리어 이동 특성을 크게 변화시킨다. 물리적 스트레스(인장 또는 압축)을 가하는 것은 반도체 기판 상에 형성된 장치의 성능을 높이는 데 사용될 수 있다.
장치의 채널을 따라 생긴 압축 스트레인은 pFET(p-type field effect transistor)에서의 전류를 증가시키고, nFET(n-type field effect transistor)에서의 전류를 감소시킨다. 장치의 채널을 따라 생긴 인장 스트레인은 nFET에서의 전류를 증가시키고, pFET에서의 전류를 감소시킨다.
예를 들어, 기판의 상단 및 게이트 영역 주변에 스트레스 라이너를 형성하는 등의 여러 가지 방법에 의해서 단결정 기판에 스트레스를 줄 수 있다. 바람직하게는 nFET은 인장 스트레스를 받을 수 있고, pFET은 압축 스트레스를 받을 수 있다.
65nm 및 그 이하 기술에서 MOSFET 성능을 향상시키기 위해, 스트레스 라이너는 샐리사이드(salicide) 형성 이후에 형성해야 한다. 라이너 스트레스는 장치 채널에 전달되고, 그로 인해 캐리어 이동도가 증가된다. MOSFET에는, 채널로부터 소오스/드레인 불순물을 오프셋하고 실리사이드가 게이트와 단락되거나 낮은 확장 영역(extension region)을 뚫는 것을 방지하는 데 사용하는 질화물 또는 산화물/질화물 스페이서가 있다.
따라서, 반도체 기판에서의 스트레스를 향상시키려는 노력이 계속되고 있고, 캐리어 이동도가 높아질수록 장치의 성능은 점점 좋아지게 된다.
본 발명이 이루고자 하는 과제는, 장치 채널에 인가되는 스트레스를 높여 FET의 성능이 향상된 반도체 구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 과제는, 장치 채널에 인가되는 스트레스를 높여 FET의 성능이 향상된 반도체 구조의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 컨포말하지 않은(non-conformal) 스트레스 라이너를 증착하기 전에, 반도체 장치에서 오프셋 스페이서를 줄이거나 제거한다. 상기 컨포말하지 않은 스트레스 라이너는 CMOS 장치에서 발견되는 통상적인 스트레스 라이너를 대체한다. 오프셋 스페이서를 줄이거나 제거함에 따라, 컨포말하지 않은 스트레스 라이너는 장치 채널에 보다 가깝게 증착될 수 있다. 장치 채널에 컨포말하지 않은 스트레스 라이너의 스트레스가 근접하는 것은, 컨포말하지 않은 스트레스 라이너에서 채널로의 스트레인 이동을 최대로 하기 때문에 아주 높은 성능 향상을 가져올 수 있다. 컨포말하지 않은 압축 스트레스 라이너는 pFET 장치에서 홀 이동도를 향상시킬 수 있고, 유사하게, 컨포말하지 않은 인장 스트레스 라이너는 nFET 장치에서 전자 이동도를 향상시킬 수 있다.
본 발명은 적어도 하나의 FET(field effect transistor)이 형성되어 있는 반도체 기판;
적어도 하나의 감소된 오프셋 스페이서; 및 상기 반도체 기판의 일부분 위와 상기 적어도 하나의 FET를 둘러싸도록 형성된 컨포말하지 않은(non-conformal) 스트레스 라이너를 포함한다.
본 발명의 일 실시예에서, 적어도 하나의 FET은 pFET이고, 상기 컨포말하지 않은 스트레스 라이너는 상기 장치 채널에 상당히 근접한 압축 스트레스 라이너이다. 본 발명의 다른 실시예에서, 상기 적어도 하나의 FET은 nFET이고, 상기 컨포말하지 않은 스트레스 라이너는 상기 장치 채널에 상당히 근접한 인장 스트레스 라이너이다.
본 발명에 따르면, 컨포말하지 않은 스트레스 라이너를 증착하기 전에 오프셋 스페이서를 줄인다. 오프셋 스페이서를 줄이는 것은 고온의 인산을 사용한 습식 식각 또는 스페이서를 선택적으로 식각하는 것과 같이 잘 알려진 방법을 통해서 수행된다. 바람직하게는, 상기 방법을 통해서 오프셋 스페이서를 완전히 제거하여 스트레스 근접성을 가장 높인다.
부가적으로, 본 발명은 또한, 전술한 반도체 구조를 제조하는 방법과도 관련된다. 일반적인 용어로, 본 발명은 반도체 기판의 표면 상에 적어도 하나의 오프셋 스페이서를 갖는 적어도 하나의 FET(field effect transistor)를 제공하고, 상기 적어도 하나의 오프셋 스페이서를 줄이고, 상기 반도체 기판의 일부분 위와 상기 적어도 하나의 FET를 둘러싸도록 형성된 컨포말하지 않은(non-conformal) 스트레스 라이너를 형성하는 것을 포함한다.
상기한 바와 같은 반도체 구조는 오프셋 스페이서를 줄이거나 제거하고 컨포말하지 않은 스트레스 라이너를 포함하여 장치 채널에 인가되는 스트레스를 높이고 캐리어의 이동도를 높여서 FET의 성능을 향상시킬 수 있다.
도 1은 종래의 스트레스 라이너를 갖는 반도체 구조를 설명하기 위한 개념적 단면도이다.
도 2는 오프셋 스페이서가 제거되고 컨포말한 스트레스 라이너를 포함하는 반도체 구조를 설명하기 위한 개념적 단면도이다.
도 3은 오프셋 스페이서가 제거되고, 컨포말하지 않은 스트레스 라이너를 포함하는 본 발명에 따른 반도체 구조를 설명하기 위한 개념적 단면도이다.
도 4는 스페이서를 제거하지 않고 컨포말한 및/또는 컨포말하지 않은 스트레스 라이너를 포함하는 반도체 장치, 스페이서를 제거하고 컨포말한 스트레스 라이너를 포함하는 반도체 장치와 비교하여, 본 발명에 따른 반도체 구조에 의해 얻을 수 있는 pFET 장치의 성능 향상을 보여주는 그래프이다.
본 발명은 장치 채널에 인가되는 기계적 스트레스를 증가시키기 위해 오프셋 스페이서를 줄이거나 제거하는 것과 동시에, 컨포말하지 않은 스트레스 라이너를 포함하는 반도체 구조를 제공한다. 본 발명의 구체적인 사항들은, 본 명세서에 첨부되는 상세한 설명 및 도면들을 참조하여 설명될 것이다. 본 명세서의 도면은 설명의 목적을 위해 제공되고, 스케일링된 것은 아니다.
다음의 상세한 설명에서, 본 발명의 완전한 이해를 돕기 위해 특정 구조, 구성물, 물질, 면적, 공정 스텝 및 기술 등의 다수의 세부적 사항이 제공된다. 그러나, 본 발명이 속하는 기술의 당업자 중 하나는 이러한 세부적 사항 없이도 실시할 수 있을 것이다. 다른 예에서, 잘 알려진 구조 또는 공정 스텝은 본 발명이 불명료해지는 것을 피하기 위해 기재하지 않는다.
전술한 바와 같이, 본 발명은 CMOS 장치에서 통상의 스트레스 라이너를 대체하는 컨포말하지 않은 스트레스 라이너를 제공한다. 컨포말하지 않은 압축 스트레스 라이너는 pFET 장치에서 홀의 이동도를 향상시킬 수 있다. 컨포말하지 않은 인장 스트레스 라이너는 nFET 장치에서 전자의 이동도를 향상시킬 수 있다. 반도체 장치에서 오프셋 스페이서를 줄이거나 제거하는 것은 nFET, pFET 모두에서 성능을 향상시킬 수 있다.
도 1을 참조하면, 오프셋 스페이서와 컨포말한 스트레스 라이너를 갖는 종래의 반도체 장치를 설명하는 단면도가 도시되어 있다. 상기 오프셋 스페이서는 몇몇 중요한 기능을 하나, 근접성 효과(proximity effects) 때문에 라이너에서 MOSFET 채널로의 스트레스 전달을 제한한다. 구체적으로, 종래의 반도체 구조(10)는 표면에 적어도 하나의 FET(24)를 포함하는 반도체 기판(12)을 포함한다. 전형적인 FET는 적어도 하나의 게이트 유전체(14), 게이트 전극(16), 적어도 하나의 오프셋 스페이서(18)을 포함한다. 도 1에서, 오프셋 스페이서의 쌍(18A, 18B)은 예시적으로 도시된다. 상기 반도체 기판(10)은 실리사이드 영역(20)과 컨포말한 스트레스 라이너(22)를 포함한다.
도 2는 도 1에서 도시된 통상의 반도체 구조에서 본 발명에 따른 반도체 구조로 변화시키는 첫번째 스텝을 설명한다. 도 2는 도 1에서 보여진 반도체 장치에서 오프셋 스페이서(18A, 18B)가 제거된 반도체 장치를 도시한다. 도 2에서 도시된 바와 같이, 구조체는 여전히 컨포말한 스트레스 라이너(22)를 포함한다.
도 3은 본 발명에 따른 반도체 구조를 도시한다. 도 2에서처럼 오프셋 스페이서(18A, 18B)는 제거되어 있고, 통상적인 컨포말한 스트레스 라이너(22)는 컨포말하지 않은 스트레스 라이너(30)로 대체된다.
본 발명에 따르면, 적어도 하나의 FET(24)은 nFET 또는 pFET일 수 있다.
도 1-3에서 도시된 반도체 구조(10)는 발명이 속하는 기술의 당업자에게 잘 알려진 통상적인 CMOS 공정 기술을 이용하여 65nm, 45nm 벌크 기술로 제조된다. 예를 들어, 다양한 물질층의 증착, 리소그래피, 에칭, 이온 임플란트 및 어닐링이 FET을 형성하는 데 사용된다. 도면에 도시된 바와 같이 실리사이드 영역을 형성하는 데에는 통상적인 자기 정렬 실리사이드 공정이 사용된다.
반도체 기판(12)은 예를 들어, Si, SiGe, SiGeC, SiC, Ge 합금, GaAs, InAs, InP 및 다른 III/V 또는 II/VI 족 반도체를 포함할 수 있다. 반도체 기판(12)은 벌크 기판일 수도 있고, 층을 이룬 기판(예를 들어, Si/SiGe 또는 SOI(semiconductor-on-insulator) 일 수 있다. 전형적으로, 반도체 기판(12)은 예를 들어, Si, SiC, SiGe, SiGeC와 같이 Si을 포함하는 반도체, SOI 또는 SOI의 절연막 위에 형성된 전술한 기판 물질 중 하나 또는 그들의 조합을 포함할 수 있다. 기판(12)은 스트레인될 수도 있고(strained), 그렇지 않을 수도 있고(unstrained), 또는 스트레인되는 영역과 그렇지 않은 영역 모두를 포함할 수 있다. 기판(12)은 도핑되지 않을 수도 있고, 예를 들어, B, As 또는 P로 도핑될 수도 있고, 도핑된 영역과 도핑되지 않은 영역 모두를 포함할 수 있다.
적어도 하나의 오프셋 스페이서(18)는 산화물, 질화물, 산질화물, 그들의 조합, 그들의 적층물을 포함할 수 있다. 예를 들어, 스페이서의 쌍(18A, 18B)을 갖는 구조에서, 안쪽의 스페이서는 전형적으로 산화물로 이루어지고, 바깥쪽의 스페이서는 전형적으로 질화물로 이루어진다.
도 1에 도시된 통상적인 반도체 구조(10)에 스트레스 라이너(22)를 증착하기 전에, 본 발명에 따른 방법은 오프셋 스페이서(18)를 줄이거나 제거하는 것을 포함한다. 오프셋 스페이서(18)를 줄어들게 하거나 제거하는 것은 고온의 인산을 사용한 습식 식각 또는 스페이서를 선택적으로 식각하는 것과 같이, 잘 알려진 방법을 통해서 수행된다. 오프셋 스페이서를 약 50% 이상 제거하거나 줄일 수 있고, 바람직하게는 90% 이상 제거할 수 있고, 보다 더 바람직하게는 95% 이상 제거할 수 있고, 가장 큰 스트레스 근접성을 위해서 가장 바람직하게는 99% 이상 제거할 수 있다.
본 발명의 방법에 따르면, 오프셋 스페이서(18)을 줄이거나 제거한 다음, 통상적인 스트레스 라이너(22)를 형성하는 것 대신, 매우 컨포말하지 않은 스트레스 라이너(30)를 반도체 기판(12)의 일부분 위와 적어도 하나의 FET(24)를 둘러싸도록 형성한다. 컨포말하지 않은 스트레스 라이너(30)는 잘 알려진 스트레스 유도 물질을 포함할 수 있다. 컨포말하지 않은 스트레스 라이너(30)의 적절한 물질은 질화막이다. 본 발명에서 컨포말하지 않은 질화막을 증착하는 방법은 여러 가지가 있을 수 있으나, 적절한 증착 공정은 HDP(high density plasma) 공정이다. 다른 공정으로는 PECVD(plasma enhanced chemical vapor deposition)가 있을 수 있다. 도 3에서 도시된 바와 같이, 질화물로 만든 컨포말하지 않은 스트레스 라이너(30)은 증착하는데, FET의 게이트 측벽에 질화물이 더 적을 수 있다. 더욱 자세하게는, 본 발명에 따른 컨포말하지 않은 스트레스 라이너(30)는 바닥면에 대한 측벽의 라이너 두께비가 50%보다 작은 라이너 두께비를 갖는다.
본 출원의 이 시점에서 형성된 컨포말하지 않은 스트레스 라이너(30)는, 오프셋 스페이서를 제거하지 않고 컨포말한 스트레스 라이너 또는 컨포말하지 않은 스트레스 라이너를 갖는 통상의 구조보다, FET의 장치 채널에 더 큰 압축 스트레스를 생성하여 pFET 성능을 약 20% 증가시킨다. 오프셋 스페이서를 제거하고, 컨포말한 PE 질화물 스트레스 라이너를 포함하는 구조의 성능을 본 발명의 구조와 비교하였는데, 본 발명은 상기 구조보다 성능 면에서 10% 우수함을 보여주었다. 그 결과는 모두 도 4에서 도시된다. 도면에서 "SPR"을 "Spacer Removal" 을 의미한다. 비교 결과는 nFET에 동등하게 적용할 수 있다.
상기 공정 기술은 적어도 하나의 nFET, 적어도 하나의 pFET을 포함하고, 각 FET을 둘러싸는 적절한 스트레스 라이너를 포함하는 구조체를 제조하는 데 사용할 수 있다.
본 발명은 특정한 실시예, 특징, 태양을 참조하여 설명하였으나, 본 발명은 이에 한정되지 않는다. 오히려, 다른 변경, 변화, 어플리케이션, 실시예로 구현, 확장될 수 있고, 이러한 변경, 변화, 어플리케이션, 실시예들은 본 발명의 사상 및 범위 내로 간주될 수 있다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 전극,
    상기 게이트 전극의 양측에 형성된 실리사이드 영역, 및
    상기 게이트 전극과 상기 실리사이드 영역 사이에 형성되고 측면의 두께가 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격보다 좁게 형성된 오프셋 스페이서를 포함하는 FET(field effect transistor); 및
    상기 반도체 기판과 상기 FET을 둘러싸며, 상기 반도체 기판 및 상기 게이트 전극 상의 두께와 상기 오프셋 스페이서의 측부에 형성된 두께가 서로 다른 스트레스 라이너를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 FET는 pFET이고, 상기 스트레스 라이너는 압축 스트레스 라이너인 반도체 장치.
  3. 제 1항에 있어서,
    상기 FET은 nFET이고, 상기 스트레스 라이너는 인장 스트레스 라이너인 반도체 장치.
  4. 제 1항에 있어서,
    상기 FET은 pFET 및 nFET이고, 상기 pFET을 둘러싸는 스트레스 라이너는 압축 스트레스 라이너이고, 상기 nFET을 둘러싸는 스트레스 라이너는 인장 스트레스 라이너인 반도체 장치.
  5. 제 1항에 있어서,
    상기 오프셋 스페이서의 측면의 두께는 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격의 50% 이하인 반도체 장치.
  6. 제1항에 있어서,
    상기 오프셋 스페이서의 측면의 두께는 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격의10% 이하인 반도체 장치.
  7. 제1항에 있어서,
    상기 오프셋 스페이서의 측면의 두께는 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격의 1% 이하인 반도체 장치.
  8. 제1항에 있어서,
    상기 스트레스 라이너는 질화막인 반도체 장치.
  9. 제1항에 있어서,
    상기 스트레스 라이너는 바닥면에 대한 측벽의 라이너 두께비가 50%보다 작은 반도체 장치.
  10. 반도체 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극의 양측에 실리사이드 영역을 형성하고,
    상기 게이트 전극과 상기 실리사이드 영역 사이에 형성되고 측면의 두께가 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격보다 좁은 오프셋 스페이서를 형성하여 FET(field effect transistor)을 형성하고,
    상기 반도체 기판과 상기 FET을 둘러싸며, 상기 반도체 기판 및 상기 게이트 전극 상의 두께와 상기 오프셋 스페이서의 측부에 형성된 두께가 서로 다른 스트레스 라이너를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 오프셋 스페이서를 형성하는 것은 상기오프셋 스페이서를 선택적으로 에칭하는 것을 포함하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기오프셋 스페이서를 형성하는 것은상기 오프셋 스페이서의 측면의 두께를 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격의 50% 이하로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 오프셋 스페이서를 형성하는 것은 상기 오프셋 스페이서의 측면의 두께를 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격의 10% 이하로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 오프셋 스페이서를 형성하는 것은 상기 오프셋 스페이서의 측면의 두께를 상기 게이트 전극과 상기 실리사이드 영역 사이의 간격의 1% 이하로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 스트레스 라이너를 형성하는 것은 HDP 공정을 이용하는 반도체 장치의 제조 방법.
  16. 제 10항에 있어서,
    상기 스트레스 라이너는 질화막인 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 스트레스 라이너를 형성하는 것은 바닥면에 대한 측벽의 라이너 두께비가 50%보다 작은 스트레스 라이너를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 10항에 있어서,
    상기 FET는 pFET이고, 상기 스트레스 라이너는 압축 스트레스 라이너인 반도체 장치의 제조 방법.
  19. 제 10항에 있어서,
    상기 FET은 nFET이고, 상기 스트레스 라이너는 인장 스트레스 라이너인 반도체 장치의 제조 방법
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