CN104952797B - 一种半导体器件的制备方法 - Google Patents

Abstract

本发明涉及一种半导体器件的制备方法，包括提供半导体衬底，所述半导体衬底上形成有虚拟栅极，所述虚拟栅极侧壁上形成有间隙壁，所述虚拟栅极上方形成有硬掩膜层；执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物；执行SPT预处理步骤，以去除在所述自对准硅化物工艺后在所述间隙壁以及所述硬掩膜层上形成的氧化物层；或控制所述自对准硅化物工艺到SPT工艺步骤的等待时间，以减少所述氧化物层的形成量；执行SPT工艺步骤。本发明的优点在于：所述硬掩膜层以及所述间隙壁的氧化物层能够完全去除，能够解决在HPO湿法SPT中所述硬掩膜层以及所述间隙壁残留的问题。

Description

一种半导体器件的制备方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制备方法。

背景技术

随着半导体技术发展到纳米技术节点，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管（CMOS）的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管（PMOS）和N型金属氧化物半导体场效应晶体管（NMOS）分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。

考虑到工艺的复杂性，通常会在半导体衬底的表面上以及栅极结构周围形成应力引入衬垫（liner），以形成应力。为了使应力引入衬垫更靠近沟道区，以便对沟道区施加适当的应力，并且同时增大层间介电层（ILD）间隙填充窗口，通常会在形成源/漏区之后去除位于栅极结构两侧的间隙壁结构。这被称为应力接近技术（又称SPT技术）。常规所采用的是全面SPT技术，即将间隙壁结构完全去除，直至露出栅极结构的侧壁或者露出位于间隙壁结构内侧的偏移间隙壁结构。

现有技术中所述SPT的工艺如图1a-1c所示包括：提供半导体衬底101，所述半导体衬底101中形成有NMOS区域以及PMOS区域，所述半导体衬底101中还形成有浅沟槽隔离结构以及栅极结构，然后在所述栅极结构上形成偏移侧壁，然后执行LDD掺杂，以形成浅掺杂区域，然后在所述PMOS区域形成沟槽并在所述沟槽中生长SiGe以形成压应力，然后在所述偏移侧壁上形成间隙壁104，然后在所述栅极结构两侧的半导体衬底中执行源漏注入，以形成源漏区，然在所述半导体衬底上形成自对准硅化物，在形成所述自对准硅化物的步骤中包括在所述半导体衬底上形成金属层，然后执行高温退火以形成所述自对准硅化物，例如形成NiSi，在执行所述自对准硅化物工艺之后，执行SPT工艺，去除在上述工艺中形成掩膜层以及间隙壁等。在高K金属栅极工艺中，在虚拟栅极时上形成硬掩膜103，以防止在所述虚拟栅极上形成NiSi，但是由于所述硬掩膜103和所述多晶硅层在后续的平坦化中具有较小的蚀刻选择比，在该步骤中最好去除所述硬掩膜103以增加最终金属栅极的高度。

HPO湿法工艺是SPT中更为常用的方法，相对于干法SPT来说能够对NiSi造成更小的损失，但是选用HPO湿法工艺也存在一些问题，例如在形成NiSi进行退火的步骤中，所述硬掩膜103以及所述间隙壁上的氮化硅会被氧化形成氧化物层102。而一旦从NiSi形成到SPT工艺之间等待的时间过长，氧化层102的厚度会逐渐的变厚，在所述湿法SPT工艺中，所述硬掩膜SiN层以及所述间隙壁上上的氧化物层102会阻挡所述SiN的去除，最终所述硬掩膜103以及所述间隙壁残留，进而影响层间介电层的平坦化、所述金属栅极的高度变矮，甚至硬掩膜103残留会阻碍所述虚拟栅极的去除。所述间隙壁的残留会影响层间介电层以及氧化物空隙的填充，在填充过程中不可避免的形成空隙，最终得到的器件的失败，器件良率降低。

因此，虽然现有技术中具有比较成熟的SPT工艺，但是在金属栅极的制备过程中，由于从NiSi形成到SPT之间的长时间等待，以及在形成自对准硅化物的过程中，所述硬掩膜以及间隙壁表面形成和长厚的的氧化物层很难去除，对后续的工艺造成影响使得器件良率降低，所以需要对SPT工艺做进一步的改进，以便能够消除上述问题，提高器件的良率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制备方法，包括：

提供半导体衬底，所述半导体衬底上形成有虚拟栅极，所述虚拟栅极侧壁上形成有间隙壁，所述虚拟栅极上方形成有硬掩膜层；

执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物；

执行SPT预处理步骤，以去除在所述自对准硅化物工艺和SPT之间在所述间隙壁以及所述硬掩膜层上形成的氧化物层；或控制所述自对准硅化物工艺到SPT工艺步骤的等待时间，以减少所述氧化物层的形成量；

去除所述硬掩膜层和所述间隙壁；

执行SPT工艺步骤。

作为优选，在所述SPT预处理步骤中，控制所述自对准硅化物工艺到所述SPT预处理步骤的等待时间，以及所述SPT预处理步骤到所述SPT工艺步骤的等待时间，以减少所述氧化物层的形成量。

作为优选，所述SPT预处理步骤选用SiCoNi预清洗。

作为优选，所述SiCoNi预清洗选用原位SiCoNi预清洗或者非原位SiCoNi预清洗。

作为优选，选用原位SiCoNi预清洗进行所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h；

选用非原位SiCoNi预清洗进行所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h，从SPT预处理步骤到所述SPT工艺步骤的等待时间为0-1h。

作为优选，所述SPT预处理步骤选用HF预清洗。

作为优选，选用HF预清洗作为所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h，从所述SPT预处理步骤到所述SPT工艺步骤的等待时间为0-1h。

作为优选，采用热磷酸去除所述硬掩膜层和所述间隙壁。

作为优选，控制所述自对准硅化物工艺到所述SPT工艺步骤的等待时间为0-4h，以减少所述氧化物层的形成量。

作为优选，形成所述虚拟栅极和所述间隙壁的方法为：

在所述半导体衬底上形成多晶硅材料层；

在所述多晶硅材料层上形成图案化的硬掩膜层；

以所述硬掩膜层为掩膜蚀刻所述多晶硅材料层，以形成所述虚拟栅极；

在所述虚拟栅极的侧壁上形成偏移侧壁，并执行LDD离子注入，以在所述虚拟栅极两侧的半导体衬底中形成浅掺杂区；

在所述偏移侧壁上形成所述间隙壁。

作为优选，在所述SPT工艺步骤之后，所述方法还包括：

在所述半导体衬底上形成接触孔蚀刻停止层；

沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；

去除所述虚拟栅极，然后形成金属栅极；

在所述金属栅极上方形成金属层以及接触孔，以形成电连接。

在本发明中为了解决现有技术中存在的问题，为了在SPT工艺中更好地去除所述硬掩膜层以及间隙壁，本发明提供了一种新的SPT工艺，即在常规SPT步骤中增加SPT预处理的步骤，并且严格控制所述自对准硅化物工艺到SPT预处理的时间，以及SPT预处理到SPT工艺的时间，以去除从自对准硅化物工艺到SPT之间，在所述硬掩膜层以及所述间隙壁上形成的氧化物层，去除所述氧化物层之后所述硬掩膜层以及所述间隙壁上不再含有去除的阻挡层，从而实现所述硬掩膜层以及所述间隙壁的完全去除，以保证后续的工艺能够平稳的执行。

本发明的优点在于：

（1）所述硬掩膜层以及所述间隙壁的氧化物层能够完全去除，能够解决在HPO湿法SPT中所述硬掩膜层以及所述间隙壁残留的问题。

（2）所述硬掩膜层以及所述间隙壁不会残留，从而不会对所述层间介电层的沉积以及平坦化造成影响，同样不会对所剩余金属栅极的高度造成影响，例如增加金属栅极的高度。

（3）所述硬掩膜层以及所述间隙壁不会残留，不会形成虚拟栅极去除过程中的阻挡层，能够更加容易的去除所述虚拟栅极。

（4）由于硬掩膜层完全去除，在选用层间介电层填充间隙时不会形成孔洞。

（5）不会对自对准硅化物（NiSi）造成影响，避免了由于自对准硅化物（NiSi）损坏引起的高泄露问题。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1a-1c为现有技术中的采用SPT工艺制作半导体器件过程中各步骤的示意图；

图2a-2d为本发明一具体地实施方式中采用SPT工艺制作半导体器件过程中各步骤的示意图；

图3为根据本发明一个实施方式的采用SPT工艺制作半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述单芯片微机电系统的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

图3为根据本发明一个实施方式的采用SPT工艺制作半导体器件的流程图，图2a-2d为根据本发明一个实施方式的采用SPT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。下面将结合图3和图2a-2d来详细说明本发明的方法。

首先，执行步骤201，提供半导体衬底201，所述半导体衬底201中形成有浅沟槽隔离结构，所述半导体衬底上形成有多晶硅层以及硬掩膜层203。

具体地，如图2a所示，提供半导体衬底201，半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。

在所述半导体衬底201中形成浅沟槽隔离结构，在半导体衬底201上依次形成第一氧化物层和第一氮化物层。第一氧化物层可以为高温氧化法得到的，其厚度可以为100-200埃。第一氧化物层可以用作隔离层保护半导体衬底101免受损伤和污染。第一氮化物层可以是通过化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的。作为示例，第一氮化物层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。第一氮化物层不但可以作为半导体衬底201刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。

接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底201进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。

然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构。

最后，去除第一氧化物层和第一氮化物层。作为优选，该步骤还包括对该图案进行阱和阈值电压调整。

在形成所述浅沟槽隔离结构之后，所述浅沟槽隔离结构将所述半导体衬底201分为NMOS区域以及PMOS区域。

然后在所述半导体衬底201上形成多晶硅材料层以及硬掩膜层203，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。下面以外延生长硅为例做进一步说明：将氢(H₂)气携带四氯化硅(SiCl₄)或三氯氢硅(SiHCl₃)、硅烷(SiH₄)或二氯氢硅(SiH₂Cl₂)等进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。在该步骤中可以选用98.5%的高稀释比，反应的温度为1500-1800℃，并控制气压为1pa左右，即可在温度为200℃的衬底上外延生长得到200nm或以上的硅薄膜，在该步骤中还可以调节温度、时间对硅薄膜进行控制。

其中，所述硬掩膜层203可以为SiN、BN和SiCN中的一种或多种。所述氮化物硬掩膜层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。

作为优选，所述硬掩膜层203选用SiN。

然后图案化所述硬掩膜层203和所述多晶硅材料层，以分别在所述NMOS区域以及所述PMOS区域上形成NMOS虚拟栅极和PMOS虚拟栅极，具体地，在所述硬掩膜层203上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的图案，然后以所述光刻胶层为掩膜蚀刻所述硬掩膜层203，将图案转移至所述硬掩膜层中，然后以所述硬掩膜层为掩膜蚀刻所述半导体材料层，以形成所述NMOS虚拟栅极和PMOS虚拟栅极，去除所述光刻胶层。

其中，所述NMOS虚拟栅极和所述PMOS虚拟栅极的数目并不局限于某一数值范围，作为优选，如图2a所示，在该实施例中所述NMOS虚拟栅极和所述PMOS虚拟栅极彼此相互分离，数目均为2个，但是该实施例仅仅为示例性的。

执行步骤202，在所述虚拟栅极上形成偏移侧壁，然后在所述虚拟栅极两侧的半导体衬底201中执行LDD掺杂。

如图2a所示，在所述虚拟栅极上形成偏移侧壁作为示例，偏移侧壁的形成方法可以包括：在半导体衬底和虚拟栅极上形成氧化物层；对氧化物层进行刻蚀，在虚拟栅极两侧的侧壁上形成偏移侧壁。

执行浅掺杂工艺，以在虚拟栅极两侧的半导体衬底201中形成浅掺杂区。在所述NMOS区域中，所述浅掺杂区中掺杂剂的类型为N型；当PMOS区域中，所述浅掺杂区中掺杂剂的类型为P型。所述N型掺杂剂包括P、As、Sb，所述P型掺杂剂包括B和BF和In。

执行步骤203，在所述PMOS区域中，在所述虚拟栅极的两侧形成凹槽，并在所述凹槽中生长SiGe。

具体地，在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。作为优选，在所述衬底中形成“∑”形凹槽。

在本发明的一实施例中，可以选用干法蚀刻所述源漏区以形成凹槽，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。然后在所述凹槽中外延生长SiGe层；所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。

在形成所述SiGe层后，还可以进一步在所述SiGe层上形成覆盖层（cap layer），所述覆盖层（cap layer）为SiGe或Si，所述覆盖层（cap layer）的沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种，沉积形成所述材料层后图案化该材料层，以形成所述覆盖层（cap layer）。

执行步骤204，在所述虚拟栅极上形成间隙壁，并执行源漏注入，以在所述虚拟栅极的两侧形成源漏区。

在该步骤中，如图2a所示，在所述NMOS虚拟栅极和所述PMOS虚拟栅极的侧壁上形成间隙壁204，所述间隙壁204可以为SiO₂、SiN、SiOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁204为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。

然后执行离子注入工艺，以于所述虚拟栅极周围的半导体衬底中形成源极/漏极区域。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

执行步骤205，在所述半导体衬底上执行自对准硅化物工艺。

金属硅化层(silicide)区域的形成，首先沉积金属层，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，进行退火，造成金属层与其下的硅层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。

具体地，在半导体衬底表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。

在该步骤中在退火过程中会在所述虚拟栅极以及所述间隙壁204上形成一层氧化物层202，更重要的是所述氧化物层202在从NiSi形成到SPT工艺之间的等待时会长的很厚，如图2b所示，所述较厚的氧化物层202会在后续去除SPT工艺中形成阻碍，使得所述间隙壁204以及所述硬掩膜层203不能去除干净，使得后续步骤收到影响。

执行步骤206，执行SPT预处理步骤，以去除在所述自对准工艺中形成的所述氧化物层202。

具体地，如图2c所示，执行SPT预处理步骤，以去除位于所述NMOS虚拟栅极和所述PMOS虚拟栅极上方以及间隙壁上的氧化物层202，以露出所述硬掩膜层203和所述间隙壁204，便于在后续的步骤中去除，同时避免对所述自对准硅化物的造成损失，其中所述氧化物层202在所述NiSi热退火以及从NiSi形成到SPT之间等待是自然形成。

在该过程严格控制自对准硅化物形成到该预处理步骤的时间，以及该预处理步骤到SPT之间的时间，因为在本发明中所述氧化物的形成包括两部分，一部分是在NiSi退后工艺中形成，还有一个部分是从NiSi形成到SPT之间等待太久（例如>2days）时的自然氧化。

在该预处理步骤中可以选用干法蚀刻或者湿法蚀刻去除所述氧化物层202，其中干法蚀刻可以选用SiCoNi制程，湿法蚀刻中可以选用HF对所述氧化物层202进行预处理，以去除所述氧化物层202。

作为优选，在该步骤中选用原位SiCoNi预清洗（in-situ SiCiNi pre-clean）工艺作为所述SPT预处理步骤，所述原位SiCoNi预清洗步骤不仅能够更加容易控制预处理到SPT等待的时间，而且能够减小对所述自对准硅化物的影响。

在该步骤中还可以选用HF预清洗的方法作为所述SPT预处理步骤，但是选用HF预清洗需要严格控制湿法蚀刻量。

在该步骤中严格控制所述自对准硅化物工艺到所述SPT工艺的等待时间（queuetime），以减少从NiSi形成到SPT工艺之间，对所述硬掩膜层203和所述间隙壁204的氧化，以助于在后续的步骤中去除所述硬掩膜层203和所述间隙壁204。

在该步骤中作为另外一种实施方式，非原位（out-situ SiCoNi）SiCoNi工艺可以用于该步骤作为所述SPT预处理。

作为进一步的优选，当选用原位SiCoNi预清洗的方法进行SPT预处理时，控制从自对准硅化物工艺到SPT预处理的等待时间（queue time）为0-72h。

当选用HF预清洗的方法作为所述SPT预处理步骤，控制从自对准硅化物工艺到SPT预处理的等待时间（queue time）为0-72h，从SPT预处理到HPO湿法SPT工艺的等待时间（queue time）为0-1h。

作为本发明的另外一种实施方式，在所述SPT工艺中如果不增加SPT预处理步骤，则严格控制从自对准硅化物工艺到SPT预处理的等待时间（queue time）为0-4h，以减小所述氧化物层202的形成量，来改善所述硬掩膜层203以及间隙壁204的残留问题，但是不能够完全解决所述硬掩膜层203以及间隙壁204的残留问题。

作为进一步的优选，当选用非原位SiCoNi（out-situ SiCoNi）预清洗的方法进行SPT预处理时，控制从自对准硅化物工艺到SPT预处理的等待时间（queue time）为0-72h，从SPT预处理到HPO湿法SPT工艺的等待时间（queue time）为0-1h。

执行步骤207，执行HPO湿法SPT工艺，以完全去除所述硬掩膜层203以及间隙壁204。

具体地，如图2d所示，执行SPT工艺，提高应力从随后形成的应力衬里向沟道区域的迁移能力。

根据本发明一个实施方式，所述SPT工艺包括：首先，所述硬掩膜层203以及间隙壁204，所述去除的方法为湿法刻蚀，以减少对镍硅的损伤；然后，形成覆盖栅极和侧墙层的应力衬里，以使应力衬里中的应力在随后的退火过程中迁移至NMOS沟道区域内，从而提高NMOS沟道区域内载流子的迁移率，改善半导体器件的性能，所述应力衬里为氮化硅；接着，执行退火工艺，实现上述应力迁移；以及去除应力衬里。

在该步骤中仅去除间隙壁而保留偏移侧壁，可以使偏移侧壁在后续形成应力衬里以及将其去除过程中保护虚拟栅极免受损伤。

执行步骤208，形成接触孔蚀刻停止层，然后沉积层间介电层并平坦化，以对器件中的间隙进行填充。

具体地，所述接触孔蚀刻停止层（CESL）可包含SiCN、SiN、SiC、SiOF、SiON中的一种或者多种，在本发明的一实施例中，优选在所述衬底上形成一层SiN，然后在所述SiN上继续沉积一层SiC，以形成所述接触孔蚀刻停止层，其中所述接触孔蚀刻停止层并不局限于上述一种组合。

然后沉积层间介电层并平坦化，以对器件中的间隙进行填充，所述层间介电层可以选用本领域常用的材料以及沉积方法，由于所述硬掩膜层以及间隙壁完全去除，从而避免了在该填充过程中形成孔洞的问题。

执行步骤209，形成金属栅极。

具体地，去除所述虚拟栅极，在本发明中选用干法蚀刻或者湿法蚀刻以去除所述虚拟栅极，在形成所述凹槽之后还包括在凹槽中沉积高K介电层、金属栅极等步骤。

具体地，在所述凹槽中形成栅极介电层，优选高K介电层来形成所述栅极介电层，例如用在HfO₂中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。

形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在凹槽中形成HfAlON栅极介电层，其厚度为15到60埃。

最后形成金属栅极，所述金属栅极通过沉积多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。

然后在所述金属栅极结构以及应力层SiGe层上形成电连接，具体地，在所述金属栅极结构上形成第一金属层M0，在所述应力层SiGe层上形成接触孔，以形成电连接，所述第一金属层M0和所述接触孔的形成方法为：在所述金属栅极结构上依次沉积第一层间介电层、停止层和第二层间介电层，然后图案化所述介电层，在所述第一层间介电层中形成接触孔，图案化所述第二层间介电层，形成沟槽，通过两次图案化以形成沟槽和接触孔，然后选用导电材料填充所述沟槽和接触孔，在所述金属栅极结构上形成第一金属层M0，在所述SiGe层上形成接触孔CCT。

其中，导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。

在形成第一金属层M0之后执行一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。

在本发明中为了解决现有技术中存在的问题，为了在SPT工艺中更好地去除所述硬掩膜层以及间隙壁，本发明提供了一种新的SPT工艺，即在常规SPT步骤中增加SPT预处理的步骤，并且严格控制所述自对准硅化物工艺到SPT预处理的时间，以及SPT预处理到SPT工艺的时间，以去除在自对准硅化物工艺中在所述硬掩膜层以及所述间隙壁上形成的氧化物层，去除所述氧化物层之后所述硬掩膜层以及所述间隙壁上不再含有去除的阻挡层，从而实现所述硬掩膜层以及所述间隙壁的完全去除，以保证后续的工艺能够平稳的执行。

本发明的优点在于：

（1）所述硬掩膜层以及所述间隙壁的氧化物层能够完全去除，能够解决在HPO湿法SPT中所述硬掩膜层以及所述间隙壁残留的问题。

（2）所述硬掩膜层以及所述间隙壁不会残留，从而不会对所述层间介电层的沉积以及平坦化造成影响，同样不会对所剩余金属栅极的高度造成影响，例如增加金属栅极的高度。

（3）所述硬掩膜层以及所述间隙壁不会残留，不会形成虚拟栅极去除过程中的阻挡层，能够更加容易的去除所述虚拟栅极。

（4）由于硬掩膜层完全去除，在选用层间介电层填充间隙时不会形成孔洞。

（5）不会对自对准硅化物（NiSi）造成影响，避免了由于自对准硅化物（NiSi）损坏引起的高泄露问题。

图3为根据本发明一个实施方式的采用SPT工艺制作半导体器件的工艺流程图，具体地包括：

步骤201提供半导体衬底，所述半导体衬底上形成有虚拟栅极，所述虚拟栅极侧壁上形成有间隙壁，所述虚拟栅极上方形成有硬掩膜层；

步骤202执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物；

步骤203执行SPT预处理步骤，以去除在所述自对准硅化物形成工艺，尤其是从NiSi形成到SPT工艺之间长时间等待，而在所述间隙壁以及所述硬掩膜层上形成的氧化物层；或控制所述自对准硅化物工艺到SPT工艺步骤的等待时间，以减少所述氧化物层的形成量；

步骤204执行SPT工艺步骤。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制备方法，包括：

提供半导体衬底，所述半导体衬底上形成有虚拟栅极，所述虚拟栅极侧壁上形成有间隙壁，所述虚拟栅极上方形成有硬掩膜层；

执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物；

执行SPT预处理步骤，以去除在所述自对准硅化物工艺和SPT之间在所述间隙壁以及所述硬掩膜层上氧化形成的氧化物层；或控制所述自对准硅化物工艺到SPT工艺步骤的等待时间，以减少氧化形成的所述氧化物层的形成量；

执行SPT工艺步骤。

2.根据权利要求1所述的方法，其特征在于，在所述SPT预处理步骤中，控制所述自对准硅化物工艺到所述SPT预处理步骤的等待时间，以及所述SPT预处理步骤到所述SPT工艺步骤的等待时间，以减少所述氧化物层的形成量。

3.根据权利要求1所述的方法，其特征在于，所述SPT预处理步骤选用SiCoNi预清洗。

4.根据权利要求3所述的方法，其特征在于，所述SiCoNi预清洗选用原位SiCoNi预清洗或者非原位SiCoNi预清洗。

5.根据权利要求4所述的方法，其特征在于，

选用原位SiCoNi预清洗进行所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h；

选用非原位SiCoNi预清洗进行所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h，从SPT预处理步骤到所述SPT工艺步骤的等待时间为0-1h。

6.根据权利要求1所述的方法，其特征在于，所述SPT预处理步骤选用HF预清洗。

7.根据权利要求6所述的方法，其特征在于，选用HF预清洗作为所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h，从所述SPT预处理步骤到所述SPT工艺步骤的等待时间为0-1h。

8.根据权利要求1所述的方法，其特征在于，所述SPT工艺步骤中包括去除所述硬掩膜层和所述间隙壁的步骤，在该步骤中采用热磷酸去除所述硬掩膜层和所述间隙壁。

9.根据权利要求1所述的方法，其特征在于，控制所述自对准硅化物工艺到所述SPT工艺步骤的等待时间为0-4h，以减少所述氧化物层的形成量。

10.根据权利要求1所述的方法，其特征在于，形成所述虚拟栅极和所述间隙壁的方法为：

在所述半导体衬底上形成多晶硅材料层；

在所述多晶硅材料层上形成图案化的硬掩膜层；

以所述硬掩膜层为掩膜蚀刻所述多晶硅材料层，以形成所述虚拟栅极；

在所述虚拟栅极的侧壁上形成偏移侧壁，并执行LDD离子注入，以在所述虚拟栅极两侧的半导体衬底中形成浅掺杂区；

在所述偏移侧壁上形成所述间隙壁。

11.根据权利要求1所述的方法，其特征在于，在所述SPT工艺步骤之后，所述方法还包括：

在所述半导体衬底上形成接触孔蚀刻停止层；

沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；

去除所述虚拟栅极，然后形成金属栅极；

在所述金属栅极上方形成金属层以及接触孔，以形成电连接。